JP3074347B2

JP3074347B2 - デジタル保護リレー装置

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Publication number: JP3074347B2
Application number: JP63053079A
Authority: JP
Inventors: 三安城戸; 富雄千葉; 博之工藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-03-07
Filing date: 1988-03-07
Publication date: 2000-08-07
Anticipated expiration: 2015-08-07
Also published as: JPH01227612A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、電力系統のデジタル保護リレー装置に係
り、特に入力信号のフィルタ処理をデジタル演算により
行なうようにしたものに関する。

〔従来の技術〕

従来のデジタル保護リレーは、電気学会雑誌105巻、1
2号、12頁（昭和60年）において論じられているよう
に、入力部、処理部、整定部及び出力部に分割されてい
る。特に、入力部については、アナログフィルタを入力
チャネル数設けたものとされ、これにA/D変換部を含め
て数枚のプリント基板からなっている。

また、特開昭61−227628号公報に記載のように、入力
フィルタにスイッチトキャパシタフィルタを備えるとと
もに、点検回路を備えたものとされている。

〔発明が解決しようとする課題〕

上記従来技術は、入力フィルタをアナログフィルタ
（RCアクティブフィルタ）で構成したものとなっている
ことから次のような問題がある。すなわち、RCアクティ
ブフィルタは抵抗、コンデンサ、演算増幅器などのハー
ドウエアにより構成されていることを起因するものであ
る。

素子の初期値偏差による特性のバラツキフィルタを構成する素子（抵抗、コンデンサ）の初期
値偏差により、複数あるフィルタの特性のバラツキが生
じる。このため、素子（抵抗及びコンデンサ）の選定作
業の負担が多くなり、高精度な素子を使用するとコスト
高となる。

温度の影響及び経年変化による特性劣化フィルタを構成する素子は、周囲温度により値が変化
するため、入力フィルタの特性が悪化する。また、周囲
温度により演算増幅器にドリフトが生じ、これがオフセ
ット電圧となって、ダイナミックレンジがせまくなる問
題がある。

さらに、素子の経年変化により特性が悪化する。

点検回路付加による回路規模の増大アナログ入力フィルタは点検（自動監視等）のための
点検回路が必要である。このため回路規模が増大し、小
形化できない問題がある。

製作作業工程及びメンテナンス作業の増大 RCアクティブフィルタは多数の抵抗、コンデンサ及び
演算増幅器にて構成するため、人手による製作及び調整
作業が多くなる。このため、製作工程が短縮できずコス
ト的にも高くなる問題がある。また、先に述べたよう
に、素子の経年変化等によりフィルタ特性が悪化するた
めに、メンテナンス作業が必要となる。

特性変更入力フィルタをRCアクティブフィルタにて構成した場
合、特性変更するためには、抵抗及びコンデンサを取替
える必要がある。したがって、特性を容易に変更できな
いうえ、フィルタ部の標準化を図ることは困難である。

さらに、上記従来技術は、入力部と処理部とを分割し
た構成としていることから、入力部及び処理部を分解す
ると、プリント基板の枚数が多くなり、小形化できない
という問題がある。つまり入力点数の多い保護リレーで
は、入力フィルタのプリント板枚数が増し、保護リレー
装置全体としてハード量が多くなる問題がある。

本発明の目的は、上記従来の問題点を解決すること、
言い換えれば、入力フィルタの素子の特性に起因する問
題を排除し、高精度化、無調整化、標準化ができ、かつ
規模を小形化可能な入力フィルタを具備したデジタル保
護リレー装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のデジタル保護リレ
ー装置は、電力系統の状態を示すアナログ信号を周期Ｔ
で取り込み、デジタルデータに変換するA/D変換手段
と、該A/D変換手段によりA/D変換されたデジタル信号を
デジタルフィルタ演算処理するデジタルフィルタ手段
と、該デジタルフィルタ手段によりフィルタ処理された
デジタル信号を用いてリレー演算処理を行うリレー演算
処理手段とを備えてなるデジタル保護リレー装置におい
て、前記デジタルフィルタ手段と前記リレー演算処理手
段を１つのプロセッサにより構成し、前記デジタルフィ
ルタ手段は、前記周期Ｔごとに、前記A/D変換された今
回の周期のデジタル信号と、前回を含む連続する過去の
少なくとも１回の周期にデジタルフィルタ演算処理され
たデジタル信号を用いてデジタルフィルタ演算処理を行
うものとし、前記リレー演算処理手段は、異なる複数種
類のリレー要素の演算を実行するものとし、それらのリ
レー要素の演算の実行時間帯を前記周期Ｔの期間中の前
記デジタルフィルタ演算処理の終了後の期間に割当て、
それぞれのリレー要素の演算を前記周期Ｔの整数（Ｎ、
但し２以上））倍以上の周期NTで実行することにより、
全種類のリレー要素の演算を周期NTにわたって分散して
実行するものとしたことを特徴とする。

また、前記A/D変換手段に取込まれる状態量データ
は、系統から入力される実時間の状態量データをマルチ
プレクサを介して順次与えられるものとし、このA/D変
換された状態量データの時間軸のずれを補正する位相補
償手段を前記デジタルシグナルプロセッサに組込んだも
のとし、通常、入力点数分に対応して設けられるサンプ
ルアンドホールド回路を省略して、さらに小形化可能に
したものである。

〔作用〕

上記のように構成された保護リレー装置によれば、入
力される電圧、電流などの状態量データは、まずA/D変
換され、その後デジタルシグナルプロセッサによりデジ
タルフィルタ演算によるフィルタ処理がなされることに
なる。このフィルタ処理は予め設定されたフィルタ係数
に基づきサンプリング周期Ｔごとに繰返しなされる。し
たがって、入力点数に応じて時分割によりフィルタ処理
をソフト的に行わせることができ、入力点数の増減、特
性の変更、標準化に対応することが可能である。

しかも、アナログフィルタを用いずにフィルタ処理で
きることから前述した素子の初期値偏差、周囲温度によ
る素子値の変動、経年変化による素子の劣化などの要因
が全くなく、高精度化、無調整化が達成できる。

また、同一のデジタルシグナルプロセッサによりフィ
ルタ演算と保護リレー演算を行なうので、構成の小形化
が図れ、しかもデータ転送が容易となる。なお、この際
に、デジタルフィルタ演算は周期Ｔごとに実行し、保護
リレー演算はＮ倍の周期で処理する構成としていること
から、状態量データサンプリングの連続性を満足し、か
つリレー演算との調和が図れる。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図は本発明が適用された一実施例のデジタル保護
リレー装置の一つの単位となるユニットを示したもので
ある。

図示のように、ユニット10は電力系統から入力される
アナログ状態量データとしての入力信号Dn（ｎ＝1,2,…
…,n）を取り込み、デジタル変換した後デジタル演算に
よりフィルタ処理し、これに基づいて保護リレー演算を
行なう機能を備えてなり、標準化バス11を介して他のユ
ニットと接続されている。この標準化バス11は例えば周
知のVMEバスやMUTIバスが適用できる。

ここで、ユニット10の構成について説明する。入力部
を構成するローパスフィルタ（LPF）12n（ｎは入力信号
に対応する）は、入力信号Dnに重畳された高調波を除去
するものである。主として、サンプリングによる折返し
成分誤差防止用である。サンプルアンドホールド回路
（S/H回路）13nはそれぞれ各LPF12nの出力を同一時に取
込んで一時蓄積するものである。マルチプレクサ（MP
X）14はS/H回路13nの内容を順次切換えてA/D変換回路15
に入力するものである。A/D変換回路15はアナログ入力
信号Dnをデジタル信号Xnに変換してバッファメモリ16に
格納する。バッファメモリ16には先入れ先出しメモリFI
FO（First−In/First−out）が適用されている。

デジタルシグナルプロセッサ（DSP−Digital Signal
Processor）17は周知のプロセッサであり、汎用のプロ
セッサに比べて高速処理機能を有する。このDSP17によ
ってデジタルフィルタ手段と保護リレー手段の主要部が
構成されている。ROM18はDSP17のインストラクション用
である。DSP17は内部バス19を介してFIFO16、ROM18と接
続され、またRAM20とインタフェース回路（INF）21を介
して標準化バス11に接続されている。

第２図にDSP17の詳細図を示す。図示のように、外部
メモリのアドレス指定を行うアドレスレジスタ22、パラ
レル・ポートとして使用するデータレジスタ23、データ
RAM24、ｍビット×ｍビットの高速並列乗算器25、イン
ストラクション用ROM26、加減算等を行うALU（Arithmet
ic Logic Unit）27、アキュムレータ等のレジスタ28、
外部との制御信号（a,b及びｃなど）の割込み等をコン
トロールする制御回路29、DSP17内の内部バス30を含ん
で構成されている。

前記乗算器25は１インストラクションサイクルの間に
入力信号A,Bの内容を乗算し、その結果Ｃを内部バス30
に出力するものである。なお、DSP17は周知のように、
１インストラクションサイクルの間に積和演算が可能で
あること、パイプライン処理が可能であることなどによ
り、固定及び浮動小数点データの高速な数値演算を実現
できることを特徴とする。これにより、多入力点数に係
る入力データを実時間でフィルタリング可能とするもの
である。この点汎用のプロセッサでは処理速度が遅いの
で適用できない。

次に、第３図に示したフローチャートに沿って、デジ
タルフィルタ演算とリレー演算の処理手順を説明する。
なお、リレー演算の例として積形のリアクタンスリレー
について説明する。

（ｉ）アナログ入力、A/D変換 LPF12₁〜12nに電力系統の変成器、変流器等のセンサ
により検出された状態量を表わす入力信号D₁〜Dnを入力
する。LPF12₁〜12nはサンプリングによる折返し誤差を
防止するプレフィルタとして作用する。このフィルタ出
力はS/H回路13₁〜13nによって周期Ｔごとにサンプルホ
ールドされる。MPX14はS/H回路13₁〜13nを周期Ｔ′ごと
に順次切換えて、S/H回路13₁〜13nの内容をA/D変換回路
15に入力する。A/D変換回路15は入力信号D₁〜Dnをアナ
ログ量からデジタル量X₁〜Xnに変換し、これらをFIFO16
に格納する。これらの動作を周期Ｔごとに毎回繰返す。

（ii）イニシャル設定−ステップ101 イニシャルデータとして、デジタルフィルタに必要な
フィルタ係数を、外部ROM18からDSP17の内部RAM24に転
送してイニシャル設定をする。

（iii）入力信号（電圧、電流信号）取込み−ステップ1
02 前記FIFO16に格納されている電圧・電流信号をDSP17
の内部RAM24にブロック転送する。

（iv）デジタルフィルタ演算−ステップ103 フィルタ演算として具体的にはいくつかの方法が考え
られるが、その一例として次式（１），（２）に示す処
理を行なう。

Wn＝Ｋ・Xn＋B₁・Wn_{_1}＋B₂・Wn_{_2} …（１） Yn＝Wn＋A₁・Wn_{_1}＋A₂・Wn_{_2} ……（２） K:ゲイン係数 A1,A2,B1,B2:フィルタ係数 Xn:入力データ Yn:出力データ Wn_{_1}:Wnの１時刻遅延データ Wn_{_2}:Wnの２時刻遅延データ電圧、電流データの複数のデータを用いて順次行い、
演算結果をDSP17の内部RAM24に記憶する。デジタルフィ
ルタの構成及び特性については後で詳細に説明する。

（ｖ）リレー整定値入力−ステップ104 リレー整定値の設定はオペレータが図示していない入
力手段から標準化バス11とINF21を介してROM20に書込む
ことにより行なう。DSP17は必要に応じてRAM20の内容を
内部バス19を介して、内部RAM24にブロック転送する。

（vi）保護リレー演算−ステップ105 保護リレー演算は周知のリレー機能に対応して複数
（例えば約100種類）の機能を具備させることが可能で
あり、その一例として次式（３）に示すリアクタンスリ
レー要素Ｓを例にとって示す。

Ｓ＝（Ｉ＊Ｚ−Ｖ）＊Ｉ＊Ｚ ………（３） I:ディジタルフィルタリングした電流データ V:ディジタルフィルタリングした電圧データ Z:整定値（インピーダンス）このように同一のDSP17にて、フィルタ演算と保護リ
レー演算を行うため、データ転送が容易にできることは
言うまでもない。

なお、（３）式にて、演算した結果を、12サンプル分
（入力周波数の一周期分）を次式（４）により積分して
判定する。

（vii）動作判定−ステップ107〜112 まず、積分値SSと「０」とを比較し、SS＞０であれば
リアクタンスリレーは“動作”と判定してステップ108
に進みカウンタＣの内容に「１」を加算する。一方SS≦
０であれば“不動作”であるからステップ109に進み、
カウンタＣの内容をクリヤする。そして、ステップ110
に進んで「動作」がｍ回連続したか否か、すなわちＣ≧
12か否かを判断する。これによりリレーの信頼度を向上
させるものである。肯定のときはステップ111にて“リ
レー動作”情報を内部RAM24に書込み、否定のときはス
テップ112にて“リレー不動作”情報を書込む。

（viii）データ転送−ステップ113 ここで、DSP17は内部RAM24のリレー動作情報をデュア
ルポートRAM20に転送する。

デュアルポートRAM24に書込まれた“リレー動作”も
しくは“リレー不動作”情報は、第１図の標準化バス11
を介して、他のユニットボードに取込まれ、保護リレー
としてのシーケンス処理用のデータとして使われる。

これらの処理が全て終了したならば、DSP17は、次の
時刻の電圧、電流データを取込み、上記処理を繰返す。

以上、アナログデータ取込みから、リレー出力までの
一連の動作を述べた。

実際には、デジタルフィルタ演算のサンプリング周期
と、保護リレー演算のサンプリング周期は異なる。

したがって、保護リレーのサンプリング周期をNTとす
ると、デジタルフィルタのサンプリング周期をＴとする（Ｎは整数）。次に、上記した、異なるサンプリ
ング周期の演算処理について説明する。

第４図は、A/D変換及びDSP17の処理のタイミング例を
示す。第４図の（ａ）はサンプリング指令、（ｂ）はA/
D変換タイミング、（ｃ）はDSP17の演算処理を示す。

まず、サンプリング指令により、入力データをサンプ
リングし、A/D変換の起動をかける。A/D変換回路15は、
起動後直ちにA/D変換し、A/D変換データをFIFO16に書込
み、DSP17を起動させる。

DSP17は起動後データを入力し、同図の（ｃ）に示すD
SP処理のＦにて示すフィルタ演算を時間帯T11のＡの間
に行う。このフィルタ演算終了後、DSP17はフィルタ演
算した電圧、電流データを用いて、R1にて示す保護リレ
ー演算（例えばリアクタンス要素）を時間帯T11のＢの
間に行う。R1の演算終了後、再びＦにて示すフィルタ演
算を時間帯T12のＡの間に行う。図に示すように、フィ
ルタ演算Ｆは、周期Ｔごと同じ演算を行う。演算Ｆ終了
後、DSP17は時間帯T11のＡの間に演算したデータを用い
時間帯T12のＢの間に、R2にて示す保護リレー演算（例
えばモー要素）を行う。演算R2終了後、DSP17は、時間
帯T13のＡの間に再びフィルタ演算Ｆを行う。この演算
Ｆ周了後、DSP17は時間帯T13のＢの間に、R3にて示す保
護リレー演算（例えば過電流要素）を、時間帯T11のＡ
の間に演算したデータを用いて行う。

次に、時間帯T21のＡの間に、DSP17はフィルタ演算Ｆ
を行う。そして時間帯T21のＢの間にはDSP17は時間帯T2
1のＡの間に演算したデータを用いて、再びR1にて示す
保護リレー演算を行う。このときのR1の演算を行う周期
はNTである。

上記したフィルタ演算Ｆは、周期Ｔごとに繰返し、保
護リレー演算Ｒは周期NTごとのフィルタ演算した電圧、
電流データを用いて、周期NTごとに行うようにする。な
お、周期NTごとのフィルタ演算以外のフィルタ処理デー
タは前記式（１），（２）を介して反映されており、連
続性が保たれる。

このように時分割処理することにより、電圧、電流デ
ータサンプリングの連続性（実時間性）を満足しつつ、
必要なリレー演算を協調して行わせることが可能とな
る。

上記実施例は、周期NT間隔で割当てたリレー演算の各
時間帯Ｂでは、同一の保護リレー演算を行なうものにつ
いて説明した。したがって、一つの保護リレー演算は次
のフィルタ演算が開始する前に終了しなければならな
い。しかし、実際には、その一つの時間帯Ｂに収まらな
い場合も生ずる。このような場合には、保護リレー演算
を複数の時間帯Ｂに分割して行なう。

第５図は、この分割処理の一例を示すものである。

第５図は、本発明の保護リレー演算の処理の分割例を
示すものである。

第５図の（ａ）はサンプリング指令、（ｂ）はDSP処
理＜Ｉ＞（Ｃ）はDSP処理＜II＞を示す。また、図中に
おいて、Ｆはフィルタ演算を示し、Ｒは保護リレー演算
をそれぞれ示す。

まず、同図（ｂ）に示すDSP処理＜Ｉ＞は、第４図で
説明したように、各保護リレー演算が、次のフィルタ演
算を開始する前に終了するケースを示すものである。
（ｂ）において、フィルタ演算F1（演算時間Tf以内）の
演算結果であるデータD1はR1,R2,R3,R4及びR5の保護リ
レー演算にて用いる。この場合、R1,R2,R3,R4及びR5の
各演算処理時間は（Ｔ−Tf）以内である。同様に、フィ
ルタ演算F6のデータD12は次の保護リレー演算R1,R2,R3,
R4及びR5にて用いる。この場合、各保護リレー演算の周
期はNT（Ｎ＝５）とした。

次に、同図（ｃ）に示すDSP処理＜II＞は、各保護リ
レー演算が次のフィルタ演算を開始するまでに終了しな
いために、処理を分割するケースを示すものである。同
図（ｃ）において、フィルタ演算F1の演算結果であるデ
ータD21は、R1A及びR2Aの保護リレー演算に用いる。こ
こで、R1は、次のフィルタ演算が開始する前に終了しな
いため、R1A,R1B及びR1Cの３つに処理を分割し、R2は、
R2A及びR2Bの２つに処理を分割するようにした例であ
る。

すなわち、R1AはF1からのフィルタ演算の結果のデー
タD21を用いて演算し、第１の分割した途中の出力デー
タD211を一時的に記憶する。R1Bは、前記したデータD21
1を用いて保護演算し、第２の分割した途中の出力デー
タD212を一時的に記憶する。R1Cは、前記したデータD21
2を用いて保護リレー演算を行い、R1の演算を終了す
る。また、R2AはF1からのフィルタ演算の結果のデータD
21を用いて、保護リレー演算し、第１の分割した途中の
出力データD213を一時的に記憶する。R2Bは、前記した
データD213を用いて保護リレー演算を行い、R2の演算を
終了する。同様にF6のフィルタ演算の結果を用いる場合
も、上記した動作を繰返すものである。

以上述べたように、保護リレー演算の演算時間が長く
なる場合には、処理をいくつかに分割することにより、
フィルタ演算と保護リレー演算が同一のDSPで演算処理
できる。

ここで、第２図の実施例のデジタルフィルタ手段につ
いて、さらに詳細に説明する。

第６図は、デジタルフィルタの代表的なブロック概念
構成を示す。第６図の（ａ）はIIR形（Infinite−exten
t Impulse Response）フィルタ、（ｂ）はFIR形（Finit
e−extent Impulse Response）フィルタである。

同図（ａ）において、Xnは入力信号符号41は各係数ブ
ロックであり、Ｋはゲイン係数、A₁,A₂,B₁およびB₂はフ
ィルタ係数である。符号42は遅延ブロックであり、信号
Wnを周期Ｔの１時刻分遅延するブロック（Wn_{_1}）と同様
に２時刻分遅延するブロック（Wn_{_2}）がある。符号43は
加算ブロック、Ynはフィルタ出力データである。図から
判るように、前式（１），（２）にて示したフィルタ演
算であり、図の構成において、フィルタ係数を調整する
ことにより、次式（５），（６），（７），（８），
（９）に示す各種のフィルタを実現できる。なお、Ｈ
（ｚ）は伝達関数であり、Ｚはアナログ系のＳに相当す
る。

第６図（ｂ）において、Ｘ′ｎは入力データをＹ′ｎ
は出力データを示す。符号44は遅延ブロックであり、
Ｘ′ｎ_{_1}は前述と同様に１時刻分遅延するブロック、
Ｘ′ｎ_{_2}は２時刻分遅延するブロックを示す。符号45は
フィルタ係数ブロックであり、各フィルタ係数Ａ′₀,
A′₁,A′_２が設定される。符号46は加算ブロックであ
る。同図を演算式で示すと次式（10）で表わせる。

Ｙ′ｎ＝Ａ′_０・Ｘ′ｎ＋Ａ′_１・Ｘ′ｎ_{_1}＋Ａ′_２・
Ｘ′ｎ_{_2} …（10）第７図に、バンドパスフィルタのゲイン一周波数特性
例を示す。第８図に上記実施例に適用したリアクタンス
リレーの位相特性例を示す。

上述したように、第１図〜第３図実施例によれば、DS
Pを用いたデジタルフィルタ手段により入力信号のフィ
ルタ処理を行なう構成とし、予め設定されたフィルタ係
数に基づきサンプリング周期Ｔごとに繰返して行なうよ
うにしていることから、入力点数に応じて時分割により
フィルタ処理をソフト的に行わせることができ、入力点
数の増減、特性の変更、プリント基板の標準化に対応す
ることが可能である。

また、アナログフィルタを用いずにフィルタ処理でき
ることから、前述した素子の初期値偏差、周囲温度によ
る素子値の変動、経年変化による素子の劣化などの要因
が全くなく、高精度化、無調整化が達成できる。

また、外付の点検回路が不要で、内部のソフトウエア
で対応可能であるから、製作工程を大幅短縮でき、メン
テナンスも不要となり、保護リレー装置の高精度化、低
コスト化等のメリットが非常に大きい。

また、同一のDSPによりフィルタ演算と保護リレー演
算を行なうので、構成の小形化が図れ、しかもデータ転
送が容易となる。なお、この際に、デジタルフィルタ演
算は周期Ｔごとに実行し、保護リレー演算はＮ倍の周期
で処理する構成としていることから、状態量データサン
プリングの連続性を満足し、かつリレー演算との調和が
図れる。

なお、DSPのインストラクションメモリは内部ROM26、
外部ROM18と共に使用できる。また、デジタルフィルタ
を保護リレーの中で、入力点数の多い電流差動リレーの
入力フィルタに適用する場合、DSPの処理を全てデジタ
ルフィルタ演算とすることで容易に対処できることは言
うまでもないことである。

第９図に、本発明の他の実施例のブロック構成図を示
す。

本実施例は、第１図実施例に示したブロック構成図の
S/H回路13₁〜ｎを削除した構成である。すなわち、近
年、超高速のA/D変換器が開発されているので、この超
高速A/D変換器をA/D変換回路15に適用することにより、
一時的にアナログ入力データを保持するためのS/H回路
を不要とすることが可能である。この効果としては、回
路の小形化、低コスト化等のメリットがある。

しかし、超高速A/D変換器の変換速度にも限界がある
ため、最初にA/D変換したデータと、最後にA/D変換した
データに、時間差による位相誤差が生じる。

このような位相誤差を除去する処理手順を第10図に示
す。同図において、一点鎖線で囲ったステップは第３図
と同一であり、異なるのはステップ102と103の間に位相
補正演算のステップ120が挿入されている点にある。

位相補正演算としては、例えばオールパスフィルタの
演算を適用できる。オールパスフィルタの伝達関数は、
（９）式に示したように、入力周波数に対するゲインが
一定であり、位相が変化する。

したがって、各入力間の位相ずれを、そのずれの方向
に応じてオールパスフィルタの位相特性を変化させて補
正することができる。

これにより、各入力チャネルごと設けていた大形のコ
ンデンサを有してなるS/H回路を全て削除することがで
き、小形化、低コスト化等のメリットがさらに大きくな
る。

さらに、本実施例では、位相補償演算についてのもの
を示したが、これ以外に、オフセット補正、ゲイン補正
の各演算を容易にDSP17にて行うことができる。

〔発明の効果〕

以上説明したように、本発明によれば次の効果を奏す
る。

入力される状態量データのフィルタ処理をデジタルシ
グナルプロセッサを用いたデジタルフィルタ手段により
行なう構成としたことから、ソフトウエアによりフィル
タ係数に基づいて、また入力点数に応じて時分割処理で
きるため、入力点数の増減、特性の変更、プリント基板
の標準化に対応することが可能である。

また、アナログフィルタを用いずにフィルタ処理でき
ることから、素子の初期値偏差、周囲温度による素子値
の変動、経年変化による素子の劣化などの要因が全くな
く、高精度化、無調整化が達成できる。

また、外付の点検回路が不要であるとともに、製作工
程を大幅短縮でき、メンテナンスも不要となり、保護リ
レー装置の高精度化、低コスト化等のメリットが非常に
大きい。また、同一のデジタルシグナルプロセッサによ
り、フィルタ演算と保護リレー演算を行なうので、構成
の小形化が図れ、しかもデータ転送が容易となる。な
お、この際に、デジタルフィルタ演算は周期Ｔごとに実
行し、保護リレー演算はＮ倍の周期で処理する構成とし
ていることから、状態量データサンプリングの連続性を
満足し、かつリレー演算との調和が図れる。

また、入力状態量データをサンプルアンドホールド回
路を介さず直接A/D変換処理し、これに伴う位相ずれを
デジタルシグナルプロセッサを用いた位相補償手段によ
り補正する構成としたことから、入力部のサンプルアン
ドホールド回路を削除でき、装置（プリンド基板）を一
層小形化、低コスト化できる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック構成図、第２図は
第１図実施例のDSPの内部ブロック構成図、第３図は第
１図実施例の処理手順図、第４図、第５図は第１図実施
例に係るフィルタ演算と保護リレー演算の時分割処理を
説明するタイムチャート、第６図はデジタルフィルタ手
段の概念構成図、第７図はバンドパスフィルタの特性例
図、第８図はリアクタンスリレーの位相特性例図、第９
図は本発明の他の実施例のブロック構成図、第10時は第
９図実施例の処理手順図を示す。 12……ローパスフィルタ、 13……サンプルアンドホールド回路、 14……マルチプレクサ、 15……A/D変換回路、 16……バッファメモリ、 17……デジタルシグナルプロセッサ、 18……ROM、19……内部バス、 20……RAM、24……内部RAM、 25……乗算器、26……内部ROM、 27……ALU、D₁〜ｎ……状態量データ。

フロントページの続き (72)発明者工藤博之茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (56)参考文献特開昭60−229618（ＪＰ，Ａ) 特開昭58−33921（ＪＰ，Ａ) 特開昭61−180525（ＪＰ，Ａ) 特開昭61−213926（ＪＰ，Ａ) 特開昭62−59408（ＪＰ，Ａ) 特開昭55−26067（ＪＰ，Ａ) 特開昭60−84912（ＪＰ，Ａ) 特開昭57−3516（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】電力系統の状態を示すアナログ信号を周期
Ｔで取り込み、デジタルデータに変換するA/D変換手段
と、該A/D変換手段によりA/D変換されたデジタル信号をデジ
タルフィルタ演算処理するデジタルフィルタ手段と、該デジタルフィルタ手段によりフィルタ処理されたデジ
タル信号を用いてリレー演算処理を行うリレー演算処理
手段とを備えてなるデジタル保護リレー装置において、前記デジタルフィルタ手段と前記リレー演算処理手段を
１つのプロセッサにより構成し、前記デジタルフィルタ手段は、前記周期Ｔごとに、前記
A/D変換された今回の周期のデジタル信号と、前回を含
む連続する過去の少なくとも１回の周期にデジタルフィ
ルタ演算処理されたデジタル信号を用いてデジタルフィ
ルタ演算処理を行うものとし、前記リレー演算処理手段は、異なる複数種類のリレー要
素の演算を実行するものとし、それらのリレー要素の演
算の実行時間帯を前記周期Ｔの期間中の前記デジタルフ
ィルタ演算処理の終了後の期間に割当て、それぞれのリ
レー要素の演算を前記周期Ｔの整数（Ｎ、但し２以
上））倍以上の周期NTで実行することにより、全種類の
リレー要素の演算を周期NTにわたって分散して実行する
ものとしたことを特徴とするデジタル保護リレー装置。
【請求項２】前記リレー要素の演算の１つが前記実行時
間帯の複数にわたって分割して実行されることを特徴と
する請求項１記載のデジタル保護リレー装置。
【請求項３】前記A/D変換手段に取り込まれるアナログ
信号は、系統から入力される実時間のアナログ信号をマ
ルチプレクサを介して順次与えられるものとし、このA/
D変換されたデジタル信号の時間軸のずれを補正する位
相補償手段を前記プロセッサに組み込んでなる請求項２
又は３に記載のデジタル保護リレー装置。