JPS63305715A - デイジタル演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル形保護リレーに好適なディジタル
演算処理装置に係り、特にディジタル・シグナル・プロ
セッサ（以下、ＤＳＰと略記する）とマイクロコンピュ
ータ（以下、μＣＯＭＰと略記する）を組み合わせてな
るディジタル演算処理装置に関する。

〔従来の技術〕

本発明に係るディジタル演算処理装置の具体例としてデ
ィジタル形保護リレーが挙げられる。このディジタル形
保護リレーの従来の例としては。

電気学会誌（昭和６０年１２月号、Ｖｏｌ、１０５゜第
１２号、第１２頁）において公知である。上記公知文献
に記載されたディジタル形保護リレーは。

電力系統からの入力情報を受は付ける入力部と。

その情報を処理する処理部とに大別される。入力部は、
入力チャンネル数だけ並列的に設けられたアナログフィ
ルタ、サンプルホールダ（Ｓ／Ｈ）。

マルチプレクサ（ＭＰＸ）、Ａ／Ｄ変換器から構成され
、アナログ回路を含んだ構成となっている。

処理部は、中央処理装置（ＣＰＵ）　、データメモリ（
ＲＡＭ）　、命令語メモリ（ＲＯＭ）を有するマイクロ
コンピュータ（μＣＯＭＰ）により構成されている。こ
の処理部には、共通バスを介して整定部、出力部が接続
される。

〔発明が解決しようとする問題点〕

上記従来のディジタル形保護リレーは、入力部および処
理部においてそれぞれ次のような問題点を有している。

まず、処理部に関して、従来のものは集積化を図った場
合に、リレー自体を１つのチップに一体化するものであ
り、処理部の処理能力を向上させようとしても処理部を
任意に追加しうる構成となっておらず、拡張性がない。

一方、入力部に関して、アナログ回路を含むので、その
アナログ回路固有の問題点に対して対応が不十分である
。すなわち、第１に、オフセット電圧、ゲインおよび位
相の調整を各チャンネルの回路ごとに手動で行わなけれ
ばならない。第２に、入力チャンネル数の増加に比例し
て部品点数が増加し、したがって、装置の大型化、コス
ト高が避けられない、第３に、入力部の安定動作を確保
するための自動監視回路等の付加回路の占める割合が大
きい、第４に、フィルタがアナログＲＣアクティブフィ
ルムであるため、装置完成後の特性変更が困難である。

第５に、経年変化やドリフトにより生ずる特性の劣化を
考慮していない。

本発明の目的に、上記従来の問題点を克服し、システム
の拡張性を確保し、かつ入力部の特性変動を自動補償し
うるディジタル演算処理装置を提供することを目的とす
る。

〔問題点を解決するための手段〕

上記目的を達成するため、本願筒１の発明は、複数のア
ナログ情報をアナログ回路を含む入力部によりディジタ
ル情報に変換し、当該ディジタル情報の所定の演算アル
ゴリズムに従って所定周期（Ｔ）で演算処理するディジ
タル演算処理装置において、前記演算周期（Ｔ）のｌ／
Ｎ倍の周期で前記ディジタル情報を取り込んで演算処理
するディジタルシグナルプロセッサと、このディジタル
シグナルプロセッサの演算処理結果を入力として前記演
算周期（Ｔ）で演算処理を行うマイクロコンピュータと
、を前記入力部の出力に並列に独立動作可能に接続した
ことを特徴とするものである。

第２の発明は、複数のアナログ情報をアナログ回路を含
む入力部によりディジタル情報に変換し。

当該ディジタル情報の所定の演算アルゴリズムに従って
所定周期（Ｔ）で演算処理するディジタル演算処理装置
において、前記演算周期（Ｔ）の１７Ｎ倍の周期で前記
ディジタル情報を取り込んで演算処理するディジタルシ
グナルプロセッサと、このディジタルシグナルプロセッ
サの演算処理結果を入力として前記演算周期（Ｔ）で演
算処理を行うマイクロコンピュータと、が前記入力部の
出力に並列に独立動作可能に接続されており、前記ディ
ジタルシグナルプロセッサは前記入力部のオフセット電
圧の自動補償手段、前記入力部のゲインの自動補償手段
および前記入力部の位相の自動補償手段を有することを
特徴とするものである。

〔作用〕

上記した第１の発明によれば、ＤＳＰとμＣＯＭＰとが
入力回路の出力端に並列に接続されているため、ＤＳＰ
とμＣＯＭＰは相互に独立して動作し、処理能力不足の
場合には、任意に並列に増加し、拡張することができ、
所期の目的を達成しうる。

また、第２の発明によれば、入力回路に生じるオフセッ
ト電圧、ゲイン変動、位相変動を自動的にＤＳＰにより
補償されるため、特性変化が生じても常に信頼性の高い
演算処理を可能とする。

〔実施例〕

次に、本発明に係る実施例を図面に基づいて説明する。

一第１実施例− 電力ニ　　ディジタル形　　リレーの 第１図に、電力系統用ディジタル形保護リレーのブロッ
ク構成を示す、このリレーは、大別して入力部１００と
処理部２００とに別けられる。

入力部１００　）、：おイテ、Ｖｓ　、Ｖｘ　”＝Ｖｎ
は。

電力系統の情報（電圧、電流）である、ＩＡ。

ＩＢ〜ＩＮは、バッファ回路であり、具体例を第２図に
示す、このバッファ回路ＩＡ−ＩＮは、サンプリングに
伴う折り返し誤差防止用のフィルタ機能も兼用する。２
はマルチプレクサ（ＭＰＸ）。

３はサンプルホールド回路（Ｓ／Ｈ）　、４はアナログ
／ディジタル（Ａ／Ｄ）変換回路をそれぞれ示している
。

処理部２００は、入力部１００の出力に接続されたシス
テムバス３００を介して並列に互いに独立して接続され
たμＣＯＭＰユニット４００と、ＤＳＰユニット５００
とに分けられる。ＤＳＰユニット５００において、５は
ディジタル・シグナル・プロセッサ（ＤＳＰ）、６はデ
ータメモリＲＡＭ　（Ｒａｎｄｕｍｔ　Ａｃｃｅｓｓ　
Ｍｅｍｏｒｙ）　、７は電気的に斉き換え可能な不揮発
生半導体メモリＥＥＦＲＯＭである。μＣＯＭＰユニッ
ト４００において、８は保護演算処理用マイクロコンピ
ュータ（μＣＯＭＰ）、９は命令語記憶用メモリＲＯＭ
　（Ｒｅａｄ　ＯｎｌｙＭｅ■ｏｒｙ）　、　ｌ　Ｏは
データメモリＲＡＭである。また、システムバス３００
には、係数設定用の整定部１１．入出力部１２が接続さ
れている０以上の各要素は、それぞれバスバッファ回路
１３〜１７を介して接続されており、これらのバスバッ
ファ回路１３〜１７は、低速のシステムバス３００と高
速の各ユニットバス１８〜２１を接続１分離するように
なっている。

このように、バスバッファ回路１３〜１７を介して接続
し、それぞれ各要素が他の要素ブロックとアクセスする
ときには、必要とするバスバッファを開にしてアクセス
するようにする。

各要素ブロックが独立して他のブロックと並列処理を行
うときには、バスバッファ１３〜１７を閉にして、各要
素ブロック内の高速ユニットバス１８〜２１だけで動作
できるように機能を分割構成している。

以上のごとくブロックを構成すると、各機能が高速に動
作できるとともに、高信頼度、安定性の高い、拡張性に
富んだシステム（装置）を実現することができる。なぜ
なら、機能を追加しても、他の機能に悪影響（バスの増
加、ファンアウトの増加、配線の延長）を与えることが
ないためである。さらに、各要素ブロック毎に、ユニッ
トバス１８〜２１でクローズしておくと、ハード構成上
も配線が短くでき、さらに他のブロックの接続のための
人出力バツファなども不要にできるので、処理の高速化
が実現可能である。

ＤＳＰ５ 次に、ＤＳＰ５について説明する。ＤＳＰ５は。

第３図に示すように、加減算器２乗除算器、命令ＲＯＭ
、データＲＯＭ、データＲＡＭなどを備え、高速のディ
ジタル信号処理を目的として開発されているものである
。したがって、浮動小数点演算（加減算９乗除算）を５
０〜２００ｎｓで実行することが可能である。このスピ
ードは、保護演算用μＣＯＭＰ８より５０〜１００倍速
い、最近は、このプロセッサはＩＣ１個に集積されてい
る。

紅 次に、動作を説明する。第１図を参照して、電力系統か
らの電圧、電流情報ｖ１〜ｖｌｌは、入力部１００に入
力される。各情報ｖ１〜ｖ１１は、バッファ回路ＩＡ〜
ＩＮを介してＭＰＸ２に入力され、ここで多重化が行わ
れる０次いで、サンプルホールド回路３を介してＡ／Ｄ
変換器４に入力され、逐次高速にアナログ入力情報がデ
ィジタル量に変換される１以上が入力部１００の処方動
作である。

次に、処理部２００における動作を説明する。

第４図を参照して、まず、ステップ１０００では、入力
情報ｖ１〜Ｖ、の全チャンネルについて、逐次Ａ／Ｄ変
換が終了したか否かを判定する。この判定動作は、ＤＳ
Ｐ５またはμＣＯＭＰ８のいずれが行ってもよい、なお
、Ａ／Ｄ変換データは、ＲＡＭ６に格納されている。ス
テップ１０００において、全チャンネルのＡ／Ｄ変換が
終了したと判定された場合、パスバッファ１３〜１７の
全てを閉じ、次のステップ１００１．１００２に同時並
列に移行する。ステップ１００１は、ＤＳＰユニット５
００の処理内容、ステップ１００２は、μＣＯＭＰユニ
ット４００の処理内容を示している。

ステップ１００１においては、ＤＳＰユニット５００に
より、ＲＡＭ６に格納されているＡ／Ｄ変換データを用
いて１次の処理を行う、まず、チャンネルＣＨＩ　（Ｖ
ｉ　）のデータを入力し、このデータに対する所定の処
理（オフセット補正、ゲインおよび位相補正など）を施
したのち、次のステップに進み、従来のアナログフィル
タに代わるディジタルフィルタリング処理などを行う、
チャンネルＣＨｘ　　（Ｖｚ　）　〜チャンネルＣＨｎ
（Ｖ、）まで全く同様の処理を行う、このように、各チ
ャンネル毎に入力データの加工およびフィルタリング処
理を終了したデータを、第１図のデータメモリ６に記憶
して１次の保護演算周期サンプルを備える。

一方、ステップ１００２においては、μＣＯＭＰユニッ
ト４００により、次の処理が実行される。すなわち、ス
テップ１０００において、Ｎ時刻の全入力チャンネルの
逐次Ａ／Ｄ変換が全て終了したならば、ＲＡＭ６に記憶
されているデータ（Ｎ−１サンプル時刻にＤＳＰにより
フィルタリング終了した全チャンネルのデータ）を入力
する。このとき、整定値なども整定部より入力する。そ
して。

所期の保護リレー演算、シーケンス処理、整定処理、自
動監視処理、表示・出力処理を施して、次の保護演算周
期サンプルに備える。

以上の説明から明らかなように、入力処理用のＤＳＰ５
と保護演算処理用のμＣＯＭＰ８とは。

全く独立して並列処理を行うものである。

なお１以上の説明は、ＤＳＰユニット５００、μＣＯＭ
Ｐユニット４００をそれぞれ１個用いた場合について述
べたが、処理すべき情報量が多い場合や、ざらに高速、
高度な処理が要請される場合には、システムパス３００
に各ＤＳＰユニット５００、μＣＯＭＰ４００をそれぞ
れ必要数並列に接続して、独立運動させることが可能で
あり、本装置は、拡張性を有するものである。

象土久不えＺグ 次に、第５図を用いて、動作のタイミングの詳細を述べ
る。第５図では、入力チャンネル数が３の例（第１図に
おいて、入力としてはＶｌ　ｇ　Ｖｚ　ｓｖ８の例）に
ついて述べる。

第５図において、Ｎ−１、ＮおよびＮ＋１などは、保護
リレー演算間隔を示す、（ａ）はＡ／Ｄ変換器４に与え
るＡ／Ｄ変換指令パルス、（ｂ）は（ａ）のＡ／Ｄ変換
データに対してＲＡＭ６に与えるデータ記憶用書き込み
パルス、（ｃ）はチャンネル１（ｖ１信号）のＲＡＭｅ
内へのデータの記憶タイミング、（ｄ）はチャンネル２
（信号Ｖｚ）のＲＡＭ６内へのデータの記憶タイミング
。

（ｅ）はチャンネル３（信号Ｖｓ）のＲＡＭｅ内へのデ
ータの記憶タイミング、（ｆ）は保護演算周期の演算開
始指令パルス、（ｇ）は保護演算周期に対するＤＳＰ５
の処理タイミング、（ｈ）は保護演算周期に対する保護
演算用μＣＯＭＰ８の処理タイミングをそれぞれ示す。

以上の説明より、Ｎサンプル時刻には、保護演算周期の
Ｎ倍の周期で複数チャンネルの入力信号を逐次Ａ／Ｄ変
換する。ＤＳＰは、１サンプル前（Ｎ−１時刻）にＡ／
Ｄ変換終了したデータを用いて入力加工処理を行う、保
護演算用μＣＯＭＰ８は、さらに１サンプル前（Ｎ−２
時刻）にＡ／Ｄ変換終了データ（Ｎ−１時刻のＤＳＰ５
による入力加工処理終了データ）を用いた保護リレー演
算をそれぞれ実施していることがわかる。

第６図には、ＤＳＰ５が処理するフィルタ例として、公
知のパイカッドフィルタのブロック図を示す。第６図に
おいて、Ａｉ　ｓ　Ａｘ　、　Ｂ１　＊　Ｂｚは係数、
■は加算、■は乗算、ｚ−ｉは１サンプル前のデータを
意味する。

フィルタ演算は。

Ｗｎ＝Ｘｎ＋　ＡＩ　Ｘ　Ｗｌｌ−１＋　ＡｚＸ　Ｗｎ
−ｚＹｎ”Ｗｎ＋　Ｂ　Ｉ　Ｘ　Ｗｎ−ｘ＋　Ｂ　ｚＸ
　Ｗｎ−ｚとなる。ＤＳＰは、このような演算処理を保
護リレー用μＣＯＭＰの５０〜２００倍のスピードで処
理可能である。

一第２実施例− 以上述べた第１実施例は、処理部２００のシステムの拡
張性を主目的とした実施例であるが、次に、第２実施例
として、入力部１００の特性変動を自動的に補償するよ
うにした例を説明する。

この第２実施例は、全入力チャンネルに入力される信号
ｖ１〜ｖｎに含まれるオフセット電圧。

ゲイン、位相の各特性を自動補償するようにして、保護
演算リレーの特性の変動の防止、換言すると高精度の維
持を図ったものである。

以下に、各特性の自動補償例を具体的に説明する。ここ
で述べる自動補償は、各補償手段としてＤＳＰ５にセッ
トされた補償プログラムのアルゴリズムに従って実行さ
れるものである。第７図に。

本実施例におけるＤＳＰ５の処理フローを示す。

■ まず、処理フローの概要を説明し、次いで各特性の補償
例の詳細について後述する。ステップ２０００では、イ
ニシャル処理を行う６次に、ステップ２００１に進み、
Ｎ時刻サンプルの全入力チャンネルのＡ／Ｄ変換が終了
したかどうかの判定を行う、全チャンネルのＡ／Ｄ変換
が終了した場合には、ステップ２００２に進み、全入力
チャンネルの信号のオフセット電圧を検出し、電気的に
書き換え可能な半導体不揮発性メモリＥＥＰＲＯＭ７に
記憶する（オフセット電圧の検出について後述する）、
全チャンネルのオフセット電圧の検出が終了したなら、
ステップ２００３に進み、全入力チャンネルの信号ｖ１
〜ｖｌＩより上記検出したオフセット電圧を差し引いて
ゲインの補正係数を導出し、ゲインの補正を行うととも
に、ゲインの補正係数をＥＥＰＲＯＭ７に記憶する（ゲ
インの補正係数の導出法およびゲインの補正法について
は後で述べる）。

全チャンネルのゲイン補正が終了したなら、ステップ２
００４に進み、位相補正係数を求め、全入力チャンネル
の位相補正を行う（位相補正係数の導出法および位相補
償法については後で述べる）。

これまで述べたゲインの補正および位相の補正は、ある
１つのチャンネルを規準にして行うようにするものであ
る。

ステップ２００４で全入力チャンネルの位相の補正が終
了したなら、ステップ２００５に進み。

あるサンプル時刻の全入力チャンネルのＡ／Ｄ変換が終
了したかどうかを判定する。これは、同期化処理である
。全入力チャンネルのＡ／Ｄ変換が終了したなら、ステ
ップ２００６に進み、自動点検かどうかの判定を行う、
自動点検の場合には、ステップ２００２に戻り、上記と
同様の処理を繰り返し実行する。自動点検の周期は、１
回７１日〜１ｏ日である。

ステップ２００６において、自動点検でない場合には、
ステップ２００７に進み、第４図のステップ１００１の
処理を実行するようにする。

以上の説明では、ステップ２００２．２００３および２
００４でデータの補正まで行う説明をしたが、オフセッ
ト電圧の検出、ゲイン補正係数の検出９位相補正係数の
検出のみを行ってもよいことは、言うまでもない、なぜ
なら、第４図のステップ１００１のデータ補正ステップ
でさらにデータの補正処理を行うからである。

第４図のステップ１００１処理が終了したなら、第７図
のステップ２００５に戻り、以下同様の処理を繰り返し
実行する。第４図のデータ補正のステップで第７図のス
テップ２００２〜ステツプ２００４の処理を毎サンプル
行ってもよいことは、言うまでもない。

員量立韮員 次に、第８図を用いて以下に列挙する事項を、順に説明
する。

（１）入力信号のピーン値の検出 （２）オフセット電圧の検出 （３）オフセット電圧の補正 （４）ゲイン補正係数の導出 （５）ゲイン補正 （６）位相補正係数の導出 （７）位相補正 （１）入力信号のピーク値の検出 第８図（ａ）は二規準の入力信号例を示す、この規準信
号からピーク値を検出する例を以下に述べる。１サンプ
ル離れた２つのサンプル値を■。。

Ｖ　ｍ　−１とすると、 Ｖｎ　Ｖｎ−ｔ＞Ｏから Ｖｎ−１−Ｖｎ−ｚ＜０ に変化したとき、Ｖ　ｎ　＋　ｉが＋側のピーク値であ
る。

また、 ■ｎ−ｖｌｌ−１〈０から Ｖ　＋＋−ｔ　　Ｖ　ｍ−ｘ＞　０ に変化したとき、Ｖｎ−ｉが一側のピーク値である。

以上から、＜８）のＶｎｏが＋側のピーン値。

■９Ｂが一側のピーク値であることがわかる。

（２）オフセット電圧の検出 第８図（ｂ）において、上記（１）を適用すると、＋側
のピーク値はＶ　ｎ　１　ｇ−側のピーク値はＶ　ｎ　
７である。オフセット電圧は、入力信号が正弦波である
ならば、次式で求めることができる。

（３）オフセット電圧の補正 入力信号のオフセット補正は、上記（２）で求めたオフ
セット電圧を入力信号から差し引くことで求めることが
できる。第８図（ｂ）において、零点を点線としたケー
スがオフセット補償後の値である。

（４）ゲイン補正係数の導出 ゲイン補正係数は次式より求まる。

（５）ゲイン補正 （６）位相補正係数の導出 全入力信号ともピーク値が検出できるので、規準信号か
ら対象入力信号が何サンプリングずれているかは容易に
わかる。

（７）位相補正 第８図（ｃ）は、（ａ）の信号をＡ／Ｄ変換変換−デー
タメモリ憶した例を示したものであり、（ａ）かられか
るように、ＶｎｏとＶ　ｎ　１２が＋側のピーク値であ
る。（ｄ）は、（ｂ）の信号をＡ／Ｄ変換変換−データ
メモリ憶した例を示したものであり、（ｂ）かられかる
ように、Ｖ　ｎ　ｉとＶｎｘａ　　−とが＋側のピーク
値である。（Ｃ）と（ｄ）は、１サンプルの位相差をも
っている。これを補正する場合には、（ｄ）をベースに
して、ｎ１３時刻４、−（ｄ）はＶ　ｎ　ｔ　〜Ｖ　ｎ
　ｔ　ａまテノデータを、（Ｃ）はＶ　ｎ　ｏ　”　Ｖ
　１１１２までのデータを用いて演算処理を行うように
する。このとき、（Ｑ）の場合は、Ｖ　ｎ　１　ｚを最
新データ、（ｄ）の場合は、Ｖｎｔａを最新データとし
て扱うようにする。

第８図（ｅ）には、（ｂ）の波形をオフセット電圧およ
びゲイン補正したのちの波形例を示す。

以上のように、オフセット電圧、ゲインおよび位相を自
動補償できる。

以上の第２実施例によれば、入力信号（データ）のオフ
セット電圧、ゲイン、位相が自動補償できるので、アナ
ログ信号をディジタル量に変換したデータを用いて、演
算アルゴリズムに従った処理を行うディジタル演算処理
装置の無調整化ができる。また、オフセット電圧、ゲイ
ン、位相が常時自動補償されるために、ドリフト、経年
変化による素子の劣化に伴う特性変動も自動的に補償で
き、高性能、高信頼度、かつ低コストな装置が実現でき
る。さらに、誤差（初期偏差）が自動補償できるので、
安価な部品（誤差大）により装置を構成すことができ、
低コスト化が図れる。

〔発明の効果〕

以上述べたように、本願筒１の発明によれば、ＤＳＰと
μＣＯＭＰが入力部の出力に並列に独立動作可能に接続
されているため、処理すべき情報量の増大、高速性、高
精度化に対処して、ＤＳＰおよびμＣＯＭＰを増設する
ことができ、システムの拡張性をもたらすことができる
。

また、第２の発明によれば、入力部のアナログ動作に起
因するオフセット電圧、ゲイン、位相の各特性が自動補
償されるため、経時的に変化する特性を常に正しく維持
することができ、システムの信頼性を確保することがで
きる。

【図面の簡単な説明】

第１図は本発明に係る実施例を示すブロック図、第２図
は入力バッファ回路の例を示す回路図、第３図はＤＳＰ
の構成を示すブロック図、第４図は処理部の動作フロー
を示すフローチャート、第５図は各部の動作タイミング
を示すタイミングチャート、第６図はＤＳＰによるディ
ジタルフィルタのブロック図、第７図は各特性の自動補
償演算アルゴリズムを示すフローチャート、第８図は第
７図の動作タイミングを示すタイミングチャートである
。 １００・−・入力部、２００・・・処理部、３００・・
・システムバス、４００・・・μＣＯＭＰユニット、５
００・・・ＤＳＰユニット、ＩＡ〜ＩＮ・・・バッファ
回路、２・・・マルチプレクサ、３・・・サンプルホー
ルド回路、４・・・Ａ／Ｄ変換器、５・・・ＤＳＰ、６
・−ＲＡ　Ｍ、７・・・ＥＥＦＲＯＭ、８・・・ＣＰＵ
、９・・−ＲＯＭ、１０・・・ＲＡＭ、１００１・・・
ＤＳＰの処理フロー、１００２・・・μＣＯＭＰの処理
フロー、２００２・・・オフセット電圧検出、２００３
・・・ゲイン補正係数の算出。 ２００４・・・位相補正係数の算出、２００６・・・自
動点検判断。

Claims (1)

1. 【特許請求の範囲】 １、複数のアナログ情報をアナログ回路を含む入力部に
   よりディジタル情報に変換し、当該ディジタル情報を所
   定の演算アルゴリズムに従つて所定周期（Ｔ）で演算処
   理するディジタル演算処理装置において、 前記演算周期（Ｔ）の１／Ｎ倍の周期で前記ディジタル
   情報を取り込んで演算処理するディジタルシグナルプロ
   セッサと、このディジタルシグナルプロセッサの演算処
   理結果を入力として前記演算周期（Ｔ）で演算処理を行
   うマイクロコンピュータと、を前記入力部の出力に並列
   に独立動作可能に接続したことを特徴とするディジタル
   演算処理装置。 ２、複数のアナログ情報をアナログ回路を含む入力部に
   よりディジタル情報に変換し、当該ディジタル情報を所
   定の演算アルゴリズムに従つて所定周期（Ｔ）で演算処
   理するディジタル演算処理装置において、 前記演算周期（Ｔ）の１／Ｎ倍の周期で前記ディジタル
   情報を取り込んで演算処理するディジタルシグナルプロ
   セッサと、このディジタルシグナルプロセッサの演算処
   理結果を入力として前記演算周期（Ｔ）で演算処理を行
   うマイクロコンピュータと、が前記入力部の出力に並列
   に独立動作可能に接続されており、 前記ディジタルシグナロプロセッサは前記入力部のオフ
   セット電圧の自動補償手段、前記入力部のゲインの自動
   補償手段および前記入力部の位相の自動補償手段を有す
   ることを特徴とするディジタル演算処理装置。