JP2903086B2 - ディジタル保護リレー - Google Patents
ディジタル保護リレーInfo
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デイジタル形保護リレーに係り、特にデイ
ジタル・シグナル・プロセツサ（以下、DSPと略記す
る）とマイクロコンピユータ（以下、μCOMPと略記す
る）を組み合わせてなるデイジタル保護リレーに関す
る。 〔従来の技術〕 本発明に係るデイジタル形保護リレーの従来の例とし
ては、電気学会誌（昭和60年12月号、Vol.105,第12号，
第12頁）において公知である。上記公知文献に記載され
たデイジタル形保護リレーは、電力系統からの入力情報
を受け付ける入力部と、その情報を処理する処理部とに
大別される。入力部は、入力チヤンネル数だけ並列的に
設けられたアナログフイルタ、サンプルホールダ（S/
H），マルチプレクサ（MPX）,A/D変換器から構成され、
アナログ回路を含んだ構成となつている。処理部は、中
央処理装置（CPU）、データメモリ（RAM）、命令語メモ
リ（ROM）を有するマイクロコンピユータ（μCOMP）に
より構成されている。この処理部には、共通バスを介し
て整定部，出力部が接続される。 〔発明が解決しようとする問題点〕 上記従来のデイジタル形保護リレーは、入力部および
処理部においてそれぞれ次のような問題点を有してい
る。 まず、処理部に関して、従来のものは集積化を図つた
場合に、リレー自体を１つのチツプに一体化するもので
あり、処理部の処理能力を向上させようとしても処理部
を任意に追加しうる構成となつておらず、拡張性がな
い。 一方、入力部に関して、アナログ回路を含むので、そ
のアナログ回路固有の問題点に対して対応が不十分であ
る。すなわち、第１に、オフセツト電圧、ゲインおよび
位相の調整を各チヤンネルの回路ごとに手動で行わなけ
ればならない。第２に、入力チヤンネル数の増加に比例
して部品点数が増加し、したがつて、装置の大型化、コ
スト高が避けられない。第３に、入力部の安定動作を確
保するための自動監視回路等の付加回路の占める割合が
大きい。第４に、フイルタがアナログRCアクテイブフイ
ルムであるため、装置完成後の特性変更が困難である。
第５に、経年変化やドリフトにより生ずる特性の劣化を
考慮していない。 ところで、上述した処理部に係る拡張性をもたせるた
めに、従来、入力部に接続されたデータバスに複数のμ
COMPを並列接続して一連の保護リレーにかかる演算処理
を分散して処理させたり、又はμCOMPと１又は複数のAL
Uを並列に接続し、μCOMPによりALUを制御して保護リレ
ー演算の一部を行わせ、その結果に基づいてμCOMPによ
り出力シーケンス制御を行うようにしたディジタル保護
リレーが提案されている（特開昭60-84912号公報、特開
昭55-83419号公報）。 これらの各公報に記載されたものによれば、並列接続
したディジタルプロセッサの数に応じて処理能力を向上
させることができる。しかし、保護リレー演算の周期
は、特開昭60-84912号公報第２頁右上欄第８乃至９行に
記載のように固定化の傾向にあり、例えば特開昭58-339
21号公報第３頁第14乃至15行に記載のように電気角の30
度に相当する周期が一般的である。このような固定化傾
向は、用途に応じて保護リレー要素の数（例えば、10〜
50要素）が変化しても、共通のディジタル保護リレーで
対応可能にするため等の理由によるものである。そし
て、系統の電圧や電流等の情報のサンプリングも、保護
リレー演算の周期にあわせているから、サンプリング周
期が大きくなり、電圧や電流等の情報の分解能が制限さ
れ、保護リレーの演算精度の向上に限界があり、その結
果、信頼性にも限界があるという問題がある。 本発明は、保護リレーの精度及び信頼性を向上させる
ことができるディジタル保護リレーを提供することを目
的とする。 〔問題点を解決するための手段〕 上記目的を達成するため、本発明の第１の発明は、電
力系統の電圧、電流等の複数のアナログ情報をアナログ
回路を含む入力部によりディジタル情報に変換し、当該
ディジタル情報を用いて保護リレーにかかる所定の演算
アルゴリズムに従って所定周期（Ｔ）で演算処理するデ
ィジタル保護リレーにおいて、前記演算周期（Ｔ）の1/
N倍の周期で前記ディジタル情報を取り込み、該取り込
んだ各ディジタル情報に対して前処理演算を実行する第
１のディジタプロセッサと、この第１のディジタルプロ
セッサの演算処理結果を入力として前記演算周期（Ｔ）
で保護リレーにかかる演算処理を行う第２のディジタル
プロセッサとを、並列に独立動作可能に接続したことを
特徴とするものである。 また、第２の発明は、第１の発明の第１のディジタル
プロセッサの前処理演算に、前記入力部のオフセット電
圧の自動補償処理、前記入力部のゲインの自動補償処理
および前記入力部の位相の自動補償処理を含ませたこと
を特徴とするものである。 〔作用〕 上記した第１の発明によれば、第１のディジタプロセ
ッサにより、演算周期（Ｔ）の1/N倍の周期でディジタ
ル情報を取り込み、取り込んだ各ディジタル情報に対し
て前処理演算を実行し、この前処理されたディジタル情
報を用いて第２のディジタルプロセッサにより、演算周
期（Ｔ）で保護リレーにかかる演算処理を行うようにし
ていることから、保護リレーの演算周期とは独立に、系
統の電圧又は電流等の情報のサンプリング周期を短くで
きる。その結果、第５図に示すように、例えば入力一点
あたり４個のサンプリングデータを前処理してディジタ
ル情報を得ているので、特に変動が急激な事故時におけ
る電圧又は電流等のデータの分解能が向上し、保護リレ
ーの精度及び信頼性を向上させることができるのであ
る。 また、第２の発明によれば、入力回路に生じるオフセ
ット電圧、ゲイン変動、及び位相変動を自動的に第１の
ディジタルプロセッサにより補償されるため、特性変化
が生じても常に信頼性の高い演算処理が可能となる。 〔実施例〕 次に、本発明に係る実施例を図面に基づいて説明す
る。 −第１実施例− 電力系統用デイジタル形保護リレーの構成 第１図に、電力系統用デイジタル形保護リレーのブロ
ツク構成を示す。このリレーは、大別して入力部100と
処理部200とに別けられる。 入力部100において、V1,V2〜Vnは、電力系統の情報
（電圧，電流）である。1A,1B〜1Nは、バツフア回路で
あり、具体例を第２図に示す。このバツフア回路1A〜1N
は、サンプリングに伴う折り返し誤差防止用のフイルタ
機能も兼用する。２はマルチプレクサ（MPX）、３はサ
ンプルホールド回路（S/H）、４はアナログ／デイジタ
ル（A/D）変換回路をそれぞれ示している。 処理部200は、入力部100の出力に接続されたシステム
バス300を介して並列に互いに独立して接続されたμCOM
Pユニツト400と、DSPユニツト500とに分けられる。DSP
ユニツト500において、５はデイジタル・シグナル・プ
ロセッサ（DSP）、６はデータメモリRAM（Randum Acces
s Memory）、７は電気的に書き換え可能な不揮発生半導
体メモリEEPROMである。μCOMPユニツト400において、
８は保護演算処理用マイクロコンピユータ（μCOMP）、
９は命令語記憶用メモリROM（Read Only Memory）、10
はデータメモリRAMである。また、システムバス300に
は、係数設定用の整定部11,入出力部12が接続されてい
る。以上の各要素は、それぞれバスバツフア回路13〜17
を介して接続されており、これらのバスバツフア回路13
〜17は、低速のシステムバス300と高速の各ユニツトバ
ス18〜21を接続，分離するようになつている。 このように、バスバツフア回路13〜17を介して接続
し、それぞれ各要素が他の要素ブロツクとアクセスする
ときには、必要とするバスバツフアを開にしてアクセス
するようにする。 各要素ブロツクが独立して他のブロツクと並列処理を
行うときには、バスバツフア13〜17を閉にして、各要素
ブロツク内の高速ユニツトバス18〜21だけで動作できる
ように機能を分割構成している。 以上のごとくブロツクを構成すると、各機能が高速に
動作できるとともに、高信頼度，安定性の高い、拡張性
に富んだシステム（装置）を実現することができる。な
ぜなら、機能を追加しても、他の機能に悪影響（バスの
増加，フアンアウトの増加，配線の延長）を与えること
がないためである。さらに、各要素ブロツク毎に、ユニ
ツトバス18〜21でクローズしておくと、ハード構成上も
配線が短くでき、さらに他のブロツクの接続のための入
出力バツフアなども不要にできるので、処理の高速化が
実現可能である。 DSP5 次に、DSP5について説明する。DSP5は、第３図に示す
ように、加減算器，乗除算器，命令ROM,データROM,デー
タRAMなどを備え、高速のデイジタル信号処理を目的と
して開発されているものである。したがつて、浮動小数
点演算（加減算，乗除算）を50〜200nsで実行すること
が可能である。このスピードは、保護演算用μCOMP8よ
り50〜100倍速い。最近は、このプロセツサはIC1個に集
積されている。 動作 次に、動作を説明する。第１図を参照して、電力系統
からの電圧，電流情報V1〜Vnは、入力部100に入力され
る。各情報V1〜Vnは、バツフア回路1A〜1Nを介してMPX2
に入力され、ここで多重化が行われる。次いで、サンプ
ルホールド回路３を介してA/D変換器４に入力され、逐
次高速にアナログ入力情報がデイジタル量に変換され
る。以上が入力部100の処力動作である。 次に、処理部200における動作を説明する。第４図を
参照して、まず、ステツプ1000では、入力情報V1〜Vnの
全チヤンネルについて、逐次A/D変換が終了したか否か
を判定する。この判定動作は、DSP5またはμCOMP8のい
ずれが行つてもよい。なお、A/D変換データは、RAM6に
格納されている。ステツプ1000において、全チヤンネル
のA/D変換が終了したと判定された場合、バスバツフア1
3〜17の全てを閉じ、次のステツプ1001,1002に同時並列
に移行する。ステツプ1001は、DSPユニツト500の処理内
容、ステツプ1002は、μCOMPユニツト400の処理内容を
示している。 ステツプ1001においては、DSPユニツト500により、RA
M6に格納されているA/D変換データを用いて、次の処理
を行う。まず、チヤンネルCH1（V1）のデータを入力
し、このデータに対する所定の処理（オフセツト補正、
ゲインおよび位相補正など）を施したのち、次のステツ
プに進み、従来のアナログフイルタに代わるデイジタル
フイルタリング処理などを行う。チヤンネルCH2（V2）
〜チヤンネルCHn（Vn）まで全く同様の処理を行う。こ
のように、各チヤンネル毎に入力データの加工およびフ
イルタリング処理を終了したデータを、第１図のRAM6に
記憶して、次の保護演算周期サンプルに備える。 一方、ステツプ1002においては、μCOMPユニツト400
により、次の処理が実行される。すなわち、ステツプ10
00において、Ｎ時刻の全入力チヤンネルの逐次A/D変換
が全て終了したならば、RAM6に記憶されているデータ
（Ｎ−１サンプル時刻にDSPによりフイルタリング終了
した全チヤンネルのデータ）を入力する。このとき、整
定値なども整定部より入力する。そして、所期の保護リ
レー演算，シーケンス処理，整定処理，自動監視処理、
表示・出力処理を施して、次の保護演算周期サンプルに
備える。 以上の説明から明らかなように、入力処理用のDSP5と
保護演算処理用のμCOMP8とは、全く独立して並列処理
を行うものである。 なお、以上の説明は、DSPユニツト500、μCOMPユニツ
ト400をそれぞれ１個用いた場合について述べたが、処
理すべき情報量が多い場合や、さらに高速，高度な処理
が要請される場合には、システムバス300に各DSPユニツ
ト500,μCOMP400をそれぞれ必要数並列に接続して、独
立運動させることが可能であり、本装置は、拡張性を有
するものである。 動作タイミング 次に、第５図を用いて、動作のタイミングの詳細を述
べる。第５図では、入力チヤンネル数が３の例（第１図
において、入力としてはV1,V2,V3の例）について述べ
る。 第５図において、Ｎ−１、ＮおよびＮ＋１などは、保
護リレー演算間隔を示す。（ａ）はA/D変換器４に与え
るA/D変換指令パルス、（ｂ）は（ａ）のA/D変換データ
に対してRAM6に与えるデータ記憶用書き込みパルス、
（ｃ）はチヤンネル１（V1信号）のRAM6内へのデータの
記憶タイミング、（ｄ）はチヤンネル２（信号V2）のRA
M6内へのデータの記憶タイミング、（ｅ）はチヤンネル
３（信号V3）のRAM6内へのデータの記憶タイミング、
（ｆ）は保護演算周期の演算開始指令パルス、（ｇ）は
保護演算周期に対するDSP5の処理タイミング、（ｈ）は
保護演算周期に対する保護演算用μCOMP8の処理タイミ
ングをそれぞれ示す。 以上の説明より、Ｎサンプル時刻には、保護演算周期
の1/N倍の周期で複数チヤンネルの入力信号を逐次A/D変
換する。DSPは、１サンプル前（Ｎ−１時刻）にA/D変換
終了したデータを用いて入力加工処理を行う。保護演算
用μCOMP8は、さらに１サンプル前（Ｎ−２時刻）にA/D
変換終了データ（Ｎ−１時刻のDSP5による入力加工処理
終了データ）を用いた保護リレー演算をそれぞれ実施し
ていることがわかる。 第６図には、DSP5が処理するフイルタ例として、公知
のバイカツドフイルタのブロツク図を示す。第６図にお
いて、A1,A2,B1,B2は係数、は加算，は乗算、Z-1は
１サンプル前のデータを意味する。 フイルタ演算は、 Wn＝Xn＋A1×Wn-1＋A2×Wn-2 Yn＝Wn＋B1×Wn-1＋B2×Wn-2 となる。DSPは、このような演算処理を保護リレー用
μCOMPの50〜200倍のスピードで処理可能である。 −第２実施例− 以上述べた第１実施例は、処理部200のシステムの拡
張性を主目的とした実施例であるが、次に、第２実施例
として、入力部100の特性変動を自動的に補償するよう
にした例を説明する。 この第２実施例は、全入力チヤンネルに入力される信
号V1〜Vnに含まれるオフセツト電圧，ゲイン，位相の各
特性を自動補償するようにして、保護演算リレーの特性
の変動の防止、換言すると高精度の維持を図つたもので
ある。 以下に、各特性の自動補償例を具体的に説明する。こ
こで述べる自動補償は、各補償手段としてDSP5にセツト
された補償プログラムのアルゴリズムに従つて実行され
るものである。第７図に、本実施例におけるDSP5の処理
フローを示す。 概要 まず、処理フローの概要を説明し、次いで各特性の補
償例の詳細について後述する。ステツプ2000では、イニ
シヤル処理を行う。次に、ステツプ2001に進み、Ｎ時刻
サンプルの全入力チヤンネルのA/D変換が終了したかど
うかの判定を行う。全チヤンネルのA/D変換が終了した
場合には、ステツプ2002に進み、全入力チヤンネルの信
号のオフセツト電圧を検出し、電気的に書き換え可能な
半導体不揮発性メモリEEPROM7に記憶する（オフセツト
電圧の検出について後述する）。全チヤンネルのオフセ
ツト電圧の検出が終了したなら、ステツプ2003に進み、
全入力チヤンネルの信号V1〜Vnより上記検出したオフセ
ツト電圧を差し引いてゲインの補正係数を導出し、ゲイ
ンの補正を行うとともに、ゲインの補正係数をEEPROM7
に記憶する（ゲインの補正係数の導出法およびゲインの
補正法については後で述べる）。全チヤンネルのゲイン
補正が終了したなら、ステツプ2004に進み、位相補正係
数を求め、全入力チヤンネルの位相補正を行う（位相補
正係数の導出法および位相補償法については後で述べ
る）。 これまで述べたゲインの補正および位相の補正は、あ
る１つのチヤンネルを基準にして行うようにするもので
ある。 ステツプ2004で全入力チヤンネルの位相の補正が終了
したなら、ステツプ2005に進み、あるサンプル時刻の全
入力チヤンネルのA/D変換が終了したかどうかを判定す
る。これは、同期化処理である。全入力チヤンネルのA/
D変換が終了したなら、ステツプ2006に進み、自動点検
かどうかの判定を行う。自動点検の場合には、ステツプ
2002に戻り、上記と同様の処理を繰り返し実行する。自
動点検の周期は、１回/1日〜10日である。 ステツプ2006において、自動点検でない場合には、ス
テツプ2007に進み、第４図のステツプ1001の処理を実行
するようにする。 以上の説明では、ステツプ2002,2003および2004でデ
ータの補正まで行う説明をしたが、オフセツト電圧の検
出，ゲイン補正係数の検出，位相補正係数の検出のみを
行つてもよいことは、言うまでもない。なぜなら、第４
図のステツプ1001のデータ補正ステツプでさらにデータ
の補正処理を行うからである。 第４図のステツプ1001処理が終了したなら、第７図の
ステツプ2005に戻り、以下同様の処理を繰り返し実行す
る。第４図のデータ補正のステツプで第７図のステツプ
2002〜ステツプ2004の処理を毎サンプル行つてもよいこ
とは、言うまでもない。 補償の詳細 次に、第８図を用いて以下に列挙する事項を、順に説
明する。 （１）入力信号のピーク値の検出 （２）オフセツト電圧の検出 （３）オフセツト電圧の補正 （４）ゲイン補正係数の導出 （５）ゲイン補正 （６）位相補正係数の導出 （７）位相補正 （１）入力信号のピーク値の検出 第８図（ａ）は、規準の入力信号例を示す。この規準
信号からピーク値を検出する例を以下に述べる。１サン
プル離れた２つのサンプル値をVn,Vn-1とすると、 Vn−Vn-1＞０から Vn−Vn-2＜０ に変化したとき、Vn-1が＋側のピーク値である。 また、 Vn−Vn-1＜０から Vn-1−Vn-2＞０ に変化したとき、Vn-1が−側のピーク値である。 以上から、（ａ）のVn0が＋側のピーン値、Vn6が−側
のピーク値であることがわかる。 （２）オフセツト電圧の検出 第８図（ｂ）において、上記（１）を適用すると、＋
側のピーク値はVn1，−側のピーク値はVn7である。オフ
セツト電圧は、入力信号が正弦波であるならば、次式で
求めることができる。 （３）オフセツト電圧の補正 入力信号のオフセツト補正は、上記（２）で求めたオ
フセツト電圧を入力信号から差し引くことで求めること
ができる。第８図（ｂ）において、零点を点線としたケ
ースがオフセツト補償後の値である。 （４）ゲイン補正係数の導出 ゲイン補正係数は次式より求まる。 （５）ゲイン補正 （６）位相補正係数の導出 全入力信号ともピーク値が検出できるので、規準信号
から対象入力信号が何サンプリングずれているかは容易
にわかる。 （７）位相補正 第８図（ｃ）は、（ａ）の信号をA/D変換後データメ
モリに記憶した例を示したものであり、（ａ）からわか
るように、Vn0とVn12が＋側のピーク値である。（ｄ）
は、（ｂ）の信号をA/D変換後データメモリに記憶した
例を示したものであり、（ｂ）からわかるように、Vn1
とVn13とが＋側のピーク値である。（ｃ）と（ｄ）は、
１サンプルの位相差をもつている。これを補正する場合
には、（ｄ）をベースにして、n13時刻に（ｄ）はVn1〜
Vn13までのデータを、（ｃ）はVn0〜Vn12までのデータ
を用いて演算処理を行うようにする。このとき、（ｃ）
の場合は、Vn12を最新データ、（ｄ）の場合は、Vn13を
最新データとして扱うようにする。 第８図（ｅ）には、（ｂ）の波形をオフセツト電圧お
よびゲイン補正したのちの波形例を示す。 以上のように、オフセツト電圧、ゲインおよび位相を
自動補償できる。 以上の第２実施例によれば、入力信号（データ）のオ
フセツト電圧，ゲイン，位相が自動補償できるので、ア
ナログ信号をデイジタル量に変換したデータを用いて、
演算アルゴリズムに従つた処理を行うデイジタル演算処
理装置の無調整化ができる。また、オフセツト電圧，ゲ
イン，位相が常時自動補償されるために、ドリフト，経
年変化による素子の劣化に伴う特性変動も自動的に補償
でき、高性能，高信頼度、かつ低コストな装置が実現で
きる。さらに、誤差（初期偏差）が自動補償できるの
で、安価な部品（誤差大）により装置を構成すことがで
き、低コスト化が図れる。 〔発明の効果〕 以上述べたように、本願第１の発明によれば、保護リ
レーの演算周期とは独立に、系統の電圧又は電流等の情
報のサンプリング周期を短くしているから、電圧又は電
流等の変動が急激な事故時のデータの分解能が向上し、
保護リレーの精度及び信頼性を向上させることができ
る。 また、第２の発明によれば、入力部のアナログ動作に
起因するオフセツト電圧，ゲイン，位相の各特性が自動
補償されるため、経時的に変化する特性を常に正しく維
持することができ、システムの信頼性を確保することが
できる。
ジタル・シグナル・プロセツサ（以下、DSPと略記す
る）とマイクロコンピユータ（以下、μCOMPと略記す
る）を組み合わせてなるデイジタル保護リレーに関す
る。 〔従来の技術〕 本発明に係るデイジタル形保護リレーの従来の例とし
ては、電気学会誌（昭和60年12月号、Vol.105,第12号，
第12頁）において公知である。上記公知文献に記載され
たデイジタル形保護リレーは、電力系統からの入力情報
を受け付ける入力部と、その情報を処理する処理部とに
大別される。入力部は、入力チヤンネル数だけ並列的に
設けられたアナログフイルタ、サンプルホールダ（S/
H），マルチプレクサ（MPX）,A/D変換器から構成され、
アナログ回路を含んだ構成となつている。処理部は、中
央処理装置（CPU）、データメモリ（RAM）、命令語メモ
リ（ROM）を有するマイクロコンピユータ（μCOMP）に
より構成されている。この処理部には、共通バスを介し
て整定部，出力部が接続される。 〔発明が解決しようとする問題点〕 上記従来のデイジタル形保護リレーは、入力部および
処理部においてそれぞれ次のような問題点を有してい
る。 まず、処理部に関して、従来のものは集積化を図つた
場合に、リレー自体を１つのチツプに一体化するもので
あり、処理部の処理能力を向上させようとしても処理部
を任意に追加しうる構成となつておらず、拡張性がな
い。 一方、入力部に関して、アナログ回路を含むので、そ
のアナログ回路固有の問題点に対して対応が不十分であ
る。すなわち、第１に、オフセツト電圧、ゲインおよび
位相の調整を各チヤンネルの回路ごとに手動で行わなけ
ればならない。第２に、入力チヤンネル数の増加に比例
して部品点数が増加し、したがつて、装置の大型化、コ
スト高が避けられない。第３に、入力部の安定動作を確
保するための自動監視回路等の付加回路の占める割合が
大きい。第４に、フイルタがアナログRCアクテイブフイ
ルムであるため、装置完成後の特性変更が困難である。
第５に、経年変化やドリフトにより生ずる特性の劣化を
考慮していない。 ところで、上述した処理部に係る拡張性をもたせるた
めに、従来、入力部に接続されたデータバスに複数のμ
COMPを並列接続して一連の保護リレーにかかる演算処理
を分散して処理させたり、又はμCOMPと１又は複数のAL
Uを並列に接続し、μCOMPによりALUを制御して保護リレ
ー演算の一部を行わせ、その結果に基づいてμCOMPによ
り出力シーケンス制御を行うようにしたディジタル保護
リレーが提案されている（特開昭60-84912号公報、特開
昭55-83419号公報）。 これらの各公報に記載されたものによれば、並列接続
したディジタルプロセッサの数に応じて処理能力を向上
させることができる。しかし、保護リレー演算の周期
は、特開昭60-84912号公報第２頁右上欄第８乃至９行に
記載のように固定化の傾向にあり、例えば特開昭58-339
21号公報第３頁第14乃至15行に記載のように電気角の30
度に相当する周期が一般的である。このような固定化傾
向は、用途に応じて保護リレー要素の数（例えば、10〜
50要素）が変化しても、共通のディジタル保護リレーで
対応可能にするため等の理由によるものである。そし
て、系統の電圧や電流等の情報のサンプリングも、保護
リレー演算の周期にあわせているから、サンプリング周
期が大きくなり、電圧や電流等の情報の分解能が制限さ
れ、保護リレーの演算精度の向上に限界があり、その結
果、信頼性にも限界があるという問題がある。 本発明は、保護リレーの精度及び信頼性を向上させる
ことができるディジタル保護リレーを提供することを目
的とする。 〔問題点を解決するための手段〕 上記目的を達成するため、本発明の第１の発明は、電
力系統の電圧、電流等の複数のアナログ情報をアナログ
回路を含む入力部によりディジタル情報に変換し、当該
ディジタル情報を用いて保護リレーにかかる所定の演算
アルゴリズムに従って所定周期（Ｔ）で演算処理するデ
ィジタル保護リレーにおいて、前記演算周期（Ｔ）の1/
N倍の周期で前記ディジタル情報を取り込み、該取り込
んだ各ディジタル情報に対して前処理演算を実行する第
１のディジタプロセッサと、この第１のディジタルプロ
セッサの演算処理結果を入力として前記演算周期（Ｔ）
で保護リレーにかかる演算処理を行う第２のディジタル
プロセッサとを、並列に独立動作可能に接続したことを
特徴とするものである。 また、第２の発明は、第１の発明の第１のディジタル
プロセッサの前処理演算に、前記入力部のオフセット電
圧の自動補償処理、前記入力部のゲインの自動補償処理
および前記入力部の位相の自動補償処理を含ませたこと
を特徴とするものである。 〔作用〕 上記した第１の発明によれば、第１のディジタプロセ
ッサにより、演算周期（Ｔ）の1/N倍の周期でディジタ
ル情報を取り込み、取り込んだ各ディジタル情報に対し
て前処理演算を実行し、この前処理されたディジタル情
報を用いて第２のディジタルプロセッサにより、演算周
期（Ｔ）で保護リレーにかかる演算処理を行うようにし
ていることから、保護リレーの演算周期とは独立に、系
統の電圧又は電流等の情報のサンプリング周期を短くで
きる。その結果、第５図に示すように、例えば入力一点
あたり４個のサンプリングデータを前処理してディジタ
ル情報を得ているので、特に変動が急激な事故時におけ
る電圧又は電流等のデータの分解能が向上し、保護リレ
ーの精度及び信頼性を向上させることができるのであ
る。 また、第２の発明によれば、入力回路に生じるオフセ
ット電圧、ゲイン変動、及び位相変動を自動的に第１の
ディジタルプロセッサにより補償されるため、特性変化
が生じても常に信頼性の高い演算処理が可能となる。 〔実施例〕 次に、本発明に係る実施例を図面に基づいて説明す
る。 −第１実施例− 電力系統用デイジタル形保護リレーの構成 第１図に、電力系統用デイジタル形保護リレーのブロ
ツク構成を示す。このリレーは、大別して入力部100と
処理部200とに別けられる。 入力部100において、V1,V2〜Vnは、電力系統の情報
（電圧，電流）である。1A,1B〜1Nは、バツフア回路で
あり、具体例を第２図に示す。このバツフア回路1A〜1N
は、サンプリングに伴う折り返し誤差防止用のフイルタ
機能も兼用する。２はマルチプレクサ（MPX）、３はサ
ンプルホールド回路（S/H）、４はアナログ／デイジタ
ル（A/D）変換回路をそれぞれ示している。 処理部200は、入力部100の出力に接続されたシステム
バス300を介して並列に互いに独立して接続されたμCOM
Pユニツト400と、DSPユニツト500とに分けられる。DSP
ユニツト500において、５はデイジタル・シグナル・プ
ロセッサ（DSP）、６はデータメモリRAM（Randum Acces
s Memory）、７は電気的に書き換え可能な不揮発生半導
体メモリEEPROMである。μCOMPユニツト400において、
８は保護演算処理用マイクロコンピユータ（μCOMP）、
９は命令語記憶用メモリROM（Read Only Memory）、10
はデータメモリRAMである。また、システムバス300に
は、係数設定用の整定部11,入出力部12が接続されてい
る。以上の各要素は、それぞれバスバツフア回路13〜17
を介して接続されており、これらのバスバツフア回路13
〜17は、低速のシステムバス300と高速の各ユニツトバ
ス18〜21を接続，分離するようになつている。 このように、バスバツフア回路13〜17を介して接続
し、それぞれ各要素が他の要素ブロツクとアクセスする
ときには、必要とするバスバツフアを開にしてアクセス
するようにする。 各要素ブロツクが独立して他のブロツクと並列処理を
行うときには、バスバツフア13〜17を閉にして、各要素
ブロツク内の高速ユニツトバス18〜21だけで動作できる
ように機能を分割構成している。 以上のごとくブロツクを構成すると、各機能が高速に
動作できるとともに、高信頼度，安定性の高い、拡張性
に富んだシステム（装置）を実現することができる。な
ぜなら、機能を追加しても、他の機能に悪影響（バスの
増加，フアンアウトの増加，配線の延長）を与えること
がないためである。さらに、各要素ブロツク毎に、ユニ
ツトバス18〜21でクローズしておくと、ハード構成上も
配線が短くでき、さらに他のブロツクの接続のための入
出力バツフアなども不要にできるので、処理の高速化が
実現可能である。 DSP5 次に、DSP5について説明する。DSP5は、第３図に示す
ように、加減算器，乗除算器，命令ROM,データROM,デー
タRAMなどを備え、高速のデイジタル信号処理を目的と
して開発されているものである。したがつて、浮動小数
点演算（加減算，乗除算）を50〜200nsで実行すること
が可能である。このスピードは、保護演算用μCOMP8よ
り50〜100倍速い。最近は、このプロセツサはIC1個に集
積されている。 動作 次に、動作を説明する。第１図を参照して、電力系統
からの電圧，電流情報V1〜Vnは、入力部100に入力され
る。各情報V1〜Vnは、バツフア回路1A〜1Nを介してMPX2
に入力され、ここで多重化が行われる。次いで、サンプ
ルホールド回路３を介してA/D変換器４に入力され、逐
次高速にアナログ入力情報がデイジタル量に変換され
る。以上が入力部100の処力動作である。 次に、処理部200における動作を説明する。第４図を
参照して、まず、ステツプ1000では、入力情報V1〜Vnの
全チヤンネルについて、逐次A/D変換が終了したか否か
を判定する。この判定動作は、DSP5またはμCOMP8のい
ずれが行つてもよい。なお、A/D変換データは、RAM6に
格納されている。ステツプ1000において、全チヤンネル
のA/D変換が終了したと判定された場合、バスバツフア1
3〜17の全てを閉じ、次のステツプ1001,1002に同時並列
に移行する。ステツプ1001は、DSPユニツト500の処理内
容、ステツプ1002は、μCOMPユニツト400の処理内容を
示している。 ステツプ1001においては、DSPユニツト500により、RA
M6に格納されているA/D変換データを用いて、次の処理
を行う。まず、チヤンネルCH1（V1）のデータを入力
し、このデータに対する所定の処理（オフセツト補正、
ゲインおよび位相補正など）を施したのち、次のステツ
プに進み、従来のアナログフイルタに代わるデイジタル
フイルタリング処理などを行う。チヤンネルCH2（V2）
〜チヤンネルCHn（Vn）まで全く同様の処理を行う。こ
のように、各チヤンネル毎に入力データの加工およびフ
イルタリング処理を終了したデータを、第１図のRAM6に
記憶して、次の保護演算周期サンプルに備える。 一方、ステツプ1002においては、μCOMPユニツト400
により、次の処理が実行される。すなわち、ステツプ10
00において、Ｎ時刻の全入力チヤンネルの逐次A/D変換
が全て終了したならば、RAM6に記憶されているデータ
（Ｎ−１サンプル時刻にDSPによりフイルタリング終了
した全チヤンネルのデータ）を入力する。このとき、整
定値なども整定部より入力する。そして、所期の保護リ
レー演算，シーケンス処理，整定処理，自動監視処理、
表示・出力処理を施して、次の保護演算周期サンプルに
備える。 以上の説明から明らかなように、入力処理用のDSP5と
保護演算処理用のμCOMP8とは、全く独立して並列処理
を行うものである。 なお、以上の説明は、DSPユニツト500、μCOMPユニツ
ト400をそれぞれ１個用いた場合について述べたが、処
理すべき情報量が多い場合や、さらに高速，高度な処理
が要請される場合には、システムバス300に各DSPユニツ
ト500,μCOMP400をそれぞれ必要数並列に接続して、独
立運動させることが可能であり、本装置は、拡張性を有
するものである。 動作タイミング 次に、第５図を用いて、動作のタイミングの詳細を述
べる。第５図では、入力チヤンネル数が３の例（第１図
において、入力としてはV1,V2,V3の例）について述べ
る。 第５図において、Ｎ−１、ＮおよびＮ＋１などは、保
護リレー演算間隔を示す。（ａ）はA/D変換器４に与え
るA/D変換指令パルス、（ｂ）は（ａ）のA/D変換データ
に対してRAM6に与えるデータ記憶用書き込みパルス、
（ｃ）はチヤンネル１（V1信号）のRAM6内へのデータの
記憶タイミング、（ｄ）はチヤンネル２（信号V2）のRA
M6内へのデータの記憶タイミング、（ｅ）はチヤンネル
３（信号V3）のRAM6内へのデータの記憶タイミング、
（ｆ）は保護演算周期の演算開始指令パルス、（ｇ）は
保護演算周期に対するDSP5の処理タイミング、（ｈ）は
保護演算周期に対する保護演算用μCOMP8の処理タイミ
ングをそれぞれ示す。 以上の説明より、Ｎサンプル時刻には、保護演算周期
の1/N倍の周期で複数チヤンネルの入力信号を逐次A/D変
換する。DSPは、１サンプル前（Ｎ−１時刻）にA/D変換
終了したデータを用いて入力加工処理を行う。保護演算
用μCOMP8は、さらに１サンプル前（Ｎ−２時刻）にA/D
変換終了データ（Ｎ−１時刻のDSP5による入力加工処理
終了データ）を用いた保護リレー演算をそれぞれ実施し
ていることがわかる。 第６図には、DSP5が処理するフイルタ例として、公知
のバイカツドフイルタのブロツク図を示す。第６図にお
いて、A1,A2,B1,B2は係数、は加算，は乗算、Z-1は
１サンプル前のデータを意味する。 フイルタ演算は、 Wn＝Xn＋A1×Wn-1＋A2×Wn-2 Yn＝Wn＋B1×Wn-1＋B2×Wn-2 となる。DSPは、このような演算処理を保護リレー用
μCOMPの50〜200倍のスピードで処理可能である。 −第２実施例− 以上述べた第１実施例は、処理部200のシステムの拡
張性を主目的とした実施例であるが、次に、第２実施例
として、入力部100の特性変動を自動的に補償するよう
にした例を説明する。 この第２実施例は、全入力チヤンネルに入力される信
号V1〜Vnに含まれるオフセツト電圧，ゲイン，位相の各
特性を自動補償するようにして、保護演算リレーの特性
の変動の防止、換言すると高精度の維持を図つたもので
ある。 以下に、各特性の自動補償例を具体的に説明する。こ
こで述べる自動補償は、各補償手段としてDSP5にセツト
された補償プログラムのアルゴリズムに従つて実行され
るものである。第７図に、本実施例におけるDSP5の処理
フローを示す。 概要 まず、処理フローの概要を説明し、次いで各特性の補
償例の詳細について後述する。ステツプ2000では、イニ
シヤル処理を行う。次に、ステツプ2001に進み、Ｎ時刻
サンプルの全入力チヤンネルのA/D変換が終了したかど
うかの判定を行う。全チヤンネルのA/D変換が終了した
場合には、ステツプ2002に進み、全入力チヤンネルの信
号のオフセツト電圧を検出し、電気的に書き換え可能な
半導体不揮発性メモリEEPROM7に記憶する（オフセツト
電圧の検出について後述する）。全チヤンネルのオフセ
ツト電圧の検出が終了したなら、ステツプ2003に進み、
全入力チヤンネルの信号V1〜Vnより上記検出したオフセ
ツト電圧を差し引いてゲインの補正係数を導出し、ゲイ
ンの補正を行うとともに、ゲインの補正係数をEEPROM7
に記憶する（ゲインの補正係数の導出法およびゲインの
補正法については後で述べる）。全チヤンネルのゲイン
補正が終了したなら、ステツプ2004に進み、位相補正係
数を求め、全入力チヤンネルの位相補正を行う（位相補
正係数の導出法および位相補償法については後で述べ
る）。 これまで述べたゲインの補正および位相の補正は、あ
る１つのチヤンネルを基準にして行うようにするもので
ある。 ステツプ2004で全入力チヤンネルの位相の補正が終了
したなら、ステツプ2005に進み、あるサンプル時刻の全
入力チヤンネルのA/D変換が終了したかどうかを判定す
る。これは、同期化処理である。全入力チヤンネルのA/
D変換が終了したなら、ステツプ2006に進み、自動点検
かどうかの判定を行う。自動点検の場合には、ステツプ
2002に戻り、上記と同様の処理を繰り返し実行する。自
動点検の周期は、１回/1日〜10日である。 ステツプ2006において、自動点検でない場合には、ス
テツプ2007に進み、第４図のステツプ1001の処理を実行
するようにする。 以上の説明では、ステツプ2002,2003および2004でデ
ータの補正まで行う説明をしたが、オフセツト電圧の検
出，ゲイン補正係数の検出，位相補正係数の検出のみを
行つてもよいことは、言うまでもない。なぜなら、第４
図のステツプ1001のデータ補正ステツプでさらにデータ
の補正処理を行うからである。 第４図のステツプ1001処理が終了したなら、第７図の
ステツプ2005に戻り、以下同様の処理を繰り返し実行す
る。第４図のデータ補正のステツプで第７図のステツプ
2002〜ステツプ2004の処理を毎サンプル行つてもよいこ
とは、言うまでもない。 補償の詳細 次に、第８図を用いて以下に列挙する事項を、順に説
明する。 （１）入力信号のピーク値の検出 （２）オフセツト電圧の検出 （３）オフセツト電圧の補正 （４）ゲイン補正係数の導出 （５）ゲイン補正 （６）位相補正係数の導出 （７）位相補正 （１）入力信号のピーク値の検出 第８図（ａ）は、規準の入力信号例を示す。この規準
信号からピーク値を検出する例を以下に述べる。１サン
プル離れた２つのサンプル値をVn,Vn-1とすると、 Vn−Vn-1＞０から Vn−Vn-2＜０ に変化したとき、Vn-1が＋側のピーク値である。 また、 Vn−Vn-1＜０から Vn-1−Vn-2＞０ に変化したとき、Vn-1が−側のピーク値である。 以上から、（ａ）のVn0が＋側のピーン値、Vn6が−側
のピーク値であることがわかる。 （２）オフセツト電圧の検出 第８図（ｂ）において、上記（１）を適用すると、＋
側のピーク値はVn1，−側のピーク値はVn7である。オフ
セツト電圧は、入力信号が正弦波であるならば、次式で
求めることができる。 （３）オフセツト電圧の補正 入力信号のオフセツト補正は、上記（２）で求めたオ
フセツト電圧を入力信号から差し引くことで求めること
ができる。第８図（ｂ）において、零点を点線としたケ
ースがオフセツト補償後の値である。 （４）ゲイン補正係数の導出 ゲイン補正係数は次式より求まる。 （５）ゲイン補正 （６）位相補正係数の導出 全入力信号ともピーク値が検出できるので、規準信号
から対象入力信号が何サンプリングずれているかは容易
にわかる。 （７）位相補正 第８図（ｃ）は、（ａ）の信号をA/D変換後データメ
モリに記憶した例を示したものであり、（ａ）からわか
るように、Vn0とVn12が＋側のピーク値である。（ｄ）
は、（ｂ）の信号をA/D変換後データメモリに記憶した
例を示したものであり、（ｂ）からわかるように、Vn1
とVn13とが＋側のピーク値である。（ｃ）と（ｄ）は、
１サンプルの位相差をもつている。これを補正する場合
には、（ｄ）をベースにして、n13時刻に（ｄ）はVn1〜
Vn13までのデータを、（ｃ）はVn0〜Vn12までのデータ
を用いて演算処理を行うようにする。このとき、（ｃ）
の場合は、Vn12を最新データ、（ｄ）の場合は、Vn13を
最新データとして扱うようにする。 第８図（ｅ）には、（ｂ）の波形をオフセツト電圧お
よびゲイン補正したのちの波形例を示す。 以上のように、オフセツト電圧、ゲインおよび位相を
自動補償できる。 以上の第２実施例によれば、入力信号（データ）のオ
フセツト電圧，ゲイン，位相が自動補償できるので、ア
ナログ信号をデイジタル量に変換したデータを用いて、
演算アルゴリズムに従つた処理を行うデイジタル演算処
理装置の無調整化ができる。また、オフセツト電圧，ゲ
イン，位相が常時自動補償されるために、ドリフト，経
年変化による素子の劣化に伴う特性変動も自動的に補償
でき、高性能，高信頼度、かつ低コストな装置が実現で
きる。さらに、誤差（初期偏差）が自動補償できるの
で、安価な部品（誤差大）により装置を構成すことがで
き、低コスト化が図れる。 〔発明の効果〕 以上述べたように、本願第１の発明によれば、保護リ
レーの演算周期とは独立に、系統の電圧又は電流等の情
報のサンプリング周期を短くしているから、電圧又は電
流等の変動が急激な事故時のデータの分解能が向上し、
保護リレーの精度及び信頼性を向上させることができ
る。 また、第２の発明によれば、入力部のアナログ動作に
起因するオフセツト電圧，ゲイン，位相の各特性が自動
補償されるため、経時的に変化する特性を常に正しく維
持することができ、システムの信頼性を確保することが
できる。
【図面の簡単な説明】
第１図は本発明に係る実施例を示すブロツク図、第２図
は入力バツフア回路の例を示す回路図、第３図はDSPの
構成を示すブロツク図、第４図は処理部の動作フローを
示すフローチヤート、第５図は各部の動作タイミングを
示すタイミングチヤート、第６図はDSPによるデイジタ
ルフイルタのブロツク図、第７図は各特性の自動補償演
算アルゴリズムを示すフローチヤート、第８図は第７図
の動作タイミングを示すタイミングチヤートである。 100……入力部、200……処理部、300……システムバ
ス、400……μCOMPユニツト、500……DSPユニツト、1A
〜1N……バツフア回路、２……マルチプレクサ、３……
サンプルホールド回路、４……A/D変換器、５……DSP、
６……RAM、７……EEPROM、８……CPU、９……ROM、10
……RAM、1001……DSPの処理フロー、1002……μCOMPの
処理フロー、2002……オフセツト電圧検出、2003……ゲ
イン補正係数の算出、2004……位相補正係数の算出、20
06……自動点検判断。
は入力バツフア回路の例を示す回路図、第３図はDSPの
構成を示すブロツク図、第４図は処理部の動作フローを
示すフローチヤート、第５図は各部の動作タイミングを
示すタイミングチヤート、第６図はDSPによるデイジタ
ルフイルタのブロツク図、第７図は各特性の自動補償演
算アルゴリズムを示すフローチヤート、第８図は第７図
の動作タイミングを示すタイミングチヤートである。 100……入力部、200……処理部、300……システムバ
ス、400……μCOMPユニツト、500……DSPユニツト、1A
〜1N……バツフア回路、２……マルチプレクサ、３……
サンプルホールド回路、４……A/D変換器、５……DSP、
６……RAM、７……EEPROM、８……CPU、９……ROM、10
……RAM、1001……DSPの処理フロー、1002……μCOMPの
処理フロー、2002……オフセツト電圧検出、2003……ゲ
イン補正係数の算出、2004……位相補正係数の算出、20
06……自動点検判断。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 工藤 博之
日立市久慈町4026番地 株式会社日立製
作所日立研究所内
(56)参考文献 特開 昭55−83419（ＪＰ，Ａ)
特開 昭61−157284（ＪＰ，Ａ)
特開 昭60−93573（ＪＰ，Ａ)
特開 昭61−114304（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．電力系統の電圧、電流等の複数のアナログ情報をア
ナログ回路を含む入力部によりディジタル情報に変換
し、当該ディジタル情報を用いて保護リレーにかかる所
定の演算アルゴリズムに従って所定の演算周期（Ｔ）で
演算処理するディジタル保護リレーにおいて、 前記演算周期（Ｔ）の1/N倍の周期で前記ディジタル情
報を取り込み、該取り込んだ各ディジタル情報に対して
ディジタルフィルタ処理を実行する第１のディジタプロ
セッサと、この第１のディジタルプロセッサによりディ
ジタルフィルタ処理された前記各ディジタル情報を入力
として前記演算周期（Ｔ）で保護リレーにかかる演算処
理を行う第２のディジタルプロセッサとを、並列に独立
動作可能に接続したことを特徴とするディジタル保護リ
レー。 ２．前記第２のディジタルプロセッサは、現在の演算周
期よりも以前の演算周期に対応する期間に前記第１のデ
ィジタルプロセッサによりディジタルフィルタ処理され
た前記各ディジタル情報を用いて、現在の演算周期にか
かる保護リレー演算を実行することを特徴とする特許請
求の範囲第１項に記載のディジタル保護リレー。 ３．前記第１のディジタルプロセッサは、前記演算周期
に対応する期間に取り込んだＮ個の前記ディジタル情報
を用いて前記ディジタルフィルタ処理を実行することを
特徴とする特許請求の範囲第１項又は第２項に記載のデ
ィジタル保護リレー。 ４．電力系統の電圧、電流等の複数のアナログ情報をア
ナログ回路を含む入力部によりディジタル情報に変換
し、当該ディジタル情報を用いて保護リレーにかかる所
定の演算アルゴリズムに従って所定の演算周期（Ｔ）で
演算処理するディジタル保護リレーにおいて、 前記演算周期（Ｔ）の1/N倍の周期で前記ディジタル情
報を取り込み、該取り込んだ各ディジタル情報に対して
ディジタルフィルタ処理を実行する第１のディジタルプ
ロセッサと、この第１のディジタルプロセッサによりデ
ィジタルフィルタ処理された前記各ディジタル情報を入
力として前記演算周期（Ｔ）で保護リレーにかかる演算
処理を行う第２のディジタルプロセッサとが並列に独立
動作可能に接続され、 前記第１のディジタルプロセッサのディジタルフィルタ
処理は、前記入力部の位相の自動補償処理を含んでなる
ことを特徴とするディジタル保護リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139418A JP2903086B2 (ja) | 1987-06-03 | 1987-06-03 | ディジタル保護リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139418A JP2903086B2 (ja) | 1987-06-03 | 1987-06-03 | ディジタル保護リレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63305715A JPS63305715A (ja) | 1988-12-13 |
| JP2903086B2 true JP2903086B2 (ja) | 1999-06-07 |
Family
ID=15244757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62139418A Expired - Lifetime JP2903086B2 (ja) | 1987-06-03 | 1987-06-03 | ディジタル保護リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903086B2 (ja) |
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|---|---|---|---|---|
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| JPH0378421A (ja) * | 1989-08-17 | 1991-04-03 | Toshiba Corp | 保護継電器 |
| JPH03245717A (ja) * | 1990-02-23 | 1991-11-01 | Fuji Electric Co Ltd | ディジタル形保護継電器の利得調整方法 |
| JPH03245715A (ja) * | 1990-02-23 | 1991-11-01 | Fuji Electric Co Ltd | ディジタル形保護継電器 |
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| JP3930394B2 (ja) * | 2002-08-06 | 2007-06-13 | 株式会社東芝 | ディジタル形保護制御装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5583419A (en) * | 1978-12-14 | 1980-06-23 | Meidensha Electric Mfg Co Ltd | Digital protecting relay |
| JPS6162244A (ja) * | 1984-09-04 | 1986-03-31 | Nec Corp | 局間自動位相補償方式 |
-
1987
- 1987-06-03 JP JP62139418A patent/JP2903086B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63305715A (ja) | 1988-12-13 |
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