JPS63238710A - デイジタル演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル演算処理装置に係り、特に入力変換
回路の小形化、標準化に好適なディジタル演算処理装置
に関する。

〔従来の技術〕

従来、ディジタル保護リレー等のディジタル演算処理装
置は、入力部が入力チャネル数分のアナログフィルタ、
サンプルホールダ（Ｓ／Ｈ）、マルチプレクサ、Ａ／Ｄ
変換器等により構成されている（電気学会雑誌（昭和６
０年１２月号、　ＶＯＬ。

１０５、第１２号、第１２頁）参照）。

〔発明が解決しようとする問題点〕

上記従来のディジタル演算処理装置は、上記のように多
数の構成部品からなるものであるため、入力チャネル数
が増加すると入力部の部品点数が多くなり、またコスト
高となる問題点があった。

また、上記構成要素中、アナログフィルタはＲＣアクテ
ィブフィルタであるため、特性の変更を任意に行いえな
い等の問題があった。

本発明は、上記従来の問題点を克服し、ＬＳＩ化に適し
、汎用性に富んだ入力部を備えたディジタル演算処理装
置を提供することを目的とする。

〔問題点を解決するための手段〕

上記目的は、 （１）ディジタル演算処理部が繰返し実行するサンプリ
ング周期（Ｎ）のｎ倍の周期で複数の入力信号をアナロ
グ量からディジタル量に変換し、（２）さらに、これら
のデータに加工（演算）処理を施すために専用に設けた
ディジタルシグナルプロセッサ（ＤＳＰ）で、入力デー
タの加工（例えば、フィルタリング、オフセット量の検
出、データの監視）を行い、 （３）これらのデータを、演算周期Ｔごとに、演算処理
部に転送する。演算処理部はこの周期Ｔのデータを用い
てディジタル演算処理を行うことにより達成される。

すなわち、本発明は、複数のディジタルデータを入力と
して所定の演算アルゴリズムに従って所定の演算処理周
期（Ｔ）で信号処理する演算処理部（２００）を備えた
ディジタル演算処理装置において、前記演算処理部の演
算周期の整数倍の変換周期でアナログ信号をディジタル
信号に変換する回路を有する入力信号処理部（１００）
と、前記変換周期で前記ディジタル信号の全てに演算処
理を施し、前記演算周期（Ｔ）ごとに演算結果データを
前記演算処理部に転送するディジタルシグナルプロセッ
サ（５）と、を備えたことを特徴とするものである。

〔作用〕

入力信号のサンプリングおよびＡ／Ｄ変換は、演算処理
を行うサンプリング周期のｎ倍で行なわれる。ディジタ
ルシグナルプロセッサは、高いサンプリング周波数によ
ってサンプルしたデータが入力されるので、高精度なデ
ィジタル演算処理（例えばディジタルフィルタリング処
理、オフセット量の検出など）ができる。

この演算結果を用いて演算処理を行うための処理の高精
度化も併せて実現できる。

以上゛のような方式とすることにより、入力チャネルご
との高調波除去用のアナログ入力フィルタおよび入力チ
ャネルごとのサンプルホールド回路が不要となる−０ さらに、ディジタルフィルタリングのために、特性変更
に対してはプログラムの変更のみにより対応できるよう
になると共に、該シグナルプロセッサでオフセット量の
検出、入力データを有効利用することによるマルチプレ
クサ、Ａ／Ｄ変換器などの自動監視も可能となるため、
無調整化、ハード不良に対するローカライズも非常に容
易になる。

〔実施例〕

以下、本発明の一実施例を図面を用いて説明する。

第１図は本発明のブロック構成を示す。図において、点
線で囲んだ１００はディジタル形保護リレーの入力部で
ある。また、２００は、第２図に示した保護演算フロー
に従った処理を行う演算処理部である。３００が本発明
に係る部分である。

第１図の詳細を第３図を用いて以下に説明する。

まず、第１図の入力部１００には電力系統の複数の電圧
、電流情報ｖ１〜ｖｎが入力される。この信号ｖ１〜ｖ
ｎは、高調波除去用のフィルタＩＡ〜１Ｎに入力され、
さらに、それぞれのサンプルホールド回路２Ａ〜３Ｎに
入力される。第３図の（ａ）にはこのサンプルホールド
指令ａのタイミング例を示す。（ｂ）にはそのタイミン
グの拡大図を示す。第１図に示したように、それぞれの
サンプルホールド回路２Ａ〜２Ｎの出力はマルチプレク
サ３に入力され１時分割で切換えられてＡ／Ｄ変換器４
に入力される。Ａ／Ｄ変換指令Ｃのタイミング例を第３
図（ｃ）に示す。この拡大タイミング例（ｄ）に示す。

このＡ／Ｄ変換を終了したそれぞれのデータのメモリ（
第１図のメモリ６）への書き込みパルスのタイミング例
を第３図（ｅ）に示す。また、（ｆ）にその拡大タイミ
ング例を示す。

以上述べたように第３図は、以下の条件での実施例につ
いて述べたものである。

■入力チャネル数ｖ１〜ＶＩＯの１０チャネル■サンプ
リング周期は、保護リレー演算周期の３倍 また、第３図の（ｇ）は第１図の信号ｄに対応するタイ
ミングであり、そのサンプリング期間中に全チャネルの
データのＡ／Ｄ変換が終了したことを示す。この信号に
基づき、第１図に示したＤＳＰ　（ディジタルシグナル
プロセッサ）５は所期の演算を実施する。このＤＳＰ５
の演算処理のタイミングを第３図の（ｈ）に示す。サン
プリング周期に対して１サンプル（ｎ）遅れている。す
なわち、サンプリング周期が演算周期Ｎの３倍であるた
めに演算周期Ｎの中でＤＳＰはｎ１〜ｎ３の処理をくり
返し実行する。

第３図（ｉ）は第１図の信号ｅに対応する保護リレー演
算のためのデータ取込み要求信号のタイミング例を示す
。このタイミングは、ＤＳＰ５に対するデータ取込み要
求信号ｅの３倍の周期で発せられ、ＤＳＰ５の最終処理
（ｎ３処理）が終了後に発せられる。

第３図（ｇ）には対２図に従って処理する演算処理部２
００のタイミング例を示す。演算処理部２００の演算周
期はサンプリング周期の３倍であるが、毎サンプリング
のデータを用いた処理ができるので、高精度演算が可能
となる。

次に、第１図に示したディジタルシグナルプロセッサＤ
ＳＰ５について述べる。

このＤＳＰ５は、第４図にブロック図を示したように、
加減算器９乗除算器、命令ＲＯＭ　（ｒｅａｄｏｎｌｙ
　　ｍｅｍｏｒｙ）　、データＲＯＭ、データＲＡＭ（
ｒａｎｄａｍ　　ａｃｃｅｓｓ　　ｍｅｍｏｒｙ）など
を備え、高速のディジタル信号処理を目的としたディジ
タル信号処理プロセッサである。高速の浮動小数点演算
ユニットを内蔵しているので、浮動小数点演算（加減算
２乗除算）を１インストラクシヨン５０〜２５０ｎｓで
行うことができる。このスピードは、リレー演算処理用
のマイクロコンピュータより５０〜１００倍速い。

次に、第５図を用いてこのＤＳＰ５の処理概要を述べる
。ステップ１では、ｎサンプル中の全チャネルがＡ／Ｄ
変換を終了したかどうかをチェックする。この処理は、
第３図の（ｇ）のタイミングのチェックである。また、
信号線は第１図のｄに対応する。全チャネルがＡ／Ｄ変
換終了した場合にはステップ２に進み、そのサンプルの
データを入力するとともに、所期の演算を行う（例えば
、ディジタルフィルタリング処理、オフセット量の算出
、データの移相処理など）。この処理が終了したならば
、ステップ３に進み、サンプリング周期が１３時刻かど
うかの判定を行う。ｎ３時刻の場合には、ｎｌ、ｎ２お
よびｎ３時刻のデータを用いて処理したデータをメモリ
６に記憶し、次のサンプル時刻の処理に入り、以下、同
様にくり返し実行する。

保護リレー演算処理は、このデータを用いて、Ｎ周期で
処理をくり返し実行する。従って、保護リレー演算はｎ
サンプル周期のデータを使用すると同等の性能を発揮で
きるようになることは、容易に推測できる。

第６図には、上記したＤＳＰ５が処理する側として、パ
イカッドフィルタのブロック図を示す。

フィルタ演算は Ｗ　ｎ　ＩＸ　ｎ　＋　Ａ　ｔ　Ｘ　Ｗ　ｎ−１＋　Ａ
　２Ｘ　Ｗ　ｎ　−２Ｙｎ＝’Ｗｎ＋　Ｂ　ＩＸ　Ｗｎ
−ｔ＋　Ｂ　２Ｘ　Ｗｔ＋−ｘとなる。ＤＳＰ５はこの
ような処理を高速に処理するものである。

次に、従来のフィルタの回路構成とその特性例について
述べる。第７図に従来のフィルタの回路構成例を示す。

すなわち、ＲＣＣアイブフィルタである。この回路の定
数は、第８図にその周波数特性を示すように、低周波に
おいて大きい減衰を必要とするために、抵抗値は数１０
にΩ、コンデンサは０．０１　ｖ　Ｆ〜０．５　ｖ　Ｆ
のものが使用され、かつ、初期値偏差が１％以下の素子
を必要とすることにより、素子が大きくなっている。さ
らに、第７図に示したように、オフセット電圧の調整も
必要としている。

以上述べたようなフィルタ特性は、前記したＤＳＰ５を
用いてディジタル処理が可能である。

従って、本発明のとと＜ＤＳＰ５を付加すると第７図に
示した第２段および第３段目のフィルタ回路は不要とな
る。すなわち、第９図に示したシンプルなフィルタのみ
で十分である。このフィルタはサンプリングによる折返
し誤差を防止するためのものであり、例えば、サンプリ
ング周波数を６ＫＨｚとした場合には第１０図に減衰特
性例を示すようにその半分の３ＫＨｚを約３０ｄＢ減衰
させる程度の減衰の小さいフィルタで十分である。

従って、第９図に示した回路で十分である。

さらに、電力系統で発生する高調波は約Ｉ　ＫＨｚ以下
であるので、２ＫＨｚ以上のサンプリング周波数でサン
プリングすれば第９図に示したような折返し誤差防止用
のフィルタも不要となる。

第１１図に、入力信号（第１１図（ａ））とＤＳＰ５に
よる処理後のデータ（第１１図（ｂ））の概念図を示す
。すなわち、入力信号（ａ）には高調波が含まれており
、Ｖｏｆｆ値だけ信号がオフセットしている。このよう
な入力信号（ａ）に対して保護リレー演算周期Ｔの２倍
の周期でサンプリングし、このデータに対してディジタ
ルフィルタリング処理とオフセット電圧の補圧を行った
波形を同図（ｂ）に示す。ＤＳＰ５は、高周波を除去す
るとともに、オフセット電圧を検出し、この値を補償し
たデータを、保護リレーの演算周期ごとに、保護リレー
演算処理部に転送するようにするものである。オフセッ
トの検出方法については、長時間入力データを積分して
、オフセット電圧を検出する方法などがある。ディジタ
ルフィルタリング処理などにより、図に示したように出
力波形がθだけ遅れることはいうまでもない。

さらに、高速サンプリングを行うと、第１図に示した。

各チャネルｖ１〜ｖｎごとのサンプルホールド回路２Ａ
〜２Ｎも不要となり、第１２図の点線α内ブロックのご
とく構成できる。すなわち、入力部は、マルチプレクサ
、サンプルホールド回路、Ａ／Ｄ変換のみで十分である
。さらに、高速サンプリングのために、Ａ／Ｄ変換中特
に入力データを一定に保たなくても分解能が出せるケー
スでは、第１１図中のサンプルホールド回路（Ｓ／Ｈ）
を°なくしてもよいものであることは容易に推測できる
。

第１２図において１図中の演算処理部２００、付加部３
００および信号線ｄ、ｅは第１図と全く同一のものであ
る。

変形例として、半導体技術の進歩により、第１２図に示
した入力部１００と演算処理部２００は将来１チツプ化
が可能であり、１チツプ化された場合には、保護リレー
の構成としては、１チツプ化されたＤＳＰ　（１００と
２００の組合せ）の組合せにより保護リレーを構成する
方式となることは容易に推測できる。この場合、演算処
理部２００はホストコンピュータの役割をはたすものと
推測できる。すなわち、第１２図の入力部１００と付加
部３００からなるＤＳＰの組合せにより、ディジタル保
護リレーが構成される。すなわち、ＤＳＰを用いたマル
？システムである。この場合当然ＤＳＰは保護演算処理
も行うものである。

例えば、１つのＤＳＰは入力データのフィルタリング、
１つは事故検出要素、さらにもう１つは主検出要素、さ
らにもう一つはシーケンス処理、さらにもう一つは整定
処理のように機能分担を行　ノうことか推測できる。

〔発明の効果〕

本発明によれば、次の効果がある。

（１）アナログ入力フィルタ、サンプルホールド回路が
なくなるので入力部の大幅な小形化が実現でき、低コス
ト化が実現できる。特に、入力チャネル数を多く使用す
る保護リレーシステムではその効果が大きい。

（２）高いサンプリング周波数で入力信号をサンプリン
グするため、高精度なデータ加工処理を行うことができ
、高精度化も併せて可能となる。

（３）ＤＳＰ（ディジタルシグナルプロセッサ）による
入力部ハードチェックも可能であり、高信頼度は保護リ
レーが実現できる。

（４）入力データに対して高精度、高機能処理を行った
後に、データを保護演算処理部に転送するため、保護演
算処理部は保護演算のみに使用でき、その性能（処理能
力）が向上したと等価な効果が期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は保
護演算フロー図、第３図は本発明の処理タイミングを示
すタイミングチャート、第４図はＤＳＰのブロック構成
図、第５図はＤＳＰの処理フロー図、第６図はＤＳＰの
公知フィルタリング処理回路図、第７図は従来のアナロ
グフィルタ回路図、第８図は従来のアナログフィルタ特
性図。 第９図は本発明のためにシンプル化されたアナログフィ
ルタの構成図、第１０図は第９図の特性図、第１１図は
入力信号のＤＳＰ出力波形図、第１２図は本発明の他の
実施例を示すブロック図である。 ３・・・マルチプレクサ、４・・・Ａ／Ｄ変換器、５・
・・ＤＳＰ、６・・・メモリ、７・・・タイミング発生
回路、１００・・・入力部、２００・・・演算処理部、
３００・・・付加部。

Claims (1)

1. 【特許請求の範囲】 １、複数のディジタルデータを入力として所定の演算ア
   ルゴリズムに従つて所定の演算処理周期で信号処理する
   演算処理部を備えたディジタル演算処理装置において、 前記演算処理部の演算周期の整数倍の変換周期でアナロ
   グ信号をディジタル信号に変換する回路を有する入力信
   号処理部と、 前記変換周期で前記ディジタル信号の全てに演算処理を
   施し、前記演算周期ごとに演算結果データを前記演算処
   理部に転送するディジタルシグナルプロセッサと、 を備えたことを特徴とするディジタル演算処理装置。