KR100893740B1 - 데시메이션 필터 - Google Patents

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KR100893740B1
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다카히코 마스모토
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요코가와 덴키 가부시키가이샤
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Abstract

데시메이션 필터는, 승산기 및 누산기를 각각 갖는 복수의 연산 장치와, 필터 계수를 기억하고, 상기 연산 장치에 각각 대응하는 복수의 계수 메모리(링 메모리 및 시프트 레지스터)와, 복수의 상기 연산 장치의 출력을 클록 신호와 동기하여 순차적으로 선택 출력하는 선택기를 포함한다. 데시메이션 비율이 n일 때, n개의 필터 계수만큼 순차적으로 시프트되는 필터 계수가 복수의 상기 계수 메모리로부터 판독되어, 상기 연산 장치의 상기 승산기에서의 신호와 승산되며, 이러한 승산의 결과가 상기 누산기에 누산되어 출력된다.
계수 메모리, 시프트 레지스터, 샘플링 레이트, 나이퀴스트 주파수, 데시메이터

Description

데시메이션 필터{DECIMATION FILTER}
본 발명은 신호의 주파수를 소정의 비율로 저주파수로 변환하는 데시메이션 필터에 관한 것이다.
본 출원은 2006년 11월 9일자로 일본 특허청에 출원된 일본 특허 출원 번호 2006-303461호를 우선권으로 주장하며, 상기 우선권 출원의 전체 내용이 본 명세서에 참고 자료로 통합되어 있다.
신호 처리에 있어서, 소정의 샘플링 주파수로 샘플링되는 신호의 샘플링 레이트의 변경이 요구되는 경우가 있다. 주파수를 상승시키기 위한 시스템은 보간기(interpolator)로 지칭되며, 주파수를 하강시키기 위한 시스템은 데시메이터(decimator)로 지칭된다. 본 발명의 개시 내용은 데시메이터에 관련된다.
데시메이터에서는, 데이터에 대해 필터링 처리가 수행되며, 이 후 그 데이터가 요구된 처리를 실현하기 위해 데시메이션된다. 저주파수로의 다운 스케일링에서, 저주파수의 1/2(나이퀴스트 주파수)보다 더 높은 성분이 포함될 때, 폴드오버 왜곡(foldover distortion)(알리아싱 성분)이 발생된다. 따라서, 주파수 대역을 나이퀴스트 주파수 이하로 제한하기 위해 필터링 처리가 수행된다. 이러한 필터링 처리에서 사용되는 필터는 데시메이션 필터로 지칭된다.
이러한 원리에 따라 데시메이터를 실현하는 경우, 아날로그 신호를 이용하지 않고서도 샘플링 레이트를 변환할 수 있다. 그러나, 필터링 프로세스가 다운 샘플링 전에 높은 레이트로 수행되어야 하기 때문에 처리 부담이 증가되고, 이상적인 필터가 사용될 수 없다는 문제점이 있다. 따라서, 전달 함수 H(z)를 데시메이션 비율 M에 대응하는 복수 그룹의 필터 계수로 분할하면서 연산 처리가 수행된다. 이러한 필터 구성은 다상(polyphase) 구성으로 지칭되며, 이러한 구성을 갖는 필터를 다상 필터로 지칭한다.
다상 구성에서의 필터의 계수는 원래의 필터 계수로부터 매 M개 마다의 계수를 추출함으로써 획득된다. 데이터를 필터에 입력하기 전에 다운 샘플링이 수행될 때, 필터는 다운 샘플링에 의해 야기된 낮은 동작 속도로 동작할 수 있다. 따라서, 효율적인 필터를 구성할 수 있다.
도 4는 다상 구성에 의해 실현되는 데시메이터의 예를 나타내는 도면이다. 도 4를 참조하면, 높은 샘플링 주파수 Fs에서 입력측(50)으로부터 입력되는 신호는 낮은 샘플링 주파수 Fd로 출력측(51)에서 출력된다. 지연 소자(52)는 신호를 1/Fs 주기(하나의 주파수에 대응)만큼 지연시키는 시프트 레지스터이다. 도 4에 "↓D"로 표시되어 있는 다운 샘플러(53)는 입력 신호를 데시메이션 비율 M으로 다운 샘플링한다. 다상 필터(54)의 D0(z)…Dm - 1(z)는 전달 함수 H(z)를 다상 분해 처리함으로써 획득되며, 필터 계수가 매 M개마다 선택되는 일군의 필터를 구성한다. 가산 기(55)는 필터링된 신호를 서로 중첩시킨다.
예컨대, 탭 번호가 n이고 1:3으로 데시메이션을 수행하는 필터의 전달 함수 H(z)가 다음의 표현식으로 나타내지는 것으로 한다(여기서, "*"는 곱의 신호를 나타냄):
H(z) = h0 + h1*z-1 + h2*z-2 + h3*z-3 + h4*z-4 + … + hn -2*zn -2 + hn -1*zn -1 (a)
그리고나서, 3개의 다상 필터(54)가 다음의 표현식으로 나타내지는 D0(z) 내지 D2(z)로서 형성된다(탭 번호가 3의 배수인 경우에):
D0(z) = h0 + h3*z-1 + h6*z-2 + … + hn -3*z-n/3+1 (b)
D1(z) = h1 + h4*z-1 + h7*z-2 + … + hn -2*z-n/3+1 (c)
D2(z) = h2 + h5*z-1 + h8*z-2 + … + hn -1*z-n/3+1 (d)
이러한 방식으로, 다상 필터(54)는 다운 샘플링 후에 획득된 레이트로 필터 연산을 수행할 수 있다. 따라서, 처리 부하가 경감될 수 있다. 출력은 가산기(55)에 의해 함께 가산되며, 출력측(51)으로부터 최종의 다운 샘플링된 신호가 출력된다. 다상 필터(54)의 연산에서는, FIR 필터(Finite Impulse Response Filter), IIR 필터(Infinite Impulse Response Filter), 또는 FFT(Fast Fourier Transform) 연산이 이용될 수도 있다.
[비특허 참조문헌] "Multi rate signal processing"(SHOKODO Co., Ltd., KIYA, Hotoshi)의 챕터 4
전술한 종래 기술의 구성을 갖는 데시메이터에서, 데시메이션 비율이 100보다 큰 라지 데시메이션(large decimation)이 수행되는 경우, 그 데시메이션 비율에 비례하여 많은 수의 지연 소자(52)가 요구되므로, 회로의 크기가 증가된다(데시메이션 비율이 전술한 예에서와 같이 3인 경우, 요구되는 지연 소자의 수는 3개임). 또한, 다상 필터(54)의 연산 크기도 증가된다. 이러한 경우, 데시메이터를 여러 개의 단계로 분할하여 데시메이션을 수행하는 방법이 채용된다.
이러한 장치의 적용 시에, 이와 반대로, 데시메이션 비율이 크고, 미리 결정되지 않는 경우가 있다. 이러한 경우, 데시메이터가 복수 단계로 분할되는 구성이 항상 적합한 것은 아니다. 따라서, 요구된 데시메이션 필터를 실현할 수 있는 회로를 제공하는 것이 곤란하게 된다.
본 발명의 예시 실시예는, 입력 신호의 주파수를 저주파수로 변환하고, 하드웨어를 증가시키지 않고서도 임의의 데시메이션 비율을 용이하게 처리할 수 있는 필터 구성을 갖는 데시메이션 필터를 제공한다.
본 발명의 하나 이상의 실시예에 따르면, 데시메이션 필터는, 승산기 및 누산기를 각각 갖는 복수의 연산 장치와, 필터 계수를 기억하고, 상기 연산 장치에 각각 대응하는 복수의 계수 메모리와, 복수의 상기 연산 장치의 출력을 클록 신호와 동기하여 순차적으로 선택 출력하는 선택기를 포함하며, 데시메이션 비율이 n일 때, n개의 필터 계수만큼 순차적으로 시프트되는 필터 계수가 복수의 상기 계수 메모리로부터 판독되어, 상기 연산 장치의 상기 승산기에서의 신호와 승산되며, 이 승산의 결과가 상기 누산기에 누산되어 출력된다. 이러한 구성에 의하면, 하드웨어를 증가시키지 않고서도 어떠한 데시메이션 비율도 용이하게 처리할 수 있는 필터 구성을 제공할 수 있다.
복수의 계수 메모리는, 이전에 연산된 모든 필터 계수를 기억하고, 필터 계수가 클록 신호와 동기하여 순차적으로 주기적 판독되는 링 메모리(ring memory)와, 상기 링 메모리에 캐스케이드 접속(cascade-connection)되는 복수의 시프트 레지스터를 포함할 수도 있으며, 상기 시프트 레지스터는, 데시메이션 비율이 n일 때에, n개의 필터 계수를 저장할 수 있는 용량을 가지며, 상기 링 메모리로부터 판독 되는 상기 필터 계수는, 순차적으로 시프트되면서, 복수의 상기 시프트 레지스터에 기억되고, 복수의 상기 시프트 레지스터로부터 판독된다. 이러한 구성에 의하면, 계수 메모리에서 요구되는 기억 용량이 현저하게 감소될 수 있다.
연산 장치의 수는 필터 계수의 수를 데시메이션 비율로 나눔으로써 얻어지는 값과 동일하거나 더 큰 것이 바람직하다. 이와 달리, 계수 메모리에 기억되는 필터 계수의 수는 연산 장치의 수와 데시메이션 비율을 승산함으로씨 얻어지는 값과 동일하거나 더 작은 것이 바람직하다. 이러한 구성에 의하면, 제공된 수의 연산 장치를 효율적으로 이용하여 산출이 수행될 수 있다.
본 발명은, 입력 신호의 주파수를 저주파수로 변환하고, 하드웨어를 증가시키지 않고서도 임의의 데시메이션 비율을 용이하게 처리할 수 있는 필터 구성을 갖는 데시메이션 필터를 제공할 수 있다.
본 발명의 기타 특징 및 장점은 다음의 상세한 설명, 첨부 도면 및 특허청구 범위로부터 명확하게 될 것이다.
이하에서는 본 발명의 데시메이션 필터의 실시예를 설명한다. 도 1은 본 발명의 실시예의 데시메이션 필터의 구성을 예시하는 도면이고, 도 2는 샘플링된 신호와 필터 계수 간의 관계를 예시하는 도면이다. 본 발명의 데시메이션 필터는 다상 필터가 아니다. 이하의 실시예에서 나타내지고 있는 계수, 분할수, 기타 특정의 수 등은 단지 본 발명의 이해를 용이하게 하기 위한 예시일뿐으로, 특별히 언급 되는 경우를 제외하고는 본 발명을 그러한 것으로 제한하지 않는다.
도 1에 도시된 데시메이션 필터에서, 높은 샘플링 주파수 Fs로 입력측(10)에서 입력되는 신호는 낮은 샘플링 주파수 Fd로 출력측(11)으로부터 출력된다. 데시메이션 필터는, 각각 승산기(21) 및 누산기(22)에 의해 구성되는 복수의 연산 장치(20)와, 계수 메모리의 예인 링 메모리(30)와, 계수 메모리의 예인 복수의 시프트 레지스터(31)와, 연산 장치(20)의 출력을 순차적으로 선택 출력하는 선택기(13)를 포함한다.
링 메모리(30)는 이전에 연산된 모든 필터 계수를 기억할 수 있고, 그 계수는 클록 신호와 동기하여 순차적으로 주기적인 판독이 이루어질 수 있다. 시프트 레지스터(31)는 케스케이드 방식으로(계층적으로) 링 메모리(30)에 접속되며, 이로써 링 메모리(30)로부터 판독된 필터 계수가 그 필터 계수를 순차적으로 시프트하면서 복수의 시프트 레지스터(31)에 기억되고, 복수의 시프트 레지스터(31)로부터 판독된다.
이하에서는 링 메모리(30) 및 시프트 레지스터(31)의 동작을 구체적으로 설명한다. 필터 계수가 링 메모리(30)로부터 대응하는 연산 장치(20)에 판독될 때, 필터 계수의 데이터가 제1 시프트 레지스터(31)에 동시에 전송된다. 링 메모리(30)에서는, 다음에 판독될 필터 계수의 어드레스가 시프트된다. 각각의 시프트 레지스터(31)에는, 전송된 필터 계수가 순차적으로 시프트되면서 기억되며, 시프트 레지스터(31)의 용량이 전부 채워질 시에는, 시프트 레지스터(31)에서 연산 장치(20)로의 판독이 수행된다. 이러한 판독과 동시에, 필터 계수의 데이터가 다음 시프트 레지스터(31)에 전송된다. 이 과정이 반복되어, 필터 계수의 데이터가, 마 치 필터 계수가 푸시(push)되는 것처럼, 시프트 레지스터(31)로 이동된다.
데시메이션 비율이 n인 경우, 링 메모리(30)는 n*k-m 개의 필터 계수를 기억한다. 시프트 레지스터(31)는 n개의 필터 계수를 저장할 수 있는 용량(깊이)을 갖는다. 계수 k는 연산 장치(20)의 수를 나타내며, 필터 탭 길이 및 예컨대 약 24인 값을 결정하는 계수이다. 계수 m은 0보다 작지 않은 정수이며, 과도한 승산기(21)가 생성되는 것을 방지하기 위해 n-1 보다 크지 않은 것이 바람직하다.
연산 장치(20)의 개수는 필터 계수의 수를 데시메이션 비율에 의해 나눔으로써 얻어지는 값과 동일하거나 더 큰 것이 바람직하다. 즉, 링 메모리(30)에 기억될 필터 계수의 수는 연산 장치(20)의 개수에 데시메이션 비율을 승산함으로써 얻어진 값과 동일하거나 더 작은 것이 바람직하다. 이러한 구성에 의하면, 제공된 수의 연산 장치를 효율적으로 이용하여 연산이 수행될 수 있다.
입력측(10)으로부터 입력되는 신호는 각각의 복수의 연산 장치(20)의 승산기(21)의 하나의 입력에 제공된다. 링 메모리(30) 및 시프트 레지스터(31)의 출력은 승산기(21)의 다른 입력에 각각 접속되어, 각각의 필터 계수와 입력 신호의 승산이 수행된다. 승산 결과는 필터 탭 길이의 일련의 연산이 완료될 때까지 각각의 누산기(22)에 의해 누산되고, 선택기(13)가 접속될 때에 출력측(11)에 출력된다.
데시메이션 필터의 동작의 예를 도 2를 참조하여 설명한다. 예컨대, 데시메이션 비율을 3으로 하고, 계수 k를 24로 하며, 계수 m을 0으로 한다. 그러므로, 필터 탭 길이는 72가 된다. 따라서, 링 메모리(30)는 필터 계수의 72개의 탭을 기 억하기 위한 용량을 가지며, 시프트 레지스터(31)는 필터 계수의 3개의 탭을 기억하기 위한 용량을 갖는다. 도 1에서, 연산 장치(20)는 좌측에서부터 "20-1", "20-2", "20-3",…, "20-4"로 순차적으로 도면부호가 부여되어 있다. 도 2에서, 필터 계수의 72개의 탭은 h0, h1, h2,…, h71로 도면부호가 부여되어 있으며, 샘플링 지점에서의 입력 신호는 d0, d1, d2,…로 나타내어 진다.
전술한 조건 하에서, 연산 장치(20-1, 20-2, 20-3, 20-4)는 각각 다음의 표현식 (e), (f), (g), (h)로 나타낸 연산을 수행한다:
(20-1) d0*h0 + d1*h1 + d2*h2 + d3*h3 + … + d69*h69 + d70*h70 + d71*h71 (e)
(20-2) d3*h0 + d4*h1 + d5*h2 + d6*h3 + … + d72*h69 + d73*h70 + d74*h71 (f)
(20-3) d6*h0 + d7*h1 + d8*h2 + d3*h3 + … + d75*h69 + d76*h70 + d77*h71 (g)
(20-4) d69*h0 + d70*h1 + d71*h2 + d72*h3 + … + d138*h69 + d139*h70 + d140*h71 (h)
연산 장치(20-1)에 의한 연산의 개시에서부터 n 클록(본 실시예에서는 3 클록)의 경과 후, 연산 장치(20-2)는 연산을 개시한다. 유사하게, 연산 장치(20)는 매 n 클록마다 동작을 개시한다.
연산 장치(20-1)에서는, 표현식 (e)에 의해 나타낸 연산이 완료될 때, 누산기(22)가 리셋되며, 그리고나서 표현식 (i)에 의해 나타낸 필터 연산이 d72의 타이밍에서 후속하여 개시된다. 연산 장치(20-2 내지 20-24)에서는, 유사하게, 후속 데이터가 처리되며, 이로써 연속적인 주파수 데시메이션이 가능하게 된다.
(20-1) d72*h0 + d73*h1 + d74*h2 + d75*h3 + … + d141*h69 + d142*h70 + d143*h71 (i)
연산 장치(20-1)가 72개 탭의 연산을 완료하는 타이밍에서, 선택기(13)는 연산 장치(20-1)에 접속된다. 그리고나서, 샘플링 주파수 Fs의 1/3의 레이트에서, 연산 장치(20)가 선택기에 접속되도록 순차적으로 스위칭되며, 이로써 누산된 데이터를 출력한다. 즉, 표현식 (e)의 연산이 완료되는 타이밍에서, 연산 장치(20-1)의 출력이 선택된다. 그 타이밍에서 3 클록의 경과 후, 연산 장치(20-2)의 출력이 선택되며, 그 후 나머지 연산 장치가 연산 장치(20-24)의 출력이 선택될 때까지 순차적으로 선택된다. 그리고나서, 연산 장치(20-1)의 출력이 다시 선택된다. 연산 장치(20-24)의 연산 (h)의 완료시부터 3 클록이 경과한 타이밍에서, 연산 장치(20-1)의 다음 연산이 완료된다.
이와 같이 구성된 데시메이션 필터에서, 임의의 데시메이션 비율의 필터가 계수 메모리(링 메모리(30) 및 시프트 레지스터(31))의 깊이(용량)를 조정함으로써 용이하게 구성될 수 있다. 종래 기술의 예에서는, 지연 소자(52) 및 다상 필터(54)의 수가 변경되어야 하며, 이러한 변경은 회로의 광범위한 수정을 수반한다. 따라서, 임의의 데시메이션 필터를 실현하는 것이 곤란하다. 본 발명에 의하면, 이와 달리, 하드웨어를 증가시키지 않고서도 임의의 데시메이션 비율을 용이하게 처리할 수 있는 필터 구성을 제공하는 것이 가능하다.
특히, 계수 메모리는 하나의 링 메모리(30)와 복수의 시프트 레지스터(31)에 의해 구성되며, 필터 계수 데이터가 순차적으로 시프트되면서 후속 스테이지에 대한 계수 메모리에 기억된다. 따라서, 각각의 계수 메모리는 연산 장치에 대응하여 모든 필터 계수 데이터를 갖도록 요구되지 않으며, 계수 메모리에 요구되는 기억 용량이 현저하게 감소될 수 있다.
예컨대, 상기의 데시메이션 필터는 FPGA에 의해 구성될 수 있다. 최근의 FPGA는 100개 또는 그 이상의 이러한 승산기(21) 및 메모리(링 메모리(30) 및 시프트 레지스터(31))의 세트를 통합하며, 그에 따라 이 구성을 실현하기 위해 가장 적합하다. FPGA를 이용하여 데시메이션 필터를 구성할 때, 연산 장치(20)의 수 및 메모리의 용량(깊이)은 동적인 방식으로 적절하게 설정될 수 있다.
연산 장치(20)의 수는 필터 탭 길이에 대응한다. 요구된 필터 특성은 연산 장치(20)의 수를 증가시키거나 감소시킴으로써 조정될 수 있다. 차단-주파수 영역에서 급격한 과도 특성이 요구되는 경우, 연산 장치(20)의 수가 증가된다. 반대로, 필터 조건이 허용된 정도까지 완화될 수 있는 경우, 연산 장치(20)의 수는 감소될 수 있으며, 이로써 경제적으로 실현될 수 있는 데시메이션 필터를 구성할 수 있다.
연산 장치(20)는 낭비되는 시간없이 항상 동작하며, 통상적인 멀티-코어 구성을 갖는 컴퓨터가 소프트웨어 처리를 수행하는 경우보다 더 빠른 속도로 연산 처리를 수행할 수 있다. 이러한 IC 테스터 또는 메모리 테스터 등의 장치에서, 입력 신호가 측정될 물체에 따라 상이한 비율로 데시메이션되어야 하는 경우에, 특히, 필터는 전술한 방식으로 구성되며, 이로써 실시간으로 동작하는 고속 및 고정밀의 필터가 실현될 수 있다.
(기타 실시예)
전술한 실시예에서, 계수 메모리는 하나의 링 메모리(30) 및 복수의 시프트 레지스터(31)에 의해 구성된다. 이와 달리, 모든 계수 메모리는 링 메모리에 의해 구성될 수 있으며, 이에 의해 본 발명을 실현할 수 있다.
도 3은 데시메이션 필터의 또 다른 구성예를 예시하는 도면이다. 도 3에서는, 시프트 레지스터(31)가 설치되지 않으며, 모든 계수 메모리가 링 메모리(30)에 의해 구성된다. 각각의 링 메모리(30)는 이전에 연산된 모든 필터 계수를 기억한다. 데시메이션 비율이 n인 경우, 필터 계수의 수만큼 서로 시프트되는 필터 계수는 각각의 링 메모리(30)로부터 순차적으로 판독된다. 각각의 연산 장치(20)에서, 판독된 필터 계수 및 신호는 승산기(21)에 의해 서로 승산되고, 누산기(32)에서 누산된 후에 출력되며, 이에 의해 전술한 실시예에서와 동일한 연산 처리가 수행될 수 있다.
데시메이션 비율이 1일 때, 본 발명의 데시메이션 필터는, 통상적인 FIR 필터로서 기능하며, 그에 따라 실시간으로 동작하는 고속 및 고정밀의 FIR 필터로서도 이용될 수 있다.
첨부 도면과 관련하여 본 발명의 바람직한 실시예를 참조하여 본 발명을 설명하였지만, 본 발명은 이러한 구성으로만 제한되지 않는다는 것은 자명하다. 당업자에 의하여 첨부된 청구범위의 사상 내에서 다양한 수정 및 변형이 가능하다는 것은 명백하며, 이러한 수정 및 변형은 본 발명의 기술 사상 내에 포함된다.
본 발명은 신호의 주파수를 소정의 비율로 저주파수로 변환하는 데시메이션 필터로서 이용될 수 있다.
도 1은 본 발명의 데시메이션 필터의 구성을 예시하는 도면.
도 2는 샘플링된 신호와 필터 계수 간의 관계를 나타내는 도면.
도 3은 데시메이션 필터의 또 다른 구성예를 예시하는 도면.
도 4는 다상 구성에 의해 실현되는 데시메이터의 예를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 입력측
11 : 출력측
13 : 선택기
20 : 연산 장치
21 : 승산기
22 : 누산기
30 : 링 메모리
31 : 시프트 레지스터

Claims (4)

  1. 데시메이션 필터에 있어서,
    승산기 및 누산기를 각각 갖는 복수의 연산 장치;
    필터 계수를 기억하고, 상기 연산 장치에 각각 대응하는 복수의 계수 메모리; 및
    복수의 상기 연산 장치의 출력을 클록 신호와 동기하여 순차적으로 선택 출력하는 선택기
    를 포함하며,
    데시메이션 비율이 n일 때, n개의 필터 계수만큼 순차적으로 시프트되는 필터 계수가 복수의 상기 계수 메모리로부터 판독되어, 상기 연산 장치의 상기 승산기에서의 신호와 승산되며, 이러한 승산의 결과가 상기 누산기에 누산되어 출력되고,
    복수의 상기 계수 메모리는, 이전에 연산된 모든 필터 계수를 기억하고, 상기 필터 계수가 상기 클록 신호와 동기하여 순차적으로 주기적 판독되는 링 메모리(ring memory); 및 상기 링 메모리에 캐스케이드 접속(cascade-connection)되는 복수의 시프트 레지스터를 포함하며,
    상기 시프트 레지스터는, 데시메이션 비율이 n일 때에 n개의 필터 계수를 저장할 수 있는 용량을 가지며,
    상기 링 메모리로부터 판독되는 필터 계수는, 순차적으로 시프트되면서, 복수의 상기 시프트 레지스터에 기억되고, 복수의 상기 시프트 레지스터로부터 판독되는,
    데시메이션 필터.
  2. 삭제
  3. 제1항에 있어서,
    상기 연산 장치의 수는, 상기 필터 계수의 수를 상기 데시메이션 비율로 나눔으로써 얻어지는 값과 동일하거나 더 큰, 데시메이션 필터.
  4. 제1항에 있어서,
    상기 계수 메모리에 기억되는 상기 필터 계수의 수는, 상기 연산 장치의 수와 상기 데시메이션 비율을 승산함으로써 얻어지는 값과 동일하거나 더 작은, 데시메이션 필터.
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