JP5522893B2 - 画像処理装置、画像処理方法及びプログラム - Google Patents
画像処理装置、画像処理方法及びプログラム Download PDFInfo
- Publication number
- JP5522893B2 JP5522893B2 JP2007259060A JP2007259060A JP5522893B2 JP 5522893 B2 JP5522893 B2 JP 5522893B2 JP 2007259060 A JP2007259060 A JP 2007259060A JP 2007259060 A JP2007259060 A JP 2007259060A JP 5522893 B2 JP5522893 B2 JP 5522893B2
- Authority
- JP
- Japan
- Prior art keywords
- filter
- calculation
- image
- pixel data
- storage means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000003672 processing method Methods 0.000 title claims description 18
- 238000000034 method Methods 0.000 claims description 79
- 238000005070 sampling Methods 0.000 description 56
- 238000010586 diagram Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T5/00—Image enhancement or restoration
- G06T5/20—Image enhancement or restoration using local operators
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Image Input (AREA)
- Complex Calculations (AREA)
- Editing Of Facsimile Originals (AREA)
Description
図8は、従来例を示し、画像データに対して2次元フィルターの演算を行う演算装置(画像処理装置)の構成の一例を示すブロック図である。図8に示す演算装置では、出力画像の複数画素(図8では4画素)のフィルター演算処理を並列に行うことができる。
まず、図10の時間t0では、メモリ500から、図9(a)に示す演算対象画像の画素データD00、D10、…、D50が読み出される。このとき、セレクタ510〜515は、メモリ500からの入力を選択し、それぞれ、レジスタ520〜525へ出力する。
以下に、本発明の第1の実施形態について説明を行う。
図1は、本発明の第1の実施形態に係る画像処理装置の概略構成の一例を示すブロック図である。
1.積和演算器には入力されない(例えばレジスタ125)
2.直接、積和演算器に入力される(例えばレジスタ120)
3.セレクタを介して積和演算器に入力される(例えばレジスタ121)
この接続形態は、以下に示す規則によって決定されている。
シフトレジスタ112の先頭のレジスタ120からサブサンプリング比1ごとに存在する、最初の並列度(本実施形態では4)数個のレジスタは、第1のブロックに属する。具体的に、本実施形態では、レジスタ120、121、122、123の4つのレジスタが第1のブロックに属する。
シフトレジスタ112の先頭のレジスタ120からサブサンプリング比2ごとに存在する、最初の並列度(本実施形態では4)数個のレジスタは、第2のブロックに属する。具体的に、本実施形態では、レジスタ120、122、124、126の4つのレジスタが第2のブロックに属する。
シフトレジスタ112の最初の並列度(本実施形態では4)数個のレジスタは、先頭のレジスタ120から順(120、121、122、123の順)に、積和演算器の順(160、161、162、163の順)に対応付けられる。
続く、並列度(本実施形態では4)数個のレジスタは、順番が1つ後ろにずれた積和演算器から順に対応付けられる。つまり、続きのレジスタから順(124、125、126の順)に、順番が1つ後ろにずれた積和演算器の順(161、162、163の順)に対応付けられる。なお、順番が1つ後ろにずれた積和演算器が存在しなければ、対応付けられる演算器はないものとする。
1.積和演算器に対して対応しているレジスタが1つしかなければ、そのレジスタの出力は対応する積和演算器に直接接続される(レジスタ120及び122)。
2.積和演算器に対応しているレジスタが複数あれば、それらのレジスタの出力は、対応する積和演算器に、セレクタを介して接続される(レジスタ121、124、123、126)。
1.通常のフィルター演算(サブサンプリング比1のフィルター演算)を行う場合は、セレクタ110及び111の出力として、第1のブロックに属するレジスタ(レジスタ121及び123)の出力が選択されるように制御信号を出力する。
2.2対1のサブサンプリングフィルター演算(サブサンプリング比2のフィルター演算)を行う場合は、セレクタ110及び111の出力として、第2のブロックに属するレジスタ(レジスタ124及び126)の出力が選択されるように制御信号を出力する。
1.通常のフィルター演算(サブサンプリング比1のフィルター演算)を行う場合は、画像メモリ101から水平方向に、「並列度+フィルターカーネルの水平方向サイズ−1」個の演算対象画素を読み出し、次の行から再度「並列度+フィルターカーネルの水平方向サイズ−1」個の演算対象画素を読み出すことをフィルターカーネルの垂直方向サイズ回数繰り返す旨の制御信号を、画像メモリ読み出し制御部105に対して出力する。本実施形態では、水平方向に、4+3−1=6個の演算対象画素を読み出すことを3回繰り返すことになる。
2.2対1のサブサンプリングフィルター演算(サブサンプリング比2のフィルター演算)を行う場合は、画像メモリ101から水平方向に、「2×並列度+フィルターカーネルの水平方向サイズ−2」個の演算対象画素を読み出し、次の行から再度「2×並列度+フィルターカーネルの水平方向サイズ−2」個の演算対象画素を読み出すことをフィルターカーネルの垂直方向サイズ回数繰り返す旨の制御信号を、画像メモリ読み出し制御部105に対して出力する。本実施形態では、水平方向に、2×4+3−2=9個の演算対象画素を読み出すことを3回繰り返すことになる。
図2は、本発明の第1の実施形態に係る画像処理装置において、通常のフィルター演算処理を行った場合の動作の一例を示すタイムチャートである。
図3は、本発明の第1の実施形態に係る画像処理装置において、サブサンプリングフィルター演算処理を行った場合の動作の一例を示すタイムチャートである。具体的に、図3には、2対1のサブサンプリングフィルター演算処理を行った場合の動作の一例が示されている。
図4は、本発明の第1の実施形態に係る画像処理装置の処理手順の一例を示すフローチャートである。
これに対し、第1の実施形態では、演算手段(積和演算器160〜163)と記憶手段(レジスタ120〜126)との間に選択手段(セレクタ110及び111)を設けるようにした。これにより、間引かれない演算結果(つまり必要とされる演算結果)を算出するための画素データだけを演算手段に供給することを可能にしている。その結果、間引かれる演算結果を算出する演算手段がなくなり、サブサンプリングフィルター演算処理が効率よく行うことができる。
以下に、演算手段に相当する積和演算器をN個設け、また、フィルターカーネル103aを演算対象画像の画素データに対してM画素ずらして走査させてフィルター演算処理を行う場合について記載する。
以下に、本発明の第2の実施形態について説明を行う。
第1の実施形態の画像処理装置100は、通常のフィルター演算処理と、2対1のサブサンプリングフィルター演算処理とが行えるものであった。第2の実施形態の画像処理装置200は、通常のフィルター演算処理と、2対1のサブサンプリングフィルター演算処理と、4対1のサブサンプリングフィルター演算処理が行えるような構成になっている。つまり、第2の実施形態の画像処理装置200では、サブサンプリング比が1、2及び4のフィルター演算処理を行えるものである。
1.積和演算器に対して対応しているレジスタが1つしかなければ、そのレジスタの出力は対応する積和演算器に直接接続される(レジスタ220)。
2.積和演算器に対応しているレジスタが複数あれば、それらのレジスタの出力は、対応する積和演算器に、セレクタを介して接続される(レジスタ221、224、222、228、223、226及び232)。
1.通常のフィルター演算(サブサンプリング比1のフィルター演算)を行う場合は、セレクタ210〜212の出力として、第1のブロックに属するレジスタ(レジスタ221、222、223)の出力が選択されるように制御信号を出力する。
2.2対1のサブサンプリングフィルター演算(サブサンプリング比2のフィルター演算)を行う場合は、セレクタ210〜212の出力として、第2のブロックに属するレジスタ(レジスタ224、222、226)の出力が選択されるように制御信号を出力する。
3.4対1のサブサンプリングフィルター演算(サブサンプリング比4のフィルター演算)を行う場合は、セレクタ210〜212の出力として、第3のブロックに属するレジスタ(レジスタ224、228、232)の出力が選択されるように制御信号を出力する。
1.通常のフィルター演算(サブサンプリング比1のフィルター演算)を行う場合は、画像メモリ101から水平方向に、「並列度+フィルターカーネルの水平方向サイズ−1」個の演算対象画素を読み出し、次の行から再度「並列度+フィルターカーネルの水平方向サイズ−1」個の演算対象画素を読み出すことをフィルターカーネルの垂直方向サイズ回数繰り返す旨の制御信号を、画像メモリ読み出し制御部105に対して出力する。本実施形態では、水平方向に、4+3−1=6個の演算対象画素を読み出すことを3回繰り返すことになる。
2.2対1のサブサンプリングフィルター演算(サブサンプリング比2のフィルター演算)を行う場合は、画像メモリ101から水平方向に、「2×並列度+フィルターカーネルの水平方向サイズ−2」個の演算対象画素を読み出し、次の行から再度「2×並列度+フィルターカーネルの水平方向サイズ−2」個の演算対象画素を読み出すことをフィルターカーネルの垂直方向サイズ回数繰り返す旨の制御信号を、画像メモリ読み出し制御部105に対して出力する。本実施形態では、水平方向に、2×4+3−2=9個の演算対象画素を読み出すことを3回繰り返すことになる。
3.4対1のサブサンプリングフィルター演算(サブサンプリング比4のフィルター演算)を行う場合は、画像メモリ101から水平方向に、「4×並列度+フィルターカーネルの水平方向サイズ−4」個の演算対象画素を読み出し、次の行から再度「4×並列度+フィルターカーネルの水平方向サイズ−4」個の演算対象画素を読み出すことをフィルターカーネルの垂直方向サイズ回数繰り返す旨の制御信号を、画像メモリ読み出し制御部105に対して出力する。本実施形態では、水平方向に、4×4+3−4=15個の演算対象画素を読み出すことを3回繰り返すことになる。
図6は、本発明の第2の実施形態に係る画像処理装置の処理手順の一例を示すフローチャートである。
以下に、本発明の第3の実施形態について説明を行う。
第1の実施形態の画像処理装置100では、積和演算器160〜163からのフィルター演算結果の出力順序が、通常のフィルター演算処理の場合とサブサンプリングフィルター演算処理とで変化する(異なる)ものであった。具体的に、通常のフィルター演算処理の場合には、各積和演算器160、161、162、163から、R11、R21、R31、R41の順でフィルター演算結果が出力される。一方、2対1のサブサンプリングフィルター演算処理の場合には、各積和演算器160、161、162、163から、R11、R51、R31、R71の順でフィルター演算結果が出力される。
シフトレジスタ313のレジスタのうち、第1ブロックに属する最初の並列度(本実施形態では4)数個のレジスタは、順(320、321、322、323の順)に、積和演算器の順(160、161、162、163の順)に対応付けられる。
シフトレジスタ313のレジスタのうち、第2ブロックに属する最初の並列度(本実施形態では4)数個のレジスタは、順(320、322、324、326の順)に、積和演算器の順(160、161、162、163の順)に対応付けられる。
1.和演算器に対して対応しているレジスタが1つしかなければ、そのレジスタの出力は対応する積和演算器に直接接続される(レジスタ320)。
2.積和演算器に対応しているレジスタが複数あれば、それらのレジスタの出力は、対応する積和演算器に、セレクタを介して接続される(レジスタ321、322、324、323、326)。
1.通常のフィルター演算(サブサンプリング比1のフィルター演算)を行う場合は、セレクタ310〜312の出力として、第1のブロックに属するレジスタ(レジスタ321、322、323)の出力が選択されるように制御信号を出力する。
2.2対1のサブサンプリングフィルター演算(サブサンプリング比2のフィルター演算)を行う場合は、セレクタ310〜312の出力として、第2のブロックに属するレジスタ(レジスタ322、324、326)の出力が選択されるように制御信号を出力する。
101 画像メモリ
102 データ供給部(データ供給手段)
103 フィルター係数メモリ
103a フィルターカーネル
104 フィルター係数メモリ読出し制御部
105 画像メモリ読出し制御部
106 フィルター演算制御部
110、111 セレクタ(選択手段)
112 シフトレジスタ
120〜126 レジスタ(記憶手段)
130〜133 乗算器
140〜143 加算器
150〜153 レジスタ
160〜163 積和演算器(演算手段)
Claims (9)
- 画像メモリに記憶されている画像の画素データに対してフィルターカーネルを走査させて、フィルター演算処理を行う画像処理装置であって、
実行すべきフィルター演算処理の種類を受信する受信手段と、
前記画像メモリから読み出された複数の画素データを複数の記憶手段に一時的に記憶すると共に一方向に順次シフトしながら出力するデータ供給手段と、
前記フィルターカーネルにおけるフィルター係数と前記データ供給手段から出力される複数の画素データとを用いた演算処理を並列に行う複数の演算手段とを有し、
前記複数の記憶手段は、前記フィルター演算処理の種類に応じて複数のブロックに分類されており、
前記データ供給手段は、それぞれが前記複数の演算手段の1つに対応する複数の選択手段を備え、各選択手段は、前記複数のブロックの各ブロックに対して予め定められた1つの記憶手段からの出力が入力されており、前記受信手段で受信したフィルター演算処理の種類に応じたブロックに対して予め定められた1つの記憶手段を選択し、当該選択した記憶手段に記憶された画素データを前記対応する演算手段に出力することを特徴とする画像処理装置。 - 前記フィルター演算処理の種類とは、前記フィルターカーネルを前記画像の画素データに対して走査させる際の画素のずらし数の種類であることを特徴とする請求項1に記載の画像処理装置。
- 前記複数の演算手段がN個設けられており、前記フィルターカーネルを前記画像の画素データに対してM画素ずらして走査させて前記フィルター演算処理を行う場合において、
前記複数の記憶手段のうち、前記順次シフトする際の先頭の記憶手段からM個ごとに存在するN個の記憶手段が、前記複数のブロックのうちの1つのブロックに分類されることを特徴とする請求項1に記載の画像処理装置。 - 前記フィルターカーネルを前記画像の画素データに対してM画素ずらして走査させて前記フィルター演算処理を行う場合には、前記先頭の記憶手段からM個ごとに存在する前記N個の記憶手段の画素データが前記選択手段により選択されて前記演算手段に出力されることを特徴とする請求項3に記載の画像処理装置。
- 画像メモリに記憶されている画像の画素データに対してフィルターカーネルを走査させて、フィルター演算処理を行う画像処理方法であって、
実行すべきフィルター演算処理の種類を受信する受信ステップと、
前記画像メモリから読み出された複数の画素データを複数の記憶手段に一時的に記憶すると共に一方向に順次シフトしながら出力するデータ供給ステップと、
前記フィルターカーネルにおけるフィルター係数と前記データ供給ステップにより出力される複数の画素データとを用いた演算処理を複数の演算手段で並列に行う演算ステップとを有し、
前記複数の記憶手段は、前記フィルター演算処理の種類に応じて複数のブロックに分類されており、
それぞれが前記複数の演算手段の1つに対応する複数の選択手段を備え、各選択手段は、前記複数のブロックの各ブロックに対して予め定められた1つの記憶手段からの出力が入力されており、
前記データ供給ステップは、前記複数の演算手段の各々に対して、前記対応する選択手段が、前記受信ステップで受信したフィルター演算処理の種類に応じたブロックに対して予め定められた1つの記憶手段を選択し、当該選択した記憶手段に記憶された画素データを出力する選択ステップを含むことを特徴とする画像処理方法。 - 前記フィルター演算処理の種類とは、前記フィルターカーネルを前記画像の画素データに対して走査させる際の画素のずらし数の種類であることを特徴とする請求項5に記載の画像処理方法。
- 前記複数の演算手段がN個設けられており、前記フィルターカーネルを前記画像の画素データに対してM画素ずらして走査させて前記フィルター演算処理を行う場合において、
前記複数の記憶手段のうち、前記順次シフトする際の先頭の記憶手段からM個ごとに存在するN個の記憶手段が、前記複数のブロックのうちの1つのブロックに分類されることを特徴とする請求項5に記載の画像処理方法。 - 前記フィルターカーネルを前記画像の画素データに対してM画素ずらして走査させて前記フィルター演算処理を行う場合には、前記先頭の記憶手段からM個ごとに存在する前記N個の記憶手段の画素データが前記選択ステップにおいて選択されて前記演算手段に出力されることを特徴とする請求項7に記載の画像処理方法。
- 画像メモリに記憶されている画像の画素データに対してフィルターカーネルを走査させて、フィルター演算処理を行う画像処理方法をコンピュータに実行させるためのプログラムであって、
実行すべきフィルター演算処理の種類を受信する受信ステップと、
前記画像メモリから読み出された複数の画素データを複数の記憶手段に一時的に記憶すると共に一方向に順次シフトしながら出力するデータ供給ステップと、
前記フィルターカーネルにおけるフィルター係数と前記データ供給ステップにより出力される複数の画素データとを用いた演算処理を複数の演算手段で並列に行う演算ステップとをコンピュータに実行させ、
前記複数の記憶手段は、前記フィルター演算処理の種類に応じて複数のブロックに分類されており、
それぞれが前記複数の演算手段の1つに対応する複数の選択手段を備え、各選択手段は、前記複数のブロックの各ブロックに対して予め定められた1つの記憶手段からの出力が入力されており、
前記データ供給ステップは、前記複数の演算手段の各々に対して、前記対応する選択手段が、前記受信ステップで受信したフィルター演算処理の種類に応じたブロックに対して予め定められた1つの記憶手段を選択し、当該選択した記憶手段に記憶された画素データを出力する選択ステップを含むことを特徴とするプログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007259060A JP5522893B2 (ja) | 2007-10-02 | 2007-10-02 | 画像処理装置、画像処理方法及びプログラム |
US12/241,864 US8320696B2 (en) | 2007-10-02 | 2008-09-30 | Image processing apparatus, image processing method, and program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007259060A JP5522893B2 (ja) | 2007-10-02 | 2007-10-02 | 画像処理装置、画像処理方法及びプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009087252A JP2009087252A (ja) | 2009-04-23 |
JP5522893B2 true JP5522893B2 (ja) | 2014-06-18 |
Family
ID=40508482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007259060A Active JP5522893B2 (ja) | 2007-10-02 | 2007-10-02 | 画像処理装置、画像処理方法及びプログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US8320696B2 (ja) |
JP (1) | JP5522893B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013145221A1 (ja) * | 2012-03-29 | 2013-10-03 | 富士通株式会社 | パイプライン型プロセッサ |
JP6122260B2 (ja) | 2012-07-09 | 2017-04-26 | キヤノン株式会社 | 画像処理装置及びその方法とプログラム |
JP6327153B2 (ja) * | 2012-12-06 | 2018-05-23 | ソニー株式会社 | 画像処理装置、画像処理方法、およびプログラム |
JP6420530B2 (ja) | 2013-06-26 | 2018-11-07 | キヤノン株式会社 | 情報処理装置、計測システム、制御システム、光量決定方法、プログラム及び記憶媒体 |
JP6144976B2 (ja) * | 2013-06-26 | 2017-06-07 | キヤノン株式会社 | 情報処理装置、組み付け装置、情報処理方法、及びプログラム |
JP6198521B2 (ja) | 2013-08-26 | 2017-09-20 | キヤノン株式会社 | 画像処理装置、画像処理方法、およびプログラム |
JP6532334B2 (ja) * | 2015-07-21 | 2019-06-19 | キヤノン株式会社 | 並列演算装置、画像処理装置及び並列演算方法 |
KR20180034557A (ko) * | 2015-07-23 | 2018-04-04 | 미레플리카 테크놀로지, 엘엘씨 | 2차원 어레이 프로세서의 성능 향상 |
JP2019074967A (ja) | 2017-10-17 | 2019-05-16 | キヤノン株式会社 | フィルタ処理装置およびその制御方法 |
GB2595696B (en) * | 2020-06-04 | 2022-12-28 | Envisics Ltd | Forming a hologram of a target image for projection using data streaming |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0377418A (ja) * | 1989-08-18 | 1991-04-03 | Mitsubishi Electric Corp | ディジタルフィルタ |
JPH06266831A (ja) * | 1993-03-15 | 1994-09-22 | Olympus Optical Co Ltd | 画像処理装置 |
JP3674186B2 (ja) * | 1996-09-21 | 2005-07-20 | ソニー株式会社 | 画像情報変換装置および方法 |
US6188803B1 (en) * | 1996-10-18 | 2001-02-13 | Sony Corporation | Image processing device |
JPH10276328A (ja) * | 1997-03-27 | 1998-10-13 | Ricoh Co Ltd | 画像処理装置 |
TW413785B (en) * | 1998-04-15 | 2000-12-01 | Fujitsu Ltd | Signal processor having feedback loop control for decision feedback equalizer |
JP4224876B2 (ja) * | 1998-09-11 | 2009-02-18 | ソニー株式会社 | 記憶装置、並びに書き込み方法および読み出し方法 |
JP2001195213A (ja) * | 1999-11-05 | 2001-07-19 | Seiko Epson Corp | 画像処理制御プログラムを記録した媒体、画像処理制御装置および画像処理制御方法 |
JP3518738B2 (ja) * | 1999-11-10 | 2004-04-12 | 日本ビクター株式会社 | 信号処理装置 |
JP2001143060A (ja) * | 1999-11-10 | 2001-05-25 | Victor Co Of Japan Ltd | フィルタ演算装置 |
JP4686048B2 (ja) * | 2000-04-21 | 2011-05-18 | パナソニック株式会社 | 画素演算装置 |
JP2004013873A (ja) | 2002-06-03 | 2004-01-15 | Sony Corp | 画像処理装置 |
JP2004184457A (ja) * | 2002-11-29 | 2004-07-02 | Ricoh Co Ltd | 画像処理装置及び画像表示装置 |
US7432985B2 (en) | 2003-03-26 | 2008-10-07 | Canon Kabushiki Kaisha | Image processing method |
JP4926568B2 (ja) | 2006-06-29 | 2012-05-09 | キヤノン株式会社 | 画像処理装置、画像処理方法、及び画像処理プログラム |
JP4637063B2 (ja) | 2006-07-04 | 2011-02-23 | キヤノン株式会社 | 画像処理装置、画像処理方法およびプログラム |
JP4632452B2 (ja) | 2006-07-07 | 2011-02-16 | キヤノン株式会社 | 画像補正処理装置、画像補正処理方法、プログラム及び記憶媒体 |
JP4957194B2 (ja) * | 2006-11-09 | 2012-06-20 | 横河電機株式会社 | デシメーションフィルタ |
-
2007
- 2007-10-02 JP JP2007259060A patent/JP5522893B2/ja active Active
-
2008
- 2008-09-30 US US12/241,864 patent/US8320696B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20090087118A1 (en) | 2009-04-02 |
US8320696B2 (en) | 2012-11-27 |
JP2009087252A (ja) | 2009-04-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5522893B2 (ja) | 画像処理装置、画像処理方法及びプログラム | |
US11137981B2 (en) | Operation processing device, information processing device, and information processing method | |
CN111199273B (zh) | 卷积计算方法、装置、设备及存储介质 | |
US20190205780A1 (en) | Operation processing circuit and recognition system | |
US20100017450A1 (en) | Architecture for vector memory array transposition using a block transposition accelerator | |
CN108073549B (zh) | 卷积运算装置及方法 | |
CN107680028B (zh) | 用于缩放图像的处理器和方法 | |
CN112395092B (zh) | 数据处理方法及人工智能处理器 | |
US20220043657A1 (en) | System and method for convolving image with sparse kernels | |
CN110414672B (zh) | 卷积运算方法、装置及系统 | |
JP5903598B2 (ja) | 対称型フィルタ演算装置及び対称型フィルタ演算方法 | |
CN101640795B (zh) | 一种视频解码优化方法及装置 | |
JP6532334B2 (ja) | 並列演算装置、画像処理装置及び並列演算方法 | |
JP5322416B2 (ja) | ブロックマッチング回路及びデータ更新方法 | |
JP2022518640A (ja) | データ処理方法、装置、機器、記憶媒体及びプログラム製品 | |
US9129085B2 (en) | Memory controller and SIMD processor | |
US9898805B2 (en) | Method for efficient median filtering | |
KR20200110165A (ko) | 뉴럴 네트워크의 레이어들의 처리에서 제로 값(zero value)의 연산을 처리하는 방법 및 장치 | |
WO2019077933A1 (ja) | 演算回路および演算方法 | |
US8503793B2 (en) | Correlation processing apparatus and medium readable by correlation processing apparatus | |
US9158737B2 (en) | SIMD processor and control processor, and processing element with address calculating unit | |
US10565674B2 (en) | Graphics processing device and graphics processing method | |
US20140047212A1 (en) | Semiconductor device | |
JP4156538B2 (ja) | 行列演算装置 | |
JP2010015257A (ja) | 画像処理装置、画像処理方法、及びプログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101004 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121225 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130723 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130924 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140311 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140408 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5522893 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |