JP4242362B2 - 後処理を有する信号処理装置 - Google Patents

Description

本出願の対象は、信号処理装置に関するもので、モバイル通信信号、特にモバイル電話信号の評価のための高周波測定技術における使用等に特に適している。

様々な電気通信規格、特にモバイル通信システムに用いられる通信信号の測定器を実現させるための問題としては、他の処理の間に、いくつかの処理がリアルタイムで評価を要求するが、データレートが高く、ディジタル処理ユニットのソースが限られるため、リアルタイムの評価は不可能であるということである。
そのような場合、後処理（reprocess)が要求される。

ＥＰ０６２９０４４Ｂ１は後述する本願の請求項１のプリアンブル（前文）に記載された信号処理装置を開示している。その出願は明細書中でディジタルカメラ用の画像処理を明示している。
画像の記録は、高速アナログデジタル変換器によって行われ、そこで生成された画像データは中間メモリに保存される。ズーム機能の提供には、中間ピクセルを生成するために、個々のピクセル間の補間をしなければならない。この補間はリアルタイムで行われるのではなくて、補間器により決定される処理速度で行なわれるので、中間メモリからデータが読み出される際のクロックレートは、画像データが中間メモリへ書き込まれる際のクロックレートよりも低くなる。補間処理されたデータは出力メモリで利用可能である。
欧州特許第０６２９０４４号明細書

しかし、ＥＰ０６２９０４４Ｂ１により知られた信号処理装置の欠点は、補間の必要がないとき、及び／又は、少数の中間ピクセルのために大まかな補間しか実行せず、処理がリアルタイムでも行えるときでも、データを常に中間メモリで中間保存しなければならないという欠点がある。アナログ／デジタル変換器と補間のための信号処理ユニット間に中間メモリが常時中間接続されているため、リアルタイムで行える処理過程の総処理時間が不必要に長くなる。

本発明は、総処理時間が短縮され、信号処理効率が高まるように、本発明の請求項１のプリアンブルに記載された信号処理装置を更に改良するという課題に基づいている。

上記課題は請求項１に記載の特徴によって達成される。本発明によれば、後処理の実施に必要なときは信号処理ユニットを中間メモリに任意に直列接続し、そうでなければ中間メモリを迂回してアナログ／デジタル変換器に接続させるという切替を可能にする切換装置が設けられている。そのようにして、リアルタイムでの処理が可能な場合に、中間メモリに不必要な中間保存がされることを回避できる。

本発明の請求項１に従属する従属請求項は、本発明を展開した有利な実施態様に関するものである。
信号処理ユニットの上流には、アナログ／デジタル変換器のサンプリングレートを信号処理ユニットの所望のサンプリングレートに切り換えるリサンプラを接続するのが有利である。
その場合後処理では、信号処理ユニットの入力クロックレートをリサンプラにより然るべく調整することで信号処理性能を適合させることができる。一般に、後処理時間はその他の処理時間に比べれば無視できる。
対応するように適合化されたサンプリングレートを後処理するときには、総処理時間を著しく長引かせることなく、クロック数の倍増や、関連するタップ数の倍増によって、例えば急峻なエッジフィルタのような高性能を獲得できる。

後処理では、ゼロ詰め（サンプリングシーケンスへのゼロ値の挿入）の方法によって利用可能なナイキストバンドを拡大するのが特に有利である。さらに、アナログ／デジタル変換器と中間メモリ間のデータバス結合のためには、デジタル入力信号のデータワードのワード幅を拡大するパッカの使用が有利である。

以下では、本発明の信号処理装置の一実施形態を図を引用しながら詳しく説明する。
図１には本発明に基づく信号処理装置１のブロック回路全体図が示されている。この配置によれば、リアルタイム処理（通常動作）も後処理も可能である。アクティブな信号経路は各図共通して太線で描かれている。図１には通常動作におけるアクティブな信号経路が示されている。入力部２ではアナログ入力信号Ｓ_AEがＡ／Ｄ変換器３によりサンプリングレートｆ_ADCで抽出される。アナログ入力信号Ｓ_AEはベースバンド、または中間周波数（ＺＦ）の位置にある。ベースバンド信号の場合２つのＡ／Ｄ変換器（実部Ｉおよび虚部Ｑ）が必要であるが、図１ではレイアウトを明快にするために、１台のＡ／Ｄ変換器３しか図示しない。尚、図１と後述する図３、４中の「ＭＵＸ」はマルチプレクサを示している。

以下の説明ではベースバンド信号だけを対象に考察するが、その考察内容は同様にＺＦ処理にも当てはまる。リサンプラ８の入力部において、ベースバンドへの変換には１台のミキサー（ＮＣＯ）を設置するだけで足りる。

デジタル入力信号Ｓ_DEの抽出されたシーケンスはワード幅ｗを有しており、まず初めに、マルチプレクサ５とパッカ６から成る信号処理ステップ４に導かれる。実際の信号処理に入る前に、クロックレートを信号処理ユニットの持つシステム固有のクロックレートに変換しなければならない。データ伝送では通例シンボルレートの整数倍が選択される。この役割を担うのがリサンプラ８である。信号処理ステップ７は、マルチプレクサ９、リサンプラ８および信号処理ユニット１０から構成されている。

通常動作では、リサンプラ８の入力クロックレートｆ_Resは、下記数式で表され、

Ａ／Ｄ変換器３のサンプリングレートに等しい。
リサンプラ８では本来のサンプリングレートの変換に入る前に、ローパスフィルタ２２においてローパスフィルタリングが行われる。そうでないとエイリアシング(aliasing)が起きると思われ、そのためこれが必要である。
図１には入力側ローパスフィルタ２２の周波数応答の概要が図示されている。実施例の通過帯域は、

の範囲にわたっていて、遷移バンドは、

の範囲に亘っている。
ローパスフィルタ２２の使用により、バンド制限のない信号もリサンプラ８に提供することが可能である。入力信号の有効スペクトルはローパスフィルタ２２の通過帯域内だけでなければならない。

本実施例では、信号処理ユニット１０において受信信号の復調が行われる。そこでは、例えばＮＣＯ（Numerical Controlled Oscillator, 数値制御発振器）、デシメーションフィルタまたは信号適合化ＦＩＲ（Finite Impulse Response,有限インパルス応答）フィルタなどの信号処理ブロックが使用される。計算された出力シーケンスは、信号処理に引き続いて、信号処理ステップ１４内に配置されているマルチプレクサ１２および１３を通じて信号の供給を受ける出力メモリ１７（ＲＡＭ２）に書き込まれる。
出力メモリ１７内で所望の観察長に達するや否や、信号処理が中断されて、ホストコンピュータ２３により出力メモリ１７（ＲＡＭ２）が読み出される。その後、リアルタイム信号処理が再スタートし、上記プロセスが繰り返される。

通常動作では、有効バンド幅は信号処理の入力部最大クロックレートｍａｘ ｆ_Resによって制限される。具体的に説明するため、図２では通常動作における最大有効バンド幅を図式化して示している。図２の上図ではＡ／Ｄ変換器３後のスペクトル（図１のポジション１参照）が示されている。図を簡易化するため、スペクトルの描画形態として三角形を選択した。
下図に描かれたリサンプラ８における入力側ローパスフィルタ２２の周波数応答との比較から、入力信号Ｓ_DEが提供されている有効バンド幅を完全に活用していることが認められる。
入力側最大クロックレートが例えばｍａｘｆ_Res＝１００ＭＨｚであれば、利用可能な両側帯域の帯域幅の最大値はｍａｘＢＷ＝４０ＭＨｚとなる。すなわち、ナイキストバンドの４０％が利用される。利用可能な両側帯域の帯域幅の最大値は、一般には下記式（２）で表される

本発明は、所定のハードウェアにおいて有効バンド幅を広げることの技術的課題を基にしている。本願の土台である、後処理コンセプトの使用は、有効バンド幅を何倍にも広げることができる。その場合、後処理では高性能の信号処理用ハードウェアが使用される。確かに演算時間はリアルタイム処理に比較すればいくらか長くなる。しかし、後処理に必要な演算時間は、ホストコンピュータ２３におけるその他プロセスに必要な時間より概してはるかに短い。すなわち、ホストコンピュータ２３の観点からは、それは準リアルタイム処理なのである。

以下では方法の個別ステップについて説明する。まず最初にサンプリングシーケンスが中間メモリ１１（ＲＡＭ１）に書き込まれる。図３には、中間メモリ１１（ＲＡＭ１）への書き込みの際のアクティブな信号経路が示されている。Ａ／Ｄ変換器３のサンプリングレートｆ_ADCは、所望の有効バンド幅が達成されるに十分なだけの大きさになるように選択しなければならない。
サンプリングレートｆ_ADCは、通例ではリサンプラの最大入力クロックレートｍａｘｆ_Resより大きい。サンプリングワードが許容レートを越えてしまうので、通例データバス１５を通じての方法では高いＡ／Ｄ変換レートでは伝送できない。したがって、ワード幅ｗのサンプリングワードはパッカ６に与えられる。そのパッカーで、例えば連続的な４つのワードがワード幅４ｗの１つのワードにパックされ、続いて１／４に引き下げられたワードレートｆ_ADC／４でデータバス１５を通じて中間メモリ１１（ＲＡＭ１）に書き込まれる。所定の観察期間の後には中間メモリ１１での書き込みプロセスが中断される。

それに続く後処理は図４に示されている。最初に、パックされているサンプリング値がアンパッカ１６内で再びワード幅ｗの個別のサンプリング値にアンパックされる。アンパックされたサンプリング値は、その後所定の入力クロックレートｆ_Resでマルチプレクサ９を通じリサンプラ８により読み込まれる。
信号処理ユニット１０を通過した後、結果シーケンスは出力メモリ１７（ＲＡＭ２）に書き込まれる。続いて、結果シーケンスはホストコンピュータ２３により出力メモリ１７（ＲＡＭ２）から読み出される。

後処理の特徴の一つは、パフォーマンスと計算時間とが互換できるという可能性にある。その方法を信号処理ユニット１０としてのＦＩＲフィルタの例と共に説明する：
信号処理では、出力クロックレートｆ_{FIR_out}を有するＦＩＲフィルタを使用する。
リサンプラ入力１８とＦＩＲ出力１９間の総デシメーションダウンは

とする。
ＦＩＲフィルタのインパルス応答長さはｎｏｆ_Tapsサンプル長とする。
ＦＩＲフィルタの直接的実現の場合、出力クロックレートｆ_{FIR_out}を有するｎｏｆ_Taps増倍器が必要であろう。リソースの節約のため、システムクロックｆ_sysで作動する１台の増倍器だけを使用する。フィルタはシーケンシャルに作動する。すなわち、一出力クロック周期内で最大ｆ_sys／ｆ_{FIR_out}の増加が実施できる。従って、利用可能なタップ数は、その制限により

に限定される。
式（４）を式（３）に代入することにより、リサンプラ８の入力クロックレートには、

が要求される。

式（５）は次のように解釈される。後処理でタップ数ｎｏｆ_Tapsを倍増させたい場合には、リサンプラ８の入力クロックレートは半減させねばならない。更に、ダウンサンプリング係数Ｄｏｗｎを倍増させる場合では、リサンプラ８の入力クロックレートも倍増できることが明らかである。

実施例で示されたように、後処理では信号処理のパフォーマンスはリサンプラ８の入力クロックレートｆ_Resの然るべき調整により適合化できる。通例、後処理時間はその他の処理時間に比べれば無視することができる。したがって、高いパフォーマンス、例えば急峻なエッジフィルタが、タップ数の倍増による後処理コンセプトにより、総計算時間の著しい引き延ばしなく達成することができる。それに対して、オンライン方式の場合ではタップ数の倍増はマルチプレクサ数の倍増だけで達成されようが、そうなれば、少しでも利用可能ならば、リソースの要求が大きくなり、チップのピークパフォーマンス消費も高まるだろう。

図２のオンライン処理に対応して、図５は後処理に利用可能な最大バンド幅が示している。上の図にはＡ／Ｄ変換器３経過後（図４のポジション１参照）のスペクトルが、中央の図には中間メモリ１１（ＲＡＭ １）から読み出された後（図４のポジション２参照）のスペクトルが示されている。これら２つのスペクトル間の唯一の相違点は、異なったクロックレートｆ_ADC、ｆ_Resである。式（２）によれば、最大限利用可能なバンド幅として、

が得られる。

すなわち、利用可能なバンド幅は、もはやリサンプラ８の最大入力クロックレートには依存せず、むしろ、通例はそれよりも相当に大きいＡ／Ｄ変換器３のサンプリングレートに依存する。したがって、最大サンプリングレートが、例えばｍａｘｆ_ADC＝３００ＭＨｚの場合、利用可能な両側帯域の帯域幅の最大値は、ｍａｘＢＷ＝１２０ＭＨｚとなる。すなわち、実施例のバンド幅はオンライン処理に比べて３倍に広げられた。

以下では、後処理の際にいわゆるゼロ詰め方法を取ることによって利用可能なナイキストバンドが広がることが示されている。以下の実施例ではアップサンプリング係数ｕｐ＝２によってアップサンプリングが実行されている。すなわち、クロックレートはアンパックの後ゼロを挿入することにより倍増される（図４のホジション３参照）。ゼロの挿入はゼロ詰めとも称され、上側の信号経路においてアンパッカ１６経過後マルチプレクサ２１によってアクティブ化されるが、その場合、マルチプレクサ２１はゼロ値挿入のためのアップサンプラ２０に接続される。

図６は個別スペクトルを示している。上図には入力信号のスペクトルが示されている。それより、バンド幅が２倍になった結果、ナイキストバンド幅の８０％に広がったのが分かる（図５参照）。その下の図では、２倍の幅に広げられたこのスペクトルが歪みなく処理されているのが認められる。上から２番目の図はゼロ詰め前のスペクトル（図４のポジション２）を、その下の図はゼロ詰め後のスペクトル（図４のポジション３）を示したものである。
ゼロ詰めの結果、サンプリングレートがクロックレートｆ_Resに倍化されただけである。ゼロ詰めではフィルタリングは行われない。すなわち、スペクトルは変化しない。それにより、ゼロ詰め後の最初の反復スペクトルは半分の出力クロックレートで現われる。

最下段の図にあるリサンプラ８の入力側ローパスフィルタ２２との比較より、第１反復スペクトルはローパスフィルタ２２によって完全に抑制されているのが分かる。スペクトル成分が遷移バンドにある場合でも、通例それが支障になることはない。このバンドは後続の信号処理ユニット１０における信号適合化フィルタにより抑制されるからである。

以上より、式（６）の場合に比べバンド幅はさらに２倍に広がり、

となる。すなわち、ゼロ詰めを伴う後処理においてはナイキストバンドの８０％が利用される。したがって、最大サンプリングレート、例えばｍａｘｆ_ADC＝３００ＭＨｚの場合、利用可能な両側帯域の帯域幅の最大値はｍａｘＢＷ＝２４０ＭＨｚとなる。すなわち、バンド幅はオンライン処理に比べて６倍に広げられた。

アップサンプリング係数をｕｐ＝３に上げれば、入力信号の全ナイキストバンドがローパスフィルタ２２の通過帯域（パスバンド）に入ることになるであろう。その場合、実際は第１反復スペクトルの一部も通過帯域に入っている。この反復スペクトルは、リサンプラ８経過後の後続信号処理ユニット１０では信号適合化フィルタにより抑制されねばならない。

要約すれば、以下のことが確言できる。
後処理では、リサンプラ８のバンドが制限されるにも拘わらず、入力信号のナイキストバンド幅の全１００％が分析可能である。１００％ナイキストバンド幅の場合では、無限急峻エッジであって、信号適合化されたフィルタが必要になるので、もちろん、これは漸近的にしか当てはまらない。これは、ゼロ詰め法によって達成される。

本発明は上記の実施例に制限されるものではない。例えば、信号処理ユニット１０ではＩＩＲフィルタまたはその他デジタル信号処理素子も使用できる。記述実施例の素子はいずれも相互間で任意に組み合わせることができる。

本発明の信号処理装置の通常動作における一実施例のブロック回路図。 リサンプラの入力ローパスフィルタの通過帯域幅と比較したアナログ／デジタル変換器経過後のスペクトル。 後処理の第１の状態における図１に描画されたブロック回路図。 後処理の第２の状態における図１に描画されたブロック回路図。 図１のブロック回路図の異なったポジションでのスペクトル、ゼロ詰めなしの場合。 図１に基づくブロック回路図の異なったポジションでのスペクトル、ゼロ詰め有りの場合。

Claims (8)

1. アナログ入力信号（Ｓ_AE）からデジタル入力信号（Ｓ_DE）を生成するためのアナログ／デジタル変換器（３）と、
   前記デジタル入力信号の中間保存のための中間メモリ（１１）と、
   前記デジタル入力信号（Ｓ_DE）のデジタル処理とデジタル出力信号（Ｓ_DA）の生成のためのデジタル信号処理ユニット（１０）と、
   を有する信号処理装置（１）であって；
   前記信号処理ユニット（１０）が、切換装置（５、９、１２、１３）により、前記中間メモリ（１１）の後か、または前記中間メモリ（１１）を迂回してアナログ／デジタル変換器（３）の後のいずれかに選択的に直列接続されるように、切り換え可能であり、
   前記アナログ／デジタル変換器（３）のサンプリングレートｆ _ADC を、前記信号処理ユニット（１０）のより低いサンプリングレートｆ_Resに変換させるリサンプラ（８）が信号処理ユニット（１０）の前に接続されていることを特徴とする信号処理装置（１）。
2. 前記リサンプラ（８）は入力側ローパスフィルタ（２２）を有しており、片側通過バンド幅が信号処理ユニット（１０）のサンプリングレートｆ_Resの０．２倍以上０．３倍以下であることを特徴とする、請求項１記載の信号処理装置。
3. 前記中間メモリ（１１）と前記信号処理ユニット（１０）間に、それぞれの隣接するサンプリング値間に所定の数のゼロ値を挿入するアップサンプラ（２０）が配置されていることを特徴とする、請求項１又は請求項２のいずれか１項記載の信号処理装置。
4. 前記中間メモリ（１１）と前記信号処理ユニット（１０）の間を、前記アップサンプラ（２０）を通って接続する場合と、通らずに接続する場合とを切換えることのできる切換装置（２１）が設置されていることを特徴とする、請求項３に記載の信号処理装置。
5. 前記デジタル入力信号（Ｓ_DE）が前記アナログ／デジタル変換器（３）とデータバス（１５）上の前記中間メモリ（１１）間を、拡大されたワード幅および引き下げられた伝送レートで伝送されることを特徴とする請求項１乃至請求項４のいずれか１項記載の信号処理装置。
6. 前記アナログ／デジタル変換器（３）と、前記中間メモリ（１１）間に、前記デジタル入力信号（Ｓ_DE）のデータワードのワード幅を拡大するパッカ（６）が配置されていることを特徴とする、請求項５記載の信号処理装置。
7. 前記中間メモリ（１１）の出力部に、ワード幅を縮小させ、前記デジタル入力信号（Ｓ_DE）のデータワードを元のワード幅に復元させるアンパッカ（１６）が配置されていることを特徴とする請求項６記載の信号処理装置。
8. 前記信号処理装置（１）の前記デジタル出力信号（Ｓ_DA）が、前記信号処理装置（１）と共同動作をするホストコンピュータ（２３）に出力メモリ（１７）を介して伝送されることを特徴とする、請求項１乃至請求項７のいずれか１項記載の信号処理装置。
   

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