JPH0661792A

JPH0661792A - デジタル・フィルタ

Info

Publication number: JPH0661792A
Application number: JP5204597A
Authority: JP
Inventors: Setsudo Aamedo; アーメド・セッド; Setsukora Maikeru; マイケル・セッコラ
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1992-07-27
Filing date: 1993-07-27
Publication date: 1994-03-04
Anticipated expiration: 2015-01-17
Also published as: JP3000325B2; US5339264A

Abstract

(57)【要約】【目的】精度を向上したＦＩＲデジタル・フィルタを提
供すること。【構成】複数の入力信号成分を所定の対称形式に配列す
るデータ入力回路１０６と、このデータ入力回路からの
データを受け、選択された入力信号成分を対応するフィ
ルタ係数に基づいて処理する複数の縦続接続されたフィ
ルタ・セル１０２q（q=1, 2,..., Q-1）とを具える。フ
ィルタ係数値は、複数のセルに関して昇順に配置され、
係数ブロック浮動小数点処理を実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル・フィルタ、
特にＦＩＲデジタル・フィルタに関する。

【０００２】

【従来技術及び発明が解決しようとする課題】一般のＦ
ＩＲデジタル・フィルタの動作は、以下の式で表され
る。

【数１】ここで、項ｘ(ｎ−ｍ)は、デジタル・フィルタに印加さ
れる入力信号成分を夫々表し、項ａ(ｍ)は、デジタル・
フィルタの特性を表す係数を表し、ｙ(ｎ)は、デジタル
・フィルタの出力を表している。図９は、数１で表され
る動作を実現する従来のＦＩＲデジタル・フィルタ１０
の構成の一例を示している。このフィルタ１０では、同
様のＭ個のセル１２0，１２1，，１２2，・・・，１２M
-1が入力端１４に接続されている。なお、下付き添字ｍ
を用いて、成分セル１２0，１２1，・・・，１２M-1の
何れか１つを一般的に１２mのように表すこととする。

【０００３】各セル１２mに内臓された乗算器１６mは、
入力信号成分ｘ(ｎ−ｍ)とレジスタ１８mに記憶された
フィルタ係数ａ(ｍ)とを乗算する。各セル１２mの中の
加算器２０mは、乗算器１２mの積とセル１２m-1の加算
器２０m-1からの積の和とを加算する。各セル１２m内の
レジスタ２２mは、加算器２０mの出力を遅延させること
により、後の加算器２０m+1への信号印加の同期をと
る。デジタル・フィルタ１０は、加算器２０mの間にレ
ジスタ２２mを配置していることから、トランスポーズ
ド（転置）型と呼ばれる。

【０００４】トランスポーズド型デジタル・フィルタ１
０は、各セル１２mが一定の構成であり、多数のセルを
縦続接続してフィルタの長さを増加し、多数のチャンネ
ルに適した構成にすることができる。この結果、デジタ
ル・フィルタ１０は、ＡＳＩＣ（Application Specific
Integrated Circuit）の実現に好適である。しかし、
このデジタル・フィルタ１０の欠点は、図１０に示すよ
うな対称型フィルタの場合と比較して乗算器１６mの必
要な個数が２倍となり規模が大きく構成が複雑となるこ
とである。

【０００５】図１０は、線形位相ＦＩＲフィルタ動作を
行う対称型の従来のＦＩＲデジタル・フィルタ２６の構
成を示している。この線形位相フィルタは、対称なフィ
ルタ係数を有し、これらの係数はａ（ｍ）＝ａ（Ｍ−１
−ｍ）で表され、例えば、ａ（０）＝ａ（Ｍ−１）であ
る。数式１の入力信号成分ｘ（ｎ−ｍ）の数Ｍを処理す
るために、フィルタ２６は（Ｍ／２）個の加算器２８
0，２８1，・・・・，２８M/2-1を有し、これらは、対称な
入力信号成分対ｘ（０）及びｘ（Ｍ−１），ｘ（１）及
びｘ（Ｍ−２），・・・・，ｘ（Ｍ／２）及びｘ（Ｍ／２−
１）を受ける入力端３０に接続されている。遅延レジス
タ３２0，３２1，・・・・，３２M-1は、入力端３０に接続
され、加算器２８0，２８1，・・・・，２８M/2-1に印加さ
れる入力信号成分を夫々遅延させる。乗算器３８0，３
８1，・・・・，３８M/2-1は、加算器２８0，２８1，・・・・，
２８M/2-1からの出力を受け、対称フィルタ係数ａ
（０），ａ（１），・・・・，ａ（Ｍ／２−１）を夫々乗算
し、その結果をレジスタ４０0，４０1，・・・・，４０M/2-
1に夫々記憶する。各乗算器３８mの出力は、一連の加算
器４２に送られ、デジタル・フィルタ２６の出力が得ら
れる。

【０００６】対称型デジタル・フィルタ２６の良い点
は、乗算器３８mの個数が約半分になることである。し
かし、デジタル・フィルタ２６の欠点は、セルの構成が
不規則であり、ＡＳＩＣの実現には好適でなく、デシメ
ーション（間引き）処理にも適していないことである。

【０００７】図１１は、従来のデシメーション処理用Ｆ
ＩＲデジタル・フィルタ４８の構成を示すブロック図で
ある。このフィルタは、デシメーターと呼ばれることも
ある。デジタル・フィルタ４８は、図９のフィルタと略
同様の構成であるが、相違点は、入力端５２に接続され
たＭ／Ｌ個の同じセル５０0，５０1，・・・・，５０M/L-1
を含み、Ｍ個の入力信号成分を処理するものである。各
セル５０mは、Ｌ個の入力信号成分と、レジスタ５６mに
記憶された対応するフィルタ係数ａ（ｍ），ａ（ｍ＋
１），・・・・，ａ（ｍ＋Ｌ−１）とを夫々乗算する乗算器
５４mを含んでいる。加算器５８mが遅延レジスタ６０m
と２対１マルチプレクサ（ＭＵＸ）６２mと協動して入
力信号成分と係数の積を累算する。Ｌ個の積の累算後、
順方向制御信号がマルチプレクサ６２mの制御入力端に
供給され、累算値が次のセル５０mのマルチプレクサ６
２m-1及び加算器５８m-1に供給される。デシメーション
処理では、セルの個数を減少できるが、デジタル・フィ
ルタ４８では、上述のデジタル・フィルタ１０について
説明したのと同様の欠点を有する。

【０００８】従来のデジタル・フィルタ１０、２６及び
４８は、通常、入力信号成分とフィルタ係数とを固定小
数点処理をするので、計算上の切り捨てや丸め誤差等に
より精度の限界がある。更に、固定小数点処理は、固定
指数の固定数のビットによる数値を表している。フィル
タ係数の場合には、しばしば固定小数点では表せない
程、数値が小さくなり過ぎるので、実際にそのような小
さな数値を扱えないことから誤差が発生する。更に、フ
ィルタの長さが長くなると、固定小数点のレジスタでは
とても表せない程、係数が小さくなるので、誤差も格段
に大きくなるという問題がある。

【０００９】本発明の目的は、精度を向上したＦＩＲデ
ジタル・フィルタを提供することである。本発明の別の
目的は、可変デシメーション機能を有するＦＩＲデジタ
ル・フィルタを提供することである。本発明の他の目的
は、ＡＳＩＣを実現するのに好適なデジタル・フィルタ
を実現することである。

【００１０】

【課題を解決する為の手段】本発明は、上述の目的を達
成するために、新規なトランスポーズド型対称ＦＩＲデ
ジタル・フィルタを提供する。このデジタル・フィルタ
は、複数の入力信号成分を所定の対称形式に配列するデ
ータ入力回路と、このデータ入力回路からのデータを受
け、選択された入力信号成分を対応するフィルタ係数に
基づいて処理する複数の縦続接続されたフィルタ・セル
とを具える。フィルタ係数値は、複数のセルに関して昇
順に配置され、係数ブロック浮動小数点処理を実行する
ことにより、信号処理の精度を向上している。

【００１１】

【実施例】図１及び図２は、本発明のデジタル・フィル
タ１００の一実施例の構成を示すブロック図である。デ
ジタル・フィルタ１００は、Ｑ個のセル１０２0，１０
２1，・・・・，１０２Q-1を含み、これらのセルは、データ
入力回路１０６の１対の入力端１０４ａ及び１０４ｂに
接続されている。これらのセルは、略同一構成であり、
セル１０２0，１０２1，・・・・，１０２Q-1の下付き添字
を「ｑ」で代表させ、例えば各セルを１０２qで表す。
この表記方法は、セル内の各構成要素でも同様に行う。

【００１２】各セル１０２qは、対称フィルタ係数に対
応する入力信号成分を信号入力端１０４ａ及び１０４ｂ
から受け、加算器１０８qで加算する。遅延レジスタ１
０９ａq及び１０９ｂqが入力端１０４ａの信号線に沿っ
て、加算器１０８qの前後に配置されており、協動して
デジタル・フィルタ１００の対称処理を実行する。遅延
レジスタ１０９ａq及び１０９ｂqは、各々、デジタル・
フィルタ１００のクロック・サイクルのＫ個分の遅延を
与える。図が煩雑になるのを防ぐ為に、クロック信号路
は図示していない。

【００１３】加算器１０８qから各加算値が乗算器１１
０qに供給され、各加算値は、デシメーション・レジス
タ１１２qに記憶された対応するフィルタ係数と乗算さ
れる。乗算器１１０qから出力される積は、固定小数点
加算器１２２q、遅延レジスタ１２４q及びマルチプレク
サ１２６qから構成されるアキュムレータ・サブ回路１
２０qに供給される。これにより、入力信号の対称成分
と乗算器１１０qからの対応するフィルタ係数との積が
累算される。

【００１４】すなわち、加算器１２２qは、入力端１３
０qで積を受け、入力端１３２qで部分和を受け、これら
の和を出力端１３４qに出力する。遅延レジスタ１２４q
は、この和を１クロック・サイクル遅延させてからマル
チプレクサ１２６qに部分和として帰還する。この１ク
ロック・サイクル遅延期間中に、乗算器１１０qは、次
の積を出力して加算器１２２qに供給する。

【００１５】Ｋ個の積を累算した後、アキュムレータ・
サブ回路１２０ｑは、フォワード・クロック端子１３６
から乗算器１２６qに供給されるフォワード・クロックF
ORWARDに応じて、その累算値を後続のセル１０２q+1に
渡す。各セル１０２qの中の２進シフタ１４２qは、詳細
に後述する係数ブロック浮動小数点処理に従って、セル
１０２qからの累算値を右にシフトしてセル１０２q+1に
送る。

【００１６】フィルタ１００により実行されるフィルタ
関数は、以下のようなものである。上述の数式１で与え
られる出力応答ｙ（ｎ）は、ＦＩＲフィルタの一般的な
ものであり、次のように書き換えることができる。

【数２】これは、更に次のように簡単化できる。

【数３】対称型デジタル・フィルタでは、ａ（ｍ）＝ａ（Ｍ−１
−ｍ）なので、数式３は、次のように書き換えられる。

【数４】更に、次のように書き換える。

【数５】ここで、ｘ′（ｎ）＝ｘ［ｎ−（Ｍ−１）］は、ｘ
（ｎ）を（Ｍ−１）分だけ遅延させた成分である。

【００１７】同様に、ＦＩＲデジタル・フィルタの一般
式を修正して間引き（デシメーション）処理を実現する
には、数式１を以下のように書き換える。

【数６】ここで、Ｋは、デシメーション・ファクタ、Ｑは、セル
１０２の数、Ｍ＝ＱＫは、フィルタの長さを表す。対称
型デシメーターの場合、偶数のフィルタ長Ｍ＝２ＱＫを
考慮すると、同様の方法により、次式が得られる。

【数７】これは、更に次のように書き換えられる。

【数８】ここで、ｘq（ｎ）＝ｘ（ｎ−ｑＫ）、ｘq′＝ｘq［ｎ
−（Ｍ−１）＋２ｑＫ］である。なお、ｘq′は、ｘqを
（Ｍ−１−２ｑＫ）だけ遅延させたものである。上述の
原理を奇数のフィルタ長Ｍ＝２ＱＫ−１の対称デシメー
タに同様に適用できる。以下の説明では、説明の便宜
上、偶数のフィルタ長の例について説明する。

【００１８】信号入力端１０４ａ及び１０４ｂは、デー
タ入力回路１０６から入力信号成分を受ける。データ入
力回路１０６の中の１対のＬＩＦＯ（ラストイン・ファ
ーストアウト）レジスタ１５０ａ及び１５０ｂは、シス
テム入力端１５２からのＫ個の入力信号成分を交互に記
憶する。これらＬＩＦＯレジスタ１５０ａ及び１５０ｂ
から、Ｋ個の入力信号成分が記憶された時の順番と逆の
順番で出力され、１対のスイッチ１５４ａ及び１５４ｂ
を介して信号入力端１０４ａに順次供給される。スイッ
チ１５４ａは、ＬＩＦＯ出力端１５８ａ及び１５８ｂ間
で交互に切り換わり、スイッチ１５４ｂは、ＬＩＦＯ出
力端１５６ａ及び１５６ｂ間で交互に切り換わる。（Ｍ
＋Ｋ）個のクロック・サイクル分の遅延期間を有する遅
延レジスタ１６０がシステム入力端１５２に接続されて
おり、ここからの遅延出力信号が入力端１０４ｂに送ら
れる。

【００１９】表１は、デシメーション・ファクタＫ＝５
で、フィルタ長Ｍ＝２０の時、入力回路１０６から供給
される入力信号成分の例を示している。これは、一例で
あり、デシメーション・ファクタ及びフィルタ長は別の
値でも構わないことに留意されたい。

【００２０】

【表１】

【００２１】Ａ列は、システム入力端１５２に１クロッ
ク・サイクル毎に１つの信号成分ずつ供給される入力信
号成分ｘ（ｍ）を表している。Ｂ列は、ＬＩＦＯレジス
タ１５２ａ及び１５２ｂから信号入力端１０４ａに供給
される１組がＫ（例えばＫ＝５）個毎の逆順の入力信号
成分を表している。Ｃ列は、遅延レジスタ１６０により
（Ｍ＋Ｋ）個のクロック・サイクル分だけ遅延された後
の入力信号成分を表している。Ｄ列は、遅延レジスタ１
０９ａ0を通過後に加算器１０８0に供給された入力信号
成分を表している。Ｅ列は、遅延レジスタ１０９ｂ0及
び１０９ａ1を通過後に加算器１０８1に供給された入力
信号成分を示している。

【００２２】Ｃ列及びＤ列において、星印１つ（*）を
付したのは、加算器１０８0で加算された対称入力信号
成分を表し、Ｃ列及びＥ列において、星印２つ（**）を
付したのは、加算器１０８1で加算された対称入力信号
成分を表している。

【００２３】デジタル・フィルタ１００のフィルタ係数
ａ（ｍ）は、このフィルタ１００の特性である対称イン
パルス応答関数ｓｉｎ（ｘ）／ｘを近似するものであ
る。この関数ｓｉｎ（ｘ）／ｘを近似するフィルタ係数
は、フィルタ係数列の両端（例えば、ａ（０）及びａ
（Ｍ−１））において最低値となり、フィルタ係数列の
中央（例えば、ａ（Ｍ／２−１））において最大値とな
る。しかし、この例に限定されず、フィルタ係数ａ
（ｍ）は他のどのような対称フィルタ関数を表しても良
い。

【００２４】デシメーション・レジスタ１１２0，１１
２1，・・・・，１１２Q-1に記憶されたフィルタ係数は、値
が昇順になるように配列されている。すなわち、セル１
０２qのデシメーション・レジスタ１１２qに記憶された
フィルタ係数すぐ隣のセル１０２q+1のデシメーション
・レジスタ１１２q+1に記憶されたフィルタ係数よりも
小さい値になっている。フィルタ係数をこのように配列
することにより、本発明によるデジタル・フィルタ応答
の係数ブロック浮動小数点計算を採用することができる
のである。

【００２５】係数ブロック浮動小数点処理が望ましいの
は、固定浮動小数点処理よりも精度が高いからであり、
従来の浮動小数点処理よりも格段に高速で簡単になるか
らである。従来の浮動小数点処理のように、各数値を２
つの数値成分、即ち、仮数と指数で表す。デジタル・フ
ィルタ１００が動作する時、各デシメーション・レジス
タ１１２qに記憶されたフィルタ係数は、共通の指数値
を有する値を表し、その指数値は表現されない。フィル
タ係数を十分に低い値とするように選択することによ
り、対応する入力信号成分との積の和が同じ指数値とな
り、仮数のオーバーフローを回避できる。あるいは、ア
キュムレータ・サブ回路１２０qを仮数の所定値でオー
バーフローするように、例えば、４ビットでオーバーフ
ローするように構成しても良い。この結果、各セル１０
２qにおけるフィルタ係数と対応する入力信号成分との
積の和は、固定小数点処理によって得られるので、加算
器１２２qの構成を比較的簡単にすることができ、比較
的高速の動作が可能になる。

【００２６】各セル１０２qは、所定の指数値に対応し
ているので、隣あう１対のセル１０２q及び１０２q+1の
指数値間の差は既知であり、例えば、その値は０、１又
は２とするのが好適である。この隣合うセル１０２q及
び１０２q+1の指数値の差が０でない場合、例えば、そ
の差が２である場合、２進シフタ１４２qがアキュムレ
ータ・サブ回路１２０qからの仮数値を右へ２桁シフト
する。この結果、２進シフタ１４２qは、アキュムレー
タ・サブ回路１２０qからの仮数値を除算し、アキュム
レータ・サブ回路１２０q+1で使用するより大きな指数
値を得る機能を果たす。

【００２７】図３は、各２進シフタ１４２qの出力する
仮数値の変化を模式的に示す図である。図３では、隣合
うセル１０２q及び１０２q+1の間で１桁だけ右にシフト
する場合に単純化して示している。しかし、１対の隣合
うセル１０２q及び１０２q+1間では、異なる桁数のシフ
トをしても良いし、シフトをしなくても良いことに留意
されたい。２進シフタ１４２qから出力される仮数値の
シフトは、高速の動作を実現する為に、例えば、デジタ
ル・シフタを使用したり、又は切り捨てビットが隣のセ
ル１０２q+1に供給されないように隣合うアキュムレー
タ・サブ回路を単に導体で接続するだけのように単純化
しても良い。

【００２８】また、図３は、固定小数点処理の精度に対
する係数ブロック浮動小数点処理の精度についても示し
ている。固定小数点処理の場合、セル１０２Q-8の指数
値以下の指数値を有する全てのフィルタ係数がその処理
システムの分解能より低くなるので、大きな累積誤差が
発生する可能性が高い。しかし、係数ブロック浮動小数
点処理の場合には、各セル１０２qの累算値のＬＳＢの
みが切り捨てられるだけなので、誤差が入る確率を最小
化できると共に、固定小数点処理の高速処理特性をも維
持することができる。

【００２９】デジタル・フィルタ１００は、システム入
力端１５２に供給される入力信号成分を、例えば、マル
チプレクサを用いて複数のチャンネルから順番に選択す
るように構成することが出来る。Ｃ個のチャンネルを設
けた場合、遅延レジスタ１０９ａq、１０９ｂq、１２４
q及び１６０の遅延期間はＣ倍だけ増加し、夫々遅延値
は、ＣＫ、ＣＫ、Ｃ及びＣ（Ｍ＋Ｋ）個のクロック・サ
イクルとなる。同様に、ＬＩＦＯレジスタ１５０ａ及び
１５０ｂは、システム入力端１５２からＣＫ個の入力信
号成分を交互に受けるように構成される。

【００３０】これらの増加した遅延期間を設定すること
により、種々の入力信号成分間、各チャンネルにおける
種々の乗算出力の積間及び種々の加算出力の和の間で同
期関係が維持される。このように遅延期間を増加させる
には、夫々の遅延がＫ、Ｋ、１、及び（Ｍ＋Ｋ）クロッ
ク・サイクルである遅延レジスタ１０９ａq、１０９ｂ
q、１２４q及び１６０をＣ個用い、Ｋ個の入力信号成分
を受けるのにＣ個のＬＩＦＯレジスタ１５０ａ及び１５
０ｂを用いても良い。

【００３１】デジタル・フィルタ１００の複数チャンネ
ル処理の簡単な一例としては、信号の対応する実数部分
と虚数部分とを処理するのに２チャンネルを有する装置
が使用される。このような２チャンネル型の装置では、
遅延レジスタ１０９ａq、１０９ｂq、１２４q、及び１
６０の遅延期間を夫々２Ｋ、２Ｋ、２及び２（Ｍ＋Ｋ）
クロック・サイクルとするように構成し、ＬＩＦＯレジ
スタ１５０ａ及び１５０ｂの各々が２Ｋ個の入力信号成
分を受けるようにする。このような２チャンネル型の装
置でデシメーション・ファクタＫが２で、フィルタ長Ｍ
が８の場合の入力信号成分の簡単な例を表２に示してい
る。デシメーション・ファクタＫとフィルタ長Ｍが異な
る点を除けば、表２の記載形式は表１と同様である。

【表２】

【００３２】デジタル・フィルタ１００は、例えば、ス
ペクトラム・アナライザやその他適当なデジタル機器に
採用しても良い。上述のように、デジタル・フィルタ１
００のクロック周波数は、サンプリング周波数に一致し
ており、このフィルタを実現する技術レベルに依存して
いる。例えば、ＣＭＯＳ集積回路の中に実現した場合に
は、クロック周波数は約４０ＭＨｚを達成し得る。それ
に対し、従来の浮動小数点処理では、僅かに数百ＫＨｚ
程度のサンプリング周波数を実現できるに過ぎない。

【００３３】デジタル・フィルタ１００のフィルタ長Ｍ
は、２ＱＫであり、Ｑはセル１０２qの数であり、Ｋは
デシメーション・ファクタである。フィルタ長Ｍを増加
すると、周波数遷移がより鋭くなり、多くの応用例にお
いて極めて望ましい特性となる。デジタル・フィルタ１
００は、各ＡＳＩＣ上でセル１０２qの数を約１２個位
まで用い、複数のＩＣを縦続接続してセルの数を増加さ
せることにより精度を向上させるのが好適である。複数
のＡＳＩＣを接続するためには、端子１６２ａ及び１６
２ｂを信号入力端１０４ａに設け、端子１６４ａ及び１
６４ｂを信号入力端１０４ｂに設け、端子１６６ａ及び
１６６ｂをアキュムレータａサブ回路１２０0と１２０Q
-1に設ける。この複数のＡＳＩＣのデジタル・フィルタ
１００には、入力回路１０６は、１つのみが使用される
ことに留意されたい。

【００３４】デジタル・フィルタ１００のデシメーショ
ン・ファクタＫは、所定の値の範囲から選択可能であ
る。例えば、各デシメーション・レジスタ１１２qは、
最大で２０個のフィルタ係数を記憶可能であり、１個、
２個、４個、５個、１０個又は２０個の係数が使用可能
である。フィルタの帯域幅と逆比例の関係があるので、
デシメーション処理を可変にすることが望ましい。デシ
メーション・ファクタＫの値を選択すると、デシメーシ
ョン・レジスタ１１２qの中のどのフィルタ係数を使用
するかが決まる。例えば、特定のデシメーション・ファ
クタＫに対してデシメーション・レジスタ１１２qに対
応する特定のフィルタ係数をメモリ回路（図示せず）か
らデシメーション・レジスタ１１２qに供給できる。

【００３５】デジタル・フィルタ１００に関する説明は
一般的な実施例に関して述べたものであり、種々の異な
る環境の下では、特定の実施例を採用する。例えば、図
４は、デジタル・フィルタ１００と略同じ構成のデジタ
ル・フィルタ１７０の構成を示すブロック図であり、相
違点は、デジタル・フィルタ１７０はデシメーション機
能すなわち、係数ブロック浮動小数点処理を採用せず、
フィルタ係数の配列順序が降順に設定されていることで
ある。この結果、デジタル・フィルタ１７０は、比較的
構成が簡単となるが、他方、対称型デジタル・フィルタ
に本発明の標準的な容易に接続可能なユニット・セルを
設けている。

【００３６】図１、図２及び図４において、デジタル・
フィルタ１７０は簡単化されており、デジタル・フィル
タ１００の入力回路１０６、マルチプレクサ１２６q、
２進シフタ１４２qが省略されている。すなわち、デシ
メーション処理を省くことにより、入力信号成分の逆順
序のデータ列を発生する入力回路１０６を省略すること
ができる。同様に、マルチプレクサ１２６q及び２進シ
フタ１４２qは、フィルタ係数値の降順の配列が係数ブ
ロック浮動小数点処理と対応していないことから省かれ
ている。

【００３７】デジタル・フィルタ１７０は、遅延レジス
タ１０９ａ0のバイパス線路１７２を有する。この遅延
レジスタ１０９ａ0は、スイッチ１７４により制御され
る。バイパス線路１７２は、デジタル・フィルタ１７０
のフィルタ長Ｍが偶数か奇数かに応じて入力端１０４ａ
及び１０４ｂ上の入力信号成分を調整する機能を果た
す。フィルタ長Ｍが偶数の場合、スイッチ１７４はバイ
パス１７２を切り離し、入力信号成分は遅延レジスタ１
０９ａ0を通過する。フィルタ長Ｍが奇数の場合、スイ
ッチ１７４はバイパス１７２を接続させ、遅延レジスタ
１０９ａ0をバイパスする。

【００３８】図５は、デジタル・フィルタ１７０′の構
成を示すブロック図であり、略デジタル・フィルタ１７
０と同様であるが、フィルタ係数値は昇順の配列構成に
なっている。デシメーション・レジスタ１１２0，１１
２1，・・・・，１１２Q-1は、夫々フィルタ係数ａ（０），
ａ（１），・・・・，ａ（Ｑ−１）を記憶している。更に、
このフィルタ１７０′では、フィルタ１７０のバイパス
１７２は削除され、全ての入力信号成分は直接信号入力
端１０４ａ′に供給され、スイッチ付きカップリング１
７６を介して信号入力端１０４ｂ′に送られる。カップ
リング１７６はスイッチ１７８を含み、デジタル・フィ
ルタ１７０′のフィルタ長Ｍが偶数（ＭEVEN）か奇数
（ＭODD）かに応じて端子１７９ａ及び１７９ｂを選択
的に入力端１０４ｂ′に接続する。

【００３９】図６及び図７は、別の実施例であるデジタ
ル・フィルタ１８０の構成を示すブロック図であり、デ
ジタル・フィルタ１００と基本的に同じ構成であるが、
このデジタル・フィルタ１８０は、デシメーション・フ
ァクタＫ＝２で、奇数のフィルタ長Ｍ＝４Ｑ＋１を有す
るデシメーターとして機能する。この環境において、偶
数番目のフィルタ係数は、フィルタ係数２Ｑ＝０．５を
除いて残りは全て０である。デジタル・フィルタ１８０
は次の式で表される。

【数９】

【００４０】デジタル・フィルタ１８０は、デジタル・
フィルタ１００の入力回路１０６の代わりに入力マルチ
プレクサ１８２を有する。この入力マルチプレクサ１８
２は、奇数番目と偶数番目の入力信号成分を信号入力端
１８４ａ及び１８４ｂに夫々供給する機能がある。信号
入力端１８４ａは、奇数番目の入力信号成分を図１のセ
ル１０２qと略同一構成のフィルタ・セル１８６qに供給
する。信号入力端１８４ｂは、偶数番目の入力信号成分
を遅延期間３Ｑクロック・サイクルの遅延レジスタ１８
８に供給する。この偶数番目の入力信号成分は、信号成
分ｘ（２Ｑ）以外は全てゼロである。１ビット右側へシ
フトするシフタ１９０の機能は、入力信号成分ｘ（２
Ｑ）に０．５を乗算することである。加算器１９２は、
この０．５ｘ（２Ｑ）を入力信号成分と奇数番目のフィ
ルタ係数との積の和に加算する。デジタル・フィルタ１
８０の利点は、入力信号成分の半分のみを処理するだけ
であることから帯域幅性能が向上することである。

【００４１】図８は、ダイナミック遅延レジスタ２００
qの実施例の構成を示すブロック図である。この遅延レ
ジスタ２００qは、デジタル・フィルタ１００のセル１
０２qの中の各遅延レジスタ対１０９ａ及び１０９ｂを
置換するものであり、これにより、入力回路１０６を省
略することができる。ダイナミック遅延レジスタ２００
qは、２Ｎ個の１クロック・サイクル遅延レジスタ２０
２（１）q，２０２（２）q，・・・・，２０２（２Ｎ）qを
含んでいる。Ｎの値は、選択可能な最大デシメーション
・ファクタＫmax以上の値である。一連の遅延レジスタ
対２０２（ｉ）は、夫々入力線２０８（１）q，２０８
（２）q，・・・・，２０８（Ｎ）q及び２１０（１）q，２
１０（２）q，・・・・，２１０（Ｎ）qを介してスタティッ
ク・マルチプレクサ２０４q及びダイナミック・マルチ
プレクサ２０６qに供給される。マルチプレクサ２０４q
及び２０６qの端子２１２ｑ及び２１４qは、夫々ダイナ
ミック遅延レジスタ２００q+1及び加算器１０８qに接続
されている。

【００４２】デシメーション・ファクタＫに従って、マ
ルチプレクサ２０４qは、遅延レジスタ２０２（２Ｋ）q
と２０２（２Ｋ＋１）qの間から延びたＫ番目の入力線
２０８（Ｋ）qを端子２１２qに接続する。マルチプレク
サ２０６qは、入力線２１０（１）q，２１０（２）q，・
・・・，２１０（Ｋ）qを一連のクロック・サイクル中に端
子２０８ｂqに接続する。この結果、マルチプレクサ２
０４qは、２Ｋ個のクロック・サイクルの遅延を有する
入力信号成分を隣のダイナミック遅延レジスタに送る。
マルチプレクサ２０６qは、信号線１０４ｂ上の入力信
号成分と対称な入力信号成分を加算器１０８qに送る。

【００４３】以上本発明の好適実施例について説明した
が、本発明はここに説明した実施例のみに限定されるも
のではなく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更を実施し得ることは当業者には
明らかである。

【００４４】

【発明の効果】本発明のデジタル・フィルタは、入力信
号成分を対称形式に配列するデータ入力回路を設けたの
で、複数のフィルタ・セルの構成が簡単となる。また、
各フィルタ・セルが係数ブロック浮動小数点処理を行う
ことにより、従来の固定小数点処理より精度が向上す
る。

【図面の簡単な説明】

【図１】本発明の一実施例の構成の一部を示すブロック
図である。

【図２】図１の実施例の他の部分を示すブロック図であ
る。

【図３】図１及び図２の実施例の動作を説明する為の図
である。

【図４】本発明の他の実施例の構成を示すブロック図で
ある。

【図５】本発明の別の実施例の構成を示すブロック図で
ある。

【図６】本発明の更に別の実施例の構成の一部を示すブ
ロック図である。

【図７】図６の実施例の他の部分の構成を示すブロック
図である。

【図８】本発明の更に他の実施例の構成を示すブロック
図である。

【図９】従来のデジタル・フィルタの一例の構成を示す
ブロック図である。

【図１０】従来のデジタル・フィルタの他の例を示すブ
ロック図である。

【図１１】従来のデジタル・フィルタの更に別の例を示
すブロック図である。

【符号の説明】

１０６データ入力回路１０２q フィルタ・セル（q=1,2,....,Q-1）１０８q 加算器１１２q デシメーション・レジスタ１２６q マルチプレクサ１４２q シフタ

Claims

【特許請求の範囲】

【請求項１】複数の入力信号成分を所定の対称形式に
配列するデータ入力回路と、該データ入力回路からのデータを受け、選択された入力
信号成分を対応するフィルタ係数に基づいて処理する複
数の縦続接続されたフィルタ・セルとを具え、各フィルタ・セルは係数ブロック浮動小数点処理を実行
することを特徴とするデジタル・フィルタ。