JP2724188B2 - デイジタル補間装置 - Google Patents
デイジタル補間装置Info
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- JP2724188B2 JP2724188B2 JP1015188A JP1518889A JP2724188B2 JP 2724188 B2 JP2724188 B2 JP 2724188B2 JP 1015188 A JP1015188 A JP 1015188A JP 1518889 A JP1518889 A JP 1518889A JP 2724188 B2 JP2724188 B2 JP 2724188B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0248—Filters characterised by a particular frequency response or filtering method
- H03H17/028—Polynomial filters
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
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- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、モデムなどの変復調装置に係り、特に第１
速度でサンプリングされたディジタル信号サンプルを第
２速度でサンプリングされたディジタルサンプルに変換
する変復調装置の補間回路として用いられる、連続可変
ディジタル遅延線に関する。
速度でサンプリングされたディジタル信号サンプルを第
２速度でサンプリングされたディジタルサンプルに変換
する変復調装置の補間回路として用いられる、連続可変
ディジタル遅延線に関する。
［従来技術の説明］ ある種のディジタル応用装置においては、第１サンプ
リングクロック速度で動作するディジタルシステムから
第２クロック速度で動作するディジタルシステムへアナ
ログ信号のディジタルサンプルを転送する場合、２つの
サンプルクロック速度間を補間するためのいわゆる補間
装置が必要となる。このような補間のための１つの方法
が、1985年７月２日に発行された発明者がワイ．イトー
の米国特許第4,527,020号に開示されている。このイト
ーの装置においては、通常トランスバーサルフィルタと
呼ばれるディジタルフィルタが補間を行い、第１サンプ
リングクロック信号（CK2）のサンプリング間隔が、複
数のセグメントに分けられ、各セグメンドは各グループ
のフィルタタップ係数と関係している。第２サンプリン
グクロック信号（CK1）が発生する際、補間すべきディ
ジタルサンプルは、第２サンプリングクロック信号の時
に存在する間隔のそのセグメントと関係するタップ係数
のグループをディジタルフィルタに供給することにより
得られる。
リングクロック速度で動作するディジタルシステムから
第２クロック速度で動作するディジタルシステムへアナ
ログ信号のディジタルサンプルを転送する場合、２つの
サンプルクロック速度間を補間するためのいわゆる補間
装置が必要となる。このような補間のための１つの方法
が、1985年７月２日に発行された発明者がワイ．イトー
の米国特許第4,527,020号に開示されている。このイト
ーの装置においては、通常トランスバーサルフィルタと
呼ばれるディジタルフィルタが補間を行い、第１サンプ
リングクロック信号（CK2）のサンプリング間隔が、複
数のセグメントに分けられ、各セグメンドは各グループ
のフィルタタップ係数と関係している。第２サンプリン
グクロック信号（CK1）が発生する際、補間すべきディ
ジタルサンプルは、第２サンプリングクロック信号の時
に存在する間隔のそのセグメントと関係するタップ係数
のグループをディジタルフィルタに供給することにより
得られる。
発明者イトーの補間装置の精度は、第１サンプリング
クロックの間隔を多数のセグメントに分割することによ
り改善される。しかしながら、このようにすれば、多数
の異なるグループのタップ係数を記憶することにより、
特にディジタルフィルタがマルチタップトランスバーサ
ルフィルタの場合扱いにくくなるので問題がある。
クロックの間隔を多数のセグメントに分割することによ
り改善される。しかしながら、このようにすれば、多数
の異なるグループのタップ係数を記憶することにより、
特にディジタルフィルタがマルチタップトランスバーサ
ルフィルタの場合扱いにくくなるので問題がある。
（発明の概要） 異なるサンプリング速度を補間するために用いられる
従来の補間装置においては、補間されたサンプルは、複
数の異なるグループのフィルタタップ係数のうちの１つ
を用いることにより発生される。本発明によれば、この
従来の装置とは異なり、連続可変ディジタル遅延線とし
て設けられたトランシバーサルフィルタが、タイミング
間隔のいかなる点における異なるサンプリング速度間の
補間を行うためにも用いることができる。フィルタタッ
プ係数は、ｎ次多項式の係数と２つのクロック速度間の
遅延との関数として発生される。こうしてタイミング間
隔における特定の時点での信号サンプルの精度の良い補
間に必要とされる遅延線の係数は、その時点で発生され
る。それゆえ本発明は、補間プロセスの際の精度の向上
を図るために必要以上に異なるグループの係数をメモリ
に記憶する必要がないので、非常に有効である。
従来の補間装置においては、補間されたサンプルは、複
数の異なるグループのフィルタタップ係数のうちの１つ
を用いることにより発生される。本発明によれば、この
従来の装置とは異なり、連続可変ディジタル遅延線とし
て設けられたトランシバーサルフィルタが、タイミング
間隔のいかなる点における異なるサンプリング速度間の
補間を行うためにも用いることができる。フィルタタッ
プ係数は、ｎ次多項式の係数と２つのクロック速度間の
遅延との関数として発生される。こうしてタイミング間
隔における特定の時点での信号サンプルの精度の良い補
間に必要とされる遅延線の係数は、その時点で発生され
る。それゆえ本発明は、補間プロセスの際の精度の向上
を図るために必要以上に異なるグループの係数をメモリ
に記憶する必要がないので、非常に有効である。
（実施例の説明） 有限インパルス応答フィルタの応答は、数学的に以下
のように書ける。
のように書ける。
ここでＮは、フィルタタップの数と等しい。
（１）式は、いわゆるトランサバーサルフィルタのイン
パルス応答であるともいう。ここで信号要素xn（ｔ）
は、トランスバーサルフィルタの個々のタップから得ら
れるものであり、さらに要素anは、個々のタップ係数の
値である。
パルス応答であるともいう。ここで信号要素xn（ｔ）
は、トランスバーサルフィルタの個々のタップから得ら
れるものであり、さらに要素anは、個々のタップ係数の
値である。
もしフィルタへの入力が時間の関数ｆ（ｔ）の信号で
あり、さらにこのフィルタが遅延線であれば、フィルタ
により出力される信号は、例えば、ｆ（ｔ−τ）（ここ
でτは遅延と等しい）のような時間と遅延の関数の信号
となる。このような遅延線の出力は一般に数学的に以下
のように表される。
あり、さらにこのフィルタが遅延線であれば、フィルタ
により出力される信号は、例えば、ｆ（ｔ−τ）（ここ
でτは遅延と等しい）のような時間と遅延の関数の信号
となる。このような遅延線の出力は一般に数学的に以下
のように表される。
上述のことを念頭におくと、次のことが認識される。
すなわちトランシバーサルフィルタと遅延線の概念は、
可変の遅延τとその遅延の関数すなわち、pn（τ）であ
るタップ係数とを有する遅延線にまで拡張でき、τの種
々の値に対する係数pnの１つの値は、ｎ次多項式に適用
された場合、本発明によれば、遅延と多項式の個々の係
数との関数となる。このようにして、多数の異なるグル
ープのタップ係数の１つを選択するように制限される上
述した従来の装置とは異なり、本発明に係る装置は、遅
延値そのものに基づいてタイミング間隔における任意の
点で遅延線の係数を発生させる。
すなわちトランシバーサルフィルタと遅延線の概念は、
可変の遅延τとその遅延の関数すなわち、pn（τ）であ
るタップ係数とを有する遅延線にまで拡張でき、τの種
々の値に対する係数pnの１つの値は、ｎ次多項式に適用
された場合、本発明によれば、遅延と多項式の個々の係
数との関数となる。このようにして、多数の異なるグル
ープのタップ係数の１つを選択するように制限される上
述した従来の装置とは異なり、本発明に係る装置は、遅
延値そのものに基づいてタイミング間隔における任意の
点で遅延線の係数を発生させる。
特に、ｎ次多項式に適用された際の（２）式に示され
たタップ係数pn（τ）は、以下のように表される。
たタップ係数pn（τ）は、以下のように表される。
pn（τ）＝ａn,0＋ａn,1τ＋ａn,2τ２＋…＋ａn,m
τｍ （３） ここで、ａn,mは多項式の個々の係数である。
τｍ （３） ここで、ａn,mは多項式の個々の係数である。
ａ0,0からａｎ−1,mまでの多項式の係数の行列に対し
て（２）式に（３）式を代入すると、以下の式を得る。
て（２）式に（３）式を代入すると、以下の式を得る。
ｙ（ｔ）＝（ａ0,0＋ａ0,1τ＋ａ0,2τ２＋…＋ａ
0,mτｍ）x0（ｔ） ＋（ａ1,0＋ａ1,1τ＋ａ1,2τ２＋…＋ａ
1,mτｍ）x1（ｔ） （ａ2,0＋ａ2,1τ＋ａ2,2τ２＋…＋ａ2,m
τｍ）x2（ｔ） ＋… （４） ここで括弧に囲まれている項は遅延線の係数であり、本
発明によれば、この遅延線の係数は、遅延の係数として
生成される。（４）式は次の式と数学的に相等しい。
0,mτｍ）x0（ｔ） ＋（ａ1,0＋ａ1,1τ＋ａ1,2τ２＋…＋ａ
1,mτｍ）x1（ｔ） （ａ2,0＋ａ2,1τ＋ａ2,2τ２＋…＋ａ2,m
τｍ）x2（ｔ） ＋… （４） ここで括弧に囲まれている項は遅延線の係数であり、本
発明によれば、この遅延線の係数は、遅延の係数として
生成される。（４）式は次の式と数学的に相等しい。
ｙ（ｔ）＝（ａ0,0x0（ｔ）＋ａ1,0x1（ｔ）＋…＋
ａn,0xn（ｔ）） ＋（ａ0,1x0（ｔ）＋ａ1,1x1（ｔ）＋…＋
ａn,1xn（ｔ））τ ＋（ａ0,2x0（ｔ）＋ａ1,2x1（ｔ）＋…＋
ａn,2xn（ｔ））τ２ ＋… （５） （５）式は、より実効のある信号の数学的表現とする
ために分解でき、その信号は本発明により以下のように
出力される。
ａn,0xn（ｔ）） ＋（ａ0,1x0（ｔ）＋ａ1,1x1（ｔ）＋…＋
ａn,1xn（ｔ））τ ＋（ａ0,2x0（ｔ）＋ａ1,2x1（ｔ）＋…＋
ａn,2xn（ｔ））τ２ ＋… （５） （５）式は、より実効のある信号の数学的表現とする
ために分解でき、その信号は本発明により以下のように
出力される。
次に第１図を参照して説明する。この第１図には、本
発明による２次のトランスバーサルフィルタ、すなわち
連続可変ディジタル遅延（CVDD）線が図示されている。
第１図に示された連続可変ディジタル遅延線は、マルチ
ビット遅延段を含んでいる。このマルチビット遅延段
は、レジスタ201〜204であり、このレジスタ201〜204に
より例えば遠端モデムから受信された信号のディジタル
サンプルｘ（ｔ）からｘ（ｔ−3T）までの列が記憶され
る。この信号は、1/Tの速度でサンプリングされる。そ
のようなサンプルの最後のものであるｘ（ｔ）が、レジ
スタ201に記憶され、その１つ前のサンプルであるｘ
（ｔ−Ｔ）がレジスタ202に、さらに同様に各サンプル
が各レジスタに記憶される。クロック信号例えばモデム
クロック回路により発生される送信クロック信号（T
C）、もしくは上述した発明者イトーの特許に開示され
たクロック信号CK1は、リード213を介して受信され、さ
らにこのクロック信号によりレジスタの中身が次のレジ
スタへと左から右へシフトされる。このようにして、次
のディジタルサンプルの受信のためにレジスタ201が準
備される。
発明による２次のトランスバーサルフィルタ、すなわち
連続可変ディジタル遅延（CVDD）線が図示されている。
第１図に示された連続可変ディジタル遅延線は、マルチ
ビット遅延段を含んでいる。このマルチビット遅延段
は、レジスタ201〜204であり、このレジスタ201〜204に
より例えば遠端モデムから受信された信号のディジタル
サンプルｘ（ｔ）からｘ（ｔ−3T）までの列が記憶され
る。この信号は、1/Tの速度でサンプリングされる。そ
のようなサンプルの最後のものであるｘ（ｔ）が、レジ
スタ201に記憶され、その１つ前のサンプルであるｘ
（ｔ−Ｔ）がレジスタ202に、さらに同様に各サンプル
が各レジスタに記憶される。クロック信号例えばモデム
クロック回路により発生される送信クロック信号（T
C）、もしくは上述した発明者イトーの特許に開示され
たクロック信号CK1は、リード213を介して受信され、さ
らにこのクロック信号によりレジスタの中身が次のレジ
スタへと左から右へシフトされる。このようにして、次
のディジタルサンプルの受信のためにレジスタ201が準
備される。
ディジタルサンプルｘ（ｔ）が、外部のサンプリング
回路または場合によっては入力バッファから、バス214
を介して受信されると、このディジタルサンプルＸ
（ｔ）はレジスタ201に記憶され、さらにバス201−１を
経由して乗算回路200−１〜200−３に供給される。同様
に、レジスタ202に記憶されるディジタルサンプルｘ
（ｔ−Ｔ）はバス202−１を経由して乗算回路200−４〜
200−６に供給され、レジスタ203に記憶されたディジタ
ルサンプルｘ（ｔ−2T）はバス203−１を経由して乗算
回路200−７〜200−９に供給され、さらにレジスタ204
に記憶されたディジタルサンプルｘ（ｔ−3T）はバス20
4−１を経由して乗算回路200−10〜200−12に供給され
る。この乗算器200−１〜200−12は、それが受信したデ
ィジタルサンプルと多項式の係数ａ0,0からａ3,2までの
うちのそれぞれの１つを乗算し、さらにバス220−１〜2
20−12を経由して総和回路205〜207へ上記の乗算結果を
供給する。
回路または場合によっては入力バッファから、バス214
を介して受信されると、このディジタルサンプルＸ
（ｔ）はレジスタ201に記憶され、さらにバス201−１を
経由して乗算回路200−１〜200−３に供給される。同様
に、レジスタ202に記憶されるディジタルサンプルｘ
（ｔ−Ｔ）はバス202−１を経由して乗算回路200−４〜
200−６に供給され、レジスタ203に記憶されたディジタ
ルサンプルｘ（ｔ−2T）はバス203−１を経由して乗算
回路200−７〜200−９に供給され、さらにレジスタ204
に記憶されたディジタルサンプルｘ（ｔ−3T）はバス20
4−１を経由して乗算回路200−10〜200−12に供給され
る。この乗算器200−１〜200−12は、それが受信したデ
ィジタルサンプルと多項式の係数ａ0,0からａ3,2までの
うちのそれぞれの１つを乗算し、さらにバス220−１〜2
20−12を経由して総和回路205〜207へ上記の乗算結果を
供給する。
総和回路205〜207は、それぞれ受信したディジタル信
号を合計し、さらにその個々の合計を表すディジタル信
号を回路209〜210のうちの１つに出力する。乗算回路21
2は、バス205−１を経由して回路205から受信した合計
値とバス216経由で受信した遅延のディジタル値を乗算
するとともにその乗算した値をバス212−１経由で加算
回路211に供給するために設けられたものである。加算
回路211は、乗算器212から受信したディジタル値とバス
206−１経由で総和回路206から受信した合計値を加算す
るとともにその加算した合計をバス211−１経由で乗算
回路210に供給する。乗算回路210は、加算器211から受
信した合計値とバス216経由で遅延カウンタ230から受信
した遅延値とを乗算するために設けられたものである。
（遅延値がどのようにして遅延カンタ230により発生さ
れるかについては後述する。）乗算回路210は、バス210
−１を介して加算回路209に、遅延値を含む最終値を供
給する。加算回路209は、乗算器210から受信した最終値
とバス207−１経由で総和回路207から受信した合計値と
を加算するとともに、この加算値を表すディジタル値を
バス215へ出力する。ここでのディジタル値が本発明に
よって補間されたサンプルとなる。
号を合計し、さらにその個々の合計を表すディジタル信
号を回路209〜210のうちの１つに出力する。乗算回路21
2は、バス205−１を経由して回路205から受信した合計
値とバス216経由で受信した遅延のディジタル値を乗算
するとともにその乗算した値をバス212−１経由で加算
回路211に供給するために設けられたものである。加算
回路211は、乗算器212から受信したディジタル値とバス
206−１経由で総和回路206から受信した合計値を加算す
るとともにその加算した合計をバス211−１経由で乗算
回路210に供給する。乗算回路210は、加算器211から受
信した合計値とバス216経由で遅延カウンタ230から受信
した遅延値とを乗算するために設けられたものである。
（遅延値がどのようにして遅延カンタ230により発生さ
れるかについては後述する。）乗算回路210は、バス210
−１を介して加算回路209に、遅延値を含む最終値を供
給する。加算回路209は、乗算器210から受信した最終値
とバス207−１経由で総和回路207から受信した合計値と
を加算するとともに、この加算値を表すディジタル値を
バス215へ出力する。ここでのディジタル値が本発明に
よって補間されたサンプルとなる。
ここでバス214は、入力バッファ（図示せず）に接続
されてもよく、この入力バッファは受信信号のサンプル
を記憶するために用いられる。信号サンプルはTCクロッ
ク信号を用いて、レジスタ201の入力に一度に１つクロ
ックされる。さらに、加算器209により出力される補間
されたサンプルｙ（ｔ）はバス215に接続される出力バ
ッファ（図示せず）に記憶させてもよい。
されてもよく、この入力バッファは受信信号のサンプル
を記憶するために用いられる。信号サンプルはTCクロッ
ク信号を用いて、レジスタ201の入力に一度に１つクロ
ックされる。さらに、加算器209により出力される補間
されたサンプルｙ（ｔ）はバス215に接続される出力バ
ッファ（図示せず）に記憶させてもよい。
上述したように、第１図に示される遅延カンタ230
は、クロック信号TCおよびRCのサンプリング速度間に遅
延があればその遅延を決定するために用いられる。特に
遅延カウンタ230は、TCクロック信号の速度を計数する
カウンタと、RCクロック信号の速度を計数するカウンタ
とを備えている。それぞれのカウンタの中身の違いは、
TCクロック信号の速度を計数するカウンタが零を通過す
るそれぞれの時に決定される。この違いは、２つのクロ
ック信号の速度間の遅延値を発生させるために用いられ
る。カウンタ230により決定された遅延は、バス216に出
力される。
は、クロック信号TCおよびRCのサンプリング速度間に遅
延があればその遅延を決定するために用いられる。特に
遅延カウンタ230は、TCクロック信号の速度を計数する
カウンタと、RCクロック信号の速度を計数するカウンタ
とを備えている。それぞれのカウンタの中身の違いは、
TCクロック信号の速度を計数するカウンタが零を通過す
るそれぞれの時に決定される。この違いは、２つのクロ
ック信号の速度間の遅延値を発生させるために用いられ
る。カウンタ230により決定された遅延は、バス216に出
力される。
ここでバス216経由で供給される遅延値は、その出力
がバス216に供給されるレジスタ内に含まれる固定値で
あってもよい。このレジスタは、さらに特定のアルゴリ
ズムに対応してレジスタの中身を定期的に変化させるプ
ログラムコントロールにより制御されるものであっても
よい。
がバス216に供給されるレジスタ内に含まれる固定値で
あってもよい。このレジスタは、さらに特定のアルゴリ
ズムに対応してレジスタの中身を定期的に変化させるプ
ログラムコントロールにより制御されるものであっても
よい。
次に第２図を参照して説明する。この第２図は信号
「Ａ」を示している。ここでこの信号［Ａ」は、例えば
サンプルｘ（ｔ）〜ｘ（ｔ−3T）のような信号サンプル
を与えるため、TCクロック速度（すなわち1/T）で信号
「Ａ」がディジタルでサンプリングされたモデムから受
信されたものである。これらのサンプリングが本発明に
よるCVDDに供給されたとき、RCクロックの個々のパルス
に同期した補間されたサンプルｙ（ｔ）が発生する。第
２図からわかるように、個々の補間されたサンプルを通
る破線を引けば、この得られた信号「Ｂ」は、実質的に
信号「Ａ」と同一となる。
「Ａ」を示している。ここでこの信号［Ａ」は、例えば
サンプルｘ（ｔ）〜ｘ（ｔ−3T）のような信号サンプル
を与えるため、TCクロック速度（すなわち1/T）で信号
「Ａ」がディジタルでサンプリングされたモデムから受
信されたものである。これらのサンプリングが本発明に
よるCVDDに供給されたとき、RCクロックの個々のパルス
に同期した補間されたサンプルｙ（ｔ）が発生する。第
２図からわかるように、個々の補間されたサンプルを通
る破線を引けば、この得られた信号「Ｂ」は、実質的に
信号「Ａ」と同一となる。
本発明によるCVDDフィルタを用いた第２図に示される
信号「Ａ」サンプルのような信号サンプルの補間精度は
フィルタの次数に応じて変わる。すなわち、本発明によ
る３次トランスバーサルフィルタにより行われる補間プ
ロセスは、第１図に示された２枚トランスバーサルフィ
ルタにより行われるものより精度がより高くなる。従っ
て、本発明の一実施例において、０〜315Hzの周波数帯
域で動作する８タップの３次CVDDトランスバーサルフィ
ルタが補間プロセスの際の精度向上のために設計され
た。そのようなフィルタを実現するのに必要な乗算回路
の数は膨大になるため、フィルタはディジタル信号プロ
セッサ（DSP）で実現される。ここでDSPの例としては、
AT＆Ｔ社から市販されており、DSP−20として設計され
たディジタル信号プロセッサがある。このDSP−20は、T
HE BELL SYSTEM TECHNICAL JOURNAL、第60巻第７号第２
部第1431〜1462ページ（1981年９月）に開示されてい
る。
信号「Ａ」サンプルのような信号サンプルの補間精度は
フィルタの次数に応じて変わる。すなわち、本発明によ
る３次トランスバーサルフィルタにより行われる補間プ
ロセスは、第１図に示された２枚トランスバーサルフィ
ルタにより行われるものより精度がより高くなる。従っ
て、本発明の一実施例において、０〜315Hzの周波数帯
域で動作する８タップの３次CVDDトランスバーサルフィ
ルタが補間プロセスの際の精度向上のために設計され
た。そのようなフィルタを実現するのに必要な乗算回路
の数は膨大になるため、フィルタはディジタル信号プロ
セッサ（DSP）で実現される。ここでDSPの例としては、
AT＆Ｔ社から市販されており、DSP−20として設計され
たディジタル信号プロセッサがある。このDSP−20は、T
HE BELL SYSTEM TECHNICAL JOURNAL、第60巻第７号第２
部第1431〜1462ページ（1981年９月）に開示されてい
る。
要するに、本発明のDSPを用いた実施例においては、
遅延線の８つの段が、DSPのランダムアクセス記憶装置
（RAM）の８つのメモリ位置を用いて処理される。最新
のディジタルサンプルおよびその前の７つの最新のディ
ジタルサンプルは、それぞれ８つのメモリ位置に記憶さ
れている。RAMのブロックはさらに８タップ遅延線の所
定の大きさの多項式の係数を記憶するために用いられ、
この係数は、下記に示されるように、ａ0,0からａ7,3で
ある。DSPの読み取り専用メモリに内蔵されるプログラ
ムは、（ａ）８つのRAM位置内に記憶されるディジタル
サンプル、（ｂ）係数の値、および（ｃ）遅延値を用い
て、補間された値を発生させる。DSPが信号サンプルを
補間する方法は、第１図と関連して説明したものと同様
である。クロック速度間の遅延値は、第１図に示された
遅延カウンタ230を使って決定することができる。発生
した遅延値は、本発明によれば、補間された信号サンプ
ルを発生させる際用いられるDSPに供給される。
遅延線の８つの段が、DSPのランダムアクセス記憶装置
（RAM）の８つのメモリ位置を用いて処理される。最新
のディジタルサンプルおよびその前の７つの最新のディ
ジタルサンプルは、それぞれ８つのメモリ位置に記憶さ
れている。RAMのブロックはさらに８タップ遅延線の所
定の大きさの多項式の係数を記憶するために用いられ、
この係数は、下記に示されるように、ａ0,0からａ7,3で
ある。DSPの読み取り専用メモリに内蔵されるプログラ
ムは、（ａ）８つのRAM位置内に記憶されるディジタル
サンプル、（ｂ）係数の値、および（ｃ）遅延値を用い
て、補間された値を発生させる。DSPが信号サンプルを
補間する方法は、第１図と関連して説明したものと同様
である。クロック速度間の遅延値は、第１図に示された
遅延カウンタ230を使って決定することができる。発生
した遅延値は、本発明によれば、補間された信号サンプ
ルを発生させる際用いられるDSPに供給される。
補間された値が発生し、例えば出力バッファへ出力さ
れた後、DSPのROM内に内蔵されたプログラムが、記憶さ
れたディジタルサンプルを右へ、シフトし、次に入力さ
れるディジタルサンプルの記憶のために８つのRAM位置
の第１番目を準備する。
れた後、DSPのROM内に内蔵されたプログラムが、記憶さ
れたディジタルサンプルを右へ、シフトし、次に入力さ
れるディジタルサンプルの記憶のために８つのRAM位置
の第１番目を準備する。
次にDSP上で本発明を動作させるソフトウェアプログ
ラムについて説明する。
ラムについて説明する。
第３図は、DSPプログラムのフローチャートを示して
いる。このプログラムにより、第１図に示されたレジス
タ201から204において説明されたものと同様の方法で、
個々のメモリレジスタに記憶された入力信号サンプルを
右へシフトし、次のディジタルサンプルを受け入れるた
めにそのメモリレジスタのうち最初のものを準備する。
上述したように、DSPが働く際、８つのタップが用いら
れ、そのため８つの遅延段すなわちレジスタが必要とな
る。そこで第３図に示されたプログラムにより、それぞ
れの記憶されたディジタルサンプルを次のすなわち後続
のメモリレジスタに対して右へシフトする。ここで第３
図に示されたプログラムは、８つのタップを有する遅延
線に限定されず、いかなる数のタップ（レジスタ）を有
する連続可変遅延線を有するものとして使用されてもよ
い。
いる。このプログラムにより、第１図に示されたレジス
タ201から204において説明されたものと同様の方法で、
個々のメモリレジスタに記憶された入力信号サンプルを
右へシフトし、次のディジタルサンプルを受け入れるた
めにそのメモリレジスタのうち最初のものを準備する。
上述したように、DSPが働く際、８つのタップが用いら
れ、そのため８つの遅延段すなわちレジスタが必要とな
る。そこで第３図に示されたプログラムにより、それぞ
れの記憶されたディジタルサンプルを次のすなわち後続
のメモリレジスタに対して右へシフトする。ここで第３
図に示されたプログラムは、８つのタップを有する遅延
線に限定されず、いかなる数のタップ（レジスタ）を有
する連続可変遅延線を有するものとして使用されてもよ
い。
特に、第３図に示されたプログラムが、ブロック300
に入ったとき、ブロック301に進み、このブロック301で
変数ｎを遅延線のタップ（Ｍ）の数より１少ないものと
等しいとおく。（第１図に示された遅延線のＭの値は４
である。）このプログラムはさらにブロック302に進
み、このブロック302でディジタルサンプルを第７メモ
リレジスタから第８メモリレジスタへシフトすることか
ら始まるあるメモリレジスタから次の連続するメモリレ
ジスタへディジタルサンプルをシフトするプロセスが始
まる。このシフトが完了すると、プログラムはブロック
303に進み、このブロック303で変数ｎが１だけ減少し、
さらにブロック304に進む。このブロック304でプログラ
ムは、ｎの値を調べ、上述した方法で行われたディジタ
ルサンプルのシフトが完成したか否かを決める。このプ
ログラムは、ｎの値と数字の１を比較してこの決定を行
う。もしｎが１より小さければ、プログラムはディジタ
ルサンプルのシフトの仕事が完了したと結論を下し、ブ
ロック305に進む。それ以外の場合は、プログラムは次
のシフトを行うためブロック302に戻る。
に入ったとき、ブロック301に進み、このブロック301で
変数ｎを遅延線のタップ（Ｍ）の数より１少ないものと
等しいとおく。（第１図に示された遅延線のＭの値は４
である。）このプログラムはさらにブロック302に進
み、このブロック302でディジタルサンプルを第７メモ
リレジスタから第８メモリレジスタへシフトすることか
ら始まるあるメモリレジスタから次の連続するメモリレ
ジスタへディジタルサンプルをシフトするプロセスが始
まる。このシフトが完了すると、プログラムはブロック
303に進み、このブロック303で変数ｎが１だけ減少し、
さらにブロック304に進む。このブロック304でプログラ
ムは、ｎの値を調べ、上述した方法で行われたディジタ
ルサンプルのシフトが完成したか否かを決める。このプ
ログラムは、ｎの値と数字の１を比較してこの決定を行
う。もしｎが１より小さければ、プログラムはディジタ
ルサンプルのシフトの仕事が完了したと結論を下し、ブ
ロック305に進む。それ以外の場合は、プログラムは次
のシフトを行うためブロック302に戻る。
ブロック305において、プログラムはDSPにより受信さ
れた最近のディジタルサンプルをサンプルメモリレジス
タの第１の位置にロードし、ブロック306で終了する。
れた最近のディジタルサンプルをサンプルメモリレジス
タの第１の位置にロードし、ブロック306で終了する。
次に第４図を参照して説明する。第４図には、DSPプ
ログラムのフローチャートが示されており、このプログ
ラムによりサンプルメモリレジスタ内に現在記憶されて
いる信号サンプルから補間された信号サンプルを発生さ
せている。明確にするため、以下２次遅延線について述
べる。そのため、プログラムのフローは、第１図に示さ
れた２次遅延線のディジタルサンプルの流れに従うこと
ができる。
ログラムのフローチャートが示されており、このプログ
ラムによりサンプルメモリレジスタ内に現在記憶されて
いる信号サンプルから補間された信号サンプルを発生さ
せている。明確にするため、以下２次遅延線について述
べる。そのため、プログラムのフローは、第１図に示さ
れた２次遅延線のディジタルサンプルの流れに従うこと
ができる。
特に第４図に示されるプログラムは、第３図に示され
たプログラムの前後どちらで実行してもよい。ブロック
400で開始されたとき、プログラムはブロック401に進
み、このブロック401でｙと呼ばれるレジスタをクリア
する。ここでｙはプログラムにより実行される種々の操
作の結果を蓄積するために用いられている。このｙレジ
スタがプログラム完了時に、補間された信号サンプルの
ディジタル値を含むことになる。このプログラムはさら
に２次のケースを扱うため変数ｍを２とし、定数Ｔをフ
ィルタの段数（第１図に示される回路では４）にセット
する。プログラムは次にブロック402に進む。（上述し
た８タップ３次遅延線の場合、変数ｍは３、定数Ｔは８
にセットされる。） ブロック402でプログラムは変数ｎを０とセットし、
ブロック403に進む。ブロック403から405はループのル
ーチンを有しており、それぞれのグループの乗算器とさ
らに接続する総和回路により行われる機能を発揮する。
これらは変数ｎおよびｍがそれぞれ０と２であるとき、
第１図に示された乗算器200−１、200−４、200−７お
よび200−10と総和回路205のような変数ｎおよびｍに基
づいている。特に最初にこのループを通過する間、最新
の信号サンプルと遅延線係数ａ0,2の積は、ｙレジスタ
の内容に加えられる。ここでｙレジスタは総和回路205
と類似したものである。変数ｎはブロック404で１だけ
増加し、さらにブロック405で定数Ｔと比較される。ｎ
の値がＴすなわち４より小であるならば、おそらくルー
プを最初に通過した後であろうが、プログラムはブロッ
ク403に戻る。それ以外はブロック406に進む。ブロック
403を２回目に通過する間、プログラムは最新の次の信
号サンプルと係数ａ1,2の積をレジスタｙの内容に加え
る。このプロセスは係数ａ2,2およびａ2,3ならびに残り
の信号サンプルについて繰り返される。最後の信号サン
プル、例えば第１図に示されるレジスタ204に含まれる
サンプルが処理された後、ブロック404で変数ｎがもう
一度１だけ増加し、それによりｎがＴの値と等しくなり
プログラムはブロック406に進む。
たプログラムの前後どちらで実行してもよい。ブロック
400で開始されたとき、プログラムはブロック401に進
み、このブロック401でｙと呼ばれるレジスタをクリア
する。ここでｙはプログラムにより実行される種々の操
作の結果を蓄積するために用いられている。このｙレジ
スタがプログラム完了時に、補間された信号サンプルの
ディジタル値を含むことになる。このプログラムはさら
に２次のケースを扱うため変数ｍを２とし、定数Ｔをフ
ィルタの段数（第１図に示される回路では４）にセット
する。プログラムは次にブロック402に進む。（上述し
た８タップ３次遅延線の場合、変数ｍは３、定数Ｔは８
にセットされる。） ブロック402でプログラムは変数ｎを０とセットし、
ブロック403に進む。ブロック403から405はループのル
ーチンを有しており、それぞれのグループの乗算器とさ
らに接続する総和回路により行われる機能を発揮する。
これらは変数ｎおよびｍがそれぞれ０と２であるとき、
第１図に示された乗算器200−１、200−４、200−７お
よび200−10と総和回路205のような変数ｎおよびｍに基
づいている。特に最初にこのループを通過する間、最新
の信号サンプルと遅延線係数ａ0,2の積は、ｙレジスタ
の内容に加えられる。ここでｙレジスタは総和回路205
と類似したものである。変数ｎはブロック404で１だけ
増加し、さらにブロック405で定数Ｔと比較される。ｎ
の値がＴすなわち４より小であるならば、おそらくルー
プを最初に通過した後であろうが、プログラムはブロッ
ク403に戻る。それ以外はブロック406に進む。ブロック
403を２回目に通過する間、プログラムは最新の次の信
号サンプルと係数ａ1,2の積をレジスタｙの内容に加え
る。このプロセスは係数ａ2,2およびａ2,3ならびに残り
の信号サンプルについて繰り返される。最後の信号サン
プル、例えば第１図に示されるレジスタ204に含まれる
サンプルが処理された後、ブロック404で変数ｎがもう
一度１だけ増加し、それによりｎがＴの値と等しくなり
プログラムはブロック406に進む。
ブロック406でプログラムはレジスタｙの中身と遅延
τのそのときの値を掛け合わせ、ブロック407に進む。
ブロック407では、プログラムは変数ｍを１だけ減じブ
ロック408へ進む。このブロック408でｍの値が調べら
れ、０以下か否かが決定される。もしｍの値が０でなけ
れば、プログラムはブロック402に移り、次のグループ
の乗算器およびそれらに接続する総和回路、すなわち乗
算器200−２、200−５、200−８および200−11および総
和回路206により実行される機能を実行する。プログラ
ムがその仕事を完了したとき、再びブロック406を通り
ブロック407に進み変数ｍが減じられ、それからブロッ
ク408へと進む。この時点で、プログラムは変数ｍが依
然として０以下ではないことを見つけ、そのためブロッ
ク402に進む。ここで変数ｍおよびｎの値によって示さ
れるように、乗算器200−３、200−６、200−９および2
00−12および総和回路207により実行される機能を実行
する。この機能が実行された後、プログラムはブロック
406を通ってブロック407へ進み、再び変数ｍが減じられ
さらにブロック408へ進む。しかし、この時点でプログ
ラムは変数ｍの値が０以下であることを見つけ出し、そ
のためプログラムはｙレジスタ内に含まれるディジタル
値を出力する。このディジタル値が本発明によれば、補
間された信号サンプルとなる。プログラムはこの仕事を
完了した後、ブロック409で完了する。
τのそのときの値を掛け合わせ、ブロック407に進む。
ブロック407では、プログラムは変数ｍを１だけ減じブ
ロック408へ進む。このブロック408でｍの値が調べら
れ、０以下か否かが決定される。もしｍの値が０でなけ
れば、プログラムはブロック402に移り、次のグループ
の乗算器およびそれらに接続する総和回路、すなわち乗
算器200−２、200−５、200−８および200−11および総
和回路206により実行される機能を実行する。プログラ
ムがその仕事を完了したとき、再びブロック406を通り
ブロック407に進み変数ｍが減じられ、それからブロッ
ク408へと進む。この時点で、プログラムは変数ｍが依
然として０以下ではないことを見つけ、そのためブロッ
ク402に進む。ここで変数ｍおよびｎの値によって示さ
れるように、乗算器200−３、200−６、200−９および2
00−12および総和回路207により実行される機能を実行
する。この機能が実行された後、プログラムはブロック
406を通ってブロック407へ進み、再び変数ｍが減じられ
さらにブロック408へ進む。しかし、この時点でプログ
ラムは変数ｍの値が０以下であることを見つけ出し、そ
のためプログラムはｙレジスタ内に含まれるディジタル
値を出力する。このディジタル値が本発明によれば、補
間された信号サンプルとなる。プログラムはこの仕事を
完了した後、ブロック409で完了する。
次に上述され第１図にａ0,0からａ3,2として示された
ｎ次の多項式の係数の発生について説明する。
ｎ次の多項式の係数の発生について説明する。
特に遅延τを有するフィルタの伝達関数は数学的に以
下のように書ける。
下のように書ける。
Ｇ（ω，τ）＝ｅjnωτ （７） 係数Ckおよびサンプリング間隔Ｔを有するトランスバー
サルフィルタの伝達関数は、以下のようになる。
サルフィルタの伝達関数は、以下のようになる。
ここでＮはトランスバーサルフィルタ（CVDD）のタッ
プ数と等しい。
プ数と等しい。
τ＝αＴのような遅延パラメータαおよびαについて
の多項式であるタップ係数を用いると以下のようにな
る。
の多項式であるタップ係数を用いると以下のようにな
る。
ここでＭは多項式の次数に等しい。
CVDDの係数を決定するために、（９）式から導かれる
次の（10）式が、行列「Ｃ」に関して最小２乗法を用い
ることにより最小化される。
次の（10）式が、行列「Ｃ」に関して最小２乗法を用い
ることにより最小化される。
長さＮ（ただしＮは偶数）のCVDDを用いると、（10）
式は多項式の個々の係数の値を決定するための次の条件
に従う。
式は多項式の個々の係数の値を決定するための次の条件
に従う。
（10）式、（11）式により示された条件を用いること
により、1350Hzの遮断周波数および、1/9600Hzに等しい
間隔Ｔを有する２次４タップトランスバーサルフィルタ
（CVDD）の多項式係数ａ0,0〜ａ3,2は、第５図に示され
るように決定された。3000Hzの遮断周波数および1/9600
Hzに等しい間隔Ｔを有する３次８タップトランスバーサ
ルフィルタの多項式係数は同様に決定され、第６図に示
されている。
により、1350Hzの遮断周波数および、1/9600Hzに等しい
間隔Ｔを有する２次４タップトランスバーサルフィルタ
（CVDD）の多項式係数ａ0,0〜ａ3,2は、第５図に示され
るように決定された。3000Hzの遮断周波数および1/9600
Hzに等しい間隔Ｔを有する３次８タップトランスバーサ
ルフィルタの多項式係数は同様に決定され、第６図に示
されている。
第１図は本発明の一実施例を示す２次トランスバーサル
フィルタのブロック図、 第２図は第２クロック速度に関して補間された信号にお
いて第１クロック速度でサンプリングされた信号を示す
図、 第３図および第４図は本発明の一実施例を示すディジタ
ル信号プロセッサの操作を示すソフトウェアのフローチ
ャート、 第５図、第６図は本発明の一実施例を示す２次および３
次のトランスバーサルフィルタを用いるための所定の多
項式係数の行列を示す図である。
フィルタのブロック図、 第２図は第２クロック速度に関して補間された信号にお
いて第１クロック速度でサンプリングされた信号を示す
図、 第３図および第４図は本発明の一実施例を示すディジタ
ル信号プロセッサの操作を示すソフトウェアのフローチ
ャート、 第５図、第６図は本発明の一実施例を示す２次および３
次のトランスバーサルフィルタを用いるための所定の多
項式係数の行列を示す図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−217714（ＪＰ，Ａ) 特開 昭57−60741（ＪＰ，Ａ) 特開 昭62−61440（ＪＰ，Ａ) 特開 昭62−1312（ＪＰ，Ａ) 特開 昭50−134348（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１クロック速度でサンプリングされた一
連のディジタルサンプルを受信し記憶するトランスバー
サルフィルタのタップ遅延線からなる手段と、 所定のｎ次多項式の係数として各タップの係数を発生す
るタップ係数発生手段と、 各ディジタルサンプルと各タップの係数を乗算する手段
と、 前記第１クロック速度によって定まる信号の生起と第２
クロック速度によって定まる信号の生起の間の時間差を
測定する手段と、 前記乗算の結果と前記時間差の値の関数として補間され
たディジタルサンプルを発生する手段とからなる、第１
クロック速度でサンプリングされる信号のディジタルサ
ンプルを第２クロック速度でサンプリングされるディジ
タルサンプルへと補間するディジタル補間装置におい
て、 前記タップ係数発生手段が前記時間差の関数として各タ
ップの係数を実時間で計算することを特徴とするディジ
タル補間装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/152,281 US4866647A (en) | 1988-02-04 | 1988-02-04 | Continuously variable digital delay circuit |
| US152281 | 1988-02-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027710A JPH027710A (ja) | 1990-01-11 |
| JP2724188B2 true JP2724188B2 (ja) | 1998-03-09 |
Family
ID=22542251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1015188A Expired - Lifetime JP2724188B2 (ja) | 1988-02-04 | 1989-01-26 | デイジタル補間装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4866647A (ja) |
| EP (1) | EP0327268B1 (ja) |
| JP (1) | JP2724188B2 (ja) |
| CA (1) | CA1298354C (ja) |
| DE (1) | DE68927120T2 (ja) |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5479573A (en) * | 1992-11-24 | 1995-12-26 | Pavilion Technologies, Inc. | Predictive network with learned preprocessing parameters |
| US6243696B1 (en) * | 1992-11-24 | 2001-06-05 | Pavilion Technologies, Inc. | Automated method for building a model |
| AU7469394A (en) * | 1993-08-20 | 1995-03-21 | Industrial Research Limited | A signal combiner system |
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| US5717619A (en) * | 1995-10-20 | 1998-02-10 | Cirrus Logic, Inc. | Cost reduced time varying fir filter |
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