JPS621312A - デイジタルフイルタ - Google Patents
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- JPS621312A JPS621312A JP14118685A JP14118685A JPS621312A JP S621312 A JPS621312 A JP S621312A JP 14118685 A JP14118685 A JP 14118685A JP 14118685 A JP14118685 A JP 14118685A JP S621312 A JPS621312 A JP S621312A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ディジタル信号をフィルタリングするディジ
タルフィルタに関する。
タルフィルタに関する。
ディジタルフィルタは、入力信号系列にそれぞれ係数を
乗じて加算する一般的なものやサブサンプリングされた
入力信号系列を内挿補間するものなど様々な構成のもの
が存在する。
乗じて加算する一般的なものやサブサンプリングされた
入力信号系列を内挿補間するものなど様々な構成のもの
が存在する。
しかしながら、従来は個々の装置に応じてそれぞれのデ
ィジタルフィルタを設計し、パターン設計まで行ってい
たので、装置の設計上多くの時間と費用とを費やさなく
てはならなかった。
ィジタルフィルタを設計し、パターン設計まで行ってい
たので、装置の設計上多くの時間と費用とを費やさなく
てはならなかった。
本発明はこのような従来の問題に基づきなされたもので
、あらゆる装置に柔軟に適用できる極めて汎用性の高い
ディジタルフィルタを提供することを目的とする。
、あらゆる装置に柔軟に適用できる極めて汎用性の高い
ディジタルフィルタを提供することを目的とする。
本発明は、ディジタル信号系列のサンプリングタイミン
グを可変できる直列接続された複数の遅延素子と、これ
ら各遅延素子の出力をそれぞれ複数に分岐する分岐路と
、これら分岐路のそれぞれに介在して前記遅延素子の出
力に所定の重み係数を乗じる乗算手段と、これら乗算手
段の各出力を加算する加算手段とを備えたことを特徴と
している。
グを可変できる直列接続された複数の遅延素子と、これ
ら各遅延素子の出力をそれぞれ複数に分岐する分岐路と
、これら分岐路のそれぞれに介在して前記遅延素子の出
力に所定の重み係数を乗じる乗算手段と、これら乗算手
段の各出力を加算する加算手段とを備えたことを特徴と
している。
本発明によれば、同一構成のディジタルフィルタを種々
組合わせることによって、あらゆる種類のフィルタを構
成することができるので、装置に要求される特性に柔軟
に対処することができ、従来必要であった回路設計から
パターン設計までの時間と費用とを節約することができ
る。
組合わせることによって、あらゆる種類のフィルタを構
成することができるので、装置に要求される特性に柔軟
に対処することができ、従来必要であった回路設計から
パターン設計までの時間と費用とを節約することができ
る。
以下、図面を参照しながら本発明の実施例について説明
する。
する。
本発明の第１の実施例に係るディジタルフィルタの基本
構成を第１図に示す。
構成を第１図に示す。
すなわち、このディジタルフィルタは、例えば１チツプ
化されたもので、信号入力端子１と信号出力端子２との
間に４つの遅延素子３ａ、３ｂ。
化されたもので、信号入力端子１と信号出力端子２との
間に４つの遅延素子３ａ、３ｂ。
３ｃ、３ｄを直列接続するとともに、これら各遅延素子
３ａ〜３ｄの出力端を第１の系統Ａと第２の系統Ｂとに
分岐して構成される。
３ａ〜３ｄの出力端を第１の系統Ａと第２の系統Ｂとに
分岐して構成される。
第１の系統Ａは、上記遅延素子３８〜３ｄの各出力端か
ら分岐された分岐路４ａ、４ｂ、４Ｃ。
ら分岐された分岐路４ａ、４ｂ、４Ｃ。
４ｄ上にそれぞれ直列に配置された乗算器５ａ。
５ｂ、５ｃ、５ｄおよびラッチ回路６ａ、６ｂ。
６ｃ、６ｄと、これらラッチ回路６ａ〜６ｄの各出力と
第１の加算信号入力端子７から入力される信号とを加算
する加算器８とで構成される。加算器８の出力は、第１
のフィルタ出力端子９から出力される。
第１の加算信号入力端子７から入力される信号とを加算
する加算器８とで構成される。加算器８の出力は、第１
のフィルタ出力端子９から出力される。
一方、第２の系統Ｂは、上記遅延素子３８〜３ｄの各出
力端から分岐された分岐路１０ａ。
力端から分岐された分岐路１０ａ。
１０ｂ、１０ｃ、１０ｄ上にそれぞれ直列に配置された
乗算器１１ａ、１１ｂ、ｌｌｃ、、１１ｄおよびラッチ
回路１２ａ、１２ｂ、１２ｃ、１２ｄと、これらラッチ
回路１２ａ〜１２ｄの各出力と第２の加算信号入力端子
１３から入力される信号とを加算する加算器１４とで構
成される。加算器１４の出力は、第２のフィルタ出力端
子１５から出力される。
乗算器１１ａ、１１ｂ、ｌｌｃ、、１１ｄおよびラッチ
回路１２ａ、１２ｂ、１２ｃ、１２ｄと、これらラッチ
回路１２ａ〜１２ｄの各出力と第２の加算信号入力端子
１３から入力される信号とを加算する加算器１４とで構
成される。加算器１４の出力は、第２のフィルタ出力端
子１５から出力される。
上記各遅延素子３ａ〜３ｄは、所定のクロックに同期し
て入力信号系列を順送するシフトレジスタで構成される
。乗算器５ａ〜５ｄ、１１ａ〜１１ｄは、例えばＲＯＭ
で構成されており、入力データをアドレスデータとして
与え、乗算結果を出力データとして与えるため、係数毎
に定められる出力データを所定のまとまったエリアに記
憶するものとなっている。したがって、アドレスの与え
方によって任意の係数を選択できる。例えば、このＲＯ
Ｍの上位アドレスビット（ＭＳＢ）は、係数を切換える
際の切換情報として与えられる。
て入力信号系列を順送するシフトレジスタで構成される
。乗算器５ａ〜５ｄ、１１ａ〜１１ｄは、例えばＲＯＭ
で構成されており、入力データをアドレスデータとして
与え、乗算結果を出力データとして与えるため、係数毎
に定められる出力データを所定のまとまったエリアに記
憶するものとなっている。したがって、アドレスの与え
方によって任意の係数を選択できる。例えば、このＲＯ
Ｍの上位アドレスビット（ＭＳＢ）は、係数を切換える
際の切換情報として与えられる。
上記各遅延素子３ａ〜３ｄにはクロック信号φ１が、第
１の系統Ａのラッチ回路６ａ〜６ｄにはクロック信号φ
２が、第２の系統Ｂのラッチ回路１２ａ〜１２ｄにはク
ロック信号φ３が、乗算器５ａ〜５ｂ、１１ａ〜１１ｄ
には係数切換信号Ｓａがそれぞれ与えられている。これ
らクロック信号は、クロック分配回路１６によって任意
に設定できる。クロック分配回路１６は、例えば３つの
クロック入力端子１７ａ、７ｂ、１７ｃと、セレクト端
子１８ａ、１８ｂとを備え、２ビツトのセレクト信号Ｓ
ＬでクロックパルスＣＫ１ 、ＧＫ２．０に３を切換え
可能な構成となっている。
１の系統Ａのラッチ回路６ａ〜６ｄにはクロック信号φ
２が、第２の系統Ｂのラッチ回路１２ａ〜１２ｄにはク
ロック信号φ３が、乗算器５ａ〜５ｂ、１１ａ〜１１ｄ
には係数切換信号Ｓａがそれぞれ与えられている。これ
らクロック信号は、クロック分配回路１６によって任意
に設定できる。クロック分配回路１６は、例えば３つの
クロック入力端子１７ａ、７ｂ、１７ｃと、セレクト端
子１８ａ、１８ｂとを備え、２ビツトのセレクト信号Ｓ
ＬでクロックパルスＣＫ１ 、ＧＫ２．０に３を切換え
可能な構成となっている。
以上のように構成された本実施例に係るディジタルフィ
ルタは、以下に説明するように、種々の接続方法を選択
することによって様々なフィルタを構成することができ
る。
ルタは、以下に説明するように、種々の接続方法を選択
することによって様々なフィルタを構成することができ
る。
第２図は、一般的なトランスバーサルフィルタとして利
用した例である。同図において２０は本実施例に係るデ
ィジタルフィルタであり、ａ１〜ａ８はそれぞれ乗算器
５ａ〜５ｄ、１１ａ〜１１ｄの係数に対応している。こ
の例では、ディジタルフィルタ２０の第１のフィルタ出
力端子９がらの出力信号を直接加算器２１の一方の入力
に供給するとともに、第２のフィルタ出力端子を遅延回
路２２を介して前記加算器２１の他方の入力に供給し、
その出力をフィルタ出力としている。この時、遅延素子
３８〜３ｄ、乗算器５ａ〜５ｄ。
用した例である。同図において２０は本実施例に係るデ
ィジタルフィルタであり、ａ１〜ａ８はそれぞれ乗算器
５ａ〜５ｄ、１１ａ〜１１ｄの係数に対応している。こ
の例では、ディジタルフィルタ２０の第１のフィルタ出
力端子９がらの出力信号を直接加算器２１の一方の入力
に供給するとともに、第２のフィルタ出力端子を遅延回
路２２を介して前記加算器２１の他方の入力に供給し、
その出力をフィルタ出力としている。この時、遅延素子
３８〜３ｄ、乗算器５ａ〜５ｄ。
１１ａ〜１１ｄ１ラッチ回路５ａ 〜５ｄ、１２ａ〜１
２ｄにそれぞれ与えるクロック信号は、入力信号系列の
サンプリングパルスと同じφに設定され、乗算器５ａ〜
５ｄ、１１ａ〜１１ｄのＭＳＢを与える係数切換信号３
ａは、′Ｌ”レベルに固定される。
２ｄにそれぞれ与えるクロック信号は、入力信号系列の
サンプリングパルスと同じφに設定され、乗算器５ａ〜
５ｄ、１１ａ〜１１ｄのＭＳＢを与える係数切換信号３
ａは、′Ｌ”レベルに固定される。
このように構成されたフィルタにおいて、いま信号入力
端子１にディジタル信号系列ＸｎのうちのＸａが入力さ
れているとすれば、遅延素子３ａ。
端子１にディジタル信号系列ＸｎのうちのＸａが入力さ
れているとすれば、遅延素子３ａ。
３ｂ、３ｃ、３ｄの各出力は、それぞれ１時間ずつ前の
出力を維持しているので、それぞれＸａ 。
出力を維持しているので、それぞれＸａ 。
Ｘ７ 、Ｘｓ 、Ｘｓである。これら各信号は、乗算器
５ａ、５ｂ、５ｃ、５ｄによって各係数を乗算される。
５ａ、５ｂ、５ｃ、５ｄによって各係数を乗算される。
したがって、ラッチ回路５ａ、５ｂ。
６ｃ、６ｄには、それぞれａｌＸａ 、ａ２Ｘ７ 。
ａ３Ｘｓ 、ａ４Ｘｓなる出力が保持されることになる
。これらは加算器８で加算されるので、第１のフィルタ
出力端子９には、 Ｙｓ １−ａｌ Ｘａ ＋ａ２ Ｘ７ ＋ａｓ Ｘｓ＋
ａ４ ＸＳ なる出力が現れる。同様に、第２のフィルタ出力端子１
５には、 Ｙ９２−ａｓ Ｘａ ＋ａ６ Ｘ７ ＋ａ７Ｘｓ＋ａ９
Ｘｓ なる出力が現れる。一方、遅延回路２２の出力には４Ｔ
時間前の出力、すなわち、 Ｙｓ ２−ａｓ Ｘ４ ＋ａｓ Ｘｓ ＋ａｙ Ｘ２＋
ａｇ Ｘｔ が保持されているので、結局、加算器２１からは、Ｙ９
−ａｔ Ｘａ ＋ａ２Ｘ７ ＋ａ３Ｘｓ＋ａ４ Ｘｓ
＋ａｓ Ｘ４ ＋ａ６ Ｘ３＋ａ７ Ｘ２ ＋ａａ Ｘ
ｔ なる出力を得ることができる。
。これらは加算器８で加算されるので、第１のフィルタ
出力端子９には、 Ｙｓ １−ａｌ Ｘａ ＋ａ２ Ｘ７ ＋ａｓ Ｘｓ＋
ａ４ ＸＳ なる出力が現れる。同様に、第２のフィルタ出力端子１
５には、 Ｙ９２−ａｓ Ｘａ ＋ａ６ Ｘ７ ＋ａ７Ｘｓ＋ａ９
Ｘｓ なる出力が現れる。一方、遅延回路２２の出力には４Ｔ
時間前の出力、すなわち、 Ｙｓ ２−ａｓ Ｘ４ ＋ａｓ Ｘｓ ＋ａｙ Ｘ２＋
ａｇ Ｘｔ が保持されているので、結局、加算器２１からは、Ｙ９
−ａｔ Ｘａ ＋ａ２Ｘ７ ＋ａ３Ｘｓ＋ａ４ Ｘｓ
＋ａｓ Ｘ４ ＋ａ６ Ｘ３＋ａ７ Ｘ２ ＋ａａ Ｘ
ｔ なる出力を得ることができる。
第３図は、φ／２でサブサンプリングされたディジタル
信号の内挿補間とフィルタリングとを同時に行うディジ
タルフィルタに適用した例である。
信号の内挿補間とフィルタリングとを同時に行うディジ
タルフィルタに適用した例である。
すなわち、このフィルタは、ディジタルフィルタ２０の
第１のフィルタ出力端子９からの出力と、第２のフィル
タ出力端子１５か５の出力とを、それぞれスイッチ２３
で交互に取出すように構成されている。ディジタルフィ
ルタ２０の乗算器５ａ〜５ｄには、それぞれ奇数番目の
係数ａｌ 、 ａ３ 。
第１のフィルタ出力端子９からの出力と、第２のフィル
タ出力端子１５か５の出力とを、それぞれスイッチ２３
で交互に取出すように構成されている。ディジタルフィ
ルタ２０の乗算器５ａ〜５ｄには、それぞれ奇数番目の
係数ａｌ 、 ａ３ 。
ａ５ 、ａｌが設定され、乗算器１１ａ〜１１ｄには、
それぞれ偶数番目の係数ａ２．ａ４．ａｓ 。
それぞれ偶数番目の係数ａ２．ａ４．ａｓ 。
ａａが設定される。そして、遅延素子３ａ〜３ｄ。
乗算器５ａ〜５ｄ、１１ａ〜１１ｄ１ラッチ回路６ａ〜
５ｄ、１２ａ〜１２ｄにそれぞれ与えるクロック信号は
、入力信号系列のサブサンプリングパルスと同じφ／２
に設定され、乗算器５ａ〜５ｄ、１１ａ 〜１１ｄのＭ
ＳＢを与える係数切換信＠Ｓａは、“し”レベルに固定
される。
５ｄ、１２ａ〜１２ｄにそれぞれ与えるクロック信号は
、入力信号系列のサブサンプリングパルスと同じφ／２
に設定され、乗算器５ａ〜５ｄ、１１ａ 〜１１ｄのＭ
ＳＢを与える係数切換信＠Ｓａは、“し”レベルに固定
される。
ここでは奇数番目の信号系列をサブサンプリングし、信
号入力端子１にそのディジタル信号系列Ｘ２ｎ＋１のう
ちのＸｓが入力されているとすれば、遅延素子３ａ、３
ｂ、３ｃ、３ｄの各出力は、それぞれ２Ｔ時間ずつ前の
出力を維持しているので、それぞれＸ７ 、Ｘｓ 、Ｘ
３ 、Ｘｔである。これら各信号は、乗算器５ａ、５ｂ
、５ｃ、５ｄによって各係数を乗算される。したがって
、ラッチ回路６ａ、６ｂ、６Ｃ，６ｄには、それぞれａ
ｘ Ｘ７ 。
号入力端子１にそのディジタル信号系列Ｘ２ｎ＋１のう
ちのＸｓが入力されているとすれば、遅延素子３ａ、３
ｂ、３ｃ、３ｄの各出力は、それぞれ２Ｔ時間ずつ前の
出力を維持しているので、それぞれＸ７ 、Ｘｓ 、Ｘ
３ 、Ｘｔである。これら各信号は、乗算器５ａ、５ｂ
、５ｃ、５ｄによって各係数を乗算される。したがって
、ラッチ回路６ａ、６ｂ、６Ｃ，６ｄには、それぞれａ
ｘ Ｘ７ 。
ａａ Ｘｓ 、ａｓ Ｘ３ 、ａｙ Ｘｔなる出力が保
持されることになる。これらは加算器８で加算されるの
で、第１のフィルタ出力端子９には、Ｙｓ ｓ −
ａｘ Ｘ７ ＋ａ３ ＸＳ ＋ａｓ Ｘｙ
＼＋ａｙ Ｘｌ なる出力が現れる。同様に、第２のフィルタ出力端子１
５には、 Ｙ９２−ａ２Ｘ７ ＋ａ４ ＸＳ ＋ａ６ Ｘ３＋ａａ
Ｘｌ なる出力が現れる。したがって、スイッチ２３を、サブ
サンプリングクロックの２倍の速さで切換えれば、スイ
ッチ２３の出力には、上記Ｙ９１とＹ１１２とが交互に
出力され、内挿補間処理がなされた信号が得られる。
持されることになる。これらは加算器８で加算されるの
で、第１のフィルタ出力端子９には、Ｙｓ ｓ −
ａｘ Ｘ７ ＋ａ３ ＸＳ ＋ａｓ Ｘｙ
＼＋ａｙ Ｘｌ なる出力が現れる。同様に、第２のフィルタ出力端子１
５には、 Ｙ９２−ａ２Ｘ７ ＋ａ４ ＸＳ ＋ａ６ Ｘ３＋ａａ
Ｘｌ なる出力が現れる。したがって、スイッチ２３を、サブ
サンプリングクロックの２倍の速さで切換えれば、スイ
ッチ２３の出力には、上記Ｙ９１とＹ１１２とが交互に
出力され、内挿補間処理がなされた信号が得られる。
第４図は、上記第３図の適用例において、さらにタップ
数（重み係数）を増設する場合の構成を示している。
数（重み係数）を増設する場合の構成を示している。
この場合には、本実施例に係る第１のディジタルフィル
タ２０ａの信号出力端子２を第２のディジタルフィルタ
２０ｂの信号入力端子に接続し、第１のディジタルフィ
ルタ２０ａの第１のフィルタ出力端子９を第２のディジ
タルフィルタ２０ｂの第１の加算入力端子７に接続し、
さらに第１のディジタルフィルタ２０ａの第２のフィル
タ出力端子１５を第２のディジタルフィルタ２０ｂの第
２の加算入力端子１３に接続すれば良い。このように接
続すれば、両ディジタルフィルタ２０ａ。
タ２０ａの信号出力端子２を第２のディジタルフィルタ
２０ｂの信号入力端子に接続し、第１のディジタルフィ
ルタ２０ａの第１のフィルタ出力端子９を第２のディジ
タルフィルタ２０ｂの第１の加算入力端子７に接続し、
さらに第１のディジタルフィルタ２０ａの第２のフィル
タ出力端子１５を第２のディジタルフィルタ２０ｂの第
２の加算入力端子１３に接続すれば良い。このように接
続すれば、両ディジタルフィルタ２０ａ。
２０ｂの加算器８同士および加算器１４同士の加算出力
が得られるので、タップ係数が増設されたことになる。
が得られるので、タップ係数が増設されたことになる。
なお、逆にタップ係数を減らしたい場合には任意のタッ
プの係数を零に設定すれば良い。
プの係数を零に設定すれば良い。
第５図は、ざらにφ／４でサブサンプリングされたディ
ジタル信号の内挿補間とフィルタリングとを同時に行う
ディジタルフィルタに適用した例である。
ジタル信号の内挿補間とフィルタリングとを同時に行う
ディジタルフィルタに適用した例である。
ディジタルフィルタ２０の第１のフィルタ出力端子９か
らの出力と、第２のフィルタ出力端子１５からの出力と
を、それぞれスイッチ２３で交互に取出す構成は前述し
た例と同様であるが、この場合には、ディジタルフィル
タ２０の乗算器５ａ〜５ｄの係数をφ／２のタイミング
でａｒ ／ａｓ 。
らの出力と、第２のフィルタ出力端子１５からの出力と
を、それぞれスイッチ２３で交互に取出す構成は前述し
た例と同様であるが、この場合には、ディジタルフィル
タ２０の乗算器５ａ〜５ｄの係数をφ／２のタイミング
でａｒ ／ａｓ 。
ａｓ ／ａ７．ａｓ ／ａ１ｔ 、ａｔ ｓ ／ａｘ
ｓ と交互に切換えるとともに、乗算器１１８〜１１ｄ
の係数をφ／２のタイミングでａ２／ａｎ ； ａｓ
／ａｓ 、 ａｌｏ ／ａｉ ２ 、 ａｔ ４ ／ａ
ｔ ｓと交互に切換え、さらにスイッチ２３をサブサン
プリングの４倍の速度で切換えるものとなっている。つ
まり、この場合には、遅延素子３ａ〜３ｄに与えるクロ
ック信号φ１をφ／４、ラッチ回路６ａ〜６ｄ、１２ａ
〜１２ｄにそれぞれ与えるクロック信号φ２．φ３をφ
／２に設定し、乗算器５ａ〜５ｄ、１１ａ 〜１１ｄの
ＭＳＢを与える係数切換信号３ａをφ／２に設定する。
ｓ と交互に切換えるとともに、乗算器１１８〜１１ｄ
の係数をφ／２のタイミングでａ２／ａｎ ； ａｓ
／ａｓ 、 ａｌｏ ／ａｉ ２ 、 ａｔ ４ ／ａ
ｔ ｓと交互に切換え、さらにスイッチ２３をサブサン
プリングの４倍の速度で切換えるものとなっている。つ
まり、この場合には、遅延素子３ａ〜３ｄに与えるクロ
ック信号φ１をφ／４、ラッチ回路６ａ〜６ｄ、１２ａ
〜１２ｄにそれぞれ与えるクロック信号φ２．φ３をφ
／２に設定し、乗算器５ａ〜５ｄ、１１ａ 〜１１ｄの
ＭＳＢを与える係数切換信号３ａをφ／２に設定する。
このような構成であると、例えば入力信号がＸ１７であ
る場合には、各遅延素子３ａ〜３ｄの出力は、Ｘ１３
、 Ｘｓ 、 Ｘｓ 、 Ｘｔ ｔ’あり、コレらは４
Ｔ時間保持されているこの間に第１のフィルタ出力端子
９には、 Ｙｔ７ｊｔ −ａｔ Ｘｌ ！ ＋ａＳ Ｘｓ ＋ａｓ
Ｘｓ＋ａｓ ３ Ｘｔ Ｙ１７１２−ａｉ Ｘｔ ３ ＋ａ７Ｘ９ ＋ａｓ ｔ
Ｘｓ＋ａ１ｓ Ｘｌ なる信号が２Ｔ時間ずつ出力される。また、同一に第２
のフィルタ出力端子１５には、 Ｙ１アｅｓ −ａ ２ Ｘｓ ３ ＋ａｓ Ｘ
ｌｌ ＋ａｌ ＯＸｓ＋ａ１４ Ｘｔ Ｙ１７２Ｚ −ａ＋ Ｘｔ ３ ＋ａａ Ｘｓ ＋ａｔ
２ Ｘｓ＋ａ１ｓ Ｘｓ なる信号が２Ｔ時間ずつ出力される。したがって、これ
らをスイッチ２３によって順次取出すようにすれば、φ
／４信号の内挿とフィルタリングを行うことができる。
る場合には、各遅延素子３ａ〜３ｄの出力は、Ｘ１３
、 Ｘｓ 、 Ｘｓ 、 Ｘｔ ｔ’あり、コレらは４
Ｔ時間保持されているこの間に第１のフィルタ出力端子
９には、 Ｙｔ７ｊｔ −ａｔ Ｘｌ ！ ＋ａＳ Ｘｓ ＋ａｓ
Ｘｓ＋ａｓ ３ Ｘｔ Ｙ１７１２−ａｉ Ｘｔ ３ ＋ａ７Ｘ９ ＋ａｓ ｔ
Ｘｓ＋ａ１ｓ Ｘｌ なる信号が２Ｔ時間ずつ出力される。また、同一に第２
のフィルタ出力端子１５には、 Ｙ１アｅｓ −ａ ２ Ｘｓ ３ ＋ａｓ Ｘ
ｌｌ ＋ａｌ ＯＸｓ＋ａ１４ Ｘｔ Ｙ１７２Ｚ −ａ＋ Ｘｔ ３ ＋ａａ Ｘｓ ＋ａｔ
２ Ｘｓ＋ａ１ｓ Ｘｓ なる信号が２Ｔ時間ずつ出力される。したがって、これ
らをスイッチ２３によって順次取出すようにすれば、φ
／４信号の内挿とフィルタリングを行うことができる。
第６図に本発明の第２の実施例の構成を示す。
すなわち、信号入力端子３１と信号出力端子３２との間
には、６つの遅延素子３３ａ〜３３ｆが直列接続されて
いる。そして、遅延素子３３ｂ〜３３ｅの各出力は、第
１の分岐路３４ａ〜３４ｄと、第２の分岐路３５ａ〜３
５ｄとに分岐されている。
には、６つの遅延素子３３ａ〜３３ｆが直列接続されて
いる。そして、遅延素子３３ｂ〜３３ｅの各出力は、第
１の分岐路３４ａ〜３４ｄと、第２の分岐路３５ａ〜３
５ｄとに分岐されている。
第１の分岐路３４８〜３４Ｃｌにはラッチ回路３６ａ〜
３６ｄと、乗算器３７ａｙ３７ｄと、ラッチ回路３８ａ
〜３８ｄとが直列に介装されている。
３６ｄと、乗算器３７ａｙ３７ｄと、ラッチ回路３８ａ
〜３８ｄとが直列に介装されている。
ラッチ回路３８ａおよび３８ｂの出力は加算器３９ａの
２つの入力に与えられている。また、ラッチ回路３８Ｃ
および３８ｄの出力は、加算器３９ｂの２つの入力に与
えられている。これら加算器３９ａ、３９ｂの出力はラ
ッチ回路４０ａ、４０ｂをそれぞれ介して加算器４１に
与えられている。
２つの入力に与えられている。また、ラッチ回路３８Ｃ
および３８ｄの出力は、加算器３９ｂの２つの入力に与
えられている。これら加算器３９ａ、３９ｂの出力はラ
ッチ回路４０ａ、４０ｂをそれぞれ介して加算器４１に
与えられている。
加算器４１の出力は、ラッチ回路４２を介して加算器４
３の一方の入力に与えられている。この加算器４３の他
方の入力には、第１の加算入力端子４４からの信号がラ
ッチ回路４５を介して与えられるようになっている。そ
して、加算器４３の出力は、ラッチ回路４６を介して第
１のフィルタ出力端子４７に出力される。
３の一方の入力に与えられている。この加算器４３の他
方の入力には、第１の加算入力端子４４からの信号がラ
ッチ回路４５を介して与えられるようになっている。そ
して、加算器４３の出力は、ラッチ回路４６を介して第
１のフィルタ出力端子４７に出力される。
第２の分岐路３５ａ〜３５Ｃｌにはラッチ回路４８ａ〜
４８ｄと、乗算器４９ａ〜４９ｄと、ラッチ回路５０ａ
〜５０（ｆとが直列に介装されている。
４８ｄと、乗算器４９ａ〜４９ｄと、ラッチ回路５０ａ
〜５０（ｆとが直列に介装されている。
ラッチ回路５０ａおよび５０ｂの出力は加算器５１ａの
２つの入力に与えられている。また、ラッチ回路５０Ｃ
および５０ｄの出力は、加算器５１ｂの２つの入力に与
えられている。これら加算器５１８．５１ｂの出力はラ
ッチ回路５２ａおよび５２ｂをそれぞれ介して加算器５
３に与えられている。加算器５３の出力は、ラッチ回路
５４を介して加算器５５の一方の入力に与えられている
。
２つの入力に与えられている。また、ラッチ回路５０Ｃ
および５０ｄの出力は、加算器５１ｂの２つの入力に与
えられている。これら加算器５１８．５１ｂの出力はラ
ッチ回路５２ａおよび５２ｂをそれぞれ介して加算器５
３に与えられている。加算器５３の出力は、ラッチ回路
５４を介して加算器５５の一方の入力に与えられている
。
この加算器５５の他方の入力には、第２の加算入力端子
５６からの信号がラッチ回路５７を介して与えられるよ
うになっている。そして、加算器５５の出力は、ラッチ
回路５８を介して第２のフィルタ出力端子５９に出力さ
れる。
５６からの信号がラッチ回路５７を介して与えられるよ
うになっている。そして、加算器５５の出力は、ラッチ
回路５８を介して第２のフィルタ出力端子５９に出力さ
れる。
そして、この場合にも遅延素子３３８〜３３ｆにりＯツ
ク信号φ１を与え、第１の系統Ａの全てのラッチ回路に
クロック信号φ２を与え、Ｍ２の系統Ｂの全てのラッチ
回路にクロック信号φ３を与え、乗算器３７ａ 〜３７
ｄ、４９ａ へ４９ｄに係数切換信号Ｓａを与えるため
のクロック分配回路６０を備えている。
ク信号φ１を与え、第１の系統Ａの全てのラッチ回路に
クロック信号φ２を与え、Ｍ２の系統Ｂの全てのラッチ
回路にクロック信号φ３を与え、乗算器３７ａ 〜３７
ｄ、４９ａ へ４９ｄに係数切換信号Ｓａを与えるため
のクロック分配回路６０を備えている。
このような構成であると、前述した各フィルタを構成で
きることは勿論のこと、遅延回路３３ｂ〜３３ｅと乗算
器３６ａ 〜３６ｄ、４９ａ 〜４９ｄとの間にそれぞ
れラッチ回路３６ａ〜３６ｄ。
きることは勿論のこと、遅延回路３３ｂ〜３３ｅと乗算
器３６ａ 〜３６ｄ、４９ａ 〜４９ｄとの間にそれぞ
れラッチ回路３６ａ〜３６ｄ。
４８８〜４８ｄを介在させているので、ラッチ回路３６
ａ 〜３６ｄ、４８ａ 〜４８ｄの保持タイミングを適
当に設定する事によって、乗算器または加算器個々の処
理速度の限界値φまでの信号に対処することが可能にな
る。なお、このように加算器を多段に配置することによ
って信号処理が楽になり演算時間の短縮化にもつながる
。
ａ 〜３６ｄ、４８ａ 〜４８ｄの保持タイミングを適
当に設定する事によって、乗算器または加算器個々の処
理速度の限界値φまでの信号に対処することが可能にな
る。なお、このように加算器を多段に配置することによ
って信号処理が楽になり演算時間の短縮化にもつながる
。
第７図に、このディジタルフィルタ７０を用いて２φの
速度の信号をフィルタリングする例について説明する。
速度の信号をフィルタリングする例について説明する。
この場合には、遅延回路３３ａ〜３３ｆに与えるクロッ
ク信号φ１が２φに設定され、第１の系統Ａのラッチ回
路に与えるクロック信号φ２が１に設定され、第２の系
統Ｂのラッチ回路に与えるりＯツク信号φ３がφに設定
され、係数切換え信号３ａが“Ｌ”に固定される。また
、乗算器３７ａ〜３７ｄと乗算器４９８〜４９ｄとには
、それぞれａｌ 、ａ２ 、ａ３ 、ａ４なるタップ係
数が設定される。
ク信号φ１が２φに設定され、第１の系統Ａのラッチ回
路に与えるクロック信号φ２が１に設定され、第２の系
統Ｂのラッチ回路に与えるりＯツク信号φ３がφに設定
され、係数切換え信号３ａが“Ｌ”に固定される。また
、乗算器３７ａ〜３７ｄと乗算器４９８〜４９ｄとには
、それぞれａｌ 、ａ２ 、ａ３ 、ａ４なるタップ係
数が設定される。
このように設定すると、例えば偶数系列信号Ｘａ 、
Ｘｓ 、 Ｘ４ 、・・・は、第１の系統Ａで処理され
、奇数系列信号Ｘ９ 、 Ｘｙ 、 Ｘｓ 、・・・は
第２の系統８で処理される。このように分散処理を行っ
て得られた２つのフィルタ出力信号を２φのクロック信
号に同期したスイッチ７１で切換え出力することにより
、演算処理時間の２倍の速度の信号を処理できることに
なる。
Ｘｓ 、 Ｘ４ 、・・・は、第１の系統Ａで処理され
、奇数系列信号Ｘ９ 、 Ｘｙ 、 Ｘｓ 、・・・は
第２の系統８で処理される。このように分散処理を行っ
て得られた２つのフィルタ出力信号を２φのクロック信
号に同期したスイッチ７１で切換え出力することにより
、演算処理時間の２倍の速度の信号を処理できることに
なる。
第８図は、上記のディジタルフィルタ７０を４つ用いて
４φの速度の信号に対処するものである。
４φの速度の信号に対処するものである。
すなわち、第１のディジタルフィルタ７０ａと第２のデ
ィジタルフィルタ７０ｂとは直列に接続されている。第
１のディジタルフィルタ７０ａには、遅延回路７２によ
ってＴ／２だけ周期の遅れた信号が入力され、第２のデ
ィジタルフィルタには遅延回路７４および７５によって
３Ｔ／４だけ遅延された信号が入力されているので、例
えば第１のディジタルフィルタ７０ａには偶数系列信号
が、また第２のディジタルフィルタ７０ｂには奇数系列
信号がそれぞれ与えられる。
ィジタルフィルタ７０ｂとは直列に接続されている。第
１のディジタルフィルタ７０ａには、遅延回路７２によ
ってＴ／２だけ周期の遅れた信号が入力され、第２のデ
ィジタルフィルタには遅延回路７４および７５によって
３Ｔ／４だけ遅延された信号が入力されているので、例
えば第１のディジタルフィルタ７０ａには偶数系列信号
が、また第２のディジタルフィルタ７０ｂには奇数系列
信号がそれぞれ与えられる。
一方、第３のディジタルフィルタ７０ｃと第４のディジ
タルフィルタ７０ｄも直列接続されており、これらにも
上記と同様の信号が与えられている。
タルフィルタ７０ｄも直列接続されており、これらにも
上記と同様の信号が与えられている。
スイッチ７５および７６は、２φの周期で開閉動作を行
い、スイッチ７７は、４φの周期でスイッチング動作を
行う。
い、スイッチ７７は、４φの周期でスイッチング動作を
行う。
したがって、４φ周期の信号が入力された場合、■第３
および第４のディジタルフィルタ７０ｃ。
および第４のディジタルフィルタ７０ｃ。
７０ｄの第１の系統Ａ°のフィルタ出力の加算値■第１
および第２のディジタルフィルタ７０ａ。
および第２のディジタルフィルタ７０ａ。
７０ｂの第１の系統Ａのフィルタ出力の加算値■第３お
よび第４のディジタルフィルタ７０ｃ。
よび第４のディジタルフィルタ７０ｃ。
７０ｄの第２の系統Ｂのフィルタ出力の加算値■第１お
よび第２のディジタルフィルタ７０ａ。
よび第２のディジタルフィルタ７０ａ。
７０ｂの第２の系統Ｂのフィルタ出力の加算値の順に出
力が取出され、結局、処理時開がφの場合でも４φの信
号のフィルタリングが行なえる。
力が取出され、結局、処理時開がφの場合でも４φの信
号のフィルタリングが行なえる。
以下、同様に入力をｎ系統に分割すれば、２ｎφの周波
数の信号に対処することができる。
数の信号に対処することができる。
このように、本発明によれば、種々のフィルタ構成が可
能な汎用性の高いディジタルフィルタを提供できる。
能な汎用性の高いディジタルフィルタを提供できる。
なお、本発明は、上述した実施例に限定されるものでは
ない。
ない。
例えば上記実施例では、遅延素子の各出力を２つの系統
に分岐したが、分岐数をさらに増やすことも考えられる
。また、例えば遅延回路やスイッチ素子を備えた状態で
１チツプ化すれば、さらに使い易いディジタルフィルタ
を提供できる。
に分岐したが、分岐数をさらに増やすことも考えられる
。また、例えば遅延回路やスイッチ素子を備えた状態で
１チツプ化すれば、さらに使い易いディジタルフィルタ
を提供できる。
第１図は本発明の第１の実施例に係るディジタルフィル
タの構成を示すブロック図、第２図〜第５図は上記ディ
ジタルフィルタを使用した種々のフィルタ構成をそれぞ
れ示すブロック図、第６因は本発明の第２の実施例に係
るディジタルフィルタの構成を示すブロック図、第７図
および第８図は上記ディジタルフィルタを使用した種々
のフィルタ構成をそれぞれ示すブロック図である。 ３ａ 〜３ｄ、３３ａ 〜３３ｆ−・・遅延素子、４ａ
〜４ｄ、１０ａ 〜１０ｄ、３４ａ 〜３４ｄ。 ３５ ａ 〜３５ ｄ ・・・分岐路、５ａ〜５ｄ、１
１ａ〜１１ｄ、３７ａ 〜３７ｄ、４９ａ 〜４９ｄ−
・・乗算器、６ａ〜６ｄ、１２ａ〜１２ｄ、３６ａ〜３
６ｄ、３８ａ 〜３８ｄ、４０ａ、４０ｂ、４２゜４５
．４６．４８ａ 〜４８ｄ、５０ａ 〜５０ｄ。 ５２ａ、５２ｄ、５４．５７．５８−・・ラッチ回路、
８．１４．２１．３９ａ、３９ｂ、４１，４３゜５１
ａ、５１ ｂ、５３．５５−・・加算器、１゛６゜６０
・・・りＯツク分配回路、２２．７２〜７４・・・遅延
回路、Ａ・・・第１の系統、Ｂ・・・第２の系統。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 書５図
タの構成を示すブロック図、第２図〜第５図は上記ディ
ジタルフィルタを使用した種々のフィルタ構成をそれぞ
れ示すブロック図、第６因は本発明の第２の実施例に係
るディジタルフィルタの構成を示すブロック図、第７図
および第８図は上記ディジタルフィルタを使用した種々
のフィルタ構成をそれぞれ示すブロック図である。 ３ａ 〜３ｄ、３３ａ 〜３３ｆ−・・遅延素子、４ａ
〜４ｄ、１０ａ 〜１０ｄ、３４ａ 〜３４ｄ。 ３５ ａ 〜３５ ｄ ・・・分岐路、５ａ〜５ｄ、１
１ａ〜１１ｄ、３７ａ 〜３７ｄ、４９ａ 〜４９ｄ−
・・乗算器、６ａ〜６ｄ、１２ａ〜１２ｄ、３６ａ〜３
６ｄ、３８ａ 〜３８ｄ、４０ａ、４０ｂ、４２゜４５
．４６．４８ａ 〜４８ｄ、５０ａ 〜５０ｄ。 ５２ａ、５２ｄ、５４．５７．５８−・・ラッチ回路、
８．１４．２１．３９ａ、３９ｂ、４１，４３゜５１
ａ、５１ ｂ、５３．５５−・・加算器、１゛６゜６０
・・・りＯツク分配回路、２２．７２〜７４・・・遅延
回路、Ａ・・・第１の系統、Ｂ・・・第２の系統。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 書５図
Claims (2)
- （１）ディジタル信号系列のサンプリングタイミングを
可変できる直列接続された複数の遅延素子と、これら各
遅延素子の出力をそれぞれ複数に分岐する分岐路と、こ
れら分岐路のそれぞれに介在して前記遅延素子の出力に
所定の重み係数を乗じる乗算手段と、これら乗算手段の
各出力を加算する加算手段とを具備したことを特徴とす
るディジタルフィルタ。 - （２）前記各分岐路へ分岐された信号の処理タイミング
を可変できることを特徴とする特許請求の範囲第１項記
載のディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14118685A JPS621312A (ja) | 1985-06-27 | 1985-06-27 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14118685A JPS621312A (ja) | 1985-06-27 | 1985-06-27 | デイジタルフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS621312A true JPS621312A (ja) | 1987-01-07 |
Family
ID=15286156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14118685A Pending JPS621312A (ja) | 1985-06-27 | 1985-06-27 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621312A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217817A (ja) * | 1987-03-06 | 1988-09-09 | Mitsubishi Electric Corp | デイジタルフイルタ |
| JPS63316203A (ja) * | 1987-06-12 | 1988-12-23 | ベー・テー・エス・ブロードキヤスト・テレビジヨン・システムス・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | デイジタル標本化制御器 |
| JPH027710A (ja) * | 1988-02-04 | 1990-01-11 | American Teleph & Telegr Co <Att> | 横フィルタ |
| JPH0272711A (ja) * | 1988-09-07 | 1990-03-13 | Canon Inc | デジタルフィルター装置 |
| US5252932A (en) * | 1990-07-09 | 1993-10-12 | Sony Corporation | Waveform equalizing filter unit |
-
1985
- 1985-06-27 JP JP14118685A patent/JPS621312A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217817A (ja) * | 1987-03-06 | 1988-09-09 | Mitsubishi Electric Corp | デイジタルフイルタ |
| JPS63316203A (ja) * | 1987-06-12 | 1988-12-23 | ベー・テー・エス・ブロードキヤスト・テレビジヨン・システムス・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | デイジタル標本化制御器 |
| JPH027710A (ja) * | 1988-02-04 | 1990-01-11 | American Teleph & Telegr Co <Att> | 横フィルタ |
| JPH0272711A (ja) * | 1988-09-07 | 1990-03-13 | Canon Inc | デジタルフィルター装置 |
| US5252932A (en) * | 1990-07-09 | 1993-10-12 | Sony Corporation | Waveform equalizing filter unit |
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