JP2913647B2 - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JP2913647B2 JP2913647B2 JP63258885A JP25888588A JP2913647B2 JP 2913647 B2 JP2913647 B2 JP 2913647B2 JP 63258885 A JP63258885 A JP 63258885A JP 25888588 A JP25888588 A JP 25888588A JP 2913647 B2 JP2913647 B2 JP 2913647B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルフィルタに関するものであり、特
にFIR型（有限インパルス応答型あるいは非巡回型）デ
ィジタルフィルタの改良に関するものである。
にFIR型（有限インパルス応答型あるいは非巡回型）デ
ィジタルフィルタの改良に関するものである。
本発明は、入力データに対して、複数のフィルタ係数
をそれぞれ乗算する複数の乗算器から成る乗算部の各乗
算器出力をサンプル遅延させながら加算してフィルタ出
力を得るディジタルフィルタにおいて、乗算部を第１の
切換スイッチ手段で分割し、第１の切換スイッチ手段に
連動して切り換えられ入力データの遅延出力を選択的に
フィルタ出力に加算する第２の切換スイッチ手段を備え
ることにより、比較的簡単な構成でありながら、通常の
FIR型ディジタルフィルタといわゆるハーフバンド型の
ディジタルフィルタを一つの回路構成上で実現すること
ができるようにしたものである。
をそれぞれ乗算する複数の乗算器から成る乗算部の各乗
算器出力をサンプル遅延させながら加算してフィルタ出
力を得るディジタルフィルタにおいて、乗算部を第１の
切換スイッチ手段で分割し、第１の切換スイッチ手段に
連動して切り換えられ入力データの遅延出力を選択的に
フィルタ出力に加算する第２の切換スイッチ手段を備え
ることにより、比較的簡単な構成でありながら、通常の
FIR型ディジタルフィルタといわゆるハーフバンド型の
ディジタルフィルタを一つの回路構成上で実現すること
ができるようにしたものである。
一般に、全ての係数がゼロでないFIR型ディジタルフ
ィルタの構成法としては、第４図に示すような構成がよ
く用いられる。
ィルタの構成法としては、第４図に示すような構成がよ
く用いられる。
すなわち、第４図に示すFIR型ディジタルフィルタ
は、入力データxnを遅延する遅延素子121〜126により順
次１サンプル毎に遅延し、これらの上記入力データxnお
よび上記遅延素子121〜126からの出力にフィルタ係数を
それぞれ乗算する乗算器101〜107によりフィルタ係数が
乗算され、上記乗算器101〜107の出力をそれぞれ加算す
る加算器111〜117により加算して出力データynを得るも
のである。これらの加算器111〜117により、乗算器101
〜107からの各出力の総和をとる総和加算器が構成され
ている。
は、入力データxnを遅延する遅延素子121〜126により順
次１サンプル毎に遅延し、これらの上記入力データxnお
よび上記遅延素子121〜126からの出力にフィルタ係数を
それぞれ乗算する乗算器101〜107によりフィルタ係数が
乗算され、上記乗算器101〜107の出力をそれぞれ加算す
る加算器111〜117により加算して出力データynを得るも
のである。これらの加算器111〜117により、乗算器101
〜107からの各出力の総和をとる総和加算器が構成され
ている。
このフィルタを実際にハードウェアとして実現する際
には、第５図に示すような構成に変換して用いられる。
これらの第４図と第５図の構成は全く等価な回路表現で
ある。
には、第５図に示すような構成に変換して用いられる。
これらの第４図と第５図の構成は全く等価な回路表現で
ある。
第５図のFIR型ディジタルフィルタは、入力データxn
にフィルタ係数をそれぞれ乗算する乗算器201〜207によ
りフィルタ係数を乗算し、これらの出力を加算器211〜2
17にそれぞれ供給する。これらの加算器211〜217の間に
はそれぞれ遅延素子221〜226が挿入接続されて、加算器
211〜217と遅延素子221〜226とが交互に配設された直列
接続回路を構成している。この直列接続回路により上記
乗算器201〜207からの各出力をそれぞれ１サンプル毎に
遅延させながら加算していき出力データynを得るもので
ある。
にフィルタ係数をそれぞれ乗算する乗算器201〜207によ
りフィルタ係数を乗算し、これらの出力を加算器211〜2
17にそれぞれ供給する。これらの加算器211〜217の間に
はそれぞれ遅延素子221〜226が挿入接続されて、加算器
211〜217と遅延素子221〜226とが交互に配設された直列
接続回路を構成している。この直列接続回路により上記
乗算器201〜207からの各出力をそれぞれ１サンプル毎に
遅延させながら加算していき出力データynを得るもので
ある。
このように、第５図に示されるような通常のFIR型デ
ィジタルフィルタにおいて、例えば、乗算器をＭ個用い
ることによりタップ数が計Ｍ個のフィルタが実現され
る。
ィジタルフィルタにおいて、例えば、乗算器をＭ個用い
ることによりタップ数が計Ｍ個のフィルタが実現され
る。
すなわち、上記通常のFIR型ディジタルフィルタにお
いて、出力データynは入力データxnと係数anを用いて次
式のように表される。
いて、出力データynは入力データxnと係数anを用いて次
式のように表される。
つまり、個数Ｍ個の乗算器でＭ個の係数を実現するこ
とにより、タップ数Ｍ個のフィルタが実現される。ただ
し、第５図では上記乗算器の個数Ｍは７個であるためタ
ップ数は７個である。
とにより、タップ数Ｍ個のフィルタが実現される。ただ
し、第５図では上記乗算器の個数Ｍは７個であるためタ
ップ数は７個である。
また、第５図のフィルタにおける動作のタイミングを
第６図を用いて説明すると、第６図において、入力デー
タxnに対して各乗算器101〜107で係数a3〜a-3が乗じら
れ、遅延素子121〜126によりそれぞれ１サンプル毎に積
がずれ、加算器111〜117によりそれぞれ加算されていき
出力データynを得ことになる。
第６図を用いて説明すると、第６図において、入力デー
タxnに対して各乗算器101〜107で係数a3〜a-3が乗じら
れ、遅延素子121〜126によりそれぞれ１サンプル毎に積
がずれ、加算器111〜117によりそれぞれ加算されていき
出力データynを得ことになる。
なお、第５図に示す通常のFIR型ディジタルフィルタ
では、例えば第７図に示すようなインパルス応答が実現
される。
では、例えば第７図に示すようなインパルス応答が実現
される。
一方、特殊な係数を持つディジタルフィルタとして、
第８図に示すような、いわゆるハーフバンド（Half Ban
d）型のディジタルフィルタが良く知られている。上記
ハーフバンド型ディジタルフィルタは、中央タップの係
数が必ず1/2であり（a0＝1/2）、中央タップを除き等間
隔で１タップおきに係数がゼロになる対称な係数を持つ
フィルタである。
第８図に示すような、いわゆるハーフバンド（Half Ban
d）型のディジタルフィルタが良く知られている。上記
ハーフバンド型ディジタルフィルタは、中央タップの係
数が必ず1/2であり（a0＝1/2）、中央タップを除き等間
隔で１タップおきに係数がゼロになる対称な係数を持つ
フィルタである。
すなわち、第８図のハーフバンド型のディジタルフィ
ルタは、入力データxnにフィルタ係数をそれぞれ乗算す
る乗算器301〜306によりフィルタ係数を乗算し、これら
の出力を加算器311〜316にそれぞれ供給する。これらの
加算器311〜316の間にはそれぞれ２個の遅延素子（例え
ば遅延素子321a,321b）から成る遅延器321〜325が挿入
接続されて、加算器311〜316と遅延器321〜325とが交互
に配置された直列接続回路を構成している。この直列接
続回路により上記乗算器301〜306からの各出力を、それ
ぞれ２サンプル毎に遅延させながら加算し、加算器340
を介して取り出す。同時に、上記入力データxnをディジ
タル遅延器350で所定時間遅延（例えば５サンプル遅
延）させ、上記中央タップの係数1/2を乗算する係数乗
算手段であるビットシフト器360を介して加算器340に送
り、上記直列接続回路からの出力と加算して出力データ
ynを得るものである。
ルタは、入力データxnにフィルタ係数をそれぞれ乗算す
る乗算器301〜306によりフィルタ係数を乗算し、これら
の出力を加算器311〜316にそれぞれ供給する。これらの
加算器311〜316の間にはそれぞれ２個の遅延素子（例え
ば遅延素子321a,321b）から成る遅延器321〜325が挿入
接続されて、加算器311〜316と遅延器321〜325とが交互
に配置された直列接続回路を構成している。この直列接
続回路により上記乗算器301〜306からの各出力を、それ
ぞれ２サンプル毎に遅延させながら加算し、加算器340
を介して取り出す。同時に、上記入力データxnをディジ
タル遅延器350で所定時間遅延（例えば５サンプル遅
延）させ、上記中央タップの係数1/2を乗算する係数乗
算手段であるビットシフト器360を介して加算器340に送
り、上記直列接続回路からの出力と加算して出力データ
ynを得るものである。
つまり、次式で表されるような係数を持つものであ
る。
る。
an＝a-n〔ｎ＝2m−１（ｍ＝±1,±２・・）〕 ・・（２） a0＝1/2 ・・・・・・・（３） an＝０〔ｎ＝2m（ｍ＝±1,±２・・）〕 ・・（４） 上記ハーフバンド型のディジタルフィルタを対称性を
考慮しないで第８図のような構成で実現できるため、個
数Ｍ個の乗算器でタップ数2M−１個のディジタルフィル
タが実現できる。したがって、第８図においては、乗算
器301〜306のように乗算器を６個用いて11タップのフィ
ルタを実現している。
考慮しないで第８図のような構成で実現できるため、個
数Ｍ個の乗算器でタップ数2M−１個のディジタルフィル
タが実現できる。したがって、第８図においては、乗算
器301〜306のように乗算器を６個用いて11タップのフィ
ルタを実現している。
すなわち、第８図において、上記ディジタル遅延器35
0（シフトレジスタ,FIFO,メモリ等により実現でき
る。）は通常複数のシフトレジスタで任意の段数の遅延
を可能とするものである。また、上記ビットシフト器36
0は、中央タップの係数を実現するために入力データを
桁ずらしするものであり、当該ビットシフト器360は中
央タップの係数1/2のみを実現すればよいのでデータビ
ットを１桁ずらせるだけでよく、実質的な乗算器構成は
不要である。
0（シフトレジスタ,FIFO,メモリ等により実現でき
る。）は通常複数のシフトレジスタで任意の段数の遅延
を可能とするものである。また、上記ビットシフト器36
0は、中央タップの係数を実現するために入力データを
桁ずらしするものであり、当該ビットシフト器360は中
央タップの係数1/2のみを実現すればよいのでデータビ
ットを１桁ずらせるだけでよく、実質的な乗算器構成は
不要である。
ここで、実現されるフィルタ係数は例えば第９図に示
すインパルス応答のように対称な係数で、中央タップの
係数が1/2で偶数の係数がゼロつまりan＝０〔ただし、
ｎ＝2m（ｍ＝±1,±２・）〕のものである。
すインパルス応答のように対称な係数で、中央タップの
係数が1/2で偶数の係数がゼロつまりan＝０〔ただし、
ｎ＝2m（ｍ＝±1,±２・）〕のものである。
第８図に示すハーフバンド型フィルタの動作タイミン
グを第10図に示す。
グを第10図に示す。
第10図において、入力データxnに各奇数タップの係数
a5〜a-5が各乗算器301〜306で乗算され、遅延器321〜32
5により２サンプル毎に積がずれ、加算器311〜316でそ
れぞれ加算されてゆき、最後に、上記入力データxnが上
記ディジタル遅延器350によって遅延され、上記ビット
シフト器360で1/2にされた中央タップと前記加算器340
で加算されて、出力データynを得る。ここで、上記ディ
ジタル遅延器350の遅延量は、第９図に示すように入力
データx10のタイミングで出力データy5が出力されるた
め５サンプル遅延となる。
a5〜a-5が各乗算器301〜306で乗算され、遅延器321〜32
5により２サンプル毎に積がずれ、加算器311〜316でそ
れぞれ加算されてゆき、最後に、上記入力データxnが上
記ディジタル遅延器350によって遅延され、上記ビット
シフト器360で1/2にされた中央タップと前記加算器340
で加算されて、出力データynを得る。ここで、上記ディ
ジタル遅延器350の遅延量は、第９図に示すように入力
データx10のタイミングで出力データy5が出力されるた
め５サンプル遅延となる。
すなわち、上記ハーフバンド型ディジタルフィルタに
おいて、出力データynは入力データxnと係数anを用いて
次式のように表される。
おいて、出力データynは入力データxnと係数anを用いて
次式のように表される。
ただし、a-4＝a-2＝a2＝a4＝0,a0＝1/2である。
以上のことから、上記ハーフバンド型のディジタルフ
ィルタは、対称性を考慮せずに第８図のような構成で実
現できるため、個数Ｍ個の乗算器でタップ数2M−１個の
ディジタルフィルタが実現できる。したがって、ディジ
タルフィルタの効率が良くなる。
ィルタは、対称性を考慮せずに第８図のような構成で実
現できるため、個数Ｍ個の乗算器でタップ数2M−１個の
ディジタルフィルタが実現できる。したがって、ディジ
タルフィルタの効率が良くなる。
しかし、同一の入力信号に対して、一般に任意のフィ
ルタ係数すなわち、通常のFIR型ディジタルフィルタに
用いる係数と、ハーフバンド型のディジタルフィルタに
用いる係数とを切り換えて使用したい時は、第４図また
は第５図の構成を用いてハーフバンド型のディジタルフ
ィルタを実現しなければならない。したがって、ハーフ
バンド型のディジタルフィルタでも個数Ｍ個の乗算器で
タップ数Ｍ個のフィルタしか実現できず、そのため効率
が悪くなる。
ルタ係数すなわち、通常のFIR型ディジタルフィルタに
用いる係数と、ハーフバンド型のディジタルフィルタに
用いる係数とを切り換えて使用したい時は、第４図また
は第５図の構成を用いてハーフバンド型のディジタルフ
ィルタを実現しなければならない。したがって、ハーフ
バンド型のディジタルフィルタでも個数Ｍ個の乗算器で
タップ数Ｍ個のフィルタしか実現できず、そのため効率
が悪くなる。
そこで、本発明は上述のような欠点を解決するために
提案されたものであって、比較的簡単な構成でありなが
ら、通常のFIR型ディジタルフィルタとハーフバンド型
のディジタルフィルタを一つの回路構成上で実現するこ
とができる効率のよいディジタルフィルタを提供するこ
とを目的とするものである。
提案されたものであって、比較的簡単な構成でありなが
ら、通常のFIR型ディジタルフィルタとハーフバンド型
のディジタルフィルタを一つの回路構成上で実現するこ
とができる効率のよいディジタルフィルタを提供するこ
とを目的とするものである。
本発明に係るディジタルフィルタは、前述した目的を
達成するために、入力データに対して乗算を施すｍ個の
乗算器から成る第１の乗算部と、ｎ個の乗算器から成る
第２の乗算部と、上記第１の乗算部および第２の乗算部
の各乗算器からの出力がそれぞれ供給される（ｍ＋ｎ）
個の加算器と、上記（ｍ＋ｎ）個の加算器の間にそれぞ
れ接続されてこれらの全ての加算器を直列に接続する遅
延器と、上記（ｍ＋ｎ）個の加算器それぞれと遅延器と
が交互に接続されて成る直列接続回路からの出力が供給
される加算手段と、上記入力データを遅延させる遅延手
段と、上記入力データあるいは上記遅延手段からの遅延
データのいずれか一方を選択的に上記第２の乗算部に供
給する第１の切換スイッチ手段と、上記遅延データに所
定の係数を乗算する係数乗算手段と、上記第１の切換ス
イッチ手段に連動して切り換えられて上記係数乗算手段
の出力を選択的に上記加算手段に供給する第２の切換ス
イッチ手段とを備え、上記加算手段の出力を出力データ
とすることを特徴とするものである。
達成するために、入力データに対して乗算を施すｍ個の
乗算器から成る第１の乗算部と、ｎ個の乗算器から成る
第２の乗算部と、上記第１の乗算部および第２の乗算部
の各乗算器からの出力がそれぞれ供給される（ｍ＋ｎ）
個の加算器と、上記（ｍ＋ｎ）個の加算器の間にそれぞ
れ接続されてこれらの全ての加算器を直列に接続する遅
延器と、上記（ｍ＋ｎ）個の加算器それぞれと遅延器と
が交互に接続されて成る直列接続回路からの出力が供給
される加算手段と、上記入力データを遅延させる遅延手
段と、上記入力データあるいは上記遅延手段からの遅延
データのいずれか一方を選択的に上記第２の乗算部に供
給する第１の切換スイッチ手段と、上記遅延データに所
定の係数を乗算する係数乗算手段と、上記第１の切換ス
イッチ手段に連動して切り換えられて上記係数乗算手段
の出力を選択的に上記加算手段に供給する第２の切換ス
イッチ手段とを備え、上記加算手段の出力を出力データ
とすることを特徴とするものである。
本発明によれば、第１の切換スイッチ手段で第１の乗
算部と第２の乗算部とを連結し、第２の切換スイッチ手
段で遅延データの係数乗算出力を上記直列接続回路から
の出力に加算することにより、ハーフバンド型ディジタ
ルフィルタを構成する。なお、乗算器の個数（ｍ＋ｎ）
が偶数のときはタップ数２（ｍ＋ｎ）−１個のフィルタ
が、個数Ｍが奇数のときはタップ数２（ｍ＋ｎ）−３個
のフィルタが実現できる。
算部と第２の乗算部とを連結し、第２の切換スイッチ手
段で遅延データの係数乗算出力を上記直列接続回路から
の出力に加算することにより、ハーフバンド型ディジタ
ルフィルタを構成する。なお、乗算器の個数（ｍ＋ｎ）
が偶数のときはタップ数２（ｍ＋ｎ）−１個のフィルタ
が、個数Ｍが奇数のときはタップ数２（ｍ＋ｎ）−３個
のフィルタが実現できる。
また、第１の切換スイッチ手段で遅延データを第２の
乗算部に供給し、第２の切換スイッチ手段をオフにする
ことにより、一方の乗算部で奇数タップを、他方の乗算
部で偶数タップの係数乗算を行い、通常のFIR型ディジ
タルフィルタを構成する。
乗算部に供給し、第２の切換スイッチ手段をオフにする
ことにより、一方の乗算部で奇数タップを、他方の乗算
部で偶数タップの係数乗算を行い、通常のFIR型ディジ
タルフィルタを構成する。
以下、本発明の一実施例について図面を参照しながら
説明する。
説明する。
第１図は本実施例のディジタルフィルタを示すブロッ
ク図であり、乗算器１〜７のように乗算器の個数（ｍ＋
ｎ）が７個の例である。また、上記乗算器は、第１の切
換スイッチ手段であるスイッチSWPによりｍ個（３個）
の乗算器１〜３から成る第１の乗算部70とｎ個（４個）
の乗算器４〜７から成る第２の乗算部80にわけられる。
なお、ディジタル遅延器50およびビットシフト器60は前
述した第８図の場合のディジタル遅延器350およびビッ
トシフト器360とそれぞれ同様のものである。
ク図であり、乗算器１〜７のように乗算器の個数（ｍ＋
ｎ）が７個の例である。また、上記乗算器は、第１の切
換スイッチ手段であるスイッチSWPによりｍ個（３個）
の乗算器１〜３から成る第１の乗算部70とｎ個（４個）
の乗算器４〜７から成る第２の乗算部80にわけられる。
なお、ディジタル遅延器50およびビットシフト器60は前
述した第８図の場合のディジタル遅延器350およびビッ
トシフト器360とそれぞれ同様のものである。
すなわち、第１図に示す本実施例のディジタルフィル
タは、入力データxnに対して乗算を施す乗算器１〜３か
ら成る第１の乗算部70と、乗算器４〜７から成る第２の
乗算部80と、上記第１の乗算部70および第２の乗算部80
の各乗算器１〜７からの出力がそれぞれ供給される加算
器11〜17と、これらの加算器11〜17の間にそれぞれ接続
されてこれらの加算器11〜17を直列的に接続する２サン
プル遅延器21〜26と、上記加算器11〜17と遅延器21〜26
とが交互に配置された直列接続回路により２サンプル毎
に遅延されながら加算された該直列接続回路の出力が供
給される前記加算手段である加算器40と、上記入力デー
タxnを遅延させる遅延手段であるディジタル遅延器50
と、上記入力データxnあるいは上記ディジタル遅延器50
からの遅延データのいずれか一方を選択的に上記第２の
乗算部80に供給する上記スイッチSWPと、上記遅延デー
タに所定の係数を乗算する係数乗算手段であるビットシ
フト器60と、上記スイッチSWPに連動して切り換えられ
て上記ビットシフト器60の出力を選択的に上記加算器40
に供給する前記第２の切換スイッチ手段であるスイッチ
SWQとを備え、上記加算器40の出力を出力データynとす
るものである。ここで、各２サンプル遅延器21〜26は、
それぞれ２個ずつの１サンプル遅延器21a,21b〜26a,26b
で構成されている。
タは、入力データxnに対して乗算を施す乗算器１〜３か
ら成る第１の乗算部70と、乗算器４〜７から成る第２の
乗算部80と、上記第１の乗算部70および第２の乗算部80
の各乗算器１〜７からの出力がそれぞれ供給される加算
器11〜17と、これらの加算器11〜17の間にそれぞれ接続
されてこれらの加算器11〜17を直列的に接続する２サン
プル遅延器21〜26と、上記加算器11〜17と遅延器21〜26
とが交互に配置された直列接続回路により２サンプル毎
に遅延されながら加算された該直列接続回路の出力が供
給される前記加算手段である加算器40と、上記入力デー
タxnを遅延させる遅延手段であるディジタル遅延器50
と、上記入力データxnあるいは上記ディジタル遅延器50
からの遅延データのいずれか一方を選択的に上記第２の
乗算部80に供給する上記スイッチSWPと、上記遅延デー
タに所定の係数を乗算する係数乗算手段であるビットシ
フト器60と、上記スイッチSWPに連動して切り換えられ
て上記ビットシフト器60の出力を選択的に上記加算器40
に供給する前記第２の切換スイッチ手段であるスイッチ
SWQとを備え、上記加算器40の出力を出力データynとす
るものである。ここで、各２サンプル遅延器21〜26は、
それぞれ２個ずつの１サンプル遅延器21a,21b〜26a,26b
で構成されている。
第１図において、上記スイッチSWP,スイッチSWQを接
点Ｈに接続すると、つまり、上記スイッチSWPで上記第
１の乗算部70と上記第２の乗算部80が接続され、上記ビ
ットシフト器60が上記加算器40と接続されると、上記デ
ィジタルフィルタはハーフバンド構成となり、第９図に
おける奇数のタップがそれぞれの乗算器１〜７で実現さ
れる。ただし、第１図の例では乗算器の個数（ｍ＋ｎ）
が奇数であるため、乗算器７の係数をゼロとしている。
点Ｈに接続すると、つまり、上記スイッチSWPで上記第
１の乗算部70と上記第２の乗算部80が接続され、上記ビ
ットシフト器60が上記加算器40と接続されると、上記デ
ィジタルフィルタはハーフバンド構成となり、第９図に
おける奇数のタップがそれぞれの乗算器１〜７で実現さ
れる。ただし、第１図の例では乗算器の個数（ｍ＋ｎ）
が奇数であるため、乗算器７の係数をゼロとしている。
上記スイッチSWPおよびスイッチSWQを接点Ｈに接続し
た場合の動作は、第２図に示すようなタイミングで行わ
れる。すなわち、入力データxnに対して、乗算器１〜７
で奇数のタップの係数a5〜a-5が乗じられる。当該乗算
された積が上記遅延器21〜26により２サンプル毎にそれ
ぞれ積がずれ、上記加算器11〜17によりそれぞれ加算さ
れる。同時に、上記ディジタル遅延器50で遅延され上記
ビットシフト器60で1/2の係数が乗じられた中央タップ
と先に加算器11〜17により加算された出力が、上記加算
器40で加算され出力データynを得る。
た場合の動作は、第２図に示すようなタイミングで行わ
れる。すなわち、入力データxnに対して、乗算器１〜７
で奇数のタップの係数a5〜a-5が乗じられる。当該乗算
された積が上記遅延器21〜26により２サンプル毎にそれ
ぞれ積がずれ、上記加算器11〜17によりそれぞれ加算さ
れる。同時に、上記ディジタル遅延器50で遅延され上記
ビットシフト器60で1/2の係数が乗じられた中央タップ
と先に加算器11〜17により加算された出力が、上記加算
器40で加算され出力データynを得る。
本実施例のディジタルフィルタの例では、乗算器の個
数（ｍ＋ｎ）が７個で11タップのハーフバンド型のフィ
ルタが実現されている。したがって、上記ディジタル遅
延器50の遅延量は、第２図に示すように、入力データx
12のタイミングで出力データy5が出力されるため７サン
プル遅延となる。
数（ｍ＋ｎ）が７個で11タップのハーフバンド型のフィ
ルタが実現されている。したがって、上記ディジタル遅
延器50の遅延量は、第２図に示すように、入力データx
12のタイミングで出力データy5が出力されるため７サン
プル遅延となる。
上記スイッチSWPおよびスイッチSWQを接点Ｆに接続す
ると、つまり、上記スイッチSWPで上記ディジタル遅延
器50と上記第２の乗算部80が接続され、上記スイッチSW
Qが開放されて上記ビットシフト器60が上記加算器40と
分離されると、通常のFIRディジタルフィルタと同様な
係数が実現できる。この場合には、前記第１の乗算部70
内の乗算器１〜３のフィルタで偶数のタップが実現さ
れ、前記第２の乗算部80内の乗算器４〜７のフィルタで
奇数タップの係数が乗じられ、この場合の動作は第３図
に示すようなタイミングで行われる。つまり、当該第１
の乗算部70および第２の乗算部80で、交互に偶数，奇数
の係数が乗じられたものが２サンプル毎に加算されてゆ
き、上記加算器40により加算されて出力データynを得
る。
ると、つまり、上記スイッチSWPで上記ディジタル遅延
器50と上記第２の乗算部80が接続され、上記スイッチSW
Qが開放されて上記ビットシフト器60が上記加算器40と
分離されると、通常のFIRディジタルフィルタと同様な
係数が実現できる。この場合には、前記第１の乗算部70
内の乗算器１〜３のフィルタで偶数のタップが実現さ
れ、前記第２の乗算部80内の乗算器４〜７のフィルタで
奇数タップの係数が乗じられ、この場合の動作は第３図
に示すようなタイミングで行われる。つまり、当該第１
の乗算部70および第２の乗算部80で、交互に偶数，奇数
の係数が乗じられたものが２サンプル毎に加算されてゆ
き、上記加算器40により加算されて出力データynを得
る。
したがって、（ｍ＋ｎ）個の乗算器でタップ数（ｍ＋
ｎ）個のフィルタが実現できることになる。なお、この
場合のディジタル遅延器50の遅延量も上述と同様７サン
プル遅延でよい。
ｎ）個のフィルタが実現できることになる。なお、この
場合のディジタル遅延器50の遅延量も上述と同様７サン
プル遅延でよい。
ここで、上記ディジタル遅延器50の遅延量は、上記乗
算器の個数によって異なる。特に、上記乗算器の個数が
偶数で、上記スイッチSWPおよびスイッチSWQが接点Ｆと
接続された場合、偶数タップのフィルタが実現されるこ
とになる。したがって、上記偶数タップとなった場合、
中央タップの位置をどこにするかにより、どの乗算器で
どの係数を実現し遅延量をいくつにするかは異なる。な
お、乗算器の個数が偶数となった時のスイッチSWPの位
置は、偶数個の乗算器の中央に設置する。
算器の個数によって異なる。特に、上記乗算器の個数が
偶数で、上記スイッチSWPおよびスイッチSWQが接点Ｆと
接続された場合、偶数タップのフィルタが実現されるこ
とになる。したがって、上記偶数タップとなった場合、
中央タップの位置をどこにするかにより、どの乗算器で
どの係数を実現し遅延量をいくつにするかは異なる。な
お、乗算器の個数が偶数となった時のスイッチSWPの位
置は、偶数個の乗算器の中央に設置する。
さらに、上記乗算器の個数が奇数になった場合、上記
スイッチSWPの位置は中央タップの前でも後ろでもよ
い。例えば、上記スイッチSWPの位置を図中×印Ｒの位
置としてもよい。すなわち、上記スイッチSWPが×印Ｒ
の位置にきた場合、上記スイッチSWPおよびスイッチSWQ
を接点Ｆに接続すると、上記乗算器１〜４で奇数タップ
を、乗算器５〜７で偶数タップを計算することになる。
また、例えば前述のように、上記スイッチSWPおよびス
イッチSWQが接点Ｈと接続する場合、乗算器１〜７で係
数a5〜a-5を実現しているが、乗算器２〜５で係数a5〜a
-5を実現し、乗算器１の係数をゼロにすれば、ディジタ
ル遅延器50の遅延量は５サンプルとなる。
スイッチSWPの位置は中央タップの前でも後ろでもよ
い。例えば、上記スイッチSWPの位置を図中×印Ｒの位
置としてもよい。すなわち、上記スイッチSWPが×印Ｒ
の位置にきた場合、上記スイッチSWPおよびスイッチSWQ
を接点Ｆに接続すると、上記乗算器１〜４で奇数タップ
を、乗算器５〜７で偶数タップを計算することになる。
また、例えば前述のように、上記スイッチSWPおよびス
イッチSWQが接点Ｈと接続する場合、乗算器１〜７で係
数a5〜a-5を実現しているが、乗算器２〜５で係数a5〜a
-5を実現し、乗算器１の係数をゼロにすれば、ディジタ
ル遅延器50の遅延量は５サンプルとなる。
本発明によれば、通常のタップ数（ｍ＋ｎ）個のFIR
型ディジタルフィルタが実現できるだけでなく、スイッ
チの切り換えと、遅延量の調整のみで、効率の良いハー
フバンド型のディジタルフィルタが実現できる。
型ディジタルフィルタが実現できるだけでなく、スイッ
チの切り換えと、遅延量の調整のみで、効率の良いハー
フバンド型のディジタルフィルタが実現できる。
すなわち、比較的簡単な構成でありながら通常のFIR
型ディジタルフィルタとハーフバンド型のディジタルフ
ィルタを一つの回路構成上で実現することができ、効率
のよいディジタルフィルタを提供することができる。
型ディジタルフィルタとハーフバンド型のディジタルフ
ィルタを一つの回路構成上で実現することができ、効率
のよいディジタルフィルタを提供することができる。
第１図は本発明に係るディジタルフィルタの一実施例を
示すブロック回路図、第２図および第３図は本実施例の
ディジタルフィルタのタイミングを示す模式図、第４図
および第５図は従来例のFIR型ディジタルフィルタを示
すブロック回路図、第６図は従来例のFIR型ディジタル
フィルタのタイミングを示す模式図、第７図は従来例の
FIR型ディジタルフィルタのインパルス応答を示す模式
図、第８図は従来例のハーフバンド型ディジタルフィル
タを示すブロック回路図、第９図は従来例のハーフバン
ド型ディジタルフィルタのインパルス応答を示す模式
図、第10図は従来例のハーフバンド型ディジタルフィル
タのタイミングを示す模式図である。 １〜７……乗算器 11〜17,40……加算器 21〜26……遅延器 50……ディジタル遅延器 60……ビットシフト器 70……第１の乗算部 80……第２の乗算部
示すブロック回路図、第２図および第３図は本実施例の
ディジタルフィルタのタイミングを示す模式図、第４図
および第５図は従来例のFIR型ディジタルフィルタを示
すブロック回路図、第６図は従来例のFIR型ディジタル
フィルタのタイミングを示す模式図、第７図は従来例の
FIR型ディジタルフィルタのインパルス応答を示す模式
図、第８図は従来例のハーフバンド型ディジタルフィル
タを示すブロック回路図、第９図は従来例のハーフバン
ド型ディジタルフィルタのインパルス応答を示す模式
図、第10図は従来例のハーフバンド型ディジタルフィル
タのタイミングを示す模式図である。 １〜７……乗算器 11〜17,40……加算器 21〜26……遅延器 50……ディジタル遅延器 60……ビットシフト器 70……第１の乗算部 80……第２の乗算部
Claims (1)
- 【請求項１】入力データに対して乗算を施すｍ個の乗算
器から成る第１の乗算部と、ｎ個の乗算器から成る第２
の乗算部と、 上記第１の乗算部および第２の乗算部の各乗算器からの
出力がそれぞれ供給される（ｍ＋ｎ）個の加算器と、 上記（ｍ＋ｎ）個の加算器の間にそれぞれ接続されてこ
れらの全ての加算器を直列に接続する遅延器と、 上記（ｍ＋ｎ）個の加算器それぞれと遅延器とが交互に
接続されて成る直列接続回路からの出力が供給される加
算手段と、 上記入力データを遅延させる遅延手段と、 上記入力データあるいは上記遅延手段からの遅延データ
のいずれか一方を選択的に上記第２の乗算部に供給する
第１の切換スイッチ手段と、 上記遅延データに所定の係数を乗算する係数乗算手段
と、 上記第１の切換スイッチ手段に連動して切り換えられて
上記係数乗算手段の出力を選択的に上記加算手段に供給
する第２の切換スイッチ手段とを備え、 上記加算手段の出力を出力データとすること を特徴とするディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258885A JP2913647B2 (ja) | 1988-10-14 | 1988-10-14 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258885A JP2913647B2 (ja) | 1988-10-14 | 1988-10-14 | ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105714A JPH02105714A (ja) | 1990-04-18 |
| JP2913647B2 true JP2913647B2 (ja) | 1999-06-28 |
Family
ID=17326381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258885A Expired - Fee Related JP2913647B2 (ja) | 1988-10-14 | 1988-10-14 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913647B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276316A (ja) * | 1985-09-27 | 1987-04-08 | Victor Co Of Japan Ltd | デジタル・フイルタ |
| JPS62144415A (ja) * | 1985-12-19 | 1987-06-27 | Nec Home Electronics Ltd | 内插デイジタルフイルタ |
-
1988
- 1988-10-14 JP JP63258885A patent/JP2913647B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02105714A (ja) | 1990-04-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |