JP3370952B2 - ディジタル内挿補間フィルタ - Google Patents
ディジタル内挿補間フィルタInfo
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- JP3370952B2 JP3370952B2 JP16734899A JP16734899A JP3370952B2 JP 3370952 B2 JP3370952 B2 JP 3370952B2 JP 16734899 A JP16734899 A JP 16734899A JP 16734899 A JP16734899 A JP 16734899A JP 3370952 B2 JP3370952 B2 JP 3370952B2
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Description
【０００１】
【発明の属する技術分野】本発明は、入力サンプリング
信号系列の帯域制限を目的とするディジタル内挿補間フ
ィルタに関し、特に入力サンプリング信号系列に対して
必要な演算を行うためにフィルタ内部に記憶されている
複数の係数において特定の係数間に整数比の関係がある
場合に、回路規模を縮小することのできるディジタル内
挿補間フィルタに関する。
信号系列の帯域制限を目的とするディジタル内挿補間フ
ィルタに関し、特に入力サンプリング信号系列に対して
必要な演算を行うためにフィルタ内部に記憶されている
複数の係数において特定の係数間に整数比の関係がある
場合に、回路規模を縮小することのできるディジタル内
挿補間フィルタに関する。
【０００２】
【従来の技術】図５は、従来のディジタル内挿補間フィ
ルタ回路の構成例を示すブロック図である。ここではタ
ップ数７、つまり係数の数Ｋ＝７の場合についての例を
示す。ディジタル内挿補間フィルタは、入力サンプリン
グ信号系列に対してオーバーサンプリングを行うオーバ
ーサンプリング回路およびオーバーサンプリングされた
信号系列に対し多項式演算を行うＦＩＲフィルタからな
るものがよく知られている。前記ＦＩＲフィルタはサン
プリング間隔Ｔでオーバーサンプリングされた信号｛ｘ
（ｔ）｝に係数Ａ1 ，Ａ2 ，…，Ａ7 を乗算する係数乗
算回路、レジスタ等の遅延回路および加算回路を用いて
信号｛Ａ1 ｘ（ｔ）＋Ａ2 ｘ（ｔ−Ｔ）＋…＋Ａ7 ｘ
（ｔ−６Ｔ）｝を出力する構成になっている。なお、記
号｛｝の中は信号の値を示すものとする。
ルタ回路の構成例を示すブロック図である。ここではタ
ップ数７、つまり係数の数Ｋ＝７の場合についての例を
示す。ディジタル内挿補間フィルタは、入力サンプリン
グ信号系列に対してオーバーサンプリングを行うオーバ
ーサンプリング回路およびオーバーサンプリングされた
信号系列に対し多項式演算を行うＦＩＲフィルタからな
るものがよく知られている。前記ＦＩＲフィルタはサン
プリング間隔Ｔでオーバーサンプリングされた信号｛ｘ
（ｔ）｝に係数Ａ1 ，Ａ2 ，…，Ａ7 を乗算する係数乗
算回路、レジスタ等の遅延回路および加算回路を用いて
信号｛Ａ1 ｘ（ｔ）＋Ａ2 ｘ（ｔ−Ｔ）＋…＋Ａ7 ｘ
（ｔ−６Ｔ）｝を出力する構成になっている。なお、記
号｛｝の中は信号の値を示すものとする。
【０００３】図５において、オーバーサンプリング回路
１に入力されたサンプリング信号系列は各サンプル信号
間にパワーが０の信号を一定数挿入される。オーバーサ
ンプリング回路１から出力されたオーバーサンプリング
信号｛ｘ（ｔ）｝は、係数乗算回路２−１〜２−７に同
時に入力される。係数乗算回路２−１〜２−７は、入力
されたオーバーサンプリング信号｛ｘ（ｔ）｝に、係数
Ａ1 ，Ａ2 ，…，Ａ7をそれぞれ乗算し、乗算結果信号
｛Ａ1 ｘ（ｔ）｝，｛Ａ2 ｘ（ｔ）｝，…，｛Ａ7 ｘ
（ｔ）｝をそれぞれ出力する。
１に入力されたサンプリング信号系列は各サンプル信号
間にパワーが０の信号を一定数挿入される。オーバーサ
ンプリング回路１から出力されたオーバーサンプリング
信号｛ｘ（ｔ）｝は、係数乗算回路２−１〜２−７に同
時に入力される。係数乗算回路２−１〜２−７は、入力
されたオーバーサンプリング信号｛ｘ（ｔ）｝に、係数
Ａ1 ，Ａ2 ，…，Ａ7をそれぞれ乗算し、乗算結果信号
｛Ａ1 ｘ（ｔ）｝，｛Ａ2 ｘ（ｔ）｝，…，｛Ａ7 ｘ
（ｔ）｝をそれぞれ出力する。
【０００４】遅延回路３−６は、係数乗算回路２−７か
ら出力された乗算結果信号｛Ａ7 ｘ（ｔ）｝をサンプリ
ング間隔Ｔだけ遅延し、遅延信号｛Ａ7 ｘ（ｔ−Ｔ）｝
を出力する。遅延回路３−６から出力された遅延信号
｛Ａ7 ｘ（ｔ−Ｔ）｝は加算回路４−６に入力される。
ら出力された乗算結果信号｛Ａ7 ｘ（ｔ）｝をサンプリ
ング間隔Ｔだけ遅延し、遅延信号｛Ａ7 ｘ（ｔ−Ｔ）｝
を出力する。遅延回路３−６から出力された遅延信号
｛Ａ7 ｘ（ｔ−Ｔ）｝は加算回路４−６に入力される。
【０００５】一方、係数乗算回路２−６から出力された
乗算結果信号｛Ａ6 ｘ（ｔ）｝は加算回路４−６に入力
される。加算回路４−６は入力された乗算結果信号｛Ａ
6 ｘ（ｔ）｝と入力された遅延信号｛Ａ7 ｘ（ｔ−
Ｔ）｝を加算し、加算結果信号｛Ａ6 ｘ（ｔ）＋Ａ7 ｘ
（ｔ−Ｔ）｝を出力する。加算回路４−６から出力され
た加算結果信号｛Ａ6 ｘ（ｔ）＋Ａ7 ｘ（ｔ−Ｔ）｝は
遅延回路３−５に入力される。
乗算結果信号｛Ａ6 ｘ（ｔ）｝は加算回路４−６に入力
される。加算回路４−６は入力された乗算結果信号｛Ａ
6 ｘ（ｔ）｝と入力された遅延信号｛Ａ7 ｘ（ｔ−
Ｔ）｝を加算し、加算結果信号｛Ａ6 ｘ（ｔ）＋Ａ7 ｘ
（ｔ−Ｔ）｝を出力する。加算回路４−６から出力され
た加算結果信号｛Ａ6 ｘ（ｔ）＋Ａ7 ｘ（ｔ−Ｔ）｝は
遅延回路３−５に入力される。
【０００６】遅延回路３−５は、入力された加算結果信
号｛Ａ6 ｘ（ｔ）＋Ａ7 ｘ（ｔ−Ｔ）｝サンプリング間
隔Ｔだけ遅延し、遅延信号｛Ａ6 ｘ（ｔ−Ｔ）＋Ａ7 ｘ
（ｔ−２Ｔ）｝を出力する。遅延回路３−５から出力さ
れた遅延信号｛Ａ6 ｘ（ｔ−Ｔ）＋Ａ7 ｘ（ｔ−２
Ｔ）｝は加算回路４−５に入力される。
号｛Ａ6 ｘ（ｔ）＋Ａ7 ｘ（ｔ−Ｔ）｝サンプリング間
隔Ｔだけ遅延し、遅延信号｛Ａ6 ｘ（ｔ−Ｔ）＋Ａ7 ｘ
（ｔ−２Ｔ）｝を出力する。遅延回路３−５から出力さ
れた遅延信号｛Ａ6 ｘ（ｔ−Ｔ）＋Ａ7 ｘ（ｔ−２
Ｔ）｝は加算回路４−５に入力される。
【０００７】一方、係数乗算回路２−５から出力された
乗算結果信号｛Ａ5 ｘ（ｔ）｝は加算回路４−５に入力
される。加算回路４−５は入力された乗算結果信号｛Ａ
5 ｘ（ｔ）｝と入力された遅延信号｛Ａ6 ｘ（ｔ−Ｔ）
＋Ａ7 ｘ（ｔ−２Ｔ）｝を加算し、加算結果信号｛Ａ5
ｘ（ｔ）＋Ａ6 ｘ（ｔ−Ｔ）＋Ａ7 ｘ（ｔ−２Ｔ）｝を
出力する。加算回路４−５から出力された加算結果信号
｛Ａ5 ｘ（ｔ）＋Ａ6ｘ（ｔ−Ｔ）＋Ａ7 ｘ（ｔ−２
Ｔ）｝は遅延回路３−４に入力される。
乗算結果信号｛Ａ5 ｘ（ｔ）｝は加算回路４−５に入力
される。加算回路４−５は入力された乗算結果信号｛Ａ
5 ｘ（ｔ）｝と入力された遅延信号｛Ａ6 ｘ（ｔ−Ｔ）
＋Ａ7 ｘ（ｔ−２Ｔ）｝を加算し、加算結果信号｛Ａ5
ｘ（ｔ）＋Ａ6 ｘ（ｔ−Ｔ）＋Ａ7 ｘ（ｔ−２Ｔ）｝を
出力する。加算回路４−５から出力された加算結果信号
｛Ａ5 ｘ（ｔ）＋Ａ6ｘ（ｔ−Ｔ）＋Ａ7 ｘ（ｔ−２
Ｔ）｝は遅延回路３−４に入力される。
【０００８】遅延回路３−４は、入力された加算結果信
号｛Ａ5 ｘ（ｔ）＋Ａ6 ｘ（ｔ−Ｔ）＋Ａ7 ｘ（ｔ−２
Ｔ）｝をサンプリング間隔Ｔだけ遅延し、遅延信号｛Ａ
5 ｘ（ｔ−Ｔ）＋Ａ6 ｘ（ｔ−２Ｔ）＋Ａ7 ｘ（ｔ−３
Ｔ）｝を出力する。遅延回路３−５から出力された遅延
信号｛Ａ5 ｘ（ｔ−Ｔ）＋Ａ6 ｘ（ｔ−２Ｔ）＋Ａ7ｘ
（ｔ−３Ｔ）｝は加算回路４−４に入力される。
号｛Ａ5 ｘ（ｔ）＋Ａ6 ｘ（ｔ−Ｔ）＋Ａ7 ｘ（ｔ−２
Ｔ）｝をサンプリング間隔Ｔだけ遅延し、遅延信号｛Ａ
5 ｘ（ｔ−Ｔ）＋Ａ6 ｘ（ｔ−２Ｔ）＋Ａ7 ｘ（ｔ−３
Ｔ）｝を出力する。遅延回路３−５から出力された遅延
信号｛Ａ5 ｘ（ｔ−Ｔ）＋Ａ6 ｘ（ｔ−２Ｔ）＋Ａ7ｘ
（ｔ−３Ｔ）｝は加算回路４−４に入力される。
【０００９】一方、係数乗算回路２−４から出力された
乗算結果信号｛Ａ4 ｘ（ｔ）｝は加算回路４−４に入力
される。加算回路４−４は入力された乗算結果信号｛Ａ
4 ｘ（ｔ）｝と入力された遅延信号｛Ａ5 ｘ（ｔ−Ｔ）
＋Ａ6 ｘ（ｔ−２Ｔ）＋Ａ7ｘ（ｔ−３Ｔ）｝を加算
し、加算結果信号｛Ａ4 ｘ（ｔ）＋Ａ5 ｘ（ｔ−Ｔ）＋
Ａ6 ｘ（ｔ−２Ｔ）＋Ａ7 ｘ（ｔ−３Ｔ）｝を出力す
る。加算回路４−４から出力された加算結果信号｛Ａ4
ｘ（ｔ）＋Ａ5 ｘ（ｔ−Ｔ）＋Ａ6 ｘ（ｔ−２Ｔ）＋Ａ
7 ｘ（ｔ−３Ｔ）｝は遅延回路３−３に入力される。
乗算結果信号｛Ａ4 ｘ（ｔ）｝は加算回路４−４に入力
される。加算回路４−４は入力された乗算結果信号｛Ａ
4 ｘ（ｔ）｝と入力された遅延信号｛Ａ5 ｘ（ｔ−Ｔ）
＋Ａ6 ｘ（ｔ−２Ｔ）＋Ａ7ｘ（ｔ−３Ｔ）｝を加算
し、加算結果信号｛Ａ4 ｘ（ｔ）＋Ａ5 ｘ（ｔ−Ｔ）＋
Ａ6 ｘ（ｔ−２Ｔ）＋Ａ7 ｘ（ｔ−３Ｔ）｝を出力す
る。加算回路４−４から出力された加算結果信号｛Ａ4
ｘ（ｔ）＋Ａ5 ｘ（ｔ−Ｔ）＋Ａ6 ｘ（ｔ−２Ｔ）＋Ａ
7 ｘ（ｔ−３Ｔ）｝は遅延回路３−３に入力される。
【００１０】遅延回路３−３は、入力された加算結果信
号｛Ａ4 ｘ（ｔ）＋Ａ5 ｘ（ｔ−Ｔ）＋Ａ6 ｘ（ｔ−２
Ｔ）＋Ａ7 ｘ（ｔ−３Ｔ）｝をサンプリング間隔Ｔだけ
遅延し、遅延信号｛Ａ4 ｘ（ｔ−Ｔ）＋Ａ5 ｘ（ｔ−２
Ｔ）＋Ａ6 ｘ（ｔ−３Ｔ）＋Ａ7 ｘ（ｔ−４Ｔ）｝を出
力する。遅延回路３−３から出力された遅延信号｛Ａ4
ｘ（ｔ−Ｔ）＋Ａ5 ｘ（ｔ−２Ｔ）＋Ａ6 ｘ（ｔ−３
Ｔ）＋Ａ7 ｘ（ｔ−４Ｔ）｝は加算回路４−３に入力さ
れる。
号｛Ａ4 ｘ（ｔ）＋Ａ5 ｘ（ｔ−Ｔ）＋Ａ6 ｘ（ｔ−２
Ｔ）＋Ａ7 ｘ（ｔ−３Ｔ）｝をサンプリング間隔Ｔだけ
遅延し、遅延信号｛Ａ4 ｘ（ｔ−Ｔ）＋Ａ5 ｘ（ｔ−２
Ｔ）＋Ａ6 ｘ（ｔ−３Ｔ）＋Ａ7 ｘ（ｔ−４Ｔ）｝を出
力する。遅延回路３−３から出力された遅延信号｛Ａ4
ｘ（ｔ−Ｔ）＋Ａ5 ｘ（ｔ−２Ｔ）＋Ａ6 ｘ（ｔ−３
Ｔ）＋Ａ7 ｘ（ｔ−４Ｔ）｝は加算回路４−３に入力さ
れる。
【００１１】一方、係数乗算回路２−３から出力された
乗算結果信号｛Ａ3 ｘ（ｔ）｝は加算回路４−３に入力
される。加算回路４−３は入力された乗算結果信号｛Ａ
3 ｘ（ｔ）｝と入力された遅延信号｛Ａ4 ｘ（ｔ−Ｔ）
＋Ａ5 ｘ（ｔ−２Ｔ）＋Ａ6ｘ（ｔ−３Ｔ）＋Ａ7 ｘ
（ｔ−４Ｔ）｝を加算し、加算結果信号｛Ａ3 ｘ（ｔ）
＋Ａ4 ｘ（ｔ−Ｔ）＋Ａ5 ｘ（ｔ−２Ｔ）＋Ａ6 ｘ（ｔ
−３Ｔ）＋Ａ7 ｘ（ｔ−４Ｔ）｝を出力する。加算回路
４−３から出力された加算結果信号｛Ａ3 ｘ（ｔ）＋Ａ
4 ｘ（ｔ−Ｔ）＋Ａ5 ｘ（ｔ−２Ｔ）＋Ａ6 ｘ（ｔ−３
Ｔ）＋Ａ7 ｘ（ｔ−４Ｔ）｝は遅延回路３−２に入力さ
れる。
乗算結果信号｛Ａ3 ｘ（ｔ）｝は加算回路４−３に入力
される。加算回路４−３は入力された乗算結果信号｛Ａ
3 ｘ（ｔ）｝と入力された遅延信号｛Ａ4 ｘ（ｔ−Ｔ）
＋Ａ5 ｘ（ｔ−２Ｔ）＋Ａ6ｘ（ｔ−３Ｔ）＋Ａ7 ｘ
（ｔ−４Ｔ）｝を加算し、加算結果信号｛Ａ3 ｘ（ｔ）
＋Ａ4 ｘ（ｔ−Ｔ）＋Ａ5 ｘ（ｔ−２Ｔ）＋Ａ6 ｘ（ｔ
−３Ｔ）＋Ａ7 ｘ（ｔ−４Ｔ）｝を出力する。加算回路
４−３から出力された加算結果信号｛Ａ3 ｘ（ｔ）＋Ａ
4 ｘ（ｔ−Ｔ）＋Ａ5 ｘ（ｔ−２Ｔ）＋Ａ6 ｘ（ｔ−３
Ｔ）＋Ａ7 ｘ（ｔ−４Ｔ）｝は遅延回路３−２に入力さ
れる。
【００１２】遅延回路３−２は、入力された加算結果信
号｛Ａ3 ｘ（ｔ）＋Ａ4 ｘ（ｔ−Ｔ）＋Ａ5 ｘ（ｔ−２
Ｔ）＋Ａ6 ｘ（ｔ−３Ｔ）＋Ａ7 ｘ（ｔ−４Ｔ）｝をサ
ンプリング間隔Ｔだけ遅延し、遅延信号｛Ａ3 ｘ（ｔ−
Ｔ）＋Ａ4 ｘ（ｔ−２Ｔ）＋Ａ5 ｘ（ｔ−３Ｔ）＋Ａ6
ｘ（ｔ−４Ｔ）＋Ａ7 ｘ（ｔ−５Ｔ）｝を出力する。遅
延回路３−２から出力された遅延信号｛Ａ3 ｘ（ｔ−
Ｔ）＋Ａ4 ｘ（ｔ−２Ｔ）＋Ａ5 ｘ（ｔ−３Ｔ）＋Ａ6
ｘ（ｔ−４Ｔ）＋Ａ7 ｘ（ｔ−５Ｔ）｝は加算回路４−
２に入力される。
号｛Ａ3 ｘ（ｔ）＋Ａ4 ｘ（ｔ−Ｔ）＋Ａ5 ｘ（ｔ−２
Ｔ）＋Ａ6 ｘ（ｔ−３Ｔ）＋Ａ7 ｘ（ｔ−４Ｔ）｝をサ
ンプリング間隔Ｔだけ遅延し、遅延信号｛Ａ3 ｘ（ｔ−
Ｔ）＋Ａ4 ｘ（ｔ−２Ｔ）＋Ａ5 ｘ（ｔ−３Ｔ）＋Ａ6
ｘ（ｔ−４Ｔ）＋Ａ7 ｘ（ｔ−５Ｔ）｝を出力する。遅
延回路３−２から出力された遅延信号｛Ａ3 ｘ（ｔ−
Ｔ）＋Ａ4 ｘ（ｔ−２Ｔ）＋Ａ5 ｘ（ｔ−３Ｔ）＋Ａ6
ｘ（ｔ−４Ｔ）＋Ａ7 ｘ（ｔ−５Ｔ）｝は加算回路４−
２に入力される。
【００１３】一方、係数乗算回路２−２から出力された
乗算結果信号｛Ａ2 ｘ（ｔ）｝は加算回路４−２に入力
される。加算回路４−２は入力された乗算結果信号｛Ａ
2 ｘ（ｔ）｝と入力された遅延信号｛Ａ3 ｘ（ｔ−Ｔ）
＋Ａ4 ｘ（ｔ−２Ｔ）＋Ａ5ｘ（ｔ−３Ｔ）＋Ａ6 ｘ
（ｔ−４Ｔ）＋Ａ7 ｘ（ｔ−５Ｔ）｝を加算し、加算結
果信号｛Ａ2 ｘ（ｔ）＋Ａ3 ｘ（ｔ−Ｔ）＋Ａ4 ｘ（ｔ
−２Ｔ）＋Ａ5 ｘ（ｔ−３Ｔ）＋Ａ6 ｘ（ｔ−４Ｔ）＋
Ａ7 ｘ（ｔ−５Ｔ）｝を出力する。加算回路４−２から
出力された加算結果信号｛Ａ2 ｘ（ｔ）＋Ａ3 ｘ（ｔ−
Ｔ）＋Ａ4 ｘ（ｔ−２Ｔ）＋Ａ5 ｘ（ｔ−３Ｔ）＋Ａ6
ｘ（ｔ−４Ｔ）＋Ａ7 ｘ（ｔ−５Ｔ）｝は遅延回路３−
１に入力される。
乗算結果信号｛Ａ2 ｘ（ｔ）｝は加算回路４−２に入力
される。加算回路４−２は入力された乗算結果信号｛Ａ
2 ｘ（ｔ）｝と入力された遅延信号｛Ａ3 ｘ（ｔ−Ｔ）
＋Ａ4 ｘ（ｔ−２Ｔ）＋Ａ5ｘ（ｔ−３Ｔ）＋Ａ6 ｘ
（ｔ−４Ｔ）＋Ａ7 ｘ（ｔ−５Ｔ）｝を加算し、加算結
果信号｛Ａ2 ｘ（ｔ）＋Ａ3 ｘ（ｔ−Ｔ）＋Ａ4 ｘ（ｔ
−２Ｔ）＋Ａ5 ｘ（ｔ−３Ｔ）＋Ａ6 ｘ（ｔ−４Ｔ）＋
Ａ7 ｘ（ｔ−５Ｔ）｝を出力する。加算回路４−２から
出力された加算結果信号｛Ａ2 ｘ（ｔ）＋Ａ3 ｘ（ｔ−
Ｔ）＋Ａ4 ｘ（ｔ−２Ｔ）＋Ａ5 ｘ（ｔ−３Ｔ）＋Ａ6
ｘ（ｔ−４Ｔ）＋Ａ7 ｘ（ｔ−５Ｔ）｝は遅延回路３−
１に入力される。
【００１４】遅延回路３−１は、入力された加算結果信
号｛Ａ2 ｘ（ｔ）＋Ａ3 ｘ（ｔ−Ｔ）＋Ａ4 ｘ（ｔ−２
Ｔ）＋Ａ5 ｘ（ｔ−３Ｔ）＋Ａ6 ｘ（ｔ−４Ｔ）＋Ａ7
ｘ（ｔ−５Ｔ）｝をサンプリング間隔Ｔだけ遅延し、遅
延信号｛Ａ2 ｘ（ｔ−Ｔ）＋Ａ3 ｘ（ｔ−２Ｔ）＋Ａ4
ｘ（ｔ−３Ｔ）＋Ａ5 ｘ（ｔ−４Ｔ）＋Ａ6 ｘ（ｔ−５
Ｔ）＋Ａ7 ｘ（ｔ−６Ｔ）｝を出力する。遅延回路３−
１から出力された遅延信号｛Ａ2 ｘ（ｔ−Ｔ）＋Ａ3 ｘ
（ｔ−２Ｔ）＋Ａ4 ｘ（ｔ−３Ｔ）＋Ａ5 ｘ（ｔ−４
Ｔ）＋Ａ6 ｘ（ｔ−５Ｔ）＋Ａ7 ｘ（ｔ−６Ｔ）｝は加
算回路４−１に入力される。
号｛Ａ2 ｘ（ｔ）＋Ａ3 ｘ（ｔ−Ｔ）＋Ａ4 ｘ（ｔ−２
Ｔ）＋Ａ5 ｘ（ｔ−３Ｔ）＋Ａ6 ｘ（ｔ−４Ｔ）＋Ａ7
ｘ（ｔ−５Ｔ）｝をサンプリング間隔Ｔだけ遅延し、遅
延信号｛Ａ2 ｘ（ｔ−Ｔ）＋Ａ3 ｘ（ｔ−２Ｔ）＋Ａ4
ｘ（ｔ−３Ｔ）＋Ａ5 ｘ（ｔ−４Ｔ）＋Ａ6 ｘ（ｔ−５
Ｔ）＋Ａ7 ｘ（ｔ−６Ｔ）｝を出力する。遅延回路３−
１から出力された遅延信号｛Ａ2 ｘ（ｔ−Ｔ）＋Ａ3 ｘ
（ｔ−２Ｔ）＋Ａ4 ｘ（ｔ−３Ｔ）＋Ａ5 ｘ（ｔ−４
Ｔ）＋Ａ6 ｘ（ｔ−５Ｔ）＋Ａ7 ｘ（ｔ−６Ｔ）｝は加
算回路４−１に入力される。
【００１５】一方、係数乗算回路２−１から出力された
乗算結果信号｛Ａ1 ｘ（ｔ）｝は加算回路４−１に入力
される。加算回路４−１は入力された乗算結果信号｛Ａ
1 ｘ（ｔ）｝と入力された遅延信号｛Ａ2 ｘ（ｔ−Ｔ）
＋Ａ3 ｘ（ｔ−２Ｔ）＋Ａ4ｘ（ｔ−３Ｔ）＋Ａ5 ｘ
（ｔ−４Ｔ）＋Ａ6 ｘ（ｔ−５Ｔ）＋Ａ7 ｘ（ｔ−６
Ｔ）｝を加算し、加算結果信号｛Ａ1 ｘ（ｔ）＋Ａ2 ｘ
（ｔ−Ｔ）＋Ａ3 ｘ（ｔ−２Ｔ）＋Ａ4 ｘ（ｔ−３Ｔ）
＋Ａ5 ｘ（ｔ−４Ｔ）＋Ａ6 ｘ（ｔ−５Ｔ）＋Ａ7ｘ
（ｔ−６Ｔ）｝を出力する。加算回路４−１から出力さ
れた加算結果信号｛Ａ1 ｘ（ｔ）＋Ａ2 ｘ（ｔ−Ｔ）＋
Ａ3 ｘ（ｔ−２Ｔ）＋Ａ4 ｘ（ｔ−３Ｔ）＋Ａ5 ｘ（ｔ
−４Ｔ）＋Ａ6 ｘ（ｔ−５Ｔ）＋Ａ7 ｘ（ｔ−６Ｔ）｝
はディジタル内挿補間フィルタの出力となる。
乗算結果信号｛Ａ1 ｘ（ｔ）｝は加算回路４−１に入力
される。加算回路４−１は入力された乗算結果信号｛Ａ
1 ｘ（ｔ）｝と入力された遅延信号｛Ａ2 ｘ（ｔ−Ｔ）
＋Ａ3 ｘ（ｔ−２Ｔ）＋Ａ4ｘ（ｔ−３Ｔ）＋Ａ5 ｘ
（ｔ−４Ｔ）＋Ａ6 ｘ（ｔ−５Ｔ）＋Ａ7 ｘ（ｔ−６
Ｔ）｝を加算し、加算結果信号｛Ａ1 ｘ（ｔ）＋Ａ2 ｘ
（ｔ−Ｔ）＋Ａ3 ｘ（ｔ−２Ｔ）＋Ａ4 ｘ（ｔ−３Ｔ）
＋Ａ5 ｘ（ｔ−４Ｔ）＋Ａ6 ｘ（ｔ−５Ｔ）＋Ａ7ｘ
（ｔ−６Ｔ）｝を出力する。加算回路４−１から出力さ
れた加算結果信号｛Ａ1 ｘ（ｔ）＋Ａ2 ｘ（ｔ−Ｔ）＋
Ａ3 ｘ（ｔ−２Ｔ）＋Ａ4 ｘ（ｔ−３Ｔ）＋Ａ5 ｘ（ｔ
−４Ｔ）＋Ａ6 ｘ（ｔ−５Ｔ）＋Ａ7 ｘ（ｔ−６Ｔ）｝
はディジタル内挿補間フィルタの出力となる。
【００１６】
【発明が解決しようとする課題】帯域制限を目的として
ディジタル内挿補間フィルタを構成する場合、周波数領
域における遮断特性を向上させるためにはフィルタのタ
ップ数、つまりフィルタの係数の数を多くする必要があ
る。
ディジタル内挿補間フィルタを構成する場合、周波数領
域における遮断特性を向上させるためにはフィルタのタ
ップ数、つまりフィルタの係数の数を多くする必要があ
る。
【００１７】しかし、ディジタル内挿補間フィルタにお
いて、オーバーサンプリング信号に全ての係数をそれぞ
れ乗算する必要があるため、係数の数Ｋ（Ｋ＞０：整
数）と同じ数だけ係数乗算回路が必要となる。一般的に
係数は実数で表されることが多い。実数で乗算を行う係
数乗算回路は回路規模が大きいため、係数の増加に伴い
回路規模が大幅に増大するという問題があった。
いて、オーバーサンプリング信号に全ての係数をそれぞ
れ乗算する必要があるため、係数の数Ｋ（Ｋ＞０：整
数）と同じ数だけ係数乗算回路が必要となる。一般的に
係数は実数で表されることが多い。実数で乗算を行う係
数乗算回路は回路規模が大きいため、係数の増加に伴い
回路規模が大幅に増大するという問題があった。
【００１８】本発明は、上記に鑑みてなされたもので、
その目的とするところは、特定の係数間に整数比となる
関係がある場合に係数の整数比の関係を利用して、回路
規模を小さくできるディジタル内挿補間フィルタを提供
することにある。
その目的とするところは、特定の係数間に整数比となる
関係がある場合に係数の整数比の関係を利用して、回路
規模を小さくできるディジタル内挿補間フィルタを提供
することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の本発明は、入力サンプル信号系列の
各サンプル信号間にパワーがゼロの信号を一定数挿入す
るオーバーサンプリング手段、およびＫ個（Ｋ＞１：整
数）の係数Ａ1 ，Ａ2 ，…，ＡK のうち、１つまたは複
数の基本係数ＡM1 ，ＡM2 ，…，ＡMP
め、請求項１記載の本発明は、入力サンプル信号系列の
各サンプル信号間にパワーがゼロの信号を一定数挿入す
るオーバーサンプリング手段、およびＫ個（Ｋ＞１：整
数）の係数Ａ1 ，Ａ2 ，…，ＡK のうち、１つまたは複
数の基本係数ＡM1 ，ＡM2 ，…，ＡMP
【外２】
と前記基本係数ＡM1 ，ＡM2 ，…，ＡMP のそれぞれＮ1
倍，Ｎ2 倍，…，ＮP倍（Ｎ1 ，Ｎ2 ，…，ＮP ≠０；
Ｎ1 ，Ｎ2 ，…，ＮP ：整数）で表される１つまたは複
数の倍数係数ＡL1 ，ＡL2 ，…，ＡLP（１≦Ｌ1 ，Ｌ
2 ，…，ＬP ≦Ｋ；Ｌ1 ，Ｌ2 ，…，ＬP：整数）とを
含むような係数Ａ1 ，Ａ2 ，…，ＡK を前記オーバーサ
ンプリング手段の出力であるオーバーサンプリング信号
にそれぞれ乗算する第１，第２，…，第Ｋの係数乗算手
段を備えたトランスバーサル型のディジタル内挿補間フ
ィルタにおいて、前記倍数係数ＡL1 ，ＡL2 ，…，Ａ
LP を前記オーバーサンプリング信号にそれぞれ乗算す
る第Ｌ1 ，第Ｌ2 ，…，第ＬPの係数乗算手段に替え
て、ビットシフト回路および加算回路から構成され、前
記基本係数ＡM1 ，ＡM2 ，…，ＡMPを前記オーバーサン
プリング信号にそれぞれ乗算する第Ｍ1 ，第Ｍ2 ，…，
第ＭP の係数乗算手段の出力をそれぞれＮ1 ，Ｎ2，
…，ＮP 倍する１つまたは複数の整数倍手段を有するこ
とを要旨とする。
倍，Ｎ2 倍，…，ＮP倍（Ｎ1 ，Ｎ2 ，…，ＮP ≠０；
Ｎ1 ，Ｎ2 ，…，ＮP ：整数）で表される１つまたは複
数の倍数係数ＡL1 ，ＡL2 ，…，ＡLP（１≦Ｌ1 ，Ｌ
2 ，…，ＬP ≦Ｋ；Ｌ1 ，Ｌ2 ，…，ＬP：整数）とを
含むような係数Ａ1 ，Ａ2 ，…，ＡK を前記オーバーサ
ンプリング手段の出力であるオーバーサンプリング信号
にそれぞれ乗算する第１，第２，…，第Ｋの係数乗算手
段を備えたトランスバーサル型のディジタル内挿補間フ
ィルタにおいて、前記倍数係数ＡL1 ，ＡL2 ，…，Ａ
LP を前記オーバーサンプリング信号にそれぞれ乗算す
る第Ｌ1 ，第Ｌ2 ，…，第ＬPの係数乗算手段に替え
て、ビットシフト回路および加算回路から構成され、前
記基本係数ＡM1 ，ＡM2 ，…，ＡMPを前記オーバーサン
プリング信号にそれぞれ乗算する第Ｍ1 ，第Ｍ2 ，…，
第ＭP の係数乗算手段の出力をそれぞれＮ1 ，Ｎ2，
…，ＮP 倍する１つまたは複数の整数倍手段を有するこ
とを要旨とする。
【００２０】請求項１記載の本発明にあっては、Ｋ個の
係数Ａ1 ，Ａ2 ，…，ＡK が１つまたは複数の基本係数
ＡM1 ，ＡM2 ，…，ＡMP （１≦Ｐ≦（Ｋ−１）；１≦
Ｍ1，Ｍ2 ，…，ＭP ≦Ｋ；Ｐ，Ｍ1 ，Ｍ2 ，…，Ｍ
P ：整数）（Ｍi ＝Ｍj であってもよい；ｉ≠ｊ；１≦
ｉ，ｊ≦（Ｋ−１）；ｉ，ｊ：整数）と基本係数ＡM1，
ＡM2 ，…，ＡMP のそれぞれＮ1 倍，Ｎ2 倍，…，ＮP
倍（Ｎ1 ，Ｎ2 ，…，ＮP ≠０；Ｎ1 ，Ｎ2 ，…，Ｎ
P ：整数）で表される１つまたは複数の倍数係数
ＡL1 ，ＡL2 ，…，ＡLP（１≦Ｌ1 ，Ｌ2 ，…，ＬP ≦
Ｋ；Ｌ1 ，Ｌ2 ，…，ＬP：整数）とを含む場合、前記
倍数係数ＡL1 ，ＡL2 ，…，ＡLP をオーバーサンプリ
ング信号にそれぞれ乗算する第Ｌ1 ，第Ｌ2 ，…，第Ｌ
P の係数乗算手段の代わりに、係数乗算手段に比較して
回路規模の小さいビットシフト回路と加算回路から構成
され、基本係数ＡM1 ，ＡM2 ，…，ＡMPをオーバーサン
プリング信号にそれぞれ乗算する第Ｍ1 ，第Ｍ2 ，…，
第ＭP の係数乗算手段の出力をそれぞれＮ1 ，Ｎ2 ，
…，ＮP 倍する１つまたは複数の整数倍手段を備えるこ
とにより、回路規模を縮小可能である。
係数Ａ1 ，Ａ2 ，…，ＡK が１つまたは複数の基本係数
ＡM1 ，ＡM2 ，…，ＡMP （１≦Ｐ≦（Ｋ−１）；１≦
Ｍ1，Ｍ2 ，…，ＭP ≦Ｋ；Ｐ，Ｍ1 ，Ｍ2 ，…，Ｍ
P ：整数）（Ｍi ＝Ｍj であってもよい；ｉ≠ｊ；１≦
ｉ，ｊ≦（Ｋ−１）；ｉ，ｊ：整数）と基本係数ＡM1，
ＡM2 ，…，ＡMP のそれぞれＮ1 倍，Ｎ2 倍，…，ＮP
倍（Ｎ1 ，Ｎ2 ，…，ＮP ≠０；Ｎ1 ，Ｎ2 ，…，Ｎ
P ：整数）で表される１つまたは複数の倍数係数
ＡL1 ，ＡL2 ，…，ＡLP（１≦Ｌ1 ，Ｌ2 ，…，ＬP ≦
Ｋ；Ｌ1 ，Ｌ2 ，…，ＬP：整数）とを含む場合、前記
倍数係数ＡL1 ，ＡL2 ，…，ＡLP をオーバーサンプリ
ング信号にそれぞれ乗算する第Ｌ1 ，第Ｌ2 ，…，第Ｌ
P の係数乗算手段の代わりに、係数乗算手段に比較して
回路規模の小さいビットシフト回路と加算回路から構成
され、基本係数ＡM1 ，ＡM2 ，…，ＡMPをオーバーサン
プリング信号にそれぞれ乗算する第Ｍ1 ，第Ｍ2 ，…，
第ＭP の係数乗算手段の出力をそれぞれＮ1 ，Ｎ2 ，
…，ＮP 倍する１つまたは複数の整数倍手段を備えるこ
とにより、回路規模を縮小可能である。
【００２１】また、請求項２記載の本発明は、請求項１
記載の発明において、前記Ｋ個の係数Ａ1 ，Ａ2 ，…，
ＡK は、それぞれｓｉｎ（ｎπ／ｍ）／（ｎπ／ｍ），
ｓｉｎ（（ｎ−１）π／ｍ）／（（ｎ−１）π／ｍ），
…，ｓｉｎ（π／ｍ）／（π／ｍ），ｓｉｎ（０）／
（０），ｓｉｎ（π／ｍ）／（π／ｍ），…，ｓｉｎ
（ｎπ／ｍ）／（ｎπ／ｍ）（ｎ＝（Ｋ−１）／２；
ｎ：整数）（ｍ＞０：整数）で表されるような離散ｓｉ
ｎｃ関数値であることを要旨とする。
記載の発明において、前記Ｋ個の係数Ａ1 ，Ａ2 ，…，
ＡK は、それぞれｓｉｎ（ｎπ／ｍ）／（ｎπ／ｍ），
ｓｉｎ（（ｎ−１）π／ｍ）／（（ｎ−１）π／ｍ），
…，ｓｉｎ（π／ｍ）／（π／ｍ），ｓｉｎ（０）／
（０），ｓｉｎ（π／ｍ）／（π／ｍ），…，ｓｉｎ
（ｎπ／ｍ）／（ｎπ／ｍ）（ｎ＝（Ｋ−１）／２；
ｎ：整数）（ｍ＞０：整数）で表されるような離散ｓｉ
ｎｃ関数値であることを要旨とする。
【００２２】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。図１は、本発明のディジタル内挿補
間フィルタの第１の実施形態を示すブロック図である。
の形態を説明する。図１は、本発明のディジタル内挿補
間フィルタの第１の実施形態を示すブロック図である。
【００２３】ディジタル内挿補間フィルタは、図５で説
明したように、入力サンプル信号系列に対してオーバー
サンプリングを行うオーバーサンプリング回路および該
オーバーサンプリング回路から出力されるオーバーサン
プリング信号に対して、１つまたは複数の基本係数
ＡM1，ＡM2，…，ＡMPと該基本係数ＡM1，ＡM2，…，Ａ
MPのそれぞれＮ1 倍，Ｎ2 倍，…，ＮP 倍で表される１
つまたは複数の倍数係数ＡL1，ＡL2，…，ＡLPとを含む
ようなＫ個の係数Ａ1 ，Ａ2 ，…，Ａk をそれぞれ乗算
する第１，第２，…，第Ｋの係数乗算手段から構成され
ているが、ここである倍数係数ＡL （１≦Ｌ≦Ｋ：整
数）が基本係数ＡM （１≦Ｍ≦Ｋ，Ｍ：整数，Ｍ≠Ｌ）
のＮ倍（Ｎ：整数）で表される場合、第Ｌの係数乗算手
段から出力される信号｛ＡL ｘ（ｔ）｝は、次式で表す
ことができる。
明したように、入力サンプル信号系列に対してオーバー
サンプリングを行うオーバーサンプリング回路および該
オーバーサンプリング回路から出力されるオーバーサン
プリング信号に対して、１つまたは複数の基本係数
ＡM1，ＡM2，…，ＡMPと該基本係数ＡM1，ＡM2，…，Ａ
MPのそれぞれＮ1 倍，Ｎ2 倍，…，ＮP 倍で表される１
つまたは複数の倍数係数ＡL1，ＡL2，…，ＡLPとを含む
ようなＫ個の係数Ａ1 ，Ａ2 ，…，Ａk をそれぞれ乗算
する第１，第２，…，第Ｋの係数乗算手段から構成され
ているが、ここである倍数係数ＡL （１≦Ｌ≦Ｋ：整
数）が基本係数ＡM （１≦Ｍ≦Ｋ，Ｍ：整数，Ｍ≠Ｌ）
のＮ倍（Ｎ：整数）で表される場合、第Ｌの係数乗算手
段から出力される信号｛ＡL ｘ（ｔ）｝は、次式で表す
ことができる。
【００２４】
ＡL ｘ（ｔ）＝Ｎ×ＡM ｘ（ｔ） …（１）
本発明のディジタル内挿補間フィルタは、式（１）に注
目して、信号｛ＡL ｘ（ｔ）｝を算出するための第Ｌの
係数乗算手段の代わりに、第Ｍの係数乗算手段の出力信
号｛ＡM ｘ（ｔ）｝をＮ倍する整数倍手段で構成しよう
とするものである。整数倍手段は、回路規模の小さい加
算手段とビットシフトにより実現される２b 倍手段
（ｂ：整数）とにより構成することができるため、実数
の係数を乗算する係数乗算手段に比べ小さい回路規模で
実現できる。例えば、入力信号｛ｙ（ｔ）｝を３倍する
整数倍手段は、ビットシフトにより入力信号を２倍にす
る２倍手段と２倍手段の出力信号｛２ｙ（ｔ）｝に入力
信号｛ｙ（ｔ）｝を加算する加算手段とにより構成され
る。すなわち、信号｛ＡL ｘ（ｔ）｝を演算するための
手段として、実数の係数を乗算する係数乗算手段に替え
て整数倍手段を備えたことで、回路規模を小さくするこ
とができる。
目して、信号｛ＡL ｘ（ｔ）｝を算出するための第Ｌの
係数乗算手段の代わりに、第Ｍの係数乗算手段の出力信
号｛ＡM ｘ（ｔ）｝をＮ倍する整数倍手段で構成しよう
とするものである。整数倍手段は、回路規模の小さい加
算手段とビットシフトにより実現される２b 倍手段
（ｂ：整数）とにより構成することができるため、実数
の係数を乗算する係数乗算手段に比べ小さい回路規模で
実現できる。例えば、入力信号｛ｙ（ｔ）｝を３倍する
整数倍手段は、ビットシフトにより入力信号を２倍にす
る２倍手段と２倍手段の出力信号｛２ｙ（ｔ）｝に入力
信号｛ｙ（ｔ）｝を加算する加算手段とにより構成され
る。すなわち、信号｛ＡL ｘ（ｔ）｝を演算するための
手段として、実数の係数を乗算する係数乗算手段に替え
て整数倍手段を備えたことで、回路規模を小さくするこ
とができる。
【００２５】次に、図１に示す第１の実施形態のディジ
タル内挿補間フィルタについて詳細に説明する。なお、
本実施形態では、係数の数Ｋ＝７であり、倍数係数Ａ3
が基本係数Ａ2 のＮ倍（Ｎ：整数）で表される場合につ
いての例を示す。同図において、オーバーサンプリング
回路１、遅延回路３−１〜３−６、加算回路４−１〜４
−６および係数乗算回路２−１〜２−７は図５に示す従
来構成のものと同様の機能を有するので説明を省略す
る。
タル内挿補間フィルタについて詳細に説明する。なお、
本実施形態では、係数の数Ｋ＝７であり、倍数係数Ａ3
が基本係数Ａ2 のＮ倍（Ｎ：整数）で表される場合につ
いての例を示す。同図において、オーバーサンプリング
回路１、遅延回路３−１〜３−６、加算回路４−１〜４
−６および係数乗算回路２−１〜２−７は図５に示す従
来構成のものと同様の機能を有するので説明を省略す
る。
【００２６】係数乗算回路２−２はオーバーサンプリン
グ回路１から出力されたオーバーサンプリング信号｛ｘ
（ｔ）｝に基本係数Ａ2 を乗算し、乗算結果信号｛Ａ2
ｘ（ｔ）｝を出力する。係数乗算回路２−２から出力さ
れた乗算結果信号｛Ａ2 ｘ（ｔ）｝は、加算回路４−２
および整数倍回路５に入力される。整数倍回路５は、入
力された信号｛Ａ2 ｘ（ｔ）｝をＮ倍し、整数倍信号
｛ＮＡ2 ｘ（ｔ）｝を加算回路４−３に出力する。整数
倍信号｛ＮＡ2 ｘ（ｔ）｝は信号｛Ａ3 ｘ（ｔ）｝に等
しいため、本実施形態のディジタル内挿補間フィルタは
従来回路と同じ出力を得る。
グ回路１から出力されたオーバーサンプリング信号｛ｘ
（ｔ）｝に基本係数Ａ2 を乗算し、乗算結果信号｛Ａ2
ｘ（ｔ）｝を出力する。係数乗算回路２−２から出力さ
れた乗算結果信号｛Ａ2 ｘ（ｔ）｝は、加算回路４−２
および整数倍回路５に入力される。整数倍回路５は、入
力された信号｛Ａ2 ｘ（ｔ）｝をＮ倍し、整数倍信号
｛ＮＡ2 ｘ（ｔ）｝を加算回路４−３に出力する。整数
倍信号｛ＮＡ2 ｘ（ｔ）｝は信号｛Ａ3 ｘ（ｔ）｝に等
しいため、本実施形態のディジタル内挿補間フィルタは
従来回路と同じ出力を得る。
【００２７】本実施形態の特徴は、加算回路４−３に入
力される乗算結果信号｛Ａ3 ｘ（ｔ）｝を算出する手段
として、係数乗算回路２−３に替えて、係数乗算回路２
−２の出力である乗算結果信号｛Ａ2 ｘ（ｔ）｝をＮ倍
する整数倍回路５を備えたことにある。整数倍回路は、
回路規模の小さいビットシフト回路と加算回路とにより
構成することができるため、実数の係数を乗算する係数
乗算回路に比べ小さい回路規模で実現できる。すなわ
ち、回路規模の大きい係数乗算回路２−３を用いて乗算
結果信号｛Ａ3 ｘ（ｔ）｝を計算していた従来回路とは
異なり、小さい回路規模で実現可能な整数倍回路５を用
いることにより、回路規模の縮小が可能となる。
力される乗算結果信号｛Ａ3 ｘ（ｔ）｝を算出する手段
として、係数乗算回路２−３に替えて、係数乗算回路２
−２の出力である乗算結果信号｛Ａ2 ｘ（ｔ）｝をＮ倍
する整数倍回路５を備えたことにある。整数倍回路は、
回路規模の小さいビットシフト回路と加算回路とにより
構成することができるため、実数の係数を乗算する係数
乗算回路に比べ小さい回路規模で実現できる。すなわ
ち、回路規模の大きい係数乗算回路２−３を用いて乗算
結果信号｛Ａ3 ｘ（ｔ）｝を計算していた従来回路とは
異なり、小さい回路規模で実現可能な整数倍回路５を用
いることにより、回路規模の縮小が可能となる。
【００２８】図２は、本発明のディジタル内挿補間フィ
ルタの第２の実施形態を示すブロック図である。本実施
形態では、係数の数Ｋ＝７であり、倍数係数Ａ3 ，Ａ4
がそれぞれ第１の基本係数Ａ2 のＮ1 倍（Ｎ1 ：整
数），Ｎ2 倍（Ｎ2 ：整数）で表され、かつ倍数係数Ａ
6 ，Ａ7 がそれぞれ第２の基本係数Ａ5 のＮ3 倍
（Ｎ3 ：整数），Ｎ4 倍（Ｎ4 ：整数）で表される場合
についての例を示す。同図において、オーバーサンプリ
ング回路１、遅延回路３−１〜３−６、加算回路４−１
〜４−６および係数乗算回路２−１〜２−７は図５に示
す従来構成のものと同様の機能を有するので説明を省略
する。
ルタの第２の実施形態を示すブロック図である。本実施
形態では、係数の数Ｋ＝７であり、倍数係数Ａ3 ，Ａ4
がそれぞれ第１の基本係数Ａ2 のＮ1 倍（Ｎ1 ：整
数），Ｎ2 倍（Ｎ2 ：整数）で表され、かつ倍数係数Ａ
6 ，Ａ7 がそれぞれ第２の基本係数Ａ5 のＮ3 倍
（Ｎ3 ：整数），Ｎ4 倍（Ｎ4 ：整数）で表される場合
についての例を示す。同図において、オーバーサンプリ
ング回路１、遅延回路３−１〜３−６、加算回路４−１
〜４−６および係数乗算回路２−１〜２−７は図５に示
す従来構成のものと同様の機能を有するので説明を省略
する。
【００２９】係数乗算回路２−２、係数乗算回路２−５
は、オーバーサンプリング回路１から出力されたオーバ
ーサンプリング信号｛ｘ（ｔ）｝にそれぞれ第１の基本
係数Ａ2 および第２の基本係数Ａ5 を乗算し、乗算結果
信号｛Ａ2 ｘ（ｔ）｝および｛Ａ5 ｘ（ｔ）｝をそれぞ
れ出力する。係数乗算回路２−２から出力された乗算結
果信号｛Ａ2 ｘ（ｔ）｝は、加算回路４−２および整数
倍回路６−１，６−２に、係数乗算回路２−５から出力
される乗算結果信号｛Ａ5 ｘ（ｔ）｝は加算回路４−５
および整数倍回路６−３，６−４に入力される。整数倍
回路６−１および６−２は、入力された信号｛Ａ2 ｘ
（ｔ）｝をそれぞれＮ1 倍およびＮ2 倍し、整数倍信号
｛Ｎ1 Ａ2 ｘ（ｔ）｝および整数倍信号｛Ｎ2 Ａ2 ｘ
（ｔ）｝をそれぞれ加算回路４−３および４−４に出力
する。
は、オーバーサンプリング回路１から出力されたオーバ
ーサンプリング信号｛ｘ（ｔ）｝にそれぞれ第１の基本
係数Ａ2 および第２の基本係数Ａ5 を乗算し、乗算結果
信号｛Ａ2 ｘ（ｔ）｝および｛Ａ5 ｘ（ｔ）｝をそれぞ
れ出力する。係数乗算回路２−２から出力された乗算結
果信号｛Ａ2 ｘ（ｔ）｝は、加算回路４−２および整数
倍回路６−１，６−２に、係数乗算回路２−５から出力
される乗算結果信号｛Ａ5 ｘ（ｔ）｝は加算回路４−５
および整数倍回路６−３，６−４に入力される。整数倍
回路６−１および６−２は、入力された信号｛Ａ2 ｘ
（ｔ）｝をそれぞれＮ1 倍およびＮ2 倍し、整数倍信号
｛Ｎ1 Ａ2 ｘ（ｔ）｝および整数倍信号｛Ｎ2 Ａ2 ｘ
（ｔ）｝をそれぞれ加算回路４−３および４−４に出力
する。
【００３０】整数倍回路６−３および６−４は、入力さ
れた信号｛Ａ5 ｘ（ｔ）｝をそれぞれＮ3 倍およびＮ4
倍し、整数倍信号｛Ｎ3 Ａ5 ｘ（ｔ）｝および整数倍信
号｛Ｎ4 Ａ5 ｘ（ｔ）｝を加算回路４−６および遅延回
路３−６に出力する。整数倍信号｛Ｎ1 Ａ2 ｘ（ｔ）｝
および整数倍信号｛Ｎ2 Ａ2 ｘ（ｔ）｝はそれぞれ乗算
結果信号｛Ａ3 ｘ（ｔ）｝および｛Ａ4 ｘ（ｔ）｝に等
しく、整数倍信号｛Ｎ3 Ａ5 ｘ（ｔ）｝および整数倍信
号｛Ｎ4 Ａ5 ｘ（ｔ）｝はそれぞれ信号｛Ａ6ｘ
（ｔ）｝および｛Ａ7 ｘ（ｔ）｝に等しいため、本実施
形態のディジタル内挿補間フィルタは従来回路と同じ出
力を得る。
れた信号｛Ａ5 ｘ（ｔ）｝をそれぞれＮ3 倍およびＮ4
倍し、整数倍信号｛Ｎ3 Ａ5 ｘ（ｔ）｝および整数倍信
号｛Ｎ4 Ａ5 ｘ（ｔ）｝を加算回路４−６および遅延回
路３−６に出力する。整数倍信号｛Ｎ1 Ａ2 ｘ（ｔ）｝
および整数倍信号｛Ｎ2 Ａ2 ｘ（ｔ）｝はそれぞれ乗算
結果信号｛Ａ3 ｘ（ｔ）｝および｛Ａ4 ｘ（ｔ）｝に等
しく、整数倍信号｛Ｎ3 Ａ5 ｘ（ｔ）｝および整数倍信
号｛Ｎ4 Ａ5 ｘ（ｔ）｝はそれぞれ信号｛Ａ6ｘ
（ｔ）｝および｛Ａ7 ｘ（ｔ）｝に等しいため、本実施
形態のディジタル内挿補間フィルタは従来回路と同じ出
力を得る。
【００３１】本実施形態の特徴は、加算回路４−３，４
−４にそれぞれ入力される乗算結果信号｛Ａ3 ｘ
（ｔ）｝，｛Ａ4 ｘ（ｔ）｝を算出する手段として、係
数乗算回路２−３および係数乗算回路２−４に替えて、
それぞれ係数乗算回路２−２から出力される乗算結果信
号｛Ａ2 ｘ（ｔ）｝をＮ1 倍する整数倍回路６−１、Ｎ
2 倍する整数倍回路６−２を備え、加算回路４−６、遅
延回路３−６にそれぞれ入力される乗算結果信号｛Ａ6
ｘ（ｔ）｝，｛Ａ7 ｘ（ｔ）｝を算出する手段として、
係数乗算回路２−６および係数乗算回路２−７に替え
て、係数乗算回路２−５から出力される乗算結果信号
｛Ａ5 ｘ（ｔ）｝をそれぞれＮ3 倍する整数倍回路６−
３およびＮ4 倍する整数倍回路６−４を備えたことにあ
る。
−４にそれぞれ入力される乗算結果信号｛Ａ3 ｘ
（ｔ）｝，｛Ａ4 ｘ（ｔ）｝を算出する手段として、係
数乗算回路２−３および係数乗算回路２−４に替えて、
それぞれ係数乗算回路２−２から出力される乗算結果信
号｛Ａ2 ｘ（ｔ）｝をＮ1 倍する整数倍回路６−１、Ｎ
2 倍する整数倍回路６−２を備え、加算回路４−６、遅
延回路３−６にそれぞれ入力される乗算結果信号｛Ａ6
ｘ（ｔ）｝，｛Ａ7 ｘ（ｔ）｝を算出する手段として、
係数乗算回路２−６および係数乗算回路２−７に替え
て、係数乗算回路２−５から出力される乗算結果信号
｛Ａ5 ｘ（ｔ）｝をそれぞれＮ3 倍する整数倍回路６−
３およびＮ4 倍する整数倍回路６−４を備えたことにあ
る。
【００３２】整数倍回路は、回路規模の小さい例えばビ
ットシフト回路と加算回路とにより構成することができ
るため、実数の係数を乗算する係数乗算回路に比べ小さ
い回路規模で実現できる。すなわち、回路規模の大きい
係数乗算回路２−３，２−４，２−６および２−７を用
いて乗算結果信号｛Ａ3 ｘ（ｔ）｝，｛Ａ4 ｘ
（ｔ）｝，｛Ａ6 ｘ（ｔ）｝および｛Ａ7 ｘ（ｔ）｝を
計算していた従来回路とは異なり、小さい回路規模で実
現可能な整数倍回路６−１，６−２，６−３および６−
４を用いることにより、回路規模の縮小が可能となる。
ットシフト回路と加算回路とにより構成することができ
るため、実数の係数を乗算する係数乗算回路に比べ小さ
い回路規模で実現できる。すなわち、回路規模の大きい
係数乗算回路２−３，２−４，２−６および２−７を用
いて乗算結果信号｛Ａ3 ｘ（ｔ）｝，｛Ａ4 ｘ
（ｔ）｝，｛Ａ6 ｘ（ｔ）｝および｛Ａ7 ｘ（ｔ）｝を
計算していた従来回路とは異なり、小さい回路規模で実
現可能な整数倍回路６−１，６−２，６−３および６−
４を用いることにより、回路規模の縮小が可能となる。
【００３３】図３は、本発明のディジタル内挿補間フィ
ルタの第３の実施形態を示すブロック図である。本実施
形態では、係数の数を７とし、係数列Ａ1 ，Ａ2 ，…，
Ａ7がＡ1 ＝Ａ7 ，Ａ2 ＝Ａ6 ，Ａ3 ＝Ａ5 で表される
とした場合の例を示す。同図において、オーバーサンプ
リング回路１、遅延回路３−１〜３−６、加算回路４−
１〜４−６および係数乗算回路２−１〜２−４は図５に
示す従来構成のものと同様の機能を有するので説明を省
略する。
ルタの第３の実施形態を示すブロック図である。本実施
形態では、係数の数を７とし、係数列Ａ1 ，Ａ2 ，…，
Ａ7がＡ1 ＝Ａ7 ，Ａ2 ＝Ａ6 ，Ａ3 ＝Ａ5 で表される
とした場合の例を示す。同図において、オーバーサンプ
リング回路１、遅延回路３−１〜３−６、加算回路４−
１〜４−６および係数乗算回路２−１〜２−４は図５に
示す従来構成のものと同様の機能を有するので説明を省
略する。
【００３４】係数乗算回路２−１〜２−４は、オーバー
サンプリング回路１から出力されたオーバーサンプリン
グ信号｛ｘ（ｔ）｝に係数Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 をそ
れぞれ乗算し、それぞれ乗算結果信号｛Ａ1 ｘ
（ｔ）｝，｛Ａ2 ｘ（ｔ）｝，｛Ａ3ｘ（ｔ）｝および
｛Ａ4 ｘ（ｔ）｝を出力する。係数乗算回路２−１から
出力された乗算結果信号｛Ａ1 ｘ（ｔ）｝は、加算回路
４−１および遅延回路３−６に入力される。係数乗算回
路２−２から出力された乗算結果信号｛Ａ2 ｘ（ｔ）｝
は、加算回路４−２および加算回路４−６に入力され
る。係数乗算回路２−３から出力された乗算結果信号
｛Ａ3 ｘ（ｔ）｝は、加算回路４−３および加算回路４
−５に入力される。信号｛Ａ1 ｘ（ｔ）｝，｛Ａ2 ｘ
（ｔ）｝および信号｛Ａ3 ｘ（ｔ）｝はそれぞれ信号
｛Ａ7 ｘ（ｔ）｝，｛Ａ6 ｘ（ｔ）｝および｛Ａ5ｘ
（ｔ）｝に等しいため、本実施形態のディジタル内挿補
間フィルタは従来回路と同じ出力を得る。
サンプリング回路１から出力されたオーバーサンプリン
グ信号｛ｘ（ｔ）｝に係数Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 をそ
れぞれ乗算し、それぞれ乗算結果信号｛Ａ1 ｘ
（ｔ）｝，｛Ａ2 ｘ（ｔ）｝，｛Ａ3ｘ（ｔ）｝および
｛Ａ4 ｘ（ｔ）｝を出力する。係数乗算回路２−１から
出力された乗算結果信号｛Ａ1 ｘ（ｔ）｝は、加算回路
４−１および遅延回路３−６に入力される。係数乗算回
路２−２から出力された乗算結果信号｛Ａ2 ｘ（ｔ）｝
は、加算回路４−２および加算回路４−６に入力され
る。係数乗算回路２−３から出力された乗算結果信号
｛Ａ3 ｘ（ｔ）｝は、加算回路４−３および加算回路４
−５に入力される。信号｛Ａ1 ｘ（ｔ）｝，｛Ａ2 ｘ
（ｔ）｝および信号｛Ａ3 ｘ（ｔ）｝はそれぞれ信号
｛Ａ7 ｘ（ｔ）｝，｛Ａ6 ｘ（ｔ）｝および｛Ａ5ｘ
（ｔ）｝に等しいため、本実施形態のディジタル内挿補
間フィルタは従来回路と同じ出力を得る。
【００３５】本実施形態の特徴は、加算回路４−５，４
−６および遅延回路３−６にそれぞれ入力される乗算結
果信号｛Ａ5 ｘ（ｔ）｝，｛Ａ6 ｘ（ｔ）｝，｛Ａ7 ｘ
（ｔ）｝を得るために、係数乗算回路２−７、係数乗算
回路２−６および係数乗算回路２−５に替えて、それぞ
れ係数乗算回路２−１から出力される乗算結果信号｛Ａ
1 ｘ（ｔ）｝、係数乗算回路２−２から出力される乗算
結果信号｛Ａ2 ｘ（ｔ）｝、係数乗算回路２−３から出
力される乗算結果信号｛Ａ3 ｘ（ｔ）｝を１倍する整数
倍回路を備えたことにある。ここで、入力信号を１倍す
る整数倍回路において、入力信号と出力信号が等しいこ
とは明らかなので、整数倍回路を省いた。すなわち、係
数乗算回路２−７，２−６および２−５の出力信号と同
一の信号である係数乗算回路２−１，２−２および２−
３の出力信号を用いて、係数乗算回路２−７，２−６お
よび２−５の出力信号を置き換えることで、回路規模の
大きい係数乗算回路２−７，２−６および２−５を省く
ことができるため、回路規模の縮小が可能となる。
−６および遅延回路３−６にそれぞれ入力される乗算結
果信号｛Ａ5 ｘ（ｔ）｝，｛Ａ6 ｘ（ｔ）｝，｛Ａ7 ｘ
（ｔ）｝を得るために、係数乗算回路２−７、係数乗算
回路２−６および係数乗算回路２−５に替えて、それぞ
れ係数乗算回路２−１から出力される乗算結果信号｛Ａ
1 ｘ（ｔ）｝、係数乗算回路２−２から出力される乗算
結果信号｛Ａ2 ｘ（ｔ）｝、係数乗算回路２−３から出
力される乗算結果信号｛Ａ3 ｘ（ｔ）｝を１倍する整数
倍回路を備えたことにある。ここで、入力信号を１倍す
る整数倍回路において、入力信号と出力信号が等しいこ
とは明らかなので、整数倍回路を省いた。すなわち、係
数乗算回路２−７，２−６および２−５の出力信号と同
一の信号である係数乗算回路２−１，２−２および２−
３の出力信号を用いて、係数乗算回路２−７，２−６お
よび２−５の出力信号を置き換えることで、回路規模の
大きい係数乗算回路２−７，２−６および２−５を省く
ことができるため、回路規模の縮小が可能となる。
【００３６】図４は、本発明のディジタル内挿補間フィ
ルタの第４の実施形態を示すブロック図である。この実
施形態では、係数の数を７とし、各係数Ａ1 ，Ａ2 ，
…，Ａ7 をそれぞれｓｉｎ（３π／２）／（３π／
２），ｓｉｎ（π）／（π），ｓｉｎ（π／２）／（π
／２），ｓｉｎ（０）／（０），ｓｉｎ（π／２）／
（π／２），ｓｉｎ（π）／（π），ｓｉｎ（３π／
２）／（３π／２）とした場合の例を示す。
ルタの第４の実施形態を示すブロック図である。この実
施形態では、係数の数を７とし、各係数Ａ1 ，Ａ2 ，
…，Ａ7 をそれぞれｓｉｎ（３π／２）／（３π／
２），ｓｉｎ（π）／（π），ｓｉｎ（π／２）／（π
／２），ｓｉｎ（０）／（０），ｓｉｎ（π／２）／
（π／２），ｓｉｎ（π）／（π），ｓｉｎ（３π／
２）／（３π／２）とした場合の例を示す。
【００３７】係数Ａ1 ，Ａ2 ，…，Ａ7 には、次式に示
す関係が成り立つ。
す関係が成り立つ。
【００３８】
【数１】
Ａ1 ＝Ａ7 ＝ｓｉｎ（３π／２）／（３π／２）＝−２／３π …（２）
Ａ2 ＝Ａ6 ＝ｓｉｎ（π）／（π）＝０ …（３）
Ａ3 ＝Ａ5 ＝ｓｉｎ（π／２）／（π／２）＝２／π …（４）
Ａ4 ＝ｓｉｎ（０）／０＝１ …（５）
式（２）より、信号｛Ａ2 ｘ（ｔ）｝および｛Ａ6 ｘ
（ｔ）｝は常に０となる。従って、オーバーサンプリン
グ信号｛ｘ（ｔ）｝に係数Ａ2 およびＡ6 を乗算する係
数乗算回路と、乗算結果信号｛Ａ2 ｘ（ｔ）｝および
｛Ａ6 ｘ（ｔ）｝が入力される加算回路とを省くことが
できる。また、式（４）より係数Ａ4 が１であるため、
オーバーサンプリング信号｛ｘ（ｔ）｝をそのまま加算
回路に入力させることができる。また、式（１）と
（２）から次式の関係を導くことができる。
（ｔ）｝は常に０となる。従って、オーバーサンプリン
グ信号｛ｘ（ｔ）｝に係数Ａ2 およびＡ6 を乗算する係
数乗算回路と、乗算結果信号｛Ａ2 ｘ（ｔ）｝および
｛Ａ6 ｘ（ｔ）｝が入力される加算回路とを省くことが
できる。また、式（４）より係数Ａ4 が１であるため、
オーバーサンプリング信号｛ｘ（ｔ）｝をそのまま加算
回路に入力させることができる。また、式（１）と
（２）から次式の関係を導くことができる。
【００３９】
Ａ3 ＝Ａ5 ＝−３Ａ1 …（６）
Ａ7 ＝Ａ1 …（７）
以上より、係数Ａ3 ，Ａ5 ，Ａ7 は、基本係数Ａ1 の整
数倍で表される。
数倍で表される。
【００４０】図４において、オーバーサンプリング回路
１、遅延回路３−１〜３−６、加算回路４−１〜４−５
および係数乗算回路２−１は図５に示す従来構成のもの
と同様の機能を有するので説明を省略する。
１、遅延回路３−１〜３−６、加算回路４−１〜４−５
および係数乗算回路２−１は図５に示す従来構成のもの
と同様の機能を有するので説明を省略する。
【００４１】係数乗算回路２−１は、オーバーサンプリ
ング回路１から出力されたオーバーサンプリング信号
｛ｘ（ｔ）｝に基本係数Ａ1 を乗算し、乗算結果信号
｛Ａ1 ｘ（ｔ）｝を出力する。係数乗算回路２−１から
出力された乗算結果信号｛Ａ1 ｘ（ｔ）｝は、加算回路
４−１、整数倍回路７および遅延回路３−６に入力され
る。整数倍回路７は、入力された信号｛Ａ1 ｘ（ｔ）｝
を−３倍し、整数倍信号｛−３Ａ1 ｘ（ｔ）｝を加算回
路４−３および４−５に出力する。信号｛Ａ1 ｘ
（ｔ）｝は信号｛Ａ7 ｘ（ｔ）｝に等しく、信号｛−３
Ａ1 ｘ（ｔ）｝は｛Ａ3 ｘ（ｔ）｝および｛Ａ5 ｘ
（ｔ）｝に等しいため、本実施形態のディジタル内挿補
間フィルタは従来回路と同じ出力を得る。
ング回路１から出力されたオーバーサンプリング信号
｛ｘ（ｔ）｝に基本係数Ａ1 を乗算し、乗算結果信号
｛Ａ1 ｘ（ｔ）｝を出力する。係数乗算回路２−１から
出力された乗算結果信号｛Ａ1 ｘ（ｔ）｝は、加算回路
４−１、整数倍回路７および遅延回路３−６に入力され
る。整数倍回路７は、入力された信号｛Ａ1 ｘ（ｔ）｝
を−３倍し、整数倍信号｛−３Ａ1 ｘ（ｔ）｝を加算回
路４−３および４−５に出力する。信号｛Ａ1 ｘ
（ｔ）｝は信号｛Ａ7 ｘ（ｔ）｝に等しく、信号｛−３
Ａ1 ｘ（ｔ）｝は｛Ａ3 ｘ（ｔ）｝および｛Ａ5 ｘ
（ｔ）｝に等しいため、本実施形態のディジタル内挿補
間フィルタは従来回路と同じ出力を得る。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
オーバーサンプリング手段から出力されるオーバーサン
プリング信号に乗算される特定の係数間に整数比の関係
がある場合、倍数係数ＡL1 ，ＡL2 ，…，ＡLP をオー
バーサンプリング信号にそれぞれ乗算する第Ｌ1 ，第Ｌ
2 ，…，第ＬP の係数乗算手段の代わりに、係数乗算手
段に比較して回路規模の小さいビットシフト回路と加算
回路から構成され、基本係数ＡM1 ，ＡM2 ，…，ＡMPを
オーバーサンプリング信号にそれぞれ乗算する第Ｍ1 ，
第Ｍ2 ，…，第ＭP の係数乗算手段の出力をそれぞれＮ
1 ，Ｎ2 ，…，ＮP 倍する１つまたは複数の整数倍手段
を用いることによって、回路規模の縮小可能なディジタ
ル内挿補間フィルタを提供することができる。
オーバーサンプリング手段から出力されるオーバーサン
プリング信号に乗算される特定の係数間に整数比の関係
がある場合、倍数係数ＡL1 ，ＡL2 ，…，ＡLP をオー
バーサンプリング信号にそれぞれ乗算する第Ｌ1 ，第Ｌ
2 ，…，第ＬP の係数乗算手段の代わりに、係数乗算手
段に比較して回路規模の小さいビットシフト回路と加算
回路から構成され、基本係数ＡM1 ，ＡM2 ，…，ＡMPを
オーバーサンプリング信号にそれぞれ乗算する第Ｍ1 ，
第Ｍ2 ，…，第ＭP の係数乗算手段の出力をそれぞれＮ
1 ，Ｎ2 ，…，ＮP 倍する１つまたは複数の整数倍手段
を用いることによって、回路規模の縮小可能なディジタ
ル内挿補間フィルタを提供することができる。
【図１】本発明のディジタル内挿補間フィルタの第１の
実施形態を示すブロック図である。
実施形態を示すブロック図である。
【図２】本発明のディジタル内挿補間フィルタの第２の
実施形態を示すブロック図である。
実施形態を示すブロック図である。
【図３】本発明のディジタル内挿補間フィルタの第３の
実施形態を示すブロック図である。
実施形態を示すブロック図である。
【図４】本発明のディジタル内挿補間フィルタの第４の
実施形態を示すブロック図である。
実施形態を示すブロック図である。
【図５】従来のディジタル内挿補間フィルタの構成例を
示すブロック図である。
示すブロック図である。
１ オーバーサンプリング回路
２−１〜２−７ 係数乗算回路
３−１〜３−６ 遅延回路
４−１〜４−６ 加算回路
５，６−１〜６−４，７ 整数倍回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 守倉 正博
東京都新宿区西新宿三丁目19番２号 日
本電信電話株式会社内
(56)参考文献 特開 平10−314172（ＪＰ，Ａ)
特開 昭62−36912（ＪＰ，Ａ)
特開 平８−84048（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03H 17/00 - 17/08
G06F 17/00 - 17/18
Claims (2)
- 【請求項１】 入力サンプル信号系列の各サンプル信号
間にパワーがゼロの信号を一定数挿入するオーバーサン
プリング手段、およびＫ個（Ｋ＞１：整数）の係数Ａ
1 ，Ａ2 ，…，ＡK のうち、１つまたは複数の基本係数
ＡM1 ，ＡM2 ，…，ＡMP 【外１】 と前記基本係数ＡM1 ，ＡM2 ，…，ＡMP のそれぞれＮ1
倍，Ｎ2 倍，…，ＮP倍（Ｎ1 ，Ｎ2 ，…，ＮP ≠０；
Ｎ1 ，Ｎ2 ，…，ＮP ：整数）で表される１つまたは複
数の倍数係数ＡL1 ，ＡL2 ，…，ＡLP（１≦Ｌ1 ，Ｌ
2 ，…，ＬP ≦Ｋ；Ｌ1 ，Ｌ2 ，…，ＬP：整数）とを
含むような係数Ａ1 ，Ａ2 ，…，ＡK を前記オーバーサ
ンプリング手段の出力であるオーバーサンプリング信号
にそれぞれ乗算する第１，第２，…，第Ｋの係数乗算手
段を備えたトランスバーサル型のディジタル内挿補間フ
ィルタにおいて、 前記倍数係数ＡL1 ，ＡL2 ，…，ＡLP を前記オーバー
サンプリング信号にそれぞれ乗算する第Ｌ1 ，第Ｌ2 ，
…，第ＬP の係数乗算手段に替えて、ビットシフト回路
および加算回路から構成され、前記基本係数ＡM1 ，Ａ
M2 ，…，ＡMPを前記オーバーサンプリング信号にそれ
ぞれ乗算する第Ｍ1 ，第Ｍ2 ，…，第ＭPの係数乗算手
段の出力をそれぞれＮ1 ，Ｎ2 ，…，ＮP 倍する１つま
たは複数の整数倍手段を有することを特徴とするディジ
タル内挿補間フィルタ。 - 【請求項２】 前記Ｋ個の係数Ａ1 ，Ａ2 ，…，ＡK
は、それぞれｓｉｎ（ｎπ／ｍ）／（ｎπ／ｍ），ｓｉ
ｎ（（ｎ−１）π／ｍ）／（（ｎ−１）π／ｍ），…，
ｓｉｎ（π／ｍ）／（π／ｍ），ｓｉｎ（０）／
（０），ｓｉｎ（π／ｍ）／（π／ｍ），…，ｓｉｎ
（ｎπ／ｍ）／（ｎπ／ｍ）（ｎ＝（Ｋ−１）／２；
ｎ：整数）（ｍ＞０：整数）で表されるような離散ｓｉ
ｎｃ関数値であることを特徴とする請求項１記載のディ
ジタル内挿補間フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16734899A JP3370952B2 (ja) | 1999-06-14 | 1999-06-14 | ディジタル内挿補間フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16734899A JP3370952B2 (ja) | 1999-06-14 | 1999-06-14 | ディジタル内挿補間フィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000357941A JP2000357941A (ja) | 2000-12-26 |
| JP3370952B2 true JP3370952B2 (ja) | 2003-01-27 |
Family
ID=15848073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16734899A Expired - Lifetime JP3370952B2 (ja) | 1999-06-14 | 1999-06-14 | ディジタル内挿補間フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3370952B2 (ja) |
-
1999
- 1999-06-14 JP JP16734899A patent/JP3370952B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000357941A (ja) | 2000-12-26 |
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