JPH02104014A - トランスバーサルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル入力信号にフィルタ処理を施す
ディジタルフィルタに関し、特に帰還信号カナいトラン
スバーサルフィルタに関するものである。

〔従来の技術〕

第５図は例えばＡ／Ｄ　、　Ｄ／Ａコンバータ設計・応
用の要点Ｐ１８４　（日本工業技術センター発行）に示
された従来のトランスバーサルフィルタの構成を示すブ
ロック図であシ、図において、１はディジタル入力信号
の入力端子、２は入力信号の遅延器となるシフトレジス
タ、３はシフトレジスタ２内の各段の信号を遅延させる
クロック信号の入力端子、４はシフトレジスタ２の各段
から出力されるタップ出力、５はタップ係数を発生させ
る係数発生器、６はタップ出力４とタップ係数とを掛け
合わせる乗算器、７は乗算器６の出力を全タップにわた
って加え合わせる加算器、８は加算器の加算結果を出力
する出力端子である。

次に動作について説明する。入力端子１に与えられたデ
ィジタル入力信号は、クロック信号の入力端子３から入
力された、信号の標本化周波数に同期したクロック信号
によシ、シフトレジスタ２内で遅延される。次に、シフ
トレジスタ２の各段のタップ出力４および係数発生器５
から出力された各タップ係数とが各乗算器６で乗算され
て、それぞれ出力される。これら乗算値は全タップにわ
たって加算器Ｔで加算され、出力端子８から出力される
。出力端子８から、シフトレジスタ２の１遅延時間に等
しい、信号の標本化時間ごとに取）出すことによシ、デ
ィジタル入力信号がフィルタ処理された多値の出力信号
となって取シ出される。

この時のフィルタ特性は、タップ係数の決め方、つまシ
タツブ系列の特性によシ定まる。

〔発明が解決しようとする課題〕 従来のトランスパーチルフィルタは以上のように構成さ
れているので、急峻な振幅周波数特性を実現するために
は、タップ数を非常に大きくしなければならず、そのた
め、構造が複雑で高速動作が要求される乗算器６の数も
増やすことが必要で、ハードウェアの規模が非常に大き
くなシ、また、消費電力も大きくなりてしまりなどの課
題があった。

この発明は上記のような課題を解消するためになされた
もので、乗算器の数を大幅に削減できるとともに、消費
電力を低下させることができるトランスパーサルフィル
タを得ることを目的とする。

なお、類似の先行技術として特開昭６３−８６９１５号
公報に示されたものがある。

〔課題を解決するための手段〕

この発明に係るトランスパーサルフィルタは、タップ係
数系列の中に、同一または近似的に同一の特性を有する
領域が２箇所以上（以下、Ｍ箇所とする）存在する場合
に、これらの領域に含まれるタップ係数に対応するタッ
プ出力を導き出すともに、この導き出したタップ出力を
前記領域を単位として多重化する多重化回路と、この多
重化回路の出力に接続され、１つの領域のタップ出力数
に等しい個数の第２の乗算器とを備え、従来、遅延器の
全段に対応して設けられていた乗算器のうち、前記領域
のいずれかに含まれていた乗算器を、第２の乗算器に置
換したものである。

なお、この発明においては、タップ係数系列を、対応す
る遅延時間を横軸にして図示した場合に、対称形となる
部分も同一の特性に含まれる。

また、領域は本来、タップ係数系列中の領域を示すもの
であるが、対応するシフトレジスタ、タップ出力もしく
は乗算器の部分をも示すものとする。

〔作用〕

この発明における多重化回路は、タップ係数系列の中の
同一または近似的に同一の特性を有する領域に対応した
タップ出力を速いクロック信号を用いて時間的に、ある
いは加算器等を用いてノ１−ドウエア的に多重化するこ
とによシ、同一の乗算器を繰シ返して使用し、その結果
、乗算器の個数を削減する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１〜８は従来の同一符号を付して示したも
のと同一のものである。６ａは第２の乗算器であるが、
その構成は乗算器６と同一である。９は係数発生器５が
発生するタップ係数によるタップ係数系列が、第２図に
示すように台形近似できる特性の場合Ｋ、台形の平坦部
をＭ等分した領域に対応するシフトレジスタ２の領域で
、各領域はＮ段で構成されている。この場合は、Ｍ箇所
の近似的に同一の領域が存在することと等価である）１
０は領域９のタップ出力をラッチした後、各信号を遅延
させる第２のシフトレジスタ、１１はこの第２のシフト
レジスタを遅延させるタイミング信号となる第２のクロ
ック信号の入力端子である。本実施例では、多重化回路
を第２のシフトレジスタ１０と第２のクロック信号の入
力端子１１とで構成している。

タップ係数系列に関しては、第２図に示すように、タッ
プ係数系列の特性が、台形に近似できる場合を例とする
。この場合、台形の平坦部、すなわちタップ係数の値が
一定値で近似できる領域では、同じ値を掛は合わせる演
算が繰シ返されるのであるから、この平坦部を適当にＭ
等分した領域に分割し、同じ乗算器を繰シ返し使用する
ことが可能である。ここで、Ｍの値が大きいほど多重化
の程度が大きいので、ハードウェア量は小さくすること
ができるが、反面、高速動作が必要となるため、Ｍの値
はハードウェアの削減量と回路の高速化による部品費の
上昇とを経済的に比較するなどして定められる。

次に動作について説明する。入力端子１から入力された
ディジタル入力信号は、１遅延時間に対応したクロック
信号により、シフトレジスタ２内で順次、シフトされる
。所定の位置までシフトした後、シフトレジスタ２内の
領域９に相当する段の内容は、それぞれがＮ段のＭ個の
第２のシフトレジスタ１０に導かれる。まず、最終に位
置する第２のシフトレジスタ１０内の信号は、対応する
タップ係数と第２の乗算器６ａとで掛は合わせられ、加
算器７に出力される。次に、全ての第２のシフトレジス
タ１０の内容がＮ回シフトされた後、最終に位置する第
２のシフトレジスタ１０内の信号が前記タップ係数と掛
は合わせられ、再び加算器７に出力される。以上のシフ
ト動作と乗算動作とが全ての第２のシフトレジスタ１０
の全段の信号について、１遅延時間内で実行されるよう
に、第２のクロック信号の周波数は選定されている。

さらに、加算器７で第２の乗算器６＆のＭ回の出力と乗
算器６の出力とが加算されて、加算結果は出力端子８に
出力される。この出力を１遅延時間ごとに出力端子８か
ら取シ出せば、従来の場合と同シ、トランスバーサルフ
ィルタの出力を得ることができる。

なお、上記実施例ではタップ係数系列の特性が台形のよ
うに平坦部を有するものに近似できる場合について示し
たが、第４図に示すように、例えば三角形に近似できる
場合のように、平坦部がない場合であってもよい。この
場合には、三角形を長方形部と４個の残シの三角形部と
に分け、長方形部については第１図に示した回路構成を
採用し、４個の残シの三角形部については、同じ値とな
るタップ係数が４個所に存在することに着目して、第３
図に示すような構成にすれば、乗算器６の数を減少させ
ることができる。

第３図に示す回路は、シフトレジスタ２のタップ出力の
うち、同一の値のタップ係数が掛は合わせられるタップ
出力を第２の加算器１５に導き出し、この第２の加算器
１５で、それぞれ４個のタップ出力を加算した後、第２
の乗算器６ａでタップ係数を掛は合わせるようにし九も
のである。つまシ、第２の加算器１５で多重化回路を実
現している。第３図に示す加算器７ａの出力と長方形部
の演算結果との和を１遅延時間で取シ出すことにヨシ、
トランスバーサルフィルタの出力を得ることができる。

ここで、例えば第４図に示すようにタップ出力が１ｔ〜
１６ｔまでの１６６個所りた場合に、タップ係数系列中
の長方形部として堆シ出された部分を２重に多重化して
多重化回路を実現すれば、この長方形部に関しては、４
個の第２の乗算Ｚ６ａが必要で、４個の三角形部に関し
ては４個の第２の乗算器６ａが必要であるから、結局、
タップ係数系列が第４図に示す三角形に近似できる場合
には、８個の乗算器でトランスバーサルフィルタが実現
できる。従来のトランスバーサルフィルタでは、１６個
の乗算器が必要であった。

〔発明の効果〕

以上のように１この発明によればトランスバーサルフィ
ルタのタップ係数系列中で、同一特性を示す部分に対応
する回路を多重化して乗算器を使用するように構成した
ので、構造が複雑で高速動作が要求される乗算器の数を
減らすことができ、その結果、ハードウェア量を削減さ
せ、また、消費電力を低下させることができるものが得
られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるトランスバーサルフ
ィルタを示すブロック図、第２図はタツプ係数系列の一
例を示す説明図、第３図はこの発明の他の実施例による
トランスバーサルフィルタを示すブロック図、第４図は
タップ係数系列の一例を示す説明図、第５図は従来のト
ランスバーサルフィルタを示すブロック図である。 １は入力端子、２はシフトレジスタ（遅延器）、３はク
ロック信号の入力端子、４はタクプ出力、５は係数発生
器、６は乗算器、６ａは第２の乗算器、γは加算器、８
は出力端子、９は領域、１０は第２のシフトレジスタ（
多重化回路）、１１は第２のクロック信号の入力端子（
多重化回路）、１２はタップ係数値、１３は１遅延時間
。 なお、図中、同一符号は同一　又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. ディジタル入力信号を１遅延時間に対応したクロック信
   号に従って順次遅延させる複数段の遅延器と、この遅延
   器の各段のタップ出力のそれぞれに対応するタップ係数
   により構成されるタップ係数系列と、前記タップ出力と
   前記タップ係数との積を出力する複数の乗算器と、これ
   らの乗算器の各出力の和を出力する加算器とを備えたト
   ランスバーサルフィルタにおいて、前記タップ係数系列
   の中に同等の特性を有する複数箇所の領域が存在する場
   合に、これらの領域に含まれた前記タップ係数に対応し
   たタップ出力をそれぞれ導き出すとともに、この導き出
   したタップ出力を前記領域を単位として多重化する多重
   化回路と、この多重化回路の出力に接続され、１つの領
   域のタップ出力数に等しい個数の第２の乗算器とを備え
   、前記複数の乗算器のうちの前記領域のいずれかに含ま
   れたタップ係数に対応した部分を、前記第２の乗算器に
   置換したことを特徴とするトランスバーサルフィルタ。