JPH09326671A - ディジタル補間フィルタ回路 - Google Patents
ディジタル補間フィルタ回路Info
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- JPH09326671A JPH09326671A JP8140396A JP14039696A JPH09326671A JP H09326671 A JPH09326671 A JP H09326671A JP 8140396 A JP8140396 A JP 8140396A JP 14039696 A JP14039696 A JP 14039696A JP H09326671 A JPH09326671 A JP H09326671A
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
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Abstract
(57)【要約】
【課題】 回路規模が小さく、高速動作可能なかつ、低
消費電力のディジタル補間フィルタ回路の提供。 【解決手段】 入力データと直前のデータとの加算値を
出力する前置回路１と、フィルタ部２とからなり、フィ
ルタ部２は、前記加算値を１クロック分と２クロック分
遅延させて出力する遅延回路３と、前記加算値の、およ
び前記加算値の２クロック分遅延されたデータの符号を
それぞれ反転して出力し、前記加算値を１クロック分遅
延されたデータを３ビット分および１ビット分シフトす
ることにより、それぞれ８倍と２倍して出力するビット
シフト回路４と、それ等出力を同一遅延量毎に加算する
加算器５と、その加算結果を１６で除算して出力するビ
ットシフト６とを含んでいる。
消費電力のディジタル補間フィルタ回路の提供。 【解決手段】 入力データと直前のデータとの加算値を
出力する前置回路１と、フィルタ部２とからなり、フィ
ルタ部２は、前記加算値を１クロック分と２クロック分
遅延させて出力する遅延回路３と、前記加算値の、およ
び前記加算値の２クロック分遅延されたデータの符号を
それぞれ反転して出力し、前記加算値を１クロック分遅
延されたデータを３ビット分および１ビット分シフトす
ることにより、それぞれ８倍と２倍して出力するビット
シフト回路４と、それ等出力を同一遅延量毎に加算する
加算器５と、その加算結果を１６で除算して出力するビ
ットシフト６とを含んでいる。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル補間フ
ィルタに関し、特に補間フィルタの回路構成に関する。
ィルタに関し、特に補間フィルタの回路構成に関する。
【０００２】
【従来の技術】従来の技術として特開平３−２６２２０
５公報記載の「ディジタルフィルタ回路」がある。この
ディジタルフィルタ回路により変調器を構成する場合、
ベースバンド信号がロールオフスペクトラム特性を有す
るように波形整形を行う有限インパルス応答（ＦＩＲ）
フィルタと、キャリアとの乗算を行う複素乗算器との間
に補間フィルタを挿入する必要がある。補間方法に関し
ては線形補間など幾つかの方法が考案されているが、精
度の高い補間を行う場合には、ラグランジュ（Lagrang
e）補間等が用いられる。ラグランジュ補間とは、与え
られた異なるｎ＋１点（Ｘi ，Ｙi ）（ｉ＝０，１，
２，・・・，ｎ）に対し Ｐn （Ｘi ）＝Ｙi （ｉ＝０，１，２，・・・，ｎ） を満たすｎ次多項式 Ｐn （Ｘ）＝ａ0 ＋ａ1 Ｘ＋ａ2 Ｘ2 ＋・・・＋ａn Ｘ
n によって、Ｙ＝ｆ（Ｘ）を近似する補間方法であり、Ｐ
n （Ｘ）をｎ次の補間多項式という。補間多項式の係数
は与えられた異なるｎ＋１点（Ｘi ，Ｙi ）（ｉ＝０，
１，２，・・・，ｎ）が方程式 Ｐn （Ｘi ）＝Ｙi （ｉ＝０，１，２，・・・，ｎ） の解となるという条件から決定される。特にデータ間隔
ΔＸ＝Ｘi+1 −Ｘi が一定であり、データ（Ｘi-2 ，Ｙ
i-2 ）と（Ｘi-1 ，Ｙi-1 ）間のデータ
５公報記載の「ディジタルフィルタ回路」がある。この
ディジタルフィルタ回路により変調器を構成する場合、
ベースバンド信号がロールオフスペクトラム特性を有す
るように波形整形を行う有限インパルス応答（ＦＩＲ）
フィルタと、キャリアとの乗算を行う複素乗算器との間
に補間フィルタを挿入する必要がある。補間方法に関し
ては線形補間など幾つかの方法が考案されているが、精
度の高い補間を行う場合には、ラグランジュ（Lagrang
e）補間等が用いられる。ラグランジュ補間とは、与え
られた異なるｎ＋１点（Ｘi ，Ｙi ）（ｉ＝０，１，
２，・・・，ｎ）に対し Ｐn （Ｘi ）＝Ｙi （ｉ＝０，１，２，・・・，ｎ） を満たすｎ次多項式 Ｐn （Ｘ）＝ａ0 ＋ａ1 Ｘ＋ａ2 Ｘ2 ＋・・・＋ａn Ｘ
n によって、Ｙ＝ｆ（Ｘ）を近似する補間方法であり、Ｐ
n （Ｘ）をｎ次の補間多項式という。補間多項式の係数
は与えられた異なるｎ＋１点（Ｘi ，Ｙi ）（ｉ＝０，
１，２，・・・，ｎ）が方程式 Ｐn （Ｘi ）＝Ｙi （ｉ＝０，１，２，・・・，ｎ） の解となるという条件から決定される。特にデータ間隔
ΔＸ＝Ｘi+1 −Ｘi が一定であり、データ（Ｘi-2 ，Ｙ
i-2 ）と（Ｘi-1 ，Ｙi-1 ）間のデータ
【０００３】
【数１】 を求める補間多項式は Ｚ＝Ｐn （Ｙ）＝（−Ｙi-3 ＋９Ｙi-2 ＋９Ｙi-1 −Ｙ
i ）／１６ となる。
i ）／１６ となる。
【０００４】従来の補間フィルタ回路の一例を図３に示
す。１５，１６，１７は遅延器、１８，１９，２０，２
１は乗算器、２２，２３，２４は加算器である。遅延器
１５，１６，１７は入力信号を１クロック遅延させ、乗
算器１８，１９，２０，２１は入力信号をブロック内に
あるタップ係数倍した信号を出力する。また、加算器２
２，２３，２４は２つの入力信号の和を出力する。
す。１５，１６，１７は遅延器、１８，１９，２０，２
１は乗算器、２２，２３，２４は加算器である。遅延器
１５，１６，１７は入力信号を１クロック遅延させ、乗
算器１８，１９，２０，２１は入力信号をブロック内に
あるタップ係数倍した信号を出力する。また、加算器２
２，２３，２４は２つの入力信号の和を出力する。
【０００５】次に、従来の回路の動作を説明する。入力
されたデータＹi は、遅延器１５，１６，１７により順
次遅延され、遅延器１５から遅延データＹi-1 、遅延器
１６からＹi-2 、遅延器１７からＹi-3 出力する。次
に、Ｙi は乗算器１８により−１倍、Ｙi-1 は乗算器１
９により９倍、Ｙi-2 は乗算器２０により９倍、Ｙi-3
は乗算器２１により−１倍される。加算器２２，２３，
２４によりこれらが足し合わされると、出力Ｚは Ｚ＝（−Ｙi-3 ＋９Ｙi-2 ＋９Ｙi-1 −Ｙi ）／１６ となり、４次のラグランジュ補間が行われていることが
わかる。
されたデータＹi は、遅延器１５，１６，１７により順
次遅延され、遅延器１５から遅延データＹi-1 、遅延器
１６からＹi-2 、遅延器１７からＹi-3 出力する。次
に、Ｙi は乗算器１８により−１倍、Ｙi-1 は乗算器１
９により９倍、Ｙi-2 は乗算器２０により９倍、Ｙi-3
は乗算器２１により−１倍される。加算器２２，２３，
２４によりこれらが足し合わされると、出力Ｚは Ｚ＝（−Ｙi-3 ＋９Ｙi-2 ＋９Ｙi-1 −Ｙi ）／１６ となり、４次のラグランジュ補間が行われていることが
わかる。
【０００６】
【発明が解決しようとする課題】従来の補間フィルタ回
路は、ロールオフ波形整形を行う一般的なＦＩＲフィル
タと同じ構造をしており、サンプリング周波数が大きい
場合には、動作速度上問題があるため用いることができ
なかった。また、サンプリング周波数が小さく、一般的
なＦＩＲフィルタを用いて補間を行うことが可能な場合
でも、回路規模、消費電力が共に大きくなるという欠点
があった。
路は、ロールオフ波形整形を行う一般的なＦＩＲフィル
タと同じ構造をしており、サンプリング周波数が大きい
場合には、動作速度上問題があるため用いることができ
なかった。また、サンプリング周波数が小さく、一般的
なＦＩＲフィルタを用いて補間を行うことが可能な場合
でも、回路規模、消費電力が共に大きくなるという欠点
があった。
【０００７】本発明の目的は、回路規模が小さく、高速
動作可能な低消費電力のディジタル補間回路を提供する
ことにある。
動作可能な低消費電力のディジタル補間回路を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明のディジタル補間
フィルタ回路は、縦列接続された複数個の遅延器と、該
各遅延器により順次遅延された各遅延データを整数倍す
る回路と、乗算結果を加算する加算器とからなり、所定
の補間式による非巡回形のディジタル補間フィルタ回路
において、入力データを変換する前置回路と、前記前置
回路によって変換されたデータにより補間式中の乗算の
係数を２のべき乗とし、ビットシフトにより乗算を実行
する手段を有するフィルタ部とからなる。
フィルタ回路は、縦列接続された複数個の遅延器と、該
各遅延器により順次遅延された各遅延データを整数倍す
る回路と、乗算結果を加算する加算器とからなり、所定
の補間式による非巡回形のディジタル補間フィルタ回路
において、入力データを変換する前置回路と、前記前置
回路によって変換されたデータにより補間式中の乗算の
係数を２のべき乗とし、ビットシフトにより乗算を実行
する手段を有するフィルタ部とからなる。
【０００９】また、前記前置回路が、入力データを１ク
ロック遅延させる遅延回路と、入力データと１クロック
前の入力データとを加算する加算器とからなり、前記フ
ィルタ部が、前記加算値をそのＭＳＢを反転する反転器
と、前記加算値を１クロック分遅延させる遅延回路と、
２クロック分遅延させる遅延回路と、１クロック分遅延
された前記加算値を２3ビットのべき数３の３ビット分
と、２1のべき数１の１ビット分とをシフトし、２のべ
き乗分積算するビットシフトと、加算値を２クロック分
遅延されたデータの符号を反転させる反転器と、それ等
の出力を同一遅延量データ毎に加算する加算器と、該加
算器の出力を１／１６にするビットシフトからなるディ
ジタル補間フィルタが好ましい本発明の実施形態であ
る。
ロック遅延させる遅延回路と、入力データと１クロック
前の入力データとを加算する加算器とからなり、前記フ
ィルタ部が、前記加算値をそのＭＳＢを反転する反転器
と、前記加算値を１クロック分遅延させる遅延回路と、
２クロック分遅延させる遅延回路と、１クロック分遅延
された前記加算値を２3ビットのべき数３の３ビット分
と、２1のべき数１の１ビット分とをシフトし、２のべ
き乗分積算するビットシフトと、加算値を２クロック分
遅延されたデータの符号を反転させる反転器と、それ等
の出力を同一遅延量データ毎に加算する加算器と、該加
算器の出力を１／１６にするビットシフトからなるディ
ジタル補間フィルタが好ましい本発明の実施形態であ
る。
【００１０】さらに、本発明のディジタル補間フィルタ
は前記前置回路が１クロック遅延された直前のデータと
入力データとの加算値を出力し、前記フィルタ部が前記
加算値の符号を反転して出力し、１クロック遅延させて
２3の３ビット分と、２1の１ビット分シフトさせ２のべ
き乗分だけ積算して出力し、前記加算値を２クロック分
遅延させて符号を反転させて出力し、これらの出力を総
合して遅延度毎に加算し、その結果を２4の４ビット分
シフトし、１６で除算を行うのがその動作である。
は前記前置回路が１クロック遅延された直前のデータと
入力データとの加算値を出力し、前記フィルタ部が前記
加算値の符号を反転して出力し、１クロック遅延させて
２3の３ビット分と、２1の１ビット分シフトさせ２のべ
き乗分だけ積算して出力し、前記加算値を２クロック分
遅延させて符号を反転させて出力し、これらの出力を総
合して遅延度毎に加算し、その結果を２4の４ビット分
シフトし、１６で除算を行うのがその動作である。
【００１１】上記の動作により本発明のディジタル補間
フィルタは、前記補間式Ａが、元になる４つの遅延デー
タＢ，Ｃ，Ｄから Ａ＝（−Ｂ＋９Ｃ＋９Ｄ−Ｅ）／１６ の関係を満たすように構成されている。
フィルタは、前記補間式Ａが、元になる４つの遅延デー
タＢ，Ｃ，Ｄから Ａ＝（−Ｂ＋９Ｃ＋９Ｄ−Ｅ）／１６ の関係を満たすように構成されている。
【００１２】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００１３】図１は本発明のディジタル補間フィルタの
一実施例のブロック図である。図中の前置回路１は遅延
回路７と加算器８により構成される。ただし、Ｚ-1はデ
ータを１クロックだけ遅延させる遅延回路を表示し、実
際にはシフトレジスタ、フリップフロップ等で構成す
る。＋は入力信号の和を出力する加算器である。前置回
路１への入力信号Ｙi は前置回路１の内部で２分岐さ
れ、一方は加算器８へ、他方は遅延回路７へ入力され
る。遅延回路７は入力に対し、１クロック前の入力を出
力する。遅延回路７は加算器８に接続されており、加算
器８は前置回路１の入力信号Ｙi と遅延回路７の出力Ｙ
i-1 の和Σi ＝Ｙi ＋Ｙi-1 を出力する。加算器８の出
力はフィルタ部２に接続されており、加算器８の出力が
フィルタ部２の入力となる。
一実施例のブロック図である。図中の前置回路１は遅延
回路７と加算器８により構成される。ただし、Ｚ-1はデ
ータを１クロックだけ遅延させる遅延回路を表示し、実
際にはシフトレジスタ、フリップフロップ等で構成す
る。＋は入力信号の和を出力する加算器である。前置回
路１への入力信号Ｙi は前置回路１の内部で２分岐さ
れ、一方は加算器８へ、他方は遅延回路７へ入力され
る。遅延回路７は入力に対し、１クロック前の入力を出
力する。遅延回路７は加算器８に接続されており、加算
器８は前置回路１の入力信号Ｙi と遅延回路７の出力Ｙ
i-1 の和Σi ＝Ｙi ＋Ｙi-1 を出力する。加算器８の出
力はフィルタ部２に接続されており、加算器８の出力が
フィルタ部２の入力となる。
【００１４】フィルタ部２は遅延回路３と、ビットシフ
ト４、加算器５、ビットシフト６により構成される。た
だし、□はビットシフトを表しており、シフトさせるビ
ット数が内部の数字で表されている。また、２重の□は
符号を反転させる反転器であり、インバータ等を用いて
構成される。加算回路５は多入力の加算器を表してい
る。遅延回路３には、遅延回路９，１０が含まれてお
り、入力Σi に対しΣi-1，Σi-2 をそれぞれ出力す
る。ビットシフト４には、ビットシフト１２，１３、符
号反転器１１，１４が含まれている。符号反転器１１は
フィルタ部２の入力と接続されておりΣi を−１倍す
る。ビットシフト１２，１３は遅延回路９と接続されて
おり、遅延回路９の出力Σi-1 をそれぞれ、２3のべき
数３に対応する３Ｂｉｔ分，２1のべき数１に対応する
分１Ｂｉｔだけシフトすることにより、２のべき乗分８
倍、および２倍の積算を行う。符号反転器１４は遅延回
路１０の出力と接続されており、遅延回路１０の出力Σ
i-2 を−１倍する。加算器５にはビットシフト４の出力
が入力されており、ビットシフトされた信号の加算を実
行し結果を出力する。ビットシフト６は加算回路の出力
を２4のべき数４対応分の４ビットだけシフト、するこ
とにより２の４乗分１６の割算を行う。
ト４、加算器５、ビットシフト６により構成される。た
だし、□はビットシフトを表しており、シフトさせるビ
ット数が内部の数字で表されている。また、２重の□は
符号を反転させる反転器であり、インバータ等を用いて
構成される。加算回路５は多入力の加算器を表してい
る。遅延回路３には、遅延回路９，１０が含まれてお
り、入力Σi に対しΣi-1，Σi-2 をそれぞれ出力す
る。ビットシフト４には、ビットシフト１２，１３、符
号反転器１１，１４が含まれている。符号反転器１１は
フィルタ部２の入力と接続されておりΣi を−１倍す
る。ビットシフト１２，１３は遅延回路９と接続されて
おり、遅延回路９の出力Σi-1 をそれぞれ、２3のべき
数３に対応する３Ｂｉｔ分，２1のべき数１に対応する
分１Ｂｉｔだけシフトすることにより、２のべき乗分８
倍、および２倍の積算を行う。符号反転器１４は遅延回
路１０の出力と接続されており、遅延回路１０の出力Σ
i-2 を−１倍する。加算器５にはビットシフト４の出力
が入力されており、ビットシフトされた信号の加算を実
行し結果を出力する。ビットシフト６は加算回路の出力
を２4のべき数４対応分の４ビットだけシフト、するこ
とにより２の４乗分１６の割算を行う。
【００１５】次に、回路の動作について図２を参照して
説明する。（Ａ）ＣＬＫはクロックを示しいる。（Ｂ）
に示す入力信号Ｙi が入力されると、前置回路１は入力
Ｙiと（Ｃ）に示す１クロック前の入力Ｙi-1 を加算し
た結果（Ｄ）に示すΣi ＝Ｙ i ＋Ｙi-1 を出力する。遅
延回路３は入力Σi に対し（Ｅ）に示すΣi-1 ，（Ｆ）
に示すΣi-2 を出力する。ビットシフト４はΣi を−１
倍し、Σi-1 ，Σi-2をそれぞれ８倍、２倍、−１倍す
る。したがって、加算回路５の入力は−Σi-1，８
Σi-1，２Σi-1 ，−Σi-2 となる。加算回路５では以
上の入力の和である−Σi ＋８Σi-1 ＋２Σi-1 −Σ
i-2 を出力する。最後にビットシフト６により加算器５
の出力−Σi ＋８Σi-1 ＋２Σi-1 −Σi-2 を１／１６
倍したＹi ＝（−Σi ＋８Σi-1 ＋２Σi-1 −Σi-2 ）
／１６が出力される。出力Ｙi にΣi ＝Ｙi ＋Ｙi-1 を
代入すると（ｇ）に示すＺ＝（−Ｙi-3 ＋９Ｙi-2 ＋９
Ｙi-1 −Ｙi ）／１６となり、４次ラグランジュ補間が
行われていることがわかる。
説明する。（Ａ）ＣＬＫはクロックを示しいる。（Ｂ）
に示す入力信号Ｙi が入力されると、前置回路１は入力
Ｙiと（Ｃ）に示す１クロック前の入力Ｙi-1 を加算し
た結果（Ｄ）に示すΣi ＝Ｙ i ＋Ｙi-1 を出力する。遅
延回路３は入力Σi に対し（Ｅ）に示すΣi-1 ，（Ｆ）
に示すΣi-2 を出力する。ビットシフト４はΣi を−１
倍し、Σi-1 ，Σi-2をそれぞれ８倍、２倍、−１倍す
る。したがって、加算回路５の入力は−Σi-1，８
Σi-1，２Σi-1 ，−Σi-2 となる。加算回路５では以
上の入力の和である−Σi ＋８Σi-1 ＋２Σi-1 −Σ
i-2 を出力する。最後にビットシフト６により加算器５
の出力−Σi ＋８Σi-1 ＋２Σi-1 −Σi-2 を１／１６
倍したＹi ＝（−Σi ＋８Σi-1 ＋２Σi-1 −Σi-2 ）
／１６が出力される。出力Ｙi にΣi ＝Ｙi ＋Ｙi-1 を
代入すると（ｇ）に示すＺ＝（−Ｙi-3 ＋９Ｙi-2 ＋９
Ｙi-1 −Ｙi ）／１６となり、４次ラグランジュ補間が
行われていることがわかる。
【００１６】
【発明の効果】以上説明したように、本発明は乗算器を
用いることなくフィルタを構成しているため、補間フィ
ルタ回路の規模を縮小できるという効果を有している。
また、回路規模が小さく、使用している論理回路の数を
従来の回路よりも小さく押さえることが可能なため、高
速化、低消費電力化が行える効果もある。
用いることなくフィルタを構成しているため、補間フィ
ルタ回路の規模を縮小できるという効果を有している。
また、回路規模が小さく、使用している論理回路の数を
従来の回路よりも小さく押さえることが可能なため、高
速化、低消費電力化が行える効果もある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の一実施例の波信号シーケンスを示す図
である。
である。
【図３】従来の実施例を示すブロック図である。
１ 前置回路 ２ フィルタ部 ３ 遅延回路 ４ ビットシフト回路 ５ 加算回路 ６ ビットシフト ７ 遅延回路 ８ 加算器 ９ 遅延回路 １０ 遅延回路 １１ 符号反転器 １２ ビットシフト １３ ビットシフト １４ 符号反転器 １５ 遅延回路 １６ 遅延回路 １７ 遅延回路 １８ 乗算器 １９ 乗算器 ２０ 乗算器 ２１ 乗算器 ２２ 加算器 ２３ 加算器 ２４ 加算器
Claims (4)
- 【請求項１】 縦列接続された複数個の遅延器と、該各
遅延器により順次遅延された各遅延データを整数倍する
回路と、乗算結果を加算する加算器とからなり、所定の
補間式による非巡回形のディジタル補間フィルタ回路に
おいて、 入力データを変換する前置回路と、 前記前置回路によって変換されたデータにより補間式中
の乗算の係数を２のべき乗とし、ビットシフトにより乗
算を実行する手段を有するフィルタ部とからなることを
特徴とするディジタル補間フィルタ回路。 - 【請求項２】 前記前置回路が、入力データを１クロッ
ク遅延させる遅延回路と、入力データと１クロック前の
入力データとを加算する加算器とからなり、 前記フィルタ部が、前記加算値の符号を反転して−１倍
する反転器と、前記加算値を１クロック分遅延させる遅
延回路と、２クロック分遅延させる遅延回路と、１クロ
ック分遅延された前記加算値を２3ビットの３ビット分
と、２1の１ビット分とをシフトすることにより、２の
べき乗分だけ積算させるビットシフトと、加算値を２ク
ロック分遅延されたデータの符号を反転させる反転器
と、それ等の出力を同一遅延量毎に加算する加算器と、
該加算器の出力を１／１６にするビットシフトからなる
請求項１記載のディジタル補間フィルタ回路。 - 【請求項３】 前記前置回路が１クロック遅延された直
前のデータと入力データとの加算値を出力し、 前記フィルタ部が前記加算値の符号を反転して出力し、
１クロック遅延させて２3の３ビット分と、２1の１ビッ
ト分シフトさせ２のべき乗分だけ積算して出力し、前記
加算値を２クロック分遅延させて符号を反転させて出力
し、これらの出力を総合して同一遅延量のデータ毎に加
算し、その結果を２4の４ビット分シフトし、１６で除
算を行う請求項１記載のディジタル補間フィルタ回路。 - 【請求項４】 前記補間式Ａは、元になる４つの遅延デ
ータＢ，Ｃ，Ｄから Ａ＝（−Ｂ＋９Ｃ＋９Ｄ−Ｅ）／１６ の関係を満たすように構成されていることを特徴とする
請求項１記載のディジタルフィルイタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08140396A JP3090043B2 (ja) | 1996-06-03 | 1996-06-03 | ディジタル補間フィルタ回路 |
| US08/865,807 US6003055A (en) | 1996-06-03 | 1997-05-30 | Digital filter interpolation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08140396A JP3090043B2 (ja) | 1996-06-03 | 1996-06-03 | ディジタル補間フィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09326671A true JPH09326671A (ja) | 1997-12-16 |
| JP3090043B2 JP3090043B2 (ja) | 2000-09-18 |
Family
ID=15267827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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