JP4072299B2 - マッチドフィルタおよびそれを用いた大規模集積回路と通信システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、例えば、スペクトラム拡散通信方式の受信機等に用いられるディジタルマッチドフィルタに関する。
【０００２】
【従来の技術】
情報信号に広帯域の逆拡散符号を乗じて送信し、受信信号では逆拡散して狭帯域信号に戻す、いわゆるスペクトラム直接拡散通信方式は、受信電波のキャリア・ノイズ比が悪くても情報信号を検出できるので、移動体通信システムの多元接続方式の１つである符号分割多元接続に有望である。
【０００３】
このスペクトラム直接拡散通信方式では、拡散された受信データを逆拡散して元に戻すので、受信データと逆拡散符号系列との同期をとる必要があり、この同期をとるための指標として、受信データと逆拡散符号系列の相関値が使われる。任意の位相での受信データの各々の信号と対応する逆拡散符号との積の和をその位相における相関値といい、受信データと逆拡散符号系列との同期がとれている位相での相関値は、任意の位相の相関値の中で最大の値をとる。
【０００４】
そこで、相関値が最高になる位相を検出することで、受信データと逆拡散符号系列を同期させることができる。各位相の相関値を求める方法の一つに、マッチドフィルタを用いる方法が知られている。
【０００５】
図１２に、第１従来例のマッチドフィルタの構成例を示す。図１２において、２０１〜２０８はそれぞれ入力データを遅延する遅延素子であり、クロックの立ち上がりに同期して、入力データが順次シフトされるように直列に接続されている。５６〜６３は乗算器であり、それぞれ、遅延素子２０１〜２０８の出力とコード１〜８との乗算を行う。ここで、コードは「１」または「０」の値をとるようになされており、乗算器５６〜６３においてコード＝０のときは遅延素子の出力が１倍され、コード＝１のときは遅延素子の出力が−１倍されて出力されるように構成されている。６４〜７０は加算器であり、乗算器５６〜６３からの出力がこの加算器６４〜７０により加算されて出カデータとして出力される。
【０００６】
図１３に示すように、クロックの立ち上がりに対応して、時間領域Ｔ１,Ｔ２,Ｔ３,… を区切り、入力データとしてＤ１,Ｄ２,Ｄ３,Ｄ４,Ｄ５,… が入力されるとすると、各時間領域における遅延素子２０１〜２０８とコード１〜８の内容は、図１４に示すようになる。遅延素子２０１〜２０８には、入力データＤ１,Ｄ２,Ｄ３,… が順次シフトされる一方、コード１〜８には逆拡散符号系列Ｓ１〜Ｓ８が固定されており、入力データと逆拡散符号系列との相関値が計算される。
【０００７】
しかし、上記従来の構成では、乗算器の回路規模が大きく、符号系列の符号の数だけ乗算器が必要となるので、逆拡散符号系列の符号の数が増えるとともに回路規模が増大化し、小型化、低消費電力化が困難であるという問題がある。
【０００８】
この問題の解決策として、乗算に相当する演算を排他的論理和回路(以下ＸＯＲと称する)を用いて処理する方法が提案されている(特開平９−１０７２７１)。
【０００９】
図１６に、この手法のマッチドフィルタの構成例を示す。図１６において、２０１〜２０８はそれぞれ入力データを遅延する遅延素子であり、クロックの立ち上がりに同期して、入力データが順次シフトされるように直列に接続されている。７１〜７８はＸＯＲであり、それぞれ、遅延素子２０１〜２０８の出力とコード１〜８との排他的論理和演算を行う。ここで、コードは「１」または「０」の値をとるようになされており、ＸＯＲ７１〜７８において、コード＝０のときは遅延素子の出力がそのまま出力され、コード＝１のときは遅延素子の出力の各ビットが反転されて出力されるように構成されている。７９は加算器であり、コード１〜８に含まれる「１」の数を出力する。８０〜８７は加算器であり、ＸＯＲ７１〜７８からの出力と加算器７９の出力がこの加算器８０〜８７によって加算されて、出カデータとして出力される。
【００１０】
―般に、２の補数を用いて所定ビット数で表されたデータを−１倍するには、各ビットを反転したものに１を加えればよく、コード＝１の場合に対応する遅延素子２０１〜２０８の出力の各ビットがＸＯＲ７１〜７８で反転され、コード＝１が加算器７９を介して加算されることにより、図１２の第１従来例における乗算と同じ演算が実現されている。
【００１１】
ＸＯＲ７１と７２と加算器８０で構成される部分、ＸＯＲ７３と７４と加算器８１で構成される部分、ＸＯＲ７５と７６と加算器８２で構成される部分、ＸＯＲ７７と７８と加算器８３で構成される部分をそれぞれ相関演算回路８８〜９１と呼び、遅延素子２０１〜２０８の出力を５ビットとすると、相関演算回路８８〜９１は図１６に示す回路で構成される。
【００１２】
図１６において、入力線Ａ４〜Ａ０は遅延素子２０１または２０３または２０５または２０７の出力の各ビットに接続され、入力線Ｂ４〜Ｂ０は遅延素子２０２または２０４または２０６または２０８の出力の各ビットに接続され、入力線Ｃはコード１または３または５または７に接続され、入力線Ｄはコード２または４または６または８に接続されている。ＸＯＲ９２,９３,９４,９５,９６は、ＸＯＲ７１または７３または７５または７７をビット毎に表したもので、入力線Ａ４〜Ａ０の信号と入力線Ｃの信号との排他的論理和演算を行い、信号Ｇ４〜Ｇ０を出力する。ＸＯＲ９７,９８,９９,１００,１０１はＸＯＲ７２または７４または７６または７８をビット毎に表したもので、入力線Ｂ４〜Ｂ０の信号と入力線Ｄの信号との排他的論理和演算を行い、信号Ｈ４〜Ｈ０を出力する。
【００１３】
信号Ｇ４〜Ｇ０および信号Ｈ４〜Ｈ０は、加算器８０または８１または８２または８３に相当する回路１０２〜１２０で加算される。ＡＮＤ回路１０２とＸＯＲ回路１０７は信号Ｇ４とＨ４の間の演算を行い、ＡＮＤ回路１０３とＸＯＲ回路１０８は信号Ｇ３とＨ３の間の演算を行い、ＡＮＤ回路１０４とＸＯＲ回路１０９は信号Ｇ２とＨ２の間の演算を行う。また、ＡＮＤ回路１０５とＸＯＲ回路１１０は信号Ｇ１とＨ１の間の演算を行い、ＡＮＤ回路１０６とＸＯＲ回路１１１は信号Ｇ０とＨ０の間の演算を行う。
【００１４】
また、選択回路１１２,１１３,１１４,１１５は、ＸＯＲ１０７,１０８,１０９,１１０の出力が「０」の時は、ＡＮＤ回路１０２〜１０５の出力を選択して出力する。一方、ＸＯＲ１０７〜１１０の出力が「１」の時は、選択回路１１２,１１３,１１４,１１５は、各々、選択回路１１３,１１４,１１５の出力およびＡＮＤ１０６の出力を選択して出力する。各桁の桁上げ信号Ｆ４,Ｆ３,Ｆ２,Ｆ１,Ｆ０は、選択回路１１２〜１１５の出力およびＡＮＤ１０６の出力となり、最終的な加算結果Ｅ５〜Ｅ１は、ＸＯＲ１１６〜１２０および１１１の出力となる。
【００１５】
図１３に示すように、クロックの立ち上がりに対応して時間領域Ｔ１,Ｔ２,Ｔ３,… を区切り、入力データとしてＤ１,Ｄ２,Ｄ３,Ｄ４,Ｄ５,… が入力されるとすると、各時間領域における遅延素子２０１〜２０８とコード１〜８の内容は、図１４に示すようになる。遅延素子２０１〜２０８には、入力データＤ１,Ｄ２,Ｄ３,… が順次、シフトされる一方、コード１〜８には逆拡散符号系列Ｓ１〜Ｓ８が固定されており、入力データと逆拡散符号系列との相関値が計算される。
【００１６】
ここで、相関演算回路８８〜９１からなる相関演算器の動作を、時間領域Ｔ８における相関演算回路８８を例に挙げて説明する。このとき、図１６に示す相関演算器の入力線Ａ４〜Ａ０には入力データＤ８の各ビットが入力され、入力線Ｂ４〜Ｂ０には入力データＤ７の各ビットが入力され、入力線Ｄには、逆拡散符号Ｓ２が入力され、入力線Ｃには逆拡散符号Ｓ１が入力されている。入力データＤ７の各ビットをＤ７４〜Ｄ７０とし、入力データＤ８の各ビットをＤ８４〜Ｄ８０とし、ｉ＝１〜４とすると、桁上げ信号Ｆ４〜Ｆ０および加算結果Ｅ５〜Ｅ０は、次の数１〜数５で算出される。
【００１７】
【数１】
【数２】
【数３】
【数４】
【数５】
以上のように、相関回路８８において入力データＤ８、Ｄ７と逆拡散符号Ｓ１、Ｓ２の相関演算が実現される。
【００１８】
上記構成では、乗算器を使わずに排他的論理和回路で乗算演算を実現できるので図１２の従来例と比較して回路規模が小さくなり、消費電力を抑えることができる。
【００１９】
【発明が解決しようとする課題】
上記従来の構成では、相関演算回路８８,８９,９０,９１のそれぞれにおいて、２０個のＸＯＲ，５個のＡＮＤ，４個の選択回路が必要となり、回路規模が大きい。また、図１５に示した第２従来例では符号(コード)の個数を８個としたが、実用的には、符号の個数としては、数百個程度が必要となり、この符号の個数の半分が、相関演算回路の個数となるので、相関演算回路の回路規模が大きくなり、消費電力が膨大となる問題がある。
【００２０】
また、入力データが、”０１０１１０１００１０１”のように頻繁に変化する場合には、遅延素子２０１〜２０８の全てに信号変化が伝達されるので、消費電力が大きくなる。
【００２１】
そこで、この発明の目的は、上記従来の問題を解決することにあり、相関演算回路の回路規模を小さくすると共に遅延系列の信号変化を抑えて、符号の個数が増えても回路規模の増加を抑えることが可能なマッチドフィルタおよびそれを用いた大規模集積回路と通信システムを提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、この発明のマッチドフィルタは、所定の長さの入力データ列と所定の長さの符号列との相関値を計算するマッチドフィルタにおいて、
一つの入力データと一つの遅延させた入力データとが入力されると共に二つの上記入力データの排他的論理和を演算する第１の排他的論理和演算部と、
上記二つの入力データの各々に対応する二つの符号の排他的論理和を演算する第２の排他的論理和演算部と、
上記遅延させた入力データと、上記第１の排他的論理和演算部が演算した上記排他的論理和を遅延させた遅延データと、上記第２の排他的論理和演算部が演算した上記排他的論理和と、上記二つの符号のうちの上記遅延させた入力データに対応する一方の符号とが入力され、この入力された上記遅延させた入力データと上記遅延データと上記排他的論理和と上記一方の符号とを用いて、上記二つの入力データと上記二つの符号との相関値を演算する相関演算手段とを有することを特徴としている。
【００２３】
この発明では、二つの入力データの排他的論理和を演算する回路と、二つの入力データの各々に対応する二つの符号の排他的論理和を演算する回路を設けたので、相関回路の論理を簡単化でき回路規模を小さくできる。
【００２４】
また、一実施形態のマッチドフィルタは、上記相関演算手段が、連続する二つの入力データからなる組を少なくとも一組含む複数組の入力データの相関値を演算することを特徴としている。
【００２５】
この実施形態では、排他的論理和演算を行う二つの入力データは連続する入力データであるので、二つの入力データの排他的論理和を演算する回路を簡単にできる。
【００２６】
また、他の実施形態のマッチドフィルタは、上記相関演算手段が、上記連続する二つの入力データからなる組の排他的論理和演算結果を、相関値の演算に連続して用いることを特徴としている。
【００２７】
この実施形態では、連続する二つの入力データの組の排他的論理和演算結果が連続して相関値の演算に用いられるので、新たな入力データの組み合わせで排他的論理和演算を行わなくて済む。
【００２８】
また、一実施形態のマッチドフィルタは、上記二つの入力データの排他的論理和と上記二つの入力データのうちの一方の入力データとは、それぞれ別の遅延系列で遅延されることを特徴としている。
【００２９】
この実施形態では、二つの入力データの排他的論理和と二つの入力データの片方の入力データは、それぞれ別の遅延系列で遅延されるので、相関演算回路との接続が簡単にでき、遅延系列の信号変化を抑えることができ、入力データが変化する周波数より低い周波数のクロックでデータをシフトさせることができる。
【００３０】
また、他の実施形態のマッチドフィルタは、上記各遅延系列における第２番目以降の遅延素子に対応するクロックが同一になっていることを特徴としている。
【００３１】
この実施形態では、遅延系列におけるクロックは、各遅延系列のにおける第２番目以降の遅延素子に対応するクロックが同一となっているので、クロックの配線を容易にできる。
【００３２】
また、一実施形態のマッチドフィルタは、上記遅延系列のうちの少なくとも一つの遅延系列における第１番目の遅延素子に他の遅延素子の出力の論理演算結果を入力する構造になっていることを特徴としている。
【００３３】
この実施形態では、遅延系列のうち少なくとも一つの遅延系列における第１番目の遅延素子に他の遅延素子の出力の論理演算結果を入力する構造になっているので、遅延素子の数を増やさずに済む。
【００３４】
また、他の実施形態のマッチドフィルタは、上記二つの入力データの排他的論理和を遅延する遅延系列もしくは上記二つの入力データの片方の入力データが遅延される遅延系列を、２系列以上有する。
【００３５】
この実施形態では、二つの入力データの排他的論理和が遅延される遅延系列、あるいは二つの入力データの片方の入力データが遅延される遅延系列を２系列以上有するので、クロックの周波数を下げることができる。
【００３６】
また、一実施形態のマッチドフィルタは、上記二つの入力データと二つの符号の相関値を演算する相関演算手段は、二つの入力データの排他的論理和と、上記二つの入力データの各々に対応する二つの符号の排他的論理和との排他的論理和を演算する演算手段を有する。
【００３７】
この実施形態では、二つの入力データの排他的論理和と二つの入力データの各々に対応する二つの符号の排他的論理和との排他的論理和を演算する手段を有するので、相関演算を容易に行うことができる。
【００３８】
また、一実施形態の大規模集積回路は、上記マッチドフィルタを内蔵している。
【００３９】
この大規模集積回路は、前記マッチドフィルタを内蔵する大規模集積回路であるので、大規模集積回路の回路規模および消費電力を低減できる。
【００４０】
また、一実施形態の通信システムは、上記大規模集積回路を構成要素の―つとしている。
【００４１】
この通信システムでは、上記大規模集積回路を構成要素の一つとする通信システムであるので、通信システムの消費電力を低減できる。
【００４２】
【発明の実施の形態】
以下、本発明を図示の実施形態を参照して詳細に説明する。
【００４３】
〔第１の実施の形態〕
図１は、この発明の第１実施形態のマッチドフィルタのブロック図である。図１において、遅延素子１,３,５,７は、それぞれ入力データを保持する。また、遅延素子２,４,６,８は、二つの入力データの排他的論理和を保持する。また、遅延素子１,３,５,７が第一の遅延系列を形成しており、遅延素子２,４,６,８が第二の遅延系列を形成している。
【００４４】
第一の遅延系列を構成する遅延素子１,３,５,７が直列に接続されており、第二の遅延系列を構成する遅延素子２,４,６,８が直列に接続されている。これにより、各遅延系列の第２番目以降の遅延素子(すなわち遅延素子３,５,７と４,６,８)および遅延素子１は、クロック１の立ち上がりに同期してデータをシフトする。
【００４５】
選択回路１２は、選択信号が「０」のとき、遅延素子２に、遅延素子１の出力と入力データの排他的論理和をＸＯＲ９で演算した結果を入力する。一方、選択回路１２は、選択信号が「１」のとき、遅延素子２に、遅延素子７と８の出力の排他的論理和をＸＯＲ１０で演算した出力と入力データの排他的論理和をＸＯＲ１１で演算した結果を入力する。
【００４６】
一方、遅延素子２は、クロック２の立ち上がりに同期してデータを保持する。また、相関演算回路１３は、遅延素子１と２の出力およびコード１と２の排他的論理和をＸＯＲ１７で演算した結果およびコード２が入力され、相関演算を行いその結果を出力する。同様に、相関演算回路１４は、遅延素子３と４の出力およびコード３と４の排他的論理和をＸＯＲ１８で演算した結果およびコード４が入力されて相関演算を行いその結果を出力する。また、相関演算回路１５は、遅延素子５と６の出力およびコード５と６の排他的論理和をＸＯＲ１９で演算した結果およびコード６が入力されて相関演算を行いその結果を出力する。また、相関演算回路１６は、遅延素子７と８の出力およびコード７と８の排他的論理和をＸＯＲ２０で演算した結果およびコード８が入力されて相関演算を行いその結果を出力する。
【００４７】
また、加算器２１は、コード１〜８に含まれる「１」の個数を出力する。また、加算器２２は、相関演算回路１３の出力と相関演算回路１４の出力とを加算して加算器２４に出力する。また、加算器２３は、相関演算回路１５の出力と相関演算回路１６の出力とを加算して加算器２４に出力する。そして、加算器２４は、加算器２２の出力と加算器２３の出力とを加算して、加算器２５に出力する。この加算器２５は、加算器２１からの出力と加算器２４からの出力とを加算して出力データとして出力する。
【００４８】
図２に、上記相関演算回路１３(１４,１５,１６)の構成を示す。信号線Ａ４,Ａ３,Ａ２,Ａ１,Ａ０が、遅延素子１(３,５,７)の出力の各ビットに接続され、信号線Ｂ４,Ｂ３,Ｂ２,Ｂ１,Ｂ０は、遅延素子２(４,６,８)の出力の各ビットに接続される。
【００４９】
また、信号線Ｃは、ＸＯＲ１７(１８,１９,２０)の出力に接続され、信号線Ｄはコード２(４,６,８)に接続されている。信号線Ａ４〜Ａ０に入力された信号と信号線Ｄに入力された信号との排他的論理和演算が、ＸＯＲ２６,２７,２８,２９,３０で行われ、信号線Ｂ４〜Ｂ０と信号線Ｃとの排他的論理和演算がＸＯＲ３１,３２,３３,３４,３５で行われる。そして、選択回路３６,３７,３８,３９,４０は、ＸＯＲ３１〜３５の出力が「０」の時は、ＸＯＲ２６〜３０の出力を選択して出力する。一方、ＸＯＲ３１〜３５の出力が「１」の時は、選択回路３６,３７,３８,３９および４０は、それぞれ、選択回路３７,３８,３９,４０の出力および「０」を選択して出力する。
【００５０】
選択回路３６〜４０は、各桁の桁上げ信号Ｆ４,Ｆ３,Ｆ２,Ｆ１,Ｆ０を出力し、ＸＯＲ４１,４２,４３,４４,４５および３５が最終的な加算結果Ｅ５,Ｅ４,Ｅ３,Ｅ２,Ｅ１を出力する。
【００５１】
図３に、クロック１および２の信号波形を示す。選択信号は、クロック１とクロック２が共に立ち上がる時には「１」となり、それ以外の時には「０」となるように生成されている。図１に示す入力データとして、Ｄ１,Ｄ２,Ｄ３,Ｄ４,Ｄ５,…が入力されるとすると、各時間領域における、遅延素子１〜８の出力と、コード１〜８への入力および相関演算回路１３〜１６の信号線Ｄへの入力および信号線Ｃへの入力を、図４,図５,図６に示す。
【００５２】
図４に示すように、遅延素子１,３,５,７には、上記入力データＤ１,Ｄ３,Ｄ５,…がクロック１の立ち上がりに同期してシフトされる。一方、遅延素子２には、最新の入力データと７時間領域前の入力データの排他的論理和、あるいは最新の入力データと遅延素子１の出力の排他的論理和がクロック２の立ち上がりに同期して交互に保持される。また、遅延素子４,６,８には、遅延素子２の出力がクロック１の立ち上がりに同期してシフトされる。
【００５３】
一方、図５に示すように、コード１〜８には、逆拡散符号系列Ｓ１〜Ｓ８が順方向シフトと逆方向シフトとを交互に行なうように周回的にシフトされ、相関演算回路１３〜１６のＤ入力およびＣ入力が図６に示すように決定される。
【００５４】
ここで、相関演算器１３〜１６の動作を、時間領域Ｔ８における相関演算回路１３を例に挙げて説明する。このとき、図２に示す相関演算器の入力信号線Ａ４〜Ａ０には入力データＤ７の各ビットが入力され、入力信号線Ｂ４〜Ｂ０には入力データＤ７とＤ８の排他的論理和の各ビットが入力される。また、信号線Ｄには逆拡散係数Ｓ２が入力され、信号線Ｃには逆拡散係数Ｓ１とＳ２の排他的論理和が入力されている。
【００５５】
ここで、入力データＤ７の各ビットをＤ７４〜Ｄ７０、入力データＤ８の各ビットをＤ８４〜Ｄ８０、ｉ＝１〜４とすると、桁上げ信号Ｆ４〜Ｆ０および加算結果Ｅ５〜Ｅ０は数６〜１０で算出される。
【００５６】
【数６】
【数７】
【数８】
【数９】
【数１０】
以上のように、数６〜数１０で表される演算結果は、数１〜５で表される演算結果と等しく、相関回路１３において入力データＤ８,Ｄ７と逆拡散符号Ｓ１,Ｓ２の相関演算が実現される。
【００５７】
上記構成では、二つの入力データの排他的論理和を演算する回路９,１１と、二つの入力データの各々に対応する二つの符号の排他的論理和を演算する回路１７〜２０を設けたので、従来に比べて、相関演算回路１３〜１６の論理が簡単化される。これにより、相関演算回路１３〜１６を、１５個のＸＯＲと５個の選択回路とで構成でき、従来に比べて回路規模が小さくなる。したがって、符号の個数が増えても回路規模の増加を抑えることができる。
【００５８】
また、上記構成では、時間領域Ｔ２、Ｔ４、Ｔ６、…において排他的論理和演算を行う二つの入力データは、Ｄ１とＤ２、Ｄ３とＤ４、Ｄ５とＤ６、…のように連続する入力データであるので、二つの入力データの排他的論理和を演算する回路を簡単にできる。
【００５９】
また、上記構成では、連続する二つの入力データの組Ｄ１とＤ２、Ｄ３とＤ４、Ｄ５とＤ６、…の排他的論理和演算結果が連続して相関値の演算に用いられるので、Ｄ２とＤ３、Ｄ４とＤ５、Ｄ６とＤ７、…のような新たな組み合わせで排他的論理和演算を行わなくて済む。
【００６０】
また、上記構成では、二つの入力データの排他的論理和と二つの入力データの片方の入力データは、それぞれ別の遅延系列(遅延素子２,４,６,８と遅延素子１,３,５,７)で遅延されるので、相関演算回路１３〜１６と簡単に接続できる。
【００６１】
また、入力データが、”０１０１１０１００１０１１０１０”のように頻繁に変化する場合、奇数番目のデータと偶数番目のデータの排他的論理和”１１１１１１１１”が遅延素子４,６,８でシフトされるため、信号の変化量が小さくなり、消費電力が小さくなる。なお、符号が増えた場合、遅延素子８に続く遅延素子も同様に信号変化が抑えられる。また、クロック１の周波数は、入力データが変化する周波数より低くなっており、消費電力が小さくなる。
【００６２】
また、上記構成では、遅延系列におけるクロックは、各遅延系列のにおける第２番目以降の遅延素子に対応するクロックが同じクロック１となっているので、クロックの配線を容易にできる。
【００６３】
また、上記構成では、遅延素子２,４,６,８で構成される遅延系列における第１番目の遅延素子２に、遅延素子７,８の出力の排他的論理和Ｄ２,Ｄ４,Ｄ６,…と入力データＤ９,Ｄ１１,Ｄ１３,…との排他的論理和演算結果を入力する構造になっている。このため、データＤ９とＤ２、データＤ１１とＤ４、データＤ１３とＤ６、…の排他的論理和演算のために、データＤ２,Ｄ４,Ｄ６,…を保持しておくための遅延素子を設けずに済む。
【００６４】
また、上記構成では、二つの入力データの排他的論理和と二つの入力データの各々に対応する二つの符号の排他的論理和との排他的論理和をＸＯＲ３１〜３５で演算するだけで選択回路３６〜４０に入力する選択信号が得られるので、相関演算を容易に行うことができる。
【００６５】
〔第２の実施の形態〕
次に、図７に、この発明の第２の実施の形態のマッチドフィルタのブロック図を示す。図７において、１,３,５,７は、それぞれ入力データを保持する遅延素子であり、２,４,６,８は、二つの入力データの排他的論理和を保持する遅延素子であり、遅延素子１と５,遅延素子２と６,遅延素子３と７,遅延素子４と８が、それぞれ、遅延系列を形成している。
【００６６】
遅延素子１と５が直列に接続され、遅延素子２と６が直列に接続され、遅延素子３と７が直列に接続され、遅延素子４と８が直列に接続されている。そして、各遅延系列の第２番目以降の遅延素子(遅延素子５,７,６,８)と遅延素子１は、クロック１の立ち上がりに同期してデータをシフトする。また、遅延素子２,３,４はそれぞれクロック２,３,４の立ち上がりに同期してデータをシフトする。
【００６７】
選択回路４６は、選択信号１が「０」のとき、遅延素子１の出力と入力データの排他的論理和をＸＯＲ５０で演算した結果を遅延素子２に入力する。また、選択信号１が「１」のとき、選択回路４６は、遅延素子５と６の出力の排他的論理和をＸＯＲ５１で演算し、その出力と入力データの排他的論理和をＸＯＲ５２で演算した出力を遅延素子２に入力する。この遅延素子２はクロック２の立ち上がりに同期してデータを保持する。
【００６８】
また、選択回路４７は、選択信号１が「０」のとき、遅延素子３に入力データを入力する一方、選択信号１が「１」のとき、遅延素子３に遅延素子７の出力を入力する。この遅延素子３は、クロック３の立ち上がりに同期してデータを保持する。
【００６９】
また、選択回路４８,４９は、選択信号１および２がともに「０」のとき、遅延素子４に、遅延素子３の出力と入力データの排他的論理和をＸＯＲ５３で演算した結果を入力する。一方、選択回路４８,４９は、選択信号１が「０」で選択信号２が「１」のときに、遅延素子３と４の出力の排他的論理和をＸＯＲ５４で演算し、その出力と入力データの排他的論理和をＸＯＲ５５で演算した出力を遅延素子４に入力する。また、選択回路４８,４９は、選択信号１が「１」のときに、遅延素子８の出力を、遅延素子４に入力する。この遅延素子４はクロック４の立ち上がりに同期してデータを保持する。
【００７０】
また、相関演算回路１３には、遅延素子１および２の出力と、コード１と２との排他的論理和をＸＯＲ１７で演算した結果と、コード２とが入力される。相関演算回路１３は、それらの相関演算を行い、その結果を出力する。また、相関演算回路１４には、遅延素子３および４の出力と、コード３と４の排他的論理和をＸＯＲ１８で演算した結果と、コード４とが入力される。相関演算回路１３は、それらの相関演算を行い、その結果を出力する。また、相関演算回路１５には、遅延素子５および６の出力と、コード５と６の排他的論理和をＸＯＲ１９で演算した結果と、コード６とが入力される。この相関演算回路１５は、それらの相関演算を行い、その結果を出力する。また、相関演算回路１６は、遅延素子７と８の出力と、コード７と８の排他的論理和をＸＯＲ２０で演算した結果と、コード８とが入力される。この相関演算回路１６は、それらの相関演算を行ない、その結果を出力する。
【００７１】
また、加算器２１は、コード１〜８に含まれる「１」の数を出力する。また、加算器２２,２３,２４,２５は、相関演算回路１３,１４,１５,１６からの出力、および加算器２１の出力を加算して出カデータとして出力する。これら相関演算回路１３〜１６は、前記第１実施形態と同様に、図２に示した回路で構成されている。
【００７２】
図８に、クロック１〜４および選択信号１,２の波形を示す。選択信号１は、クロック１〜４が共に立ち上がるときには、「１」となり、それ以外には「０」となるように生成される。また、選択信号２は、クロック１,２が共に立ち上がらず、クロック３,４が共に立ち上がるときには「１」となり、それ以外には「０」となるように生成されている。
【００７３】
図９,図１０,図１１に、入力データとしてＤ１,Ｄ２,Ｄ３,Ｄ４,Ｄ５,…が入力されたときに、各時間領域における遅延素子１〜８の出力とコード１〜８への入力および相関演算回路１３〜１６のＤ入力およびＣ入力を示す。
【００７４】
図９に示すように、クロック１の立ち上がりに同期して、入力データＤ１,Ｄ３,Ｄ５,… が、遅延素子１,５,７にシフトされる。また、クロック２の立ち上がりに同期して、遅延素子２には、最新の入力データと７時間領域前の入力データの排他的論理和、あるいは最新の入力データと遅延素子１の出力の排他的論理和が保持される。また、クロック３の立ち上がりに同期して、遅延素子３には最新の入力データあるいは６時間領域前の入力データが保持される。
【００７５】
また、クロック４の立ち上がりに同期して、遅延素子４には、６時間領域前の入力データと５時間領域前の入力データの排他的論理和、または、最新の入力データと７時間領域前の入力データの排他的論理和、または、最新の入力データと遅延素子３の出力の排他的論理和が保持される。また、クロック１の立ち上がりに同期して、遅延素子６,８には、それぞれ遅延素子２,４の出力がシフトされる。
【００７６】
一方、図１０に示すように、コード１〜８には、逆拡散符号系列Ｓ１〜Ｓ８が順方向シフトと逆方向シフトとが交互になるように周回的にシフトされ、相関演算回路１３〜１６のＤ入力およびＣ入力が図１１に示すように決定される。
【００７７】
ここで、相関演算器の動作を、時間領域Ｔ８における相関演算回路１４を例に挙げて説明する。このとき、図２の相関演算器のＡ４〜Ａ０には入力データＤ７の各ビットが入力され、Ｂ４〜Ｂ０には入力データＤ７とＤ８の排他的論理和の各ビットが入力され、Ｄには逆拡散係数Ｓ２が入力され、Ｃには逆拡散係数Ｓ１とＳ２の排他的論理和が入力されている。
【００７８】
ここで、入力データＤ７の各ビットをＤ７４〜Ｄ７０とし、入力データＤ８の各ビットをＤ８４〜Ｄ８０とし、ｉ＝１〜４とすると、桁上げ信号Ｆ４〜Ｆ０および加算結果Ｅ５〜Ｅ０は、第１実施形態と同じく、上記した数６〜１０で算出される。
【００７９】
すなわち、数６〜数１０で表した数式による演算結果は、数１〜５で表される数式による演算結果と等しくなり、相関回路１４によって、入力データＤ８,Ｄ７と逆拡散符号Ｓ１,Ｓ２との相関演算が実行される。
【００８０】
上記構成では、二つの入力データの排他的論理和を演算する回路５０,５２,５３,５５と、二つの入力データの各々に対応する二つの符号の排他的論理和を演算する回路１７〜２０を設けたので、相関演算回路１３〜１６の論理が簡単化されて、１５個のＸＯＲと、５個の選択回路とで構成でき、回路規模が小さくなる。したがって、符号の個数が増えても回路規模の増加を抑えることができる。
【００８１】
また、上記構成では、時間領域Ｔ２,Ｔ４,Ｔ６,…において、排他的論理和演算を行う二つの入力データは、Ｄ１とＤ２、Ｄ３とＤ４、Ｄ５とＤ６、… のように連続する入力データであるので、二つの入力データの排他的論理和を演算する回路を簡単にできる。
【００８２】
また、上記構成では、連続する二つの入力データの組Ｄ１とＤ２、Ｄ３とＤ４、Ｄ５とＤ６、…の排他的論理和演算結果が連続して相関値の演算に用いられるので、Ｄ２とＤ３、Ｄ４とＤ５、Ｄ６とＤ７、… のような新たな組み合わせで排他的論理和演算を行わなくて済む。
【００８３】
また、上記構成では、二つの入力データの排他的論理和と二つの入力データの片方の入力データは、遅延素子２と６，遅延素子４と８，遅延素子１と５，遅延素子３と７のごとく、それぞれ別の遅延系列で遅延されるので、相関演算回路１３〜１６との接続を簡単にできる。
【００８４】
また、入力データが、”０１０１１０１００１０１１０１０”のように頻繁に変化する場合、１，５，… 番目のデータと、２，６，… 番目のデータの排他的論理和 ”１１１１”が遅延素子６で保持され、３，７，… 番目のデータと４，８，… 番目のデータの排他的論理和”１１１１”が遅延素子８で保持されるので、信号の変化量が小さくなり、消費電力が小さくなる。また、符号が増えた場合、遅延素子６,８に続く遅延素子も同様に信号変化が抑えられる。
【００８５】
また、クロック１の周波数は、入力データが変化する周波数よりも低くなっているから、消費電力が小さくなる。
【００８６】
また、上記構成では、遅延系列におけるクロックに関し、各遅延系列における第２番目以降の遅延素子５,６,７,８に対応するクロックが同じクロック１となっているので、クロックの配線を容易にできる。
【００８７】
また、上記構成では、遅延素子２と６で構成される遅延系列における第１番目の遅延素子２に、遅延素子５,６の出力の排他的論理和Ｄ２,Ｄ６,Ｄ１０,… と入力データＤ９,Ｄ１３,Ｄ１７,…との排他的論理和演算結果を入力する構造になっている。したがって、データＤ９とＤ２、データＤ１３とＤ６、データＤ１７とＤ１０、… の排他的論理和演算のために、データＤ２,Ｄ６,Ｄ１０,…を保持しておくための遅延素子を設けずに済む。
【００８８】
また、遅延素子４と８で構成される遅延系列における第１番目の遅延素子４に、遅延素子３,４の出力の排他的論理和Ｄ４，Ｄ８，Ｄ１２，… と入力データＤ１１，Ｄ１５，Ｄ１９，… との排他的論理和演算結果を入力する構造になっている。したがって、Ｄ１１とＤ４，Ｄ１５とＤ８，Ｄ１９とＤ１２，…の排他的論理和演算のために、Ｄ４，Ｄ８，Ｄ１２，… を保持しておくための遅延素子を設けずに済む。
【００８９】
また、上記構成では、二つの入力データの排他的論理和が遅延される遅延系列を２系列備えた。すなわち、遅延素子２と６からなる系列と、遅延素子４と８からなる系列とを備えた。さらに、二つの入力データのうちの片方の入力データが遅延される遅延系列を２系列備えた。すなわち、遅延素子１と５からなる系列と、遅延素子３と７からなる系列とを備えた。これにより、クロック１の周波数を、前記第１実施形態よりも下げることができる。
【００９０】
なお、この第２実施形態では、遅延素子を８個だけ備えたが、遅延素子をそれ以上に増加させた場合、クロック１に同期してデータをシフトする遅延素子が増えるので、クロック１の周波数を下げた低消費電力化の効果が大きくなる。
【００９１】
また、この第２実施形態では、二つの入力データの排他的論理和と、二つの入力データの各々に対応する二つの符号の排他的論理和との排他的論理和を、ＸＯＲ３１〜３５で演算するだけで選択回路３６〜４０に入力する選択信号が得られるので、相関演算を容易に実行できる。
【００９２】
なお、上記第１,第２実施形態では、選択回路３６〜４０を用いたが、別の論理回路で論理を実現しても良い。
【００９３】
【発明の効果】
以上より明らかなように、この発明のマッチドフィルタでは、二つの入力データの排他的論理和を演算する回路と、二つの入力データの各々に対応する二つの符号の排他的論理和を演算する回路を設けたので、相関回路の論理を簡単化でき回路規模を小さくできる。
【００９４】
また、一実施形態のマッチドフィルタは、排他的論理和演算を行う二つの入力データは連続する入力データであるので、二つの入力データの排他的論理和を演算する回路を簡単にできる。
【００９５】
また、他の実施形態のマッチドフィルタは、連続する二つの入力データの組の排他的論理和演算結果が連続して相関値の演算に用いられるので、新たな入力データの組み合わせで排他的論理和演算を行わなくて済む。
【００９６】
また、一実施形態のマッチドフィルタは、二つの入力データの排他的論理和と二つの入力データの片方の入力データは、それぞれ別の遅延系列で遅延されるので、相関演算回路との接続が簡単にでき、遅延系列の信号変化を抑えることができ、入力データが変化する周波数より低い周波数のクロックでデータをシフトさせることができる。
【００９７】
また、他の実施形態のマッチドフィルタは、遅延系列におけるクロックは、各遅延系列のにおける第２番目以降の遅延素子に対応するクロックが同一となっているので、クロックの配線を容易にできる。
【００９８】
また、一実施形態のマッチドフィルタは、遅延系列のうち少なくとも一つの遅延系列における第１番目の遅延素子に他の遅延素子の出力の論理演算結果を入力する構造になっているので、遅延素子の数を増やさずに済む。
【００９９】
また、他の実施形態のマッチドフィルタは、二つの入力データの排他的論理和が遅延される遅延系列、あるいは二つの入力データの片方の入力データが遅延される遅延系列を２系列以上有するので、クロックの周波数を下げることができる。
【０１００】
また、一実施形態のマッチドフィルタは、二つの入力データの排他的論理和と二つの入力データの各々に対応する二つの符号の排他的論理和との排他的論理和を演算する手段を有するので、相関演算を容易に行うことができる。
【０１０１】
また、一実施形態の大規模集積回路は、前記マッチドフィルタを内蔵する大規模集積回路であるので、大規模集積回路の回路規模および消費電力を低減できる。
【０１０２】
また、一実施形態の通信システムは、上記大規模集積回路を構成要素の一つとする通信システムであるので、通信システムの消費電力を低減できる。
【図面の簡単な説明】
【図１】 本発明のマッチドフィルタの第１の実施の形態を示すブロック図である。
【図２】 本発明のマッチドフィルタの第１および第２の実施の形態における相関回路を表す回路図である。
【図３】 本発明のマッチドフィルタの第１の実施の形態のクロックの波形図である。
【図４】 上記第１の実施の形態のマッチドフィルタの遅延素子の動作を表す図である。
【図５】 上記第１の実施の形態のマッチドフィルタのコード入力を表す図である。
【図６】 上記第１の実施の形態の相関演算回路の入力を表す図である。
【図７】 この発明のマッチドフィルタの第２の実施の形態を示すブロック図である。
【図８】 上記第２実施形態のクロックを表す波形図である。
【図９】 上記第２実施形態のマッチドフィルタの遅延素子の動作を表す図である。
【図１０】 上記第２実施形態のコード入力を表す図である。
【図１１】 上記第２実施形態の相関演算回路の入力を表す図である。
【図１２】 マッチドフィルタの第１従来例を示すブロック図である。
【図１３】 マッチドフィルタの第１,第２従来例のクロックを表す波形図である。
【図１４】 マッチドフィルタの第１,第２従来例の動作を表す図である。
【図１５】 マッチドフィルタの第２従来例を示すブロック図である。
【図１６】 マッチドフィルタの第２の従来例における相関回路を表す図である。
【符号の説明】
１〜８,２０１〜２０８…遅延素子、９〜１１,１７〜２０,２６〜３５,４１〜４５,５０〜５５,７１〜７８,９２〜１０１,１０７〜１１１,１１６〜１２０
…ＸＯＲ、
１２,３６〜４０,４６〜４９,１１２〜１１５…選択回路、
１３〜１６,８８〜９１…相関回路、
２１〜２５,６４〜７０,７９〜８７…加算器、５６〜６３…乗算器、
１０２〜１０６…ＡＮＤ。
【発明の属する技術分野】
この発明は、例えば、スペクトラム拡散通信方式の受信機等に用いられるディジタルマッチドフィルタに関する。
【０００２】
【従来の技術】
情報信号に広帯域の逆拡散符号を乗じて送信し、受信信号では逆拡散して狭帯域信号に戻す、いわゆるスペクトラム直接拡散通信方式は、受信電波のキャリア・ノイズ比が悪くても情報信号を検出できるので、移動体通信システムの多元接続方式の１つである符号分割多元接続に有望である。
【０００３】
このスペクトラム直接拡散通信方式では、拡散された受信データを逆拡散して元に戻すので、受信データと逆拡散符号系列との同期をとる必要があり、この同期をとるための指標として、受信データと逆拡散符号系列の相関値が使われる。任意の位相での受信データの各々の信号と対応する逆拡散符号との積の和をその位相における相関値といい、受信データと逆拡散符号系列との同期がとれている位相での相関値は、任意の位相の相関値の中で最大の値をとる。
【０００４】
そこで、相関値が最高になる位相を検出することで、受信データと逆拡散符号系列を同期させることができる。各位相の相関値を求める方法の一つに、マッチドフィルタを用いる方法が知られている。
【０００５】
図１２に、第１従来例のマッチドフィルタの構成例を示す。図１２において、２０１〜２０８はそれぞれ入力データを遅延する遅延素子であり、クロックの立ち上がりに同期して、入力データが順次シフトされるように直列に接続されている。５６〜６３は乗算器であり、それぞれ、遅延素子２０１〜２０８の出力とコード１〜８との乗算を行う。ここで、コードは「１」または「０」の値をとるようになされており、乗算器５６〜６３においてコード＝０のときは遅延素子の出力が１倍され、コード＝１のときは遅延素子の出力が−１倍されて出力されるように構成されている。６４〜７０は加算器であり、乗算器５６〜６３からの出力がこの加算器６４〜７０により加算されて出カデータとして出力される。
【０００６】
図１３に示すように、クロックの立ち上がりに対応して、時間領域Ｔ１,Ｔ２,Ｔ３,… を区切り、入力データとしてＤ１,Ｄ２,Ｄ３,Ｄ４,Ｄ５,… が入力されるとすると、各時間領域における遅延素子２０１〜２０８とコード１〜８の内容は、図１４に示すようになる。遅延素子２０１〜２０８には、入力データＤ１,Ｄ２,Ｄ３,… が順次シフトされる一方、コード１〜８には逆拡散符号系列Ｓ１〜Ｓ８が固定されており、入力データと逆拡散符号系列との相関値が計算される。
【０００７】
しかし、上記従来の構成では、乗算器の回路規模が大きく、符号系列の符号の数だけ乗算器が必要となるので、逆拡散符号系列の符号の数が増えるとともに回路規模が増大化し、小型化、低消費電力化が困難であるという問題がある。
【０００８】
この問題の解決策として、乗算に相当する演算を排他的論理和回路(以下ＸＯＲと称する)を用いて処理する方法が提案されている(特開平９−１０７２７１)。
【０００９】
図１６に、この手法のマッチドフィルタの構成例を示す。図１６において、２０１〜２０８はそれぞれ入力データを遅延する遅延素子であり、クロックの立ち上がりに同期して、入力データが順次シフトされるように直列に接続されている。７１〜７８はＸＯＲであり、それぞれ、遅延素子２０１〜２０８の出力とコード１〜８との排他的論理和演算を行う。ここで、コードは「１」または「０」の値をとるようになされており、ＸＯＲ７１〜７８において、コード＝０のときは遅延素子の出力がそのまま出力され、コード＝１のときは遅延素子の出力の各ビットが反転されて出力されるように構成されている。７９は加算器であり、コード１〜８に含まれる「１」の数を出力する。８０〜８７は加算器であり、ＸＯＲ７１〜７８からの出力と加算器７９の出力がこの加算器８０〜８７によって加算されて、出カデータとして出力される。
【００１０】
―般に、２の補数を用いて所定ビット数で表されたデータを−１倍するには、各ビットを反転したものに１を加えればよく、コード＝１の場合に対応する遅延素子２０１〜２０８の出力の各ビットがＸＯＲ７１〜７８で反転され、コード＝１が加算器７９を介して加算されることにより、図１２の第１従来例における乗算と同じ演算が実現されている。
【００１１】
ＸＯＲ７１と７２と加算器８０で構成される部分、ＸＯＲ７３と７４と加算器８１で構成される部分、ＸＯＲ７５と７６と加算器８２で構成される部分、ＸＯＲ７７と７８と加算器８３で構成される部分をそれぞれ相関演算回路８８〜９１と呼び、遅延素子２０１〜２０８の出力を５ビットとすると、相関演算回路８８〜９１は図１６に示す回路で構成される。
【００１２】
図１６において、入力線Ａ４〜Ａ０は遅延素子２０１または２０３または２０５または２０７の出力の各ビットに接続され、入力線Ｂ４〜Ｂ０は遅延素子２０２または２０４または２０６または２０８の出力の各ビットに接続され、入力線Ｃはコード１または３または５または７に接続され、入力線Ｄはコード２または４または６または８に接続されている。ＸＯＲ９２,９３,９４,９５,９６は、ＸＯＲ７１または７３または７５または７７をビット毎に表したもので、入力線Ａ４〜Ａ０の信号と入力線Ｃの信号との排他的論理和演算を行い、信号Ｇ４〜Ｇ０を出力する。ＸＯＲ９７,９８,９９,１００,１０１はＸＯＲ７２または７４または７６または７８をビット毎に表したもので、入力線Ｂ４〜Ｂ０の信号と入力線Ｄの信号との排他的論理和演算を行い、信号Ｈ４〜Ｈ０を出力する。
【００１３】
信号Ｇ４〜Ｇ０および信号Ｈ４〜Ｈ０は、加算器８０または８１または８２または８３に相当する回路１０２〜１２０で加算される。ＡＮＤ回路１０２とＸＯＲ回路１０７は信号Ｇ４とＨ４の間の演算を行い、ＡＮＤ回路１０３とＸＯＲ回路１０８は信号Ｇ３とＨ３の間の演算を行い、ＡＮＤ回路１０４とＸＯＲ回路１０９は信号Ｇ２とＨ２の間の演算を行う。また、ＡＮＤ回路１０５とＸＯＲ回路１１０は信号Ｇ１とＨ１の間の演算を行い、ＡＮＤ回路１０６とＸＯＲ回路１１１は信号Ｇ０とＨ０の間の演算を行う。
【００１４】
また、選択回路１１２,１１３,１１４,１１５は、ＸＯＲ１０７,１０８,１０９,１１０の出力が「０」の時は、ＡＮＤ回路１０２〜１０５の出力を選択して出力する。一方、ＸＯＲ１０７〜１１０の出力が「１」の時は、選択回路１１２,１１３,１１４,１１５は、各々、選択回路１１３,１１４,１１５の出力およびＡＮＤ１０６の出力を選択して出力する。各桁の桁上げ信号Ｆ４,Ｆ３,Ｆ２,Ｆ１,Ｆ０は、選択回路１１２〜１１５の出力およびＡＮＤ１０６の出力となり、最終的な加算結果Ｅ５〜Ｅ１は、ＸＯＲ１１６〜１２０および１１１の出力となる。
【００１５】
図１３に示すように、クロックの立ち上がりに対応して時間領域Ｔ１,Ｔ２,Ｔ３,… を区切り、入力データとしてＤ１,Ｄ２,Ｄ３,Ｄ４,Ｄ５,… が入力されるとすると、各時間領域における遅延素子２０１〜２０８とコード１〜８の内容は、図１４に示すようになる。遅延素子２０１〜２０８には、入力データＤ１,Ｄ２,Ｄ３,… が順次、シフトされる一方、コード１〜８には逆拡散符号系列Ｓ１〜Ｓ８が固定されており、入力データと逆拡散符号系列との相関値が計算される。
【００１６】
ここで、相関演算回路８８〜９１からなる相関演算器の動作を、時間領域Ｔ８における相関演算回路８８を例に挙げて説明する。このとき、図１６に示す相関演算器の入力線Ａ４〜Ａ０には入力データＤ８の各ビットが入力され、入力線Ｂ４〜Ｂ０には入力データＤ７の各ビットが入力され、入力線Ｄには、逆拡散符号Ｓ２が入力され、入力線Ｃには逆拡散符号Ｓ１が入力されている。入力データＤ７の各ビットをＤ７４〜Ｄ７０とし、入力データＤ８の各ビットをＤ８４〜Ｄ８０とし、ｉ＝１〜４とすると、桁上げ信号Ｆ４〜Ｆ０および加算結果Ｅ５〜Ｅ０は、次の数１〜数５で算出される。
【００１７】
【数１】
【００１８】
上記構成では、乗算器を使わずに排他的論理和回路で乗算演算を実現できるので図１２の従来例と比較して回路規模が小さくなり、消費電力を抑えることができる。
【００１９】
【発明が解決しようとする課題】
上記従来の構成では、相関演算回路８８,８９,９０,９１のそれぞれにおいて、２０個のＸＯＲ，５個のＡＮＤ，４個の選択回路が必要となり、回路規模が大きい。また、図１５に示した第２従来例では符号(コード)の個数を８個としたが、実用的には、符号の個数としては、数百個程度が必要となり、この符号の個数の半分が、相関演算回路の個数となるので、相関演算回路の回路規模が大きくなり、消費電力が膨大となる問題がある。
【００２０】
また、入力データが、”０１０１１０１００１０１”のように頻繁に変化する場合には、遅延素子２０１〜２０８の全てに信号変化が伝達されるので、消費電力が大きくなる。
【００２１】
そこで、この発明の目的は、上記従来の問題を解決することにあり、相関演算回路の回路規模を小さくすると共に遅延系列の信号変化を抑えて、符号の個数が増えても回路規模の増加を抑えることが可能なマッチドフィルタおよびそれを用いた大規模集積回路と通信システムを提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、この発明のマッチドフィルタは、所定の長さの入力データ列と所定の長さの符号列との相関値を計算するマッチドフィルタにおいて、
一つの入力データと一つの遅延させた入力データとが入力されると共に二つの上記入力データの排他的論理和を演算する第１の排他的論理和演算部と、
上記二つの入力データの各々に対応する二つの符号の排他的論理和を演算する第２の排他的論理和演算部と、
上記遅延させた入力データと、上記第１の排他的論理和演算部が演算した上記排他的論理和を遅延させた遅延データと、上記第２の排他的論理和演算部が演算した上記排他的論理和と、上記二つの符号のうちの上記遅延させた入力データに対応する一方の符号とが入力され、この入力された上記遅延させた入力データと上記遅延データと上記排他的論理和と上記一方の符号とを用いて、上記二つの入力データと上記二つの符号との相関値を演算する相関演算手段とを有することを特徴としている。
【００２３】
この発明では、二つの入力データの排他的論理和を演算する回路と、二つの入力データの各々に対応する二つの符号の排他的論理和を演算する回路を設けたので、相関回路の論理を簡単化でき回路規模を小さくできる。
【００２４】
また、一実施形態のマッチドフィルタは、上記相関演算手段が、連続する二つの入力データからなる組を少なくとも一組含む複数組の入力データの相関値を演算することを特徴としている。
【００２５】
この実施形態では、排他的論理和演算を行う二つの入力データは連続する入力データであるので、二つの入力データの排他的論理和を演算する回路を簡単にできる。
【００２６】
また、他の実施形態のマッチドフィルタは、上記相関演算手段が、上記連続する二つの入力データからなる組の排他的論理和演算結果を、相関値の演算に連続して用いることを特徴としている。
【００２７】
この実施形態では、連続する二つの入力データの組の排他的論理和演算結果が連続して相関値の演算に用いられるので、新たな入力データの組み合わせで排他的論理和演算を行わなくて済む。
【００２８】
また、一実施形態のマッチドフィルタは、上記二つの入力データの排他的論理和と上記二つの入力データのうちの一方の入力データとは、それぞれ別の遅延系列で遅延されることを特徴としている。
【００２９】
この実施形態では、二つの入力データの排他的論理和と二つの入力データの片方の入力データは、それぞれ別の遅延系列で遅延されるので、相関演算回路との接続が簡単にでき、遅延系列の信号変化を抑えることができ、入力データが変化する周波数より低い周波数のクロックでデータをシフトさせることができる。
【００３０】
また、他の実施形態のマッチドフィルタは、上記各遅延系列における第２番目以降の遅延素子に対応するクロックが同一になっていることを特徴としている。
【００３１】
この実施形態では、遅延系列におけるクロックは、各遅延系列のにおける第２番目以降の遅延素子に対応するクロックが同一となっているので、クロックの配線を容易にできる。
【００３２】
また、一実施形態のマッチドフィルタは、上記遅延系列のうちの少なくとも一つの遅延系列における第１番目の遅延素子に他の遅延素子の出力の論理演算結果を入力する構造になっていることを特徴としている。
【００３３】
この実施形態では、遅延系列のうち少なくとも一つの遅延系列における第１番目の遅延素子に他の遅延素子の出力の論理演算結果を入力する構造になっているので、遅延素子の数を増やさずに済む。
【００３４】
また、他の実施形態のマッチドフィルタは、上記二つの入力データの排他的論理和を遅延する遅延系列もしくは上記二つの入力データの片方の入力データが遅延される遅延系列を、２系列以上有する。
【００３５】
この実施形態では、二つの入力データの排他的論理和が遅延される遅延系列、あるいは二つの入力データの片方の入力データが遅延される遅延系列を２系列以上有するので、クロックの周波数を下げることができる。
【００３６】
また、一実施形態のマッチドフィルタは、上記二つの入力データと二つの符号の相関値を演算する相関演算手段は、二つの入力データの排他的論理和と、上記二つの入力データの各々に対応する二つの符号の排他的論理和との排他的論理和を演算する演算手段を有する。
【００３７】
この実施形態では、二つの入力データの排他的論理和と二つの入力データの各々に対応する二つの符号の排他的論理和との排他的論理和を演算する手段を有するので、相関演算を容易に行うことができる。
【００３８】
また、一実施形態の大規模集積回路は、上記マッチドフィルタを内蔵している。
【００３９】
この大規模集積回路は、前記マッチドフィルタを内蔵する大規模集積回路であるので、大規模集積回路の回路規模および消費電力を低減できる。
【００４０】
また、一実施形態の通信システムは、上記大規模集積回路を構成要素の―つとしている。
【００４１】
この通信システムでは、上記大規模集積回路を構成要素の一つとする通信システムであるので、通信システムの消費電力を低減できる。
【００４２】
【発明の実施の形態】
以下、本発明を図示の実施形態を参照して詳細に説明する。
【００４３】
〔第１の実施の形態〕
図１は、この発明の第１実施形態のマッチドフィルタのブロック図である。図１において、遅延素子１,３,５,７は、それぞれ入力データを保持する。また、遅延素子２,４,６,８は、二つの入力データの排他的論理和を保持する。また、遅延素子１,３,５,７が第一の遅延系列を形成しており、遅延素子２,４,６,８が第二の遅延系列を形成している。
【００４４】
第一の遅延系列を構成する遅延素子１,３,５,７が直列に接続されており、第二の遅延系列を構成する遅延素子２,４,６,８が直列に接続されている。これにより、各遅延系列の第２番目以降の遅延素子(すなわち遅延素子３,５,７と４,６,８)および遅延素子１は、クロック１の立ち上がりに同期してデータをシフトする。
【００４５】
選択回路１２は、選択信号が「０」のとき、遅延素子２に、遅延素子１の出力と入力データの排他的論理和をＸＯＲ９で演算した結果を入力する。一方、選択回路１２は、選択信号が「１」のとき、遅延素子２に、遅延素子７と８の出力の排他的論理和をＸＯＲ１０で演算した出力と入力データの排他的論理和をＸＯＲ１１で演算した結果を入力する。
【００４６】
一方、遅延素子２は、クロック２の立ち上がりに同期してデータを保持する。また、相関演算回路１３は、遅延素子１と２の出力およびコード１と２の排他的論理和をＸＯＲ１７で演算した結果およびコード２が入力され、相関演算を行いその結果を出力する。同様に、相関演算回路１４は、遅延素子３と４の出力およびコード３と４の排他的論理和をＸＯＲ１８で演算した結果およびコード４が入力されて相関演算を行いその結果を出力する。また、相関演算回路１５は、遅延素子５と６の出力およびコード５と６の排他的論理和をＸＯＲ１９で演算した結果およびコード６が入力されて相関演算を行いその結果を出力する。また、相関演算回路１６は、遅延素子７と８の出力およびコード７と８の排他的論理和をＸＯＲ２０で演算した結果およびコード８が入力されて相関演算を行いその結果を出力する。
【００４７】
また、加算器２１は、コード１〜８に含まれる「１」の個数を出力する。また、加算器２２は、相関演算回路１３の出力と相関演算回路１４の出力とを加算して加算器２４に出力する。また、加算器２３は、相関演算回路１５の出力と相関演算回路１６の出力とを加算して加算器２４に出力する。そして、加算器２４は、加算器２２の出力と加算器２３の出力とを加算して、加算器２５に出力する。この加算器２５は、加算器２１からの出力と加算器２４からの出力とを加算して出力データとして出力する。
【００４８】
図２に、上記相関演算回路１３(１４,１５,１６)の構成を示す。信号線Ａ４,Ａ３,Ａ２,Ａ１,Ａ０が、遅延素子１(３,５,７)の出力の各ビットに接続され、信号線Ｂ４,Ｂ３,Ｂ２,Ｂ１,Ｂ０は、遅延素子２(４,６,８)の出力の各ビットに接続される。
【００４９】
また、信号線Ｃは、ＸＯＲ１７(１８,１９,２０)の出力に接続され、信号線Ｄはコード２(４,６,８)に接続されている。信号線Ａ４〜Ａ０に入力された信号と信号線Ｄに入力された信号との排他的論理和演算が、ＸＯＲ２６,２７,２８,２９,３０で行われ、信号線Ｂ４〜Ｂ０と信号線Ｃとの排他的論理和演算がＸＯＲ３１,３２,３３,３４,３５で行われる。そして、選択回路３６,３７,３８,３９,４０は、ＸＯＲ３１〜３５の出力が「０」の時は、ＸＯＲ２６〜３０の出力を選択して出力する。一方、ＸＯＲ３１〜３５の出力が「１」の時は、選択回路３６,３７,３８,３９および４０は、それぞれ、選択回路３７,３８,３９,４０の出力および「０」を選択して出力する。
【００５０】
選択回路３６〜４０は、各桁の桁上げ信号Ｆ４,Ｆ３,Ｆ２,Ｆ１,Ｆ０を出力し、ＸＯＲ４１,４２,４３,４４,４５および３５が最終的な加算結果Ｅ５,Ｅ４,Ｅ３,Ｅ２,Ｅ１を出力する。
【００５１】
図３に、クロック１および２の信号波形を示す。選択信号は、クロック１とクロック２が共に立ち上がる時には「１」となり、それ以外の時には「０」となるように生成されている。図１に示す入力データとして、Ｄ１,Ｄ２,Ｄ３,Ｄ４,Ｄ５,…が入力されるとすると、各時間領域における、遅延素子１〜８の出力と、コード１〜８への入力および相関演算回路１３〜１６の信号線Ｄへの入力および信号線Ｃへの入力を、図４,図５,図６に示す。
【００５２】
図４に示すように、遅延素子１,３,５,７には、上記入力データＤ１,Ｄ３,Ｄ５,…がクロック１の立ち上がりに同期してシフトされる。一方、遅延素子２には、最新の入力データと７時間領域前の入力データの排他的論理和、あるいは最新の入力データと遅延素子１の出力の排他的論理和がクロック２の立ち上がりに同期して交互に保持される。また、遅延素子４,６,８には、遅延素子２の出力がクロック１の立ち上がりに同期してシフトされる。
【００５３】
一方、図５に示すように、コード１〜８には、逆拡散符号系列Ｓ１〜Ｓ８が順方向シフトと逆方向シフトとを交互に行なうように周回的にシフトされ、相関演算回路１３〜１６のＤ入力およびＣ入力が図６に示すように決定される。
【００５４】
ここで、相関演算器１３〜１６の動作を、時間領域Ｔ８における相関演算回路１３を例に挙げて説明する。このとき、図２に示す相関演算器の入力信号線Ａ４〜Ａ０には入力データＤ７の各ビットが入力され、入力信号線Ｂ４〜Ｂ０には入力データＤ７とＤ８の排他的論理和の各ビットが入力される。また、信号線Ｄには逆拡散係数Ｓ２が入力され、信号線Ｃには逆拡散係数Ｓ１とＳ２の排他的論理和が入力されている。
【００５５】
ここで、入力データＤ７の各ビットをＤ７４〜Ｄ７０、入力データＤ８の各ビットをＤ８４〜Ｄ８０、ｉ＝１〜４とすると、桁上げ信号Ｆ４〜Ｆ０および加算結果Ｅ５〜Ｅ０は数６〜１０で算出される。
【００５６】
【数６】
【００５７】
上記構成では、二つの入力データの排他的論理和を演算する回路９,１１と、二つの入力データの各々に対応する二つの符号の排他的論理和を演算する回路１７〜２０を設けたので、従来に比べて、相関演算回路１３〜１６の論理が簡単化される。これにより、相関演算回路１３〜１６を、１５個のＸＯＲと５個の選択回路とで構成でき、従来に比べて回路規模が小さくなる。したがって、符号の個数が増えても回路規模の増加を抑えることができる。
【００５８】
また、上記構成では、時間領域Ｔ２、Ｔ４、Ｔ６、…において排他的論理和演算を行う二つの入力データは、Ｄ１とＤ２、Ｄ３とＤ４、Ｄ５とＤ６、…のように連続する入力データであるので、二つの入力データの排他的論理和を演算する回路を簡単にできる。
【００５９】
また、上記構成では、連続する二つの入力データの組Ｄ１とＤ２、Ｄ３とＤ４、Ｄ５とＤ６、…の排他的論理和演算結果が連続して相関値の演算に用いられるので、Ｄ２とＤ３、Ｄ４とＤ５、Ｄ６とＤ７、…のような新たな組み合わせで排他的論理和演算を行わなくて済む。
【００６０】
また、上記構成では、二つの入力データの排他的論理和と二つの入力データの片方の入力データは、それぞれ別の遅延系列(遅延素子２,４,６,８と遅延素子１,３,５,７)で遅延されるので、相関演算回路１３〜１６と簡単に接続できる。
【００６１】
また、入力データが、”０１０１１０１００１０１１０１０”のように頻繁に変化する場合、奇数番目のデータと偶数番目のデータの排他的論理和”１１１１１１１１”が遅延素子４,６,８でシフトされるため、信号の変化量が小さくなり、消費電力が小さくなる。なお、符号が増えた場合、遅延素子８に続く遅延素子も同様に信号変化が抑えられる。また、クロック１の周波数は、入力データが変化する周波数より低くなっており、消費電力が小さくなる。
【００６２】
また、上記構成では、遅延系列におけるクロックは、各遅延系列のにおける第２番目以降の遅延素子に対応するクロックが同じクロック１となっているので、クロックの配線を容易にできる。
【００６３】
また、上記構成では、遅延素子２,４,６,８で構成される遅延系列における第１番目の遅延素子２に、遅延素子７,８の出力の排他的論理和Ｄ２,Ｄ４,Ｄ６,…と入力データＤ９,Ｄ１１,Ｄ１３,…との排他的論理和演算結果を入力する構造になっている。このため、データＤ９とＤ２、データＤ１１とＤ４、データＤ１３とＤ６、…の排他的論理和演算のために、データＤ２,Ｄ４,Ｄ６,…を保持しておくための遅延素子を設けずに済む。
【００６４】
また、上記構成では、二つの入力データの排他的論理和と二つの入力データの各々に対応する二つの符号の排他的論理和との排他的論理和をＸＯＲ３１〜３５で演算するだけで選択回路３６〜４０に入力する選択信号が得られるので、相関演算を容易に行うことができる。
【００６５】
〔第２の実施の形態〕
次に、図７に、この発明の第２の実施の形態のマッチドフィルタのブロック図を示す。図７において、１,３,５,７は、それぞれ入力データを保持する遅延素子であり、２,４,６,８は、二つの入力データの排他的論理和を保持する遅延素子であり、遅延素子１と５,遅延素子２と６,遅延素子３と７,遅延素子４と８が、それぞれ、遅延系列を形成している。
【００６６】
遅延素子１と５が直列に接続され、遅延素子２と６が直列に接続され、遅延素子３と７が直列に接続され、遅延素子４と８が直列に接続されている。そして、各遅延系列の第２番目以降の遅延素子(遅延素子５,７,６,８)と遅延素子１は、クロック１の立ち上がりに同期してデータをシフトする。また、遅延素子２,３,４はそれぞれクロック２,３,４の立ち上がりに同期してデータをシフトする。
【００６７】
選択回路４６は、選択信号１が「０」のとき、遅延素子１の出力と入力データの排他的論理和をＸＯＲ５０で演算した結果を遅延素子２に入力する。また、選択信号１が「１」のとき、選択回路４６は、遅延素子５と６の出力の排他的論理和をＸＯＲ５１で演算し、その出力と入力データの排他的論理和をＸＯＲ５２で演算した出力を遅延素子２に入力する。この遅延素子２はクロック２の立ち上がりに同期してデータを保持する。
【００６８】
また、選択回路４７は、選択信号１が「０」のとき、遅延素子３に入力データを入力する一方、選択信号１が「１」のとき、遅延素子３に遅延素子７の出力を入力する。この遅延素子３は、クロック３の立ち上がりに同期してデータを保持する。
【００６９】
また、選択回路４８,４９は、選択信号１および２がともに「０」のとき、遅延素子４に、遅延素子３の出力と入力データの排他的論理和をＸＯＲ５３で演算した結果を入力する。一方、選択回路４８,４９は、選択信号１が「０」で選択信号２が「１」のときに、遅延素子３と４の出力の排他的論理和をＸＯＲ５４で演算し、その出力と入力データの排他的論理和をＸＯＲ５５で演算した出力を遅延素子４に入力する。また、選択回路４８,４９は、選択信号１が「１」のときに、遅延素子８の出力を、遅延素子４に入力する。この遅延素子４はクロック４の立ち上がりに同期してデータを保持する。
【００７０】
また、相関演算回路１３には、遅延素子１および２の出力と、コード１と２との排他的論理和をＸＯＲ１７で演算した結果と、コード２とが入力される。相関演算回路１３は、それらの相関演算を行い、その結果を出力する。また、相関演算回路１４には、遅延素子３および４の出力と、コード３と４の排他的論理和をＸＯＲ１８で演算した結果と、コード４とが入力される。相関演算回路１３は、それらの相関演算を行い、その結果を出力する。また、相関演算回路１５には、遅延素子５および６の出力と、コード５と６の排他的論理和をＸＯＲ１９で演算した結果と、コード６とが入力される。この相関演算回路１５は、それらの相関演算を行い、その結果を出力する。また、相関演算回路１６は、遅延素子７と８の出力と、コード７と８の排他的論理和をＸＯＲ２０で演算した結果と、コード８とが入力される。この相関演算回路１６は、それらの相関演算を行ない、その結果を出力する。
【００７１】
また、加算器２１は、コード１〜８に含まれる「１」の数を出力する。また、加算器２２,２３,２４,２５は、相関演算回路１３,１４,１５,１６からの出力、および加算器２１の出力を加算して出カデータとして出力する。これら相関演算回路１３〜１６は、前記第１実施形態と同様に、図２に示した回路で構成されている。
【００７２】
図８に、クロック１〜４および選択信号１,２の波形を示す。選択信号１は、クロック１〜４が共に立ち上がるときには、「１」となり、それ以外には「０」となるように生成される。また、選択信号２は、クロック１,２が共に立ち上がらず、クロック３,４が共に立ち上がるときには「１」となり、それ以外には「０」となるように生成されている。
【００７３】
図９,図１０,図１１に、入力データとしてＤ１,Ｄ２,Ｄ３,Ｄ４,Ｄ５,…が入力されたときに、各時間領域における遅延素子１〜８の出力とコード１〜８への入力および相関演算回路１３〜１６のＤ入力およびＣ入力を示す。
【００７４】
図９に示すように、クロック１の立ち上がりに同期して、入力データＤ１,Ｄ３,Ｄ５,… が、遅延素子１,５,７にシフトされる。また、クロック２の立ち上がりに同期して、遅延素子２には、最新の入力データと７時間領域前の入力データの排他的論理和、あるいは最新の入力データと遅延素子１の出力の排他的論理和が保持される。また、クロック３の立ち上がりに同期して、遅延素子３には最新の入力データあるいは６時間領域前の入力データが保持される。
【００７５】
また、クロック４の立ち上がりに同期して、遅延素子４には、６時間領域前の入力データと５時間領域前の入力データの排他的論理和、または、最新の入力データと７時間領域前の入力データの排他的論理和、または、最新の入力データと遅延素子３の出力の排他的論理和が保持される。また、クロック１の立ち上がりに同期して、遅延素子６,８には、それぞれ遅延素子２,４の出力がシフトされる。
【００７６】
一方、図１０に示すように、コード１〜８には、逆拡散符号系列Ｓ１〜Ｓ８が順方向シフトと逆方向シフトとが交互になるように周回的にシフトされ、相関演算回路１３〜１６のＤ入力およびＣ入力が図１１に示すように決定される。
【００７７】
ここで、相関演算器の動作を、時間領域Ｔ８における相関演算回路１４を例に挙げて説明する。このとき、図２の相関演算器のＡ４〜Ａ０には入力データＤ７の各ビットが入力され、Ｂ４〜Ｂ０には入力データＤ７とＤ８の排他的論理和の各ビットが入力され、Ｄには逆拡散係数Ｓ２が入力され、Ｃには逆拡散係数Ｓ１とＳ２の排他的論理和が入力されている。
【００７８】
ここで、入力データＤ７の各ビットをＤ７４〜Ｄ７０とし、入力データＤ８の各ビットをＤ８４〜Ｄ８０とし、ｉ＝１〜４とすると、桁上げ信号Ｆ４〜Ｆ０および加算結果Ｅ５〜Ｅ０は、第１実施形態と同じく、上記した数６〜１０で算出される。
【００７９】
すなわち、数６〜数１０で表した数式による演算結果は、数１〜５で表される数式による演算結果と等しくなり、相関回路１４によって、入力データＤ８,Ｄ７と逆拡散符号Ｓ１,Ｓ２との相関演算が実行される。
【００８０】
上記構成では、二つの入力データの排他的論理和を演算する回路５０,５２,５３,５５と、二つの入力データの各々に対応する二つの符号の排他的論理和を演算する回路１７〜２０を設けたので、相関演算回路１３〜１６の論理が簡単化されて、１５個のＸＯＲと、５個の選択回路とで構成でき、回路規模が小さくなる。したがって、符号の個数が増えても回路規模の増加を抑えることができる。
【００８１】
また、上記構成では、時間領域Ｔ２,Ｔ４,Ｔ６,…において、排他的論理和演算を行う二つの入力データは、Ｄ１とＤ２、Ｄ３とＤ４、Ｄ５とＤ６、… のように連続する入力データであるので、二つの入力データの排他的論理和を演算する回路を簡単にできる。
【００８２】
また、上記構成では、連続する二つの入力データの組Ｄ１とＤ２、Ｄ３とＤ４、Ｄ５とＤ６、…の排他的論理和演算結果が連続して相関値の演算に用いられるので、Ｄ２とＤ３、Ｄ４とＤ５、Ｄ６とＤ７、… のような新たな組み合わせで排他的論理和演算を行わなくて済む。
【００８３】
また、上記構成では、二つの入力データの排他的論理和と二つの入力データの片方の入力データは、遅延素子２と６，遅延素子４と８，遅延素子１と５，遅延素子３と７のごとく、それぞれ別の遅延系列で遅延されるので、相関演算回路１３〜１６との接続を簡単にできる。
【００８４】
また、入力データが、”０１０１１０１００１０１１０１０”のように頻繁に変化する場合、１，５，… 番目のデータと、２，６，… 番目のデータの排他的論理和 ”１１１１”が遅延素子６で保持され、３，７，… 番目のデータと４，８，… 番目のデータの排他的論理和”１１１１”が遅延素子８で保持されるので、信号の変化量が小さくなり、消費電力が小さくなる。また、符号が増えた場合、遅延素子６,８に続く遅延素子も同様に信号変化が抑えられる。
【００８５】
また、クロック１の周波数は、入力データが変化する周波数よりも低くなっているから、消費電力が小さくなる。
【００８６】
また、上記構成では、遅延系列におけるクロックに関し、各遅延系列における第２番目以降の遅延素子５,６,７,８に対応するクロックが同じクロック１となっているので、クロックの配線を容易にできる。
【００８７】
また、上記構成では、遅延素子２と６で構成される遅延系列における第１番目の遅延素子２に、遅延素子５,６の出力の排他的論理和Ｄ２,Ｄ６,Ｄ１０,… と入力データＤ９,Ｄ１３,Ｄ１７,…との排他的論理和演算結果を入力する構造になっている。したがって、データＤ９とＤ２、データＤ１３とＤ６、データＤ１７とＤ１０、… の排他的論理和演算のために、データＤ２,Ｄ６,Ｄ１０,…を保持しておくための遅延素子を設けずに済む。
【００８８】
また、遅延素子４と８で構成される遅延系列における第１番目の遅延素子４に、遅延素子３,４の出力の排他的論理和Ｄ４，Ｄ８，Ｄ１２，… と入力データＤ１１，Ｄ１５，Ｄ１９，… との排他的論理和演算結果を入力する構造になっている。したがって、Ｄ１１とＤ４，Ｄ１５とＤ８，Ｄ１９とＤ１２，…の排他的論理和演算のために、Ｄ４，Ｄ８，Ｄ１２，… を保持しておくための遅延素子を設けずに済む。
【００８９】
また、上記構成では、二つの入力データの排他的論理和が遅延される遅延系列を２系列備えた。すなわち、遅延素子２と６からなる系列と、遅延素子４と８からなる系列とを備えた。さらに、二つの入力データのうちの片方の入力データが遅延される遅延系列を２系列備えた。すなわち、遅延素子１と５からなる系列と、遅延素子３と７からなる系列とを備えた。これにより、クロック１の周波数を、前記第１実施形態よりも下げることができる。
【００９０】
なお、この第２実施形態では、遅延素子を８個だけ備えたが、遅延素子をそれ以上に増加させた場合、クロック１に同期してデータをシフトする遅延素子が増えるので、クロック１の周波数を下げた低消費電力化の効果が大きくなる。
【００９１】
また、この第２実施形態では、二つの入力データの排他的論理和と、二つの入力データの各々に対応する二つの符号の排他的論理和との排他的論理和を、ＸＯＲ３１〜３５で演算するだけで選択回路３６〜４０に入力する選択信号が得られるので、相関演算を容易に実行できる。
【００９２】
なお、上記第１,第２実施形態では、選択回路３６〜４０を用いたが、別の論理回路で論理を実現しても良い。
【００９３】
【発明の効果】
以上より明らかなように、この発明のマッチドフィルタでは、二つの入力データの排他的論理和を演算する回路と、二つの入力データの各々に対応する二つの符号の排他的論理和を演算する回路を設けたので、相関回路の論理を簡単化でき回路規模を小さくできる。
【００９４】
また、一実施形態のマッチドフィルタは、排他的論理和演算を行う二つの入力データは連続する入力データであるので、二つの入力データの排他的論理和を演算する回路を簡単にできる。
【００９５】
また、他の実施形態のマッチドフィルタは、連続する二つの入力データの組の排他的論理和演算結果が連続して相関値の演算に用いられるので、新たな入力データの組み合わせで排他的論理和演算を行わなくて済む。
【００９６】
また、一実施形態のマッチドフィルタは、二つの入力データの排他的論理和と二つの入力データの片方の入力データは、それぞれ別の遅延系列で遅延されるので、相関演算回路との接続が簡単にでき、遅延系列の信号変化を抑えることができ、入力データが変化する周波数より低い周波数のクロックでデータをシフトさせることができる。
【００９７】
また、他の実施形態のマッチドフィルタは、遅延系列におけるクロックは、各遅延系列のにおける第２番目以降の遅延素子に対応するクロックが同一となっているので、クロックの配線を容易にできる。
【００９８】
また、一実施形態のマッチドフィルタは、遅延系列のうち少なくとも一つの遅延系列における第１番目の遅延素子に他の遅延素子の出力の論理演算結果を入力する構造になっているので、遅延素子の数を増やさずに済む。
【００９９】
また、他の実施形態のマッチドフィルタは、二つの入力データの排他的論理和が遅延される遅延系列、あるいは二つの入力データの片方の入力データが遅延される遅延系列を２系列以上有するので、クロックの周波数を下げることができる。
【０１００】
また、一実施形態のマッチドフィルタは、二つの入力データの排他的論理和と二つの入力データの各々に対応する二つの符号の排他的論理和との排他的論理和を演算する手段を有するので、相関演算を容易に行うことができる。
【０１０１】
また、一実施形態の大規模集積回路は、前記マッチドフィルタを内蔵する大規模集積回路であるので、大規模集積回路の回路規模および消費電力を低減できる。
【０１０２】
また、一実施形態の通信システムは、上記大規模集積回路を構成要素の一つとする通信システムであるので、通信システムの消費電力を低減できる。
【図面の簡単な説明】
【図１】 本発明のマッチドフィルタの第１の実施の形態を示すブロック図である。
【図２】 本発明のマッチドフィルタの第１および第２の実施の形態における相関回路を表す回路図である。
【図３】 本発明のマッチドフィルタの第１の実施の形態のクロックの波形図である。
【図４】 上記第１の実施の形態のマッチドフィルタの遅延素子の動作を表す図である。
【図５】 上記第１の実施の形態のマッチドフィルタのコード入力を表す図である。
【図６】 上記第１の実施の形態の相関演算回路の入力を表す図である。
【図７】 この発明のマッチドフィルタの第２の実施の形態を示すブロック図である。
【図８】 上記第２実施形態のクロックを表す波形図である。
【図９】 上記第２実施形態のマッチドフィルタの遅延素子の動作を表す図である。
【図１０】 上記第２実施形態のコード入力を表す図である。
【図１１】 上記第２実施形態の相関演算回路の入力を表す図である。
【図１２】 マッチドフィルタの第１従来例を示すブロック図である。
【図１３】 マッチドフィルタの第１,第２従来例のクロックを表す波形図である。
【図１４】 マッチドフィルタの第１,第２従来例の動作を表す図である。
【図１５】 マッチドフィルタの第２従来例を示すブロック図である。
【図１６】 マッチドフィルタの第２の従来例における相関回路を表す図である。
【符号の説明】
１〜８,２０１〜２０８…遅延素子、９〜１１,１７〜２０,２６〜３５,４１〜４５,５０〜５５,７１〜７８,９２〜１０１,１０７〜１１１,１１６〜１２０
…ＸＯＲ、
１２,３６〜４０,４６〜４９,１１２〜１１５…選択回路、
１３〜１６,８８〜９１…相関回路、
２１〜２５,６４〜７０,７９〜８７…加算器、５６〜６３…乗算器、
１０２〜１０６…ＡＮＤ。
Claims (10)
- 所定の長さの入力データ列と所定の長さの符号列との相関値を計算するマッチドフィルタにおいて、
一つの入力データと一つの遅延させた入力データとが入力されると共に二つの上記入力データの排他的論理和を演算する第１の排他的論理和演算部と、
上記二つの入力データの各々に対応する二つの符号の排他的論理和を演算する第２の排他的論理和演算部と、
上記遅延させた入力データと、上記第１の排他的論理和演算部が演算した上記排他的論理和を遅延させた遅延データと、上記第２の排他的論理和演算部が演算した上記排他的論理和と、上記二つの符号のうちの上記遅延させた入力データに対応する一方の符号とが入力され、この入力された上記遅延させた入力データと上記遅延データと上記排他的論理和と上記一方の符号とを用いて、上記二つの入力データと上記二つの符号との相関値を演算する相関演算手段とを有することを特徴とするマッチドフィルタ。 - 請求項１に記載のマッチドフィルタにおいて、
上記相関演算手段は、
連続する二つの入力データからなる組を少なくとも一組含む複数組の入力データの相関値を演算することを特徴とするマッチドフィルタ。 - 請求項２に記載のマッチドフィルタにおいて、
上記相関演算手段は、
上記連続する二つの入力データからなる組の排他的論理和演算結果を、相関値の演算に連続して用いることを特徴とするマッチドフィルタ。 - 請求項１に記載のマッチドフィルタにおいて、
上記二つの入力データの排他的論理和と上記二つの入力データのうちの一方の入力データとは、それぞれ別の遅延系列で遅延されることを特徴とするマッチドフィルタ。 - 請求項４に記載のマッチドフィルタにおいて、
上記各遅延系列における第２番目以降の遅延素子に対応するクロックが同一になっていることを特徴とするマッチドフィルタ。 - 請求項４に記載のマッチドフィルタにおいて、
上記遅延系列のうちの少なくとも一つの遅延系列における第１番目の遅延素子に他の遅延素子の出力の論理演算結果を入力する構造になっていることを特徴とするマッチドフィルタ。 - 請求項４に記載のマッチドフィルタにおいて、
上記二つの入力データの排他的論理和を遅延する遅延系列もしくは上記二つの入力データの片方の入力データが遅延される遅延系列を、２系列以上有することを特徴とするマッチドフィルタ。 - 請求項１に記載のマッチドフィルタにおいて、
上記二つの入力データと二つの符号の相関値を演算する相関演算手段は、
二つの入力データの排他的論理和と、上記二つの入力データの各々に対応する二つの符号の排他的論理和との排他的論理和を演算する演算手段を有することを特徴とするマッチドフィルタ。 - 請求項１乃至８のいずれか一つに記載のマッチドフィルタを内蔵する大規模集積回路。
- 請求項９に記載の大規模集積回路を構成要素の―つとする通信システム。
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