JP4245227B2

JP4245227B2 - デジタルマッチドフィルタ

Info

Publication number: JP4245227B2
Application number: JP15611299A
Authority: JP
Inventors: 愼治豊山; 雄一佐藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-06-03
Filing date: 1999-06-03
Publication date: 2009-03-25
Anticipated expiration: 2019-06-03
Also published as: US6775684B1; JP2000349592A

Description

【０００１】
【発明の属する技術分野】
本発明はスペクトラム拡散通信方式の受信機等に用いられるデジタルマッチドフィルタに関するものである。
【０００２】
【従来の技術】
情報信号に広帯域の逆拡散符号を乗じて送信し、受信信号では逆拡散して狭帯域信号に戻す、いわゆるスペクトラム直接拡散通信方式は、受信電波のキャリア・ノイズ比が悪くても情報信号を検出できるので、移動体通信システムの多元接続方式の１つである符号分割多元接続に有望である。
【０００３】
スペクトラム直接拡散通信方式では、拡散された受信データを逆拡散して元に戻すために、受信データと逆拡散符号系列との同期をとる必要があり、この同期をとるための指標として、受信データと逆拡散符号系列の相関値が使われる。任意の位相での受信データの各々の信号と対応する逆拡散符号との積の和をその位相における相関値といい、受信データと逆拡散符号系列との同期がとれている位相での相関値は、任意の位相の相関値の中で最大の値をとる。そこで、相関値が最大になる位相を検出することで受信データと逆拡散符号系列を同期させることができる。各位相の相関値を求める方法の一つに、マッチドフィルタを用いる方法が知られている。
【０００４】
図７に従来のデジタルマッチドフィルタの構成例を示す。この図において、１〜８はそれぞれ入力データを遅延する遅延素子であり、クロックの立ち上がりに同期して、入力データが順次シフトされるように直列に接続されている。９〜１６は乗算器であり、それぞれ、遅延素子１〜８の出力とコード１〜８との乗算を行う。ここで、コードは「１」または「０」の値をとるようになされており、乗算器９〜１６においてコード＝０のときは遅延素子の出力が１倍され、コード＝１のときは遅延素子の出力が−１倍されて出力されるように構成されている。１７は加算器であり、乗算器９〜１６からの出力がこの加算器１７により加算されて出力データとして出力される。
【０００５】
図８に示すように、クロックの立ち上がりに対応して時間領域Ｔ１、Ｔ２、Ｔ３、…を区切ると、各時間領域における遅延素子１〜８とコード１〜８の内容は図９のようになる。遅延素子１〜８には入力データＤ１、Ｄ２、Ｄ３、…が順次シフトされる一方、コード１〜８には逆拡散符号系列Ｓ１〜Ｓ８が固定されており、入力データと逆拡散符号系列との相関値が計算される。
【０００６】
しかし、上記従来の構成では、全ての遅延素子１〜８においてクロックの立ち上がり毎に入力データをシフトするため、単位時間あたりの信号変化量が大きく、消費電力が大きくなる。図７の例では遅延素子を８個としたが、実用的には数百個程度が必要となるため、消費電力が膨大となる問題がある。
【０００７】
この問題の解決策として、特開平１０−１７３４８５に入力データをシフトさせない手法が提案されている。この手法に基づいて描いたデジタルマッチドフィルタの構成例を図１０に示す。この図において、１〜８はそれぞれ入力データを保持する遅延素子であり、それぞれクロック１〜８の立ち上がりに同期して、入力データを保持するように並列に接続されている。
【０００８】
９〜１６は乗算器であり、それぞれ、遅延素子１〜８の出力とコード１〜８との乗算を行う。ここで、コードは「１」または「０」の値をとるようになされており、乗算器９〜１６においてコード＝０のときは遅延素子の出力が１倍され、コード＝１のときは遅延素子の出力が−１倍されて出力されるように構成されている。１７は加算器であり、乗算器９〜１６からの出力がこの加算器１７により加算されて出力データとして出力される。
【０００９】
クロック１〜８は、図１１に示すように、各時間領域毎にクロック１〜８のうちの一つがパルスをもつように生成され、図８のクロックの８分の１の周波数のクロックとなっている。各時間領域における遅延素子１〜８とコード１〜８の内容は図１２のようになり、入力データＤ１、Ｄ２、Ｄ３、…は遅延素子１〜８のうち一つのみに保持される一方、コード１〜８には逆拡散符号系列Ｓ１〜Ｓ８が順次シフトされ、入力データと逆拡散符号系列との相関値が計算される。
【００１０】
上記構成では、逆拡散符号系列のシフトが必要となるが、特定の遅延素子に入力データが保持されるため、入力データのシフトを必要としない。一般に、逆拡散符号系列は１ビットであり、入力データは数ビットであるため、単位時間当たりの信号変化量が小さくなり、消費電力を抑えることができる。
【００１１】
【発明が解決しようとする課題】
上記従来の構成では、どの遅延素子に入力データを保持するかを特定するため逆拡散符号の数と同数の異なるクロックが必要となる。このため実用上クロックの本数が数百本と多くなるため、クロック生成回路が大きくなり、クロックの配線領域が大きくなる問題がある。また、全ての遅延素子に入力データが入力されるため、入力線の負荷容量が大きくなり消費電力が増加するという問題もある。
【００１２】
本発明は、上記従来の問題を解決するもので、単位時間当たりの信号変化量を小さくするとともに、クロックの本数の増加を抑えることが可能で、入力線の負荷容量の増加を抑えることが可能なデジタルマッチドフィルタを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明のデジタルマッチドフィルタは、入力データを保持するとともにクロックの立ち上がりに同期して前記入力データをシフトする複数の遅延素子から構成された、前記入力データを分割して遅延させる複数の遅延系列と、前記遅延素子の各出力と所定の長さの符号列がシフトされるコードとの相関値をそれぞれ計算する複数の乗算器と、前記複数の乗算器の出力を加算して出力データとする加算器とを有するデジタルマッチドフィルタであって、前記複数の遅延系列における各遅延系列は、同一のクロックが入力される直列接続された複数の遅延素子から構成され、前記複数の遅延系列における各遅延系列のクロックは、それぞれ位相の異なる同一周波数のクロックであり、前記所定の長さの符号列は、複数の前記コード毎に回転状にシフトされることを特徴とするものである。
【００１４】
また、上記目的を達成するために、本発明のデジタルマッチドフィルタは、入力データを保持するとともにクロックの立ち上がりに同期して前記入力データをシフトする複数の遅延素子から構成された、前記入力データを分割して遅延させる複数の遅延系列と、前記遅延素子の各出力と所定の長さの符号列がシフトされるコードとの相関値をそれぞれ計算する複数の乗算器と、前記複数の乗算器の出力を加算して出力データとする加算器とを有するデジタルマッチドフィルタであって、前記複数の遅延系列のうちの第１段目の遅延系列は、直列接続された複数の遅延素子から構成されるとともに、前記複数の遅延系列のうちの第２段目以降の遅延系列は、直列接続された複数の遅延素子と、前記直列接続された複数の遅延素子のうちの最後尾の遅延素子からの出力若しくは入力データを選択信号に基づいて選択するとともに直列接続された複数の前記遅延素子のうちの最初の遅延素子に入力する選択回路とから構成され、前記複数の遅延系列において、各遅延系列における第２番目以降の遅延素子のクロックは、第１段目の遅延系列の第１番目の遅延素子のクロックと同一であり、第２段目以降の遅延系列における第１番目の遅延素子のクロックは、第１段目の遅延系列のクロックとは異なり、前記所定の長さの符号列は、複数の前記コード毎に、複数回の順次シフトと１回の戻しシフトとが交互になるようにシフトされることを特徴とするものである。ここで、第２番目以降の各遅延系列での第１番目の遅延素子のクロックは、それぞれ異なっていてもよい。
【００１５】
また、本発明のデジタルマッチドフィルタにおいて、前記所定の長さの符号列は、複数の逆拡散符号からなる逆拡散符号系列であって、前記コードには、前記逆拡散符号がシフトされる構成であってもよい。また、前記複数の遅延系列は４つの遅延系列からなり、各遅延系列は２つの遅延素子を有する構成としてもよい。
【００１６】
以下に本発明の作用を記載する。本発明のデジタルマッチドフィルタは、入力データを分割して遅延させる複数の遅延系列を有するので、逆拡散符号の数より少なく、入力データが変化する周波数より低い周波数のクロックで入力データをシフトさせることができ、入力線の負荷容量の増加を抑えることができる。
【００１７】
また、本発明のデジタルマッチドフィルタでは、前記複数の遅延系列における各遅延系列のクロックが、位相の異なる同一周波数のクロックとなっているので、逆拡散符号系列のシフトを容易にできる。
【００１８】
または、本発明のデジタルマッチドフィルタでは、前記複数の遅延系列のうちの第１段目の遅延系列が直列接続された複数の遅延素子から構成されるとともに、前記複数の遅延系列のうちの第２段目以降の遅延系列は、直列接続された複数の遅延素子と、前記直列接続された複数の遅延素子のうちの最後尾の遅延素子からの出力若しくは入力データを選択信号に基づいて選択するとともに直列接続された複数の前記遅延素子のうちの最初の遅延素子に入力する選択回路とから構成され、前記複数の遅延系列において、各遅延系列における第２番目以降の遅延素子のクロックは、第１段目の遅延系列の第１番目の遅延素子のクロックと同一であり第２段目以降の遅延系列における第１番目の遅延素子のクロックは、第１段目の遅延系列のクロックとは異なり、前記所定の長さの符号列は、複数の前記コード毎に、複数回の順次シフトと１回の戻しシフトとが交互になるようにシフトされる構造になっているので、クロックの配線が容易になり、また、遅延素子の数を増やさずに済む。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態について説明する。図１は本発明の第１の実施形態におけるデジタルマッチドフィルタのブロック図である。この図において、１〜８はそれぞれ入力データを保持する遅延素子であり、遅延素子１と５、２と６、３と７、４と８がそれぞれの遅延系列を形成している。各遅延系列では、それぞれクロック１〜４の立ち上がりに同期して、入力データをシフトするように遅延素子１と５、２と６、３と７、４と８が直列に接続されている。
【００２０】
９〜１６は乗算器であり、それぞれ、遅延素子１〜８の出力とコード１〜８との乗算を行う。ここで、コードは「１」または「０」の値をとるようになされており、乗算器９〜１６においてコード＝０のときは遅延素子の出力が１倍され、コード＝１のときは遅延素子の出力が−１倍されて出力されるように構成されている。１７は加算器であり、乗算器９〜１６からの出力がこの加算器１７により加算されて出力データとして出力される。
【００２１】
クロック１〜４は、図２に示すように、各時間領域毎にクロック１〜４のうちの一つがパルスをもつように生成され、図８のクロックの４分の１の周波数のクロックとなっている。各時間領域における遅延素子１〜８とコード１〜８の内容は図３のようになる。遅延素子１と５には入力データＤ１、Ｄ５、Ｄ９、…が順次シフトされ、遅延素子２と６には入力データＤ２、Ｄ６、Ｄ１０、…が順次シフトされ、遅延素子３と７には入力データＤ３、Ｄ７、Ｄ１１、…が順次シフトされ、遅延素子４と８には入力データＤ４、Ｄ８、Ｄ１２、…が順次シフトされる一方、コード１〜４には逆拡散符号系列Ｓ１〜Ｓ４が順次シフトされ、コード５〜８には逆拡散符号系列Ｓ５〜Ｓ８が順次シフトされ、入力データと逆拡散符号系列との相関値が計算される。
【００２２】
上記構成では、入力データを分割して遅延させる４つの遅延系列を設けたので、逆拡散符号の数８個より少ない４本のクロックで入力データをシフトさせることができる。本実施形態では逆拡散符号を８個としたが、数百個に増やしても遅延系列の数は４つのままで各遅延系列を構成する遅延素子数を増やすだけでよく、クロックの本数を増やす必要がない。
【００２３】
また、それぞれのクロックは入力データが変化する周波数の４分の１の周波数となっているので、単位時間当たりの信号変化量が小さくなり、消費電力を抑えることができる。
【００２４】
また、入力データが入力される遅延素子の数は４個なので、入力線の負荷容量を抑えることができる。
【００２５】
また、各遅延系列のクロックは、４つの位相の異なる同一周波数のクロックとなっているので、コード４個毎に逆拡散符号系列を回転状にシフトすれば良く、逆拡散符号の数が増えても容易に制御できる。
【００２６】
図４は本発明の第２の実施形態のデジタルマッチドフィルタのブロック図である。この図において、１〜８はそれぞれ入力データを保持する遅延素子であり、遅延素子１と５、２と６、３と７、４と８がそれぞれの遅延系列を形成している。各遅延系列の第２番目以降の遅延素子、すなわち遅延素子５、６、７、８と遅延素子１は、クロック１の立ち上がりに同期してデータをシフトするように、遅延素子２、３、４はそれぞれクロック２、３、４の立ち上がりに同期して入力データをシフトするように、遅延素子１と５、２と６、３と７、４と８が直列に接続されている。
【００２７】
遅延素子２、３、４には、選択信号が「１」の時、それぞれ遅延素子６、７、８の出力が入力され、選択信号が「０」の時、入力データが入力されるように、選択回路１８、１９、２０が設けられている。９〜１６は乗算器であり、それぞれ、遅延素子１〜８の出力とコード１〜８との乗算を行う。ここで、コードは「１」または「０」の値をとるようになされており、乗算器９〜１６においてコード＝０のときは遅延素子の出力が１倍され、コード＝１のときは遅延素子の出力が−１倍されて出力されるように構成されている。１７は加算器であり、乗算器９〜１６からの出力がこの加算器１７により加算されて出力データとして出力される。
【００２８】
クロック１〜４は、図５に示すよう生成され、選択信号はクロック１の立ち上がり時には「１」となり、それ以外には「０」となるように生成され、クロック１は図８のクロックの４分の１の周波数のクロックとなっている。各時間領域における遅延素子１〜８とコード１〜８の内容は図６のようになる。遅延素子１と５には入力データＤ１、Ｄ５、Ｄ９、…が順次シフトされ、遅延素子２と６には入力データＤ２、Ｄ６、Ｄ１０、…が適時シフトされ、遅延素子３と７には入力データＤ３、Ｄ７、Ｄ１１、…が適時シフトされ、遅延素子４と８には入力データＤ４、Ｄ８、Ｄ１２、…が適時シフトされる一方、コード１〜８には逆拡散符号系列Ｓ１〜Ｓ８が３回の順次シフトと１回の戻しシフトが交互になるようにシフトされ、入力データと逆拡散符号系列との相関値が計算される。
【００２９】
３回の順次シフトと１回の戻しシフトについて具体的に説明する。まず時間Ｔ１ではコード１〜８はＳ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５、Ｓ４、Ｓ３、Ｓ２である。時間Ｔ２ではコード１〜８は１回順次シフトされ、Ｓ２、Ｓ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５、Ｓ４、Ｓ３となる。時間Ｔ３ではコード１〜８は１回順次シフトされ、Ｓ３、Ｓ２、Ｓ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５、Ｓ４となる。時間Ｔ４ではコード１〜８は１回順次シフトされ、Ｓ４、Ｓ３、Ｓ２、Ｓ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５となる。時間Ｔ５ではコード１〜８は戻しシフトされて時間Ｔ１のときと同じＳ１、Ｓ８、Ｓ７、Ｓ６、Ｓ５、Ｓ４、Ｓ３、Ｓ２となる。その後は３回の順次シフトと１回の戻しシフトが繰り返される。
【００３０】
上記構成では、入力データを分割して遅延させる４つの遅延系列を設けたので、逆拡散符号系列８個より少ない４本のクロックで入力データをシフトさせることができる。本実施形態では逆拡散符号を８個としたが、数百個に増やしても各遅延系列を構成する遅延素子数を増やすだけよく、クロックの本数を増やす必要がない。
【００３１】
また、遅延素子２、３、４以外の遅延素子を駆動するクロック１は入力データが変化する周波数の４分の１の周波数となっているので、単位時間当たりの信号変化量が小さくなり、消費電力を抑えることができる。
【００３２】
また、入力データが入力される遅延素子の数は１個、選択回路は３個なので、入力線の負荷容量を抑えることができる。
【００３３】
また、遅延素子２、３、４以外の遅延素子を駆動するクロックは１本でよいので、クロックの配線を容易にできる。
【００３４】
また、各遅延系列において、第１番目の遅延素子２〜４に最終の遅延素子６〜８の出力を入力する構造になっているので、遅延素子の数を増やさずに済む。なお本実施形態では遅延系列を４つとしたが、これ以外の数に分割しても良い。
【００３５】
【発明の効果】
以上のように本発明に係るデジタルマッチドフィルタによれば、入力データを分割して遅延させる複数の遅延系列を有するので、入力データが変化する周波数より低い周波数のクロックで入力データをシフトさせることができ、単位時間当たりの信号変化量を抑えて消費電力を小さくすることができるとともに、逆拡散符号が増えてもクロックの本数の増加を抑えることができる。また、入力線の負荷容量の増加を抑えることができる。
【００３６】
また、位相の異なる同一周波数のクロックを用いることにより、逆拡散符号系列のシフトを容易にできる。
【００３７】
各遅延系列における第２番目以降の遅延素子に対応するクロックを同一とすることにより、クロックの配線を容易にできる。
【００３８】
また、第１番目の遅延素子に最終の遅延素子の出力を入力する構造になっているので、遅延素子の数を増やさずに済む。
【図面の簡単な説明】
【図１】本発明のデジタルマッチドフィルタの第１の実施形態のブロック図である。
【図２】本発明のデジタルマッチドフィルタの第１の実施形態のクロックを示す図である。
【図３】本発明のデジタルマッチドフィルタの第１の実施形態の動作を示す図である。
【図４】本発明のデジタルマッチドフィルタの第２の実施形態のブロック図である。
【図５】本発明のデジタルマッチドフィルタの第２の実施形態のクロックを示す図である。
【図６】本発明のデジタルマッチドフィルタの第２の実施形態の動作を示す図である。
【図７】従来例のデジタルマッチドフィルタのブロック図である。
【図８】従来例のデジタルマッチドフィルタのクロックを示す図である。
【図９】従来例のデジタルマッチドフィルタの動作を示す図である。
【図１０】従来例の他のデジタルマッチドフィルタのブロック図である。
【図１１】従来例の他のデジタルマッチドフィルタのクロックを示す図である。
【図１２】従来例の他のデジタルマッチドフィルタの動作を示す図である。
【符号の説明】
１〜８遅延素子
９〜１６乗算器
１７加算器
１８〜２０選択回路

Claims

入力データを保持するとともにクロックの立ち上がりに同期して前記入力データをシフトする複数の遅延素子から構成された、前記入力データを分割して遅延させる複数の遅延系列と、
前記遅延素子の各出力と所定の長さの符号列がシフトされるコードとの相関値をそれぞれ計算する複数の乗算器と、
前記複数の乗算器の出力を加算して出力データとする加算器とを有するデジタルマッチドフィルタであって、
前記複数の遅延系列における各遅延系列は、同一のクロックが入力される直列接続された複数の遅延素子から構成され、
前記複数の遅延系列における各遅延系列のクロックは、それぞれ位相の異なる同一周波数のクロックであり、
前記所定の長さの符号列は、複数の前記コード毎に回転状にシフトされることを特徴とするデジタルマッチドフィルタ。
入力データを保持するとともにクロックの立ち上がりに同期して前記入力データをシフトする複数の遅延素子から構成された、前記入力データを分割して遅延させる複数の遅延系列と、
前記遅延素子の各出力と所定の長さの符号列がシフトされるコードとの相関値をそれぞれ計算する複数の乗算器と、
前記複数の乗算器の出力を加算して出力データとする加算器とを有するデジタルマッチドフィルタであって、
前記複数の遅延系列のうちの第１段目の遅延系列は、直列接続された複数の遅延素子から構成されるとともに、
前記複数の遅延系列のうちの第２段目以降の遅延系列は、直列接続された複数の遅延素子と、前記直列接続された複数の遅延素子のうちの最後尾の遅延素子からの出力若しくは入力データを選択信号に基づいて選択するとともに直列接続された複数の前記遅延素子のうちの最初の遅延素子に入力する選択回路とから構成され、
前記複数の遅延系列において、各遅延系列における第２番目以降の遅延素子のクロックは、第１段目の遅延系列の第１番目の遅延素子のクロックと同一であり、
第２段目以降の遅延系列における第１番目の遅延素子のクロックは、第１段目の遅延系列のクロックとは異なり、
前記所定の長さの符号列は、複数の前記コード毎に、複数回の順次シフトと１回の戻しシフトとが交互になるようにシフトされることを特徴とするデジタルマッチドフィルタ。
前記複数の遅延系列において、第２段目以降の各遅延系列での第１番目の遅延素子のクロックは、それぞれ異なるクロックであることを特徴とする請求項２に記載のデジタルマッチドフィルタ。
前記所定の長さの符号列は、複数の逆拡散符号からなる逆拡散符号系列であって、
前記コードには、前記逆拡散符号がシフトされることを特徴とする請求項１〜請求項３のいずれかに記載のデジタルマッチドフィルタ。
前記複数の遅延系列は４つの遅延系列からなり、
各遅延系列は２つの遅延素子を有することを特徴とする請求項１〜請求項４のいずれかに記載のデジタルマッチドフィルタ。