JP2000349688A - デジタルマッチドフィルタ - Google Patents

Abstract

(57)【要約】 【課題】 乗算器または乗算機能を果たす極性反転器の
数をフィルタのタップ数（シフトレジスタの段数）より
も減らし、フィルタ演算を１チップ期間内で分割して行
なう構成にすることで、回路規模の縮小を図るととも
に、フィルタのタップ数以下の任意のチップ長のフィル
タ演算を可能にする。 【解決手段】 フィルタ演算制御手段４０は、チップ周
期の前半で、データセレクタ３０にシフトレジスタ１０
の１〜５段目のチップデータを選択させ、５組の乗算器
５１〜５５へ供給させるとともに、各チップデータに対
応した各乗算係数（タップ係数）を各乗算器５１〜５５
へ供給する。チップ周期の後半で、６〜１０段目のチッ
プデータを選択させ、それに対応する各乗算係数（タッ
プ係数）を供給する。加算手段６０は、５組の乗算器５
１〜５５の乗算結果を加算するとともに、２回の乗算結
果を累積加算し、累積加算値を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、スペクトル直接
拡散通信方式の受信装置等で用いられるデジタルマッチ
ドフィルタに係り、詳しくは、乗算手段の数をフィルタ
のタップ数（シフトレジスタの段数）よりも減らし、乗
算ならびに乗算結果の加算を１チップ期間内でシリアル
に分割して行なうことで、回路規模を縮小するととも
に、任意のタップ数に対応できるようにしたデジタルマ
ッチドフィルタに関するものである。

【０００２】

【従来の技術】スペクトル直接拡散通信方式は、携帯端
末等の通信方式として利用されている。送信側では、送
信データにＰＮ（ｐｓｅｕｄｏ ｎｏｉｓｅ：擬似雑
音）系列符号を乗積して送信する。受信側では、同じＰ
Ｎ系列符号を乗積することで復調する。ＰＮ系列符号の
値としては、１と−１とが用いられている。ＰＮ系列符
号を複数用意することで、同一の周波数帯域に複数のデ
ータを混在させることができる（多元接続が可能であ
る）。

【０００３】ここで問題になるのは、受信側でＰＮ系列
符号を乗積するタイミングである。このタイミングは、
送信側での乗積タイミングと同一でなければデータを復
調できない。そこで一般的には、送信側で、本来の送信
データとは別にタイミング捕捉・保持用に既知の送信パ
ターンと既知のＰＮ系列符号とを乗積したものを送信波
に加えて送信する。受信側は、このタイミング捕捉・保
持用のパターンを検出し、他のデータの復調タイミング
を得る。このタイミング捕捉・保持用のパターンは、繰
り返し送信されている。

【０００４】受信側では、受信信号のあらゆるタイミン
グで既知のＰＮ系列符号を乗積し、乗積結果を累積加算
することで、受信信号とＰＮ系列符号との相関値を求め
る。送信側での乗積タイミングと同一タイミングになっ
た場合に相関値が最大となる。したがって、相関値が最
大となるタイミングを検出することで、同期捕捉がなさ
れる。

【０００５】この同期捕捉法には、（１）シリアルサー
チ捕捉（ｓｅｒｉａｌ ｓｅａｒｃｈ ａｃｑｕｉｓｉ
ｔｉｏｎ）法と、（２）マッチドフィルタ（ｍａｔｃｈ
ｅｄｆｉｌｔｅｒｉｎｇ）法とがある。

【０００６】シリアルサーチ捕捉法は、受信機のＰＮ系
列符号を適当なタイミングで発生させ、タイミングを少
しずつずらしながら受信信号とＰＮ系列符号との乗積を
とり、ＰＮ系列符号の１周期分積分し、その結果で同期
検出をするものである。受信信号のＰＮ系列符号の位相
と受信機内で発生するＰＮ系列符号の位相が一致してい
れば、積分結果は一定レベルの比較的振幅の大きい信号
が出力される。しかし、位相がずれている場合は、低い
レベルの信号が得られるに過ぎない。

【０００７】このシリアルサーチ捕捉法では、ある位相
での演算結果（相関値）を得るのにＰＮ系列符号１周期
分の時間がかかる。このため、同期不確定の状態から捕
捉完了までの平均同期捕捉時間は、ＰＮ系列符号の１周
期の時間×（２ｋ−１）／２となる。ここで、ｋはＰＮ
系列符号の１周期の位相数である。シリアルサーチ捕捉
法は、同期捕捉に時間がかかるが、回路規模は比較的小
さい。

【０００８】マッチドフィルタ法を用いた回路（マッチ
ドフィルタ）は、ＰＮ系列符号１周期分の遅延素子と乗
算器、加算器等で構成されている。受信信号が順次遅延
素子に入力されＰＮ系列符号の１周期分格納されると、
ＰＮ系列の各位相の値とそれに対応した遅延素子に格納
された受信信号とを乗積し、その結果を全て加算する。
このようにマッチドフィルタ法では、受信信号が入力さ
れる毎に相関値が計算されるので、同期捕捉にはＰＮ系
列符号１周期分の時間があれば良い。但し、同時に多く
の演算を行なうために、回路規模がシリアルサーチ捕捉
法に比較し大きくなり、消費電力も大きくなってしま
う。

【０００９】そこで、マッチドフィルタの回路規模を削
減し、消費電力を低減する提案が以下に示すように種々
なされている。

【００１０】特開平７−５８６６９号公報には、所定チ
ップ長の拡散符号を分割してチップ長が略等しい複数の
部分拡散符号とし、受信スペクトラム拡散符号と複数の
部分拡散符号のそれぞれとの部分相関値を順次求め、全
ての部分拡散符号に対する最大の部分相関値の和を所定
チップ長の拡散符号と受信スペクトラム拡散符号との相
関値と出力する構成とすることで、相関計算のための乗
算器や受信拡散符号を保持するシフトレジスタの数を削
減し、回路規模の縮小を図ったデジタルマッチドフィル
タが記載されている。

【００１１】特開平９−１０７２７１号公報には、乗算
器を極性反転器と選択回路に置き換えることによって、
回路規模を削減し、回路構成を簡略化するようにした直
接スペクトル拡散用デジタルマッチドフィルタが記載さ
れている。

【００１２】図６は特開平９−１０７２７１号公報に記
載された従来の直接スペクトル拡散用デジタルマッチド
フィルタのブロック構成図である。従来の直接スペクト
ル拡散用デジタルマッチドフィルタ（従来のマッチドフ
ィルタ）２００は、複数の遅延素子２０１〜２０６を縦
続接続してなるシフトレジスタ２０７と、複数の極性反
転回路２１１〜２１６と、複数の選択回路２２１〜２２
６と、加算器２３０と、タップ係数発生器２４０とから
構成されている。図６では、６段のシフトレジスタの例
を示したが、拡散符号のチップ長に対応して任意の段数
に拡張できる。

【００１３】受信後Ａ／Ｄ変換されたシリアル入力信号
（入力）は、シフトレジスタ２０７に入力され、シリア
ル入力信号のビット周期またはサンプリング周期に同期
して順次シフトされる。シフトレジスタ２０７の各段の
出力は、各極性反転回路２１１〜２１６と各選択回路２
２１〜２２６へそれぞれ供給される。

【００１４】極性反転回路２１１〜２１６は、符号ビッ
トだけを反転させるものではなく、入力信号を正→負、
または、負→正と、入力信号の極性を反転させるもので
ある。選択回路２２１〜２２６は、極性反転回路２１１
〜２１６の出力を一方の入力とし、シフトレジスタ２０
７の出力を他方の入力とし、タップ係数発生器２４０か
ら供給されるタップ係数に基づいて、極性反転されたも
のか、そのまま出力するのかのいずれかを選択する。極
性が決定された信号は加算器２３０に供給されて加算さ
れ、出力される。

【００１５】特開平１１−８５６７号公報には、ＣＤＭ
Ａ（符号分割多元接続）の受信機などに用いられるマッ
チドフィルタにおいて、低消費電力化を図る技術が記載
されている。このマッチドフィルタは、順次異なる乗算
係数を乗ずる乗算器と、乗算器の出力と記憶手段の出力
とを加算して記憶手段に出力する加算器と、加算器の出
力を保持し加算器にデータを供給する記憶手段とで１組
を構成する相関器を複数備えて構成されている。複数の
相関器の乗算器の入力には、同じ入力信号が供給され、
それぞれ異なった位相の乗算係数が乗じられる。複数の
相関器の出力は、マルチプレクサにより順次選択され
る。各加算器では１チップに１回した加算を行なわない
ため、低速動作が可能である。また、一部を止めて動作
させることが可能である。

【００１６】

【発明が解決しようとする課題】特開平７−５８６６９
号公報に記載されたデジタルマッチドフィルタは、全チ
ップ長に対してその１／２，１／３等の短いチップ長で
相関を取る構成である。このため、通信システムのＣＮ
比（キャリア／ノイズ比）が小さい場合、所望しないチ
ップタイミングで部分相関値が最大になることがあり、
１チップパターン周期を正確に検出できないことがあ
る。

【００１７】特開平９−１０７２７１号公報に記載され
た従来の直接スペクトル拡散用デジタルマッチドフィル
タは、ＰＮ系列符号の値が１，−１であることを利用
し、乗算器を極性反転回路に置き換えることで、回路規
模の縮小を図っている。しかしながら、ＰＮ系列符号の
１周期が長くなると、極性反転回路の数が増えることは
避けられない。また、それに応じて加算器の規模が大き
くなってしまう。

【００１８】特開平７−５８６６９号公報、特開平９−
１０７２７１号公報に記載されている従来のマッチドフ
ィルタは、遅延素子の数（シフトレジスタの段数）が固
定化されるため、ＰＮ系列符号の長さ（１周期のチップ
数）が異なる場合には、別に遅延素子の数を合せたマッ
チドフィルタを用意しなければならず、回路規模増大の
要因となる。また、これら従来のマッチドフィルタで
は、異なるチップ長のＰＮ系列符号でのフィルタ演算を
行なうことができない。このため、ＰＮ系列符号のビッ
ト長が異なる場合は、別にフィルタ回路を用意しなけれ
ばならない。

【００１９】特開平１１−８５６７号公報に記載された
マッチドフィルタは、シフトレジスタが不要であるが、
乗算器と加算器と記憶手段とからなる相関器を複数（チ
ップ長分）設ける必要がある。このため、ＰＮ系列符号
のチップ長が長い場合には回路規模が大きくなってしま
う。

【００２０】

【発明の目的】この発明はこのような課題を解決するた
めなされたもので、乗算器または乗算機能を果たす極性
反転器（極性反転回路）の数をフィルタのタップ数（シ
フトレジスタの段数）よりも減らし、フィルタ演算を１
チップ期間内で分割して行なう構成にすることで、回路
規模の縮小を図るとともに、フィルタのタップ数以下の
任意のチップ長のフィルタ演算を可能にするデジタルマ
ッチドフィルタを提供することを目的とする。

【００２１】

【課題を解決するための手段】前記課題を解決するため
この発明に係るデジタルマッチドフィルタは、乗算手段
の数をフィルタのタップ数（シフトレジスタの段数）よ
りも減らし、乗算手段へ供給するデータ（チップデー
タ）および乗算係数（ＰＮ系列符号）を切り替えること
で、１チップ期間内でフィルタ演算をシリアルに分割し
て行ない、それらの乗算結果を１チップ期間内に亘って
累積加算する構成とした。

【００２２】この発明に係るデジタルマッチドフィルタ
は、乗算手段の数をフィルタのタップ数（シフトレジス
タの段数）よりも少なくしたので、乗算のための回路規
模を縮小することができる。また、乗算手段に供給する
データ数を限定することで、フィルタのタップ数（シフ
トレジスタの段数）を上限として任意のタップ数のフィ
ルタを実現できる。

【００２３】なお、乗算手段は、チップデータの極性を
反転する極性反転器と、乗算係数に基づいて極性反転器
の出力またはチップデータのいずれか一方を出力するデ
ータ選択回路とから構成するのが望ましい。

【００２４】このような構成にすることで、乗算手段を
簡易に構成することができ、乗算手段の回路規模を小さ
くできる。

【００２５】また、この発明に係るデジタルマッチドフ
ィルタは、乗算手段に供給するチップデータを０にする
機能、または、乗算手段に供給する乗算係数を０にする
機能を備える構成としてもよい。

【００２６】例えば５個の乗算手段を備えた場合、フィ
ルタタップ数が５の整数倍のフィルタを容易に構成する
ことができる。さらに、５個の中の任意の乗算手段に供
給するチップデータまたは乗算係数を０にすることで、
乗算結果を０にできる。乗算結果の０を累積加算して
も、累積加算値に影響を与えない。したがって、複数の
乗算手段の一部の乗算結果が０になるようにチップデー
タまたは乗算係数の供給を制御することで、乗算手段の
個数に拘らず任意のタップ数のフィルタ演算を行なわせ
ることができる。これにより、フィルタのタップ数（シ
フトレジスタの段数）を上限として任意のタップ数のフ
ィルタを回路構成を変更することなく容易に実現でき
る。

【００２７】

【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。

【００２８】図１はこの発明に係る１０タップ−５タッ
プ切替型のデジタルマッチドフィルタのブロック構成図
である。図１に示すデジタルマッチドフィルタ１は、シ
フトレジスタ１０と、チップデータ選択手段を構成する
データセレクタ３０と、フィルタ演算制御手段４０と、
乗算手段５０と、加算手段６０とからなる。

【００２９】フィルタ演算制御手段４０は、タップ数切
替レジスタ４１と、タイミング生成器４２と、ＰＮ系列
符号発生器４３と、バッファクリア回路４４とを備え
る。乗算手段５０は、複数（図１では５組）の乗算部５
１〜５５を備える。各乗算部５１〜５５は、極性反転器
５６とデータ選択回路５７とを備える。加算手段６０
は、第１の加算器６１と、第２の加算器６２と、バッフ
ァ回路（記憶回路）６３とを備える。

【００３０】図１に示した１０タップ−５タップ切替型
のデジタルマッチドフィルタ１は、シフトレジスタ１０
にシフト段数が１０段のものを用いている。このシフト
レジスタ１０に受信スペクトル拡散信号のチップデータ
が入力される。チップデータは、受信スペクトル拡散信
号を図示しないＡ／Ｄ変換器でＡ／Ｄ変換して得られた
ものである。シフトレジスタ１０に供給されたチップデ
ータは、チップ周期またはＡ／Ｄ変換のサンプリング周
期に同期して、順次シフトされる。符号１１〜２０は各
シフト段から出力されるチップデータである。

【００３１】各シフト段から出力されるチップデータ１
１〜２０は、１〜５段目のチップデータ１１〜１５（以
下、チップデータ群Ａと記す）と、６〜９段目のチップ
データ１６〜２０（以下、チップデータ群Ｂと記す）と
の２つのチップデータ群Ａ，Ｂに区分けされて、データ
セレクタ３０に供給される。

【００３２】データセレクタ１１は、チップデータ群Ａ
とチップデータ群Ｂとチップデータ群Ｃとの３群の入力
端子群を備えるとともに、１群のデータ出力群Ｄを備え
る。このデータセレクタ１１は、タイミング生成器４２
から供給される演算タイミング指定情報に基づいて、チ
ップデータ群Ａ，チップデータ群Ｂ，チップデータ群Ｃ
のいずれか１つを選択して、データ出力群Ｄに出力す
る。

【００３３】チップデータ群Ａの入力端子群には、１〜
５段目のチップデータ１１〜１５であるチップデータ群
Ａが供給される。チップデータ群Ｂの入力端子群には、
６〜１０段目のチップデータ１６〜２０であるチップデ
ータ群Ｂが供給される。チップデータ群Ａの入力端子群
には、０のデータがそれぞれ供給される。

【００３４】タイミング生成器４２から供給される演算
タイミング指定情報が、シフトレジスタ１０の１〜５段
目のチップデータ１１〜１５であるチップデータ群Ａに
対するフィルタ演算を指定している場合、データセレク
タ３０はチップデータ群Ａを選択してデータ出力群Ｄに
出力する。同様に、演算タイミング指定情報が６〜１０
段目のチップデータ１６〜２０であるチップデータ群Ｂ
に対するフィルタ演算を指定している場合、データセレ
クタ３０はチップデータ群Ｂを選択してデータ出力群Ｄ
に出力する。さらに、演算タイミング指定情報がチップ
データ群Ｃに対するフィルタ演算を指定している場合、
データセレクタ３０はチップデータ群Ｃを選択してデー
タ出力群Ｄに出力する。この場合は、受信データ（チッ
プデータ）ではなく０のデータが選択されることにな
る。

【００３５】データセレクタ３０の各データ出力は、各
乗算部５１〜５５へ供給される。各乗算部５１〜５５
は、極性反転器５６とデータ選択回路５７とを備える。
極性反転器５６は、チップデータの各ビットの値を反転
するものではなく、チップデータが正の値である場合に
は負の値に、チップデータが負の値である場合には正の
値に、チップデータの正負の極性を反転させるものであ
る。

【００３６】データ選択回路５７は、ＰＮ系列符号発生
器４３から供給されるタップ係数（ＰＮ系列符号）に基
づいて、極性反転器５６によって極性が反転されたデー
タまたは極性を反転しないデータのいずれか一方を選択
して出力する。具体的には、タップ係数（ＰＮ系列符
号）の論理値が１である場合には、極性反転器５６によ
って極性が反転されたデータが選択され、タップ係数
（ＰＮ系列符号）の論理値が０である場合には、反転し
ないデータすなわちデータセレクタ３０の出力データが
選択される。

【００３７】各乗算部５１〜５５によって極性が決定さ
れた各データは、第１の加算器６１へ供給されて加算さ
れる。第１の加算器６１の加算出力は第２の加算器６２
へ供給される。第２の加算器６２は、第１の加算器６１
の加算出力とバッファ回路６３の出力とを加算して加算
結果を出力する。第２の加算器６２の加算結果はバッフ
ァ回路６３の格納される。これにより、第１の加算器６
１の加算出力を累積加算する。なお、バッファ回路６３
内の累積加算値は、新たなチップデータの供給に同期し
てバッファクリア回路４４から供給されるバッファクリ
ア指令信号に基づいて０にクリアされる。

【００３８】フィルタ演算制御手段４０内のタップ数切
替レジスタ４１には、このデジタルフィルタ１の動作タ
ップ数（ＰＮ系列符号の符号長）を指定するタップ数指
定情報が格納される。タップ数切替レジスタ４１に格納
されるタップ数指定情報は、外部からタップ数指定情報
を供給することで更新することができる。具体的には、
タップ数を１０とする場合には、タップ数１０を指定す
るデータ（タップ数指定情報）がタップ数切替レジスタ
４１に格納される。タップ数を５とする場合には、タッ
プ数５を指定するデータ（タップ数指定情報）がタップ
数切替レジスタ４１に格納される。タップ数切替レジス
タ４１に格納されたタップ数指定情報はタイミング生成
器４２へ供給される。

【００３９】タイミング生成器４２は、タップ数指定情
報に基づいて演算タイミング指定情報を生成して出力す
る。タイミング生成器４２は、タップ数１０が指定され
ている場合、１チップ周期の前半部分でチップデータ群
Ａに対するフィルタ演算を指定する情報（定数ａ）を出
力し、１チップ周期の後半部分でチップデータ群Ｂに対
するフィルタ演算を指定する情報（定数ｂ）を出力す
る。タイミング生成器４２は、タップ数５が指定されて
いる場合、１チップ周期の前半部分でチップデータ群Ａ
に対するフィルタ演算を指定する情報（定数ａ）を出力
し、１チップ周期の後半部分でチップデータ群Ｃに対す
るフィルタ演算を指定する情報（定数ｃ）を出力する。

【００４０】ＰＮ系列符号発生器４３は、タイミング生
成器４２から供給されるフィルタ演算指定情報がチップ
データ群Ａに対するものである場合には、チップデータ
群Ａ（シフトレジスタ１０の１〜５段目のチップデータ
１１〜１５）に対するタップ係数（ＰＮ系列符号）を発
生する。ＰＮ系列符号発生器４３は、タイミング生成器
４２から供給されるフィルタ演算指定情報がチップデー
タ群Ｂに対するものである場合には、チップデータ群Ｂ
（シフトレジスタ１０の６〜１０段目のチップデータ１
６〜２０）に対するタップ係数（ＰＮ系列符号）を発生
する。

【００４１】ＰＮ系列符号発生器４３は、タイミング生
成器４２から供給されるフィルタ演算指定情報がチップ
データ群Ｃ（チップデータ０）に対するものである場合
には、各乗算部５１〜５５内の各データ選択回路５７に
非反転データを出力させるように設定されたタップ係数
を出力する。なお、フィルタ演算指定情報がチップデー
タ群Ｃ（チップデータ０）に対するものである場合に
は、各乗算部５１〜５５の乗算結果は０となるので、各
データ選択回路５７に反転データを出力させるように設
定されたタップ係数を供給するようにしてもよい。

【００４２】なお、各乗算部５１〜５５内の各データ選
択回路５７を、非反転データと反転データと値が０のデ
ータとの３系統を選択できるよう構成した場合、ＰＮ系
列符号発生器４３は、フィルタ演算指定情報がチップデ
ータ群Ｃ（チップデータ０）に対するものであるときに
は（言い換えればチップデータに対する乗算を行なう必
要がないときには）、値が０のデータを選択させるさせ
るよう設定されたタップ係数を出力するようにしてもよ
い。なお、このような構成をとる場合、データセレクタ
３０は、チップデータ群Ａとチップデータ群Ｂとのいず
れか一方を選択して出力する構成でよい。

【００４３】バッファクリア回路４４は、タイミング生
成器４２からチップデータ群Ａに対するフィルタ演算指
定情報が供給されると、そのフィルタ演算指定情報が供
給された時点から所定の短時間に間、バッファクリア指
令信号を出力する。これによって、加算手段６０内のバ
ッファ回路６３に格納されて累積加算結果を０にクリア
させる。

【００４４】なお、バッファクリア回路４４は、一連の
フィルタ演算が終了し累積加算結果が出力された時点
で、バッファクリア指令信号を出力する構成としてもよ
い。

【００４５】また、タップ数切替レジスタ４１に格納さ
れたタップ数指定情報をＰＮ系列符号発生器４３へ供給
し、ＰＮ系列符号発生器４３はタップ数指定情報に基づ
いて指定されたチップ長のタップ係数（ＰＮ系列符号）
を発生する構成としてもよい。このような構成にするこ
とで、タップ数５に対応するタップ係数（ＰＮ系列符
号）とタップ数１０に対応するタップ係数（ＰＮ系列符
号）のチップデータ群Ａに対するタップ係数（ＰＮ系列
符号）が異なる場合でも、各タップ数に対応したタップ
係数（ＰＮ系列符号）を発生させることができる。

【００４６】タップ数切替レジスタ４１を設けずに、ス
イッチ等を用いてフィルタタップ数の指定を行なう構成
としてもよい。また、フィルタタップ数の切り替えが不
要である場合には、タップ数指定情報のデータ線を正電
源またはグランド電源へプルアップまたはプルダウンす
る構成としてもよい。

【００４７】図２はタイミング生成器の一具体例を示す
ブロック構成図である。タイミング生成器４２は、第１
のデータセレクタ４２１と、第２のデータセレクタ４２
２と、パルス発生器４２３とからなる。

【００４８】第１のデータセレクタ４２１の一方の入力
端子群には定数ｃが供給される。第１のデータセレクタ
４２１の他方の入力端子群には定数ｂが供給される。第
１のデータセレクタ４２１の出力は第２のデータセレク
タ４２２の一方の入力端子群に供給される。第２のデー
タセレクタ４２２の他方の入力端子群には定数ａが供給
される。

【００４９】定数ａは、チップデータ群Ａに対するフィ
ルタ演算を指定する情報である。定数ｂは、チップデー
タ群Ｂに対するフィルタ演算を指定する情報である。定
数ｃは、チップデータ群Ｃに対するフィルタ演算を指定
する情報である。

【００５０】第１のデータセレクタ４２１は、タップ数
指定情報が１０タップを指定している場合には、定数ｂ
を選択して出力する。第１のデータセレクタ４２１は、
タップ数指定情報が５タップを指定している場合には、
定数ｃを選択して出力する。

【００５１】パルス発生器４２３は、チップ周期または
Ａ／Ｄ変換のサンプリング周期を規定するチップクロッ
ク信号（図示しない）に基づいて、チップ周期（または
サンプリング周期）の前半が例えばＨレベルで、後半が
例えばＬレベルのクロック信号を発生する。

【００５２】第２のデータセレクタ４２２は、パルス発
生器４２３から供給されるクロック信号に基づいて、チ
ップ周期の前半では定数ａを選択して出力し、チップ周
期の後半では第１のデータセレクタ４２１の出力を選択
して出力する。

【００５３】したがって、このタイミング生成器４２
は、チップ周期の前半ではチップデータ群Ａに対するフ
ィルタ演算を指定する情報として定数ａを出力する。そ
して、チップ周期の後半では、フィルタタップ数が１０
に指定されている場合には、チップデータ群Ｂに対する
フィルタ演算を指定する情報として定数ｂを出力し、フ
ィルタタップ数が５に指定されている場合には、チップ
データ群Ｃに対するフィルタ演算を指定する情報として
定数ｃを出力する。

【００５４】次に、図１に示した１０タップ−５タップ
切替型デジタルマッチドフィルタの動作を図３および図
４を参照に説明する。図３はフィルタタップ数が１０に
設定された場合のデジタルマッチドフィルタの動作を示
すタイミングチャートである。図３（ａ）はシフトレジ
スタ１０の入力（チップデータ）を、図３（ｂ）はタイ
ミング生成器の出力（フィルタ演算指定情報）を、図３
（ｃ）はデータセレクタ３０の出力データを示してい
る。図３（ｄ）はＰＮ系列符号発生器の出力（フィルタ
演算に用いるタップ係数）を、図３（ｅ）は第１の加算
器６１の出力（加算結果）を、図３（ｆ）は加算手段６
０の出力（バッファ回路６３の出力）を、図３（ｇ）は
バッファクリア回路４４から出力されるバッファクリア
信号を示している。

【００５５】図３（ｂ）に示すように、タイミング生成
器の出力（フィルタ演算指定情報）は、チップ周期の前
半でチップデータ群Ａに対するフィルタ演算を指定する
情報として定数ａを出力する。データセレクタ３０は、
チップデータ群Ａに対するフィルタ演算を指定する情報
（定数ａ）に基づいて、図３（ｃ）に示すように、シフ
トレジスタ１０の１〜５段目のチップデータ１１〜１５
（チップデータ群Ａ）を選択して出力する。シフトレジ
スタ１０の１〜５段目のチップデータ１１〜１５（チッ
プデータ群Ａ）は、各乗算部５１〜５５へそれぞれ供給
される。

【００５６】ＰＮ系列符号発生器４３は、チップデータ
群Ａに対するフィルタ演算を指定する情報（定数ａ）に
基づいて、図３（ｄ）に示すように、チップデータ１１
〜１５（チップデータ群Ａ）に対するタップ係数（ＰＮ
系列符号）α（α１，α２，α３，α４，α５）を出力
する。

【００５７】したがって、図１に示した第１の乗算部５
１は、シフトレジスタ１０の１段目のチップデータ１１
とタップ係数α１との乗算を行なう。第２の乗算部５２
は、シフトレジスタ１０の２段目のチップデータ１２と
タップ係数α２との乗算を行なう。同様に、第３〜第５
の乗算部５３〜５５によって、チップデータ１３とタッ
プ係数α３、チップデータ１４とタップ係数α４、チッ
プデータ１５とタップ係数α５の乗算がそれぞれなされ
る。

【００５８】なお、本実施形態では、タップ係数が＋１
または−１であることを利用し、チップデータの極性を
反転したデータとチップデータとの選択を行なうことで
乗算を行なう構成としている。

【００５９】第１の加算器６１は、第１〜第５の乗算部
５１〜５５の乗算結果を加算して、図３（ｅ）に示すよ
うに加算結果Ｃを出力する。具体的には、（チップデー
タ１１×タップ係数α１）＋（チップデータ１２×タッ
プ係数α２）＋（チップデータ１３×タップ係数α３）
＋（チップデータ１４×タップ係数α４）＋（チップデ
ータ１５×タップ係数α５）＝加算結果Ｃとなる。

【００６０】図３（ｂ）に示すように、チップ周期の後
半では、タイミング生成器４２からチップデータ群Ｂに
対するフィルタ演算を指定する情報（定数ｂ）が出力さ
れる。データセレクタ３０は、チップデータ群Ｂに対す
るフィルタ演算を指定する情報（定数ｂ）に基づいて、
シフトレジスタ１０の６〜１０段目のチップデータ１６
〜２０（チップデータ群Ｂ）を選択して出力する。ＰＮ
系列符号発生器４３は、チップデータ群Ｂに対するフィ
ルタ演算を指定する情報（定数ｂ）に基づいて、図３
（ｄ）に示すように、チップデータ１６〜２０（チップ
データ群Ｂ）に対するタップ係数（ＰＮ系列符号）β
（β１，β２，β３，β４，β５）を出力する。

【００６１】したがって、第１の乗算部５１でチップデ
ータ１６×タップ係数β１の演算がなされ、第２の乗算
部５２でチップデータ１７×タップ係数β２の演算がな
され、第３の乗算部５３でチップデータ１８×タップ係
数β３の演算がなされ、第４の乗算部５４でチップデー
タ１９×タップ係数β４の演算がなされ、第５の乗算部
５５でチップデータ２０×タップ係数β５の演算がなさ
れる。

【００６２】第１の加算器６１は、各乗算器５１〜５５
の乗算結果を加算して、図３（ｅ）に示すように加算結
果Ｄを出力する。具体的には、（チップデータ１６×タ
ップ係数β１）＋（チップデータ１７×タップ係数β
２）＋（チップデータ１８×タップ係数β３）＋（チッ
プデータ１９×タップ係数β４）＋（チップデータ２０
×タップ係数β５）＝加算結果Ｄとなる。

【００６３】第２の加算器６２は、第１の加算器６１の
加算結果とバッファ回路６３の出力との加算を行なっ
て、その加算結果をバッファ回路６３に格納する。バッ
ファクリア回路４４は、新たなチップ期間の開始時点
で、図３（ｇ）に示すように、バッファクリア信号を発
生する。このバッファクリア信号に基づいてバッファ回
路６３に格納されている累積加算値は０に初期設定され
る。

【００６４】したがって、チップ周期の前半では、第２
の加算器６２によって、バッファ回路６３の格納値０と
チップデータ１１〜１５に係るフィルタ演算結果Ｃとの
加算がなされ、その加算結果Ｃがバッファ回路６３に格
納される。チップ周期の後半では、第２の加算器６２に
よって、バッファ回路６３の格納値（チップデータ１１
〜１５に係るフィルタ演算結果Ｃ）とチップデータ１６
〜２０に係るフィルタ演算結果Ｄとの加算がなされ、２
回に分割してなされたフィルタ演算結果の累積加算値
（Ｃ＋Ｄ）がバッファ回路６３に格納される。

【００６５】このマッチドフィルタ１の出力を利用する
装置，回路等（図示しない）では、チップ周期の後半に
出力される累積加算値（Ｃ＋Ｄ）を取り込むことで、１
０タップ構成のフィルタの演算結果を得ることができ
る。なお、バッファ回路６３と出力端子との間に例えば
トライステートバッファ回路を介設し、フィルタ演算結
果の累積加算値（Ｃ＋Ｄ）が確定した以降にトライステ
ートバッファ回路を能動状態に制御して、累積加算値
（Ｃ＋Ｄ）を出力する構成としてもよい。

【００６６】次に、５タップ型フィルタとしての動作を
説明する。図４はフィルタタップ数が５に設定された場
合のデジタルマッチドフィルタの動作を示すタイミング
チャートである。図４（ａ）はシフトレジスタ１０の入
力（チップデータ）を、図４（ｂ）はタイミング生成器
の出力（フィルタ演算指定情報）を、図４（ｃ）はデー
タセレクタ３０の出力データを示している。図４（ｄ）
はＰＮ系列符号発生器の出力（フィルタ演算に用いるタ
ップ係数）を、図４（ｅ）は第１の加算器６１の出力
（加算結果）を、図４（ｆ）は加算手段６０の出力（バ
ッファ回路６３の出力）を、図４（ｇ）はバッファクリ
ア回路４４から出力されるバッファクリア信号を示して
いる。

【００６７】フィルタタップ数が５に設定された場合、
シフトレジスタ１０の１段目〜５段目のチップデータ１
１〜１５を用いてフィルタ演算を行なう。シフトレジス
タ１０の連続する任意の５段を用いてもよいが、後段に
なるほど遅延時間が大となるので有効なフィルタ演算結
果が得られるまでの時間遅れが大きくなり、望ましくな
い。

【００６８】図４（ｂ）に示すように、タイミング生成
器の出力（フィルタ演算指定情報）は、チップ周期の前
半でチップデータ群Ａに対するフィルタ演算を指定する
情報として定数ａを出力する。データセレクタ３０は、
チップデータ群Ａに対するフィルタ演算を指定する情報
（定数ａ）に基づいて、図４（ｃ）に示すように、シフ
トレジスタ１０の１〜５段目のチップデータ１１〜１５
（チップデータ群Ａ）を選択して出力する。シフトレジ
スタ１０の１〜５段目のチップデータ１１〜１５（チッ
プデータ群Ａ）は、各乗算部５１〜５５へそれぞれ供給
される。

【００６９】ＰＮ系列符号発生器４３は、チップデータ
群Ａに対するフィルタ演算を指定する情報（定数ａ）に
基づいて、図４（ｄ）に示すように、チップデータ１１
〜１５（チップデータ群Ａ）に対するタップ係数（ＰＮ
系列符号）α（α１，α２，α３，α４，α５）を出力
する。

【００７０】なお、１０タップ用フィルタのタップ係数
の前半部分α（α１，α２，α３，α４，α５）と５タ
ップ用フィルタのタップ係数が異なる場合には、ＰＮ系
列符号発生器４３にタップ数が５であることを指定する
タップ数指定情報を供給するように構成し、ＰＮ系列符
号発生器４３は５タップ用のタップ係数γ（γ１，γ
２，γ３，γ４，γ５）を出力する構成としてもよい。

【００７１】したがって、図１に示した第１の乗算部５
１は、シフトレジスタ１０の１段目のチップデータ１１
とタップ係数α１との乗算を行なう。第２の乗算部５２
は、シフトレジスタ１０の２段目のチップデータ１２と
タップ係数α２との乗算を行なう。同様に、第３〜第５
の乗算部５３〜５５によって、チップデータ１３とタッ
プ係数α３、チップデータ１４とタップ係数α４、チッ
プデータ１５とタップ係数α５の乗算がそれぞれなされ
る。

【００７２】第１の加算器６１は、第１〜第５の乗算部
５１〜５５の乗算結果を加算して、図４（ｅ）に示すよ
うに加算結果Ｃを出力する。具体的には、（チップデー
タ１１×タップ係数α１）＋（チップデータ１２×タッ
プ係数α２）＋（チップデータ１３×タップ係数α３）
＋（チップデータ１４×タップ係数α４）＋（チップデ
ータ１５×タップ係数α５）＝加算結果Ｃとなる。

【００７３】図４（ｂ）に示すように、チップ周期の後
半では、タイミング生成器４２からチップデータ群Ｃに
対するフィルタ演算を指定する情報（定数ｃ）が出力さ
れる。データセレクタ３０は、チップデータ群Ｃに対す
るフィルタ演算を指定する情報（定数ｃ）に基づいて、
値がすべて０のデータを選択して各乗算部５１〜５５へ
供給する。ＰＮ系列符号発生器４３は、チップデータ群
Ｃに対するフィルタ演算を指定する情報（定数ｃ）に基
づいて、図４（ｄ）に示すように、無効なタップ係数
（任意の係数）Ｘ（Ｘ１，Ｘ２，Ｘ３，Ｘ４，Ｘ５）を
出力する。

【００７４】各乗算部５１〜５５に値が０のデータが供
給されるので、各乗算部５１〜５５の各乗算結果はタッ
プ係数の値にかかわらず全て０となる。したがって、第
１の加算部６１の加算結果も０となる。

【００７５】第２の加算器６２は、第１の加算器６１の
加算結果とバッファ回路６３の出力との加算を行なっ
て、その加算結果をバッファ回路６３に格納する。バッ
ファクリア回路４４は、新たなチップ期間の開始時点
で、図４（ｇ）に示すように、バッファクリア信号を発
生する。このバッファクリア信号に基づいてバッファ回
路６３に格納されている累積加算値は０に初期設定され
る。

【００７６】したがって、チップ周期の前半では、第２
の加算器６２によって、バッファ回路６３の格納値０と
チップデータ１１〜１５に係るフィルタ演算結果Ｃとの
加算がなされ、その加算結果Ｃがバッファ回路６３に格
納される。チップ周期の後半では、第２の加算器６２に
よって、バッファ回路６３の格納値（チップデータ１１
〜１５に係るフィルタ演算結果Ｃ）と０（チップ周期後
半での乗算結果）との加算がなされるので、加算結果は
先の値Ｃ（Ｃ＋０＝Ｃ）のままである。したがって、バ
ッファ回路６３に格納される累積加算値も先の値Ｃのま
ま変化しない。

【００７７】なお、フィルタタップ数が５に設定された
場合は、チップ周期前半でのフィルタ演算のみを行なっ
て、累積加算値Ｃを出力する構成としてもよい。

【００７８】なお、シフトレジスタ１０の１〜５段目の
チップデータ１１〜１５に対する乗算を行ない、次にシ
フトレジスタ１０の６〜１０段目のチップデータ１６〜
２０に対する乗算を行なう場合を説明したが、２グルー
プに区分けしたチップデータに対する乗算順序はその逆
であってもよい。また、シフト段数の連続するチップデ
ータをグループするのではなく、例えばシフト段数が奇
数番目のチップデータ群とシフト段数が偶数番目のチッ
プデータ群と区分けして、各グループ毎に乗算を行なわ
せる構成としてもよい。

【００７９】図１に示したデジタルマッチドフィルタ１
は、５組の乗算部５１〜５５を１チップ周期内の繰り返
し使用することで、２倍のタップ数のフィルタを実現し
ている。このため、乗算部の回路規模を削減することが
できる。乗算部の回路規模を削減効果は、タップ数が多
いほど顕著となる。例えばタップ数が１２８の場合、乗
算部を６４個設けて２分割で乗算を行なう構成にするこ
とで、６４個の乗算器を削減できる。さらに、乗算部を
３２個設けて４分割で乗算を行なう構成にすることで、
９６個の乗算器を削減できる。

【００８０】次にこの発明の他の実施の形態を説明す
る。図５はこの発明に係る５−１０−１２タップ切替型
のデジタルマッチドフィルタのブロック構成図である。
図５に示す５−１０−１２タップ切替型のデジタルマッ
チドフィルタ２は、１２段シフト構成のシフトレジスタ
１１０と、４系統の入力群と１系統の出力群を備えたデ
ータセレクタ１３０と、フィルタ演算制御手段１４０
と、乗算手段５０と、加算手段６０とからなる。フィル
タ演算制御手段１４０は、タップ数切替レジスタ１４１
と、タイミング生成器１４２と、ＰＮ系列符号発生器１
４３と、バッファクリア回路１４４とを備える。乗算手
段５０ならびに加算手段６０の構成は、図１に示したも
のと同じである。

【００８１】シフトレジスタ１１０には、受信スペクト
ル拡散信号のチップデータが入力される。入力されたチ
ップデータはチップ周期に同期して順次シフトされる。
符号１１〜２２は、シフトレジスタ１１０の各シフト段
から出力されるチップデータである。シフトレジスタ１
１０の１〜５段目のチップデータ１１〜１５は、データ
セレクタ１３０のチップデータ群Ａの入力端子群に供給
される。シフトレジスタ１１０の６〜１０段目のチップ
データ１６〜２０は、データセレクタ１３０のチップデ
ータ群Ｂの入力端子群に供給される。シフトレジスタ１
１０の１１〜１２段目のチップデータ２１，２２は、デ
ータセレクタ１３０のチップデータ群Ｍの入力端子群に
供給される。なお、チップデータ群Ｍの他の３組の入力
端子群には０のデータを供給する。データセレクタ１３
０の０データ群Ｚの入力端子群には、０のデータを全て
供給する。データセレクタ１３０のデータ出力群Ｙに出
力された各データは、各乗算部５１〜５５へそれぞれ供
給される。

【００８２】タップ数切替レジスタ１４１には、このデ
ジタルマッチドフィルタ１０１のタップ数指定情報が格
納される。タップ数切替レジスタ１４１は、格納されて
いるタップ数指定情報に対応したタップ数指定信号１４
１ａを出力する。タップ数指定信号１４１ａは、タイミ
ング生成器１４２とＰＮ符号系列発生器１４３とに供給
される。

【００８３】タイミング生成器１４２は、１チップ周期
を前期、中期、後期に３つの区間に分けて、それぞれの
区間でフィルタ演算指定情報１４２ａを発生する。これ
により、１チップ周期内に乗算手段５０に３回の乗算を
行なわせる。フィルタ演算指定情報１４２ａは、データ
セレクタ１３０の出力選択指定入力端子群１３０ａなら
びにＰＮ符号系列発生器１４３に供給される。

【００８４】まず、フィルタタップ数が１２に設定され
た場合について説明する。タイミング生成器１４２は、
タップ数指定信号１４１ａに基づいてフィルタタップが
１２に設定されていることを認識すると、１チップ周期
の前期でシフトレジスタ１１０の１〜５段目のチップデ
ータ１１〜１５に対するフィルタ演算指定情報１４２ａ
を出力し、１チップ周期の中期でシフトレジスタ１１０
の６〜１０段目のチップデータ１６〜２０に対するフィ
ルタ演算指定情報１４２ａを出力し、１チップ周期の後
期でシフトレジスタ１１０の１１，１２段目のチップデ
ータ２１，２２に対するフィルタ演算指定情報１４２ａ
を出力する。

【００８５】データセレクタ１３０は、チップデータ１
１〜１５に対するフィルタ演算指定情報１４２ａが供給
された場合は、チップデータ群Ａの入力端子群に供給さ
れているチップデータ１１〜１５を選択して、それらの
チップデータ１１〜１５をデータ出力群Ｙに出力する。
データセレクタ１３０は、チップデータ１６〜２０に対
するフィルタ演算指定情報１４２ａが供給された場合
は、チップデータ群Ｂの入力端子群に供給されているチ
ップデータ１６〜２０を選択して、それらのチップデー
タ１６〜２０をデータ出力群Ｙに出力する。データセレ
クタ１３０は、チップデータ２１，２２に対するフィル
タ演算指定情報１４２ａが供給された場合は、チップデ
ータ群Ｍの入力端子群に供給されているチップデータ２
１，２２ならびに３組の０データを選択して、それらを
データ出力群Ｙに出力する。

【００８６】ＰＮ系列符号発生器１４３は、タップ数指
定信号１４１ａに基づいてフィルタタップが１２に設定
されていることを認識すると、チップデータ１１〜１５
に対するフィルタ演算指定情報１４２ａが供給された場
合は、チップ数が１２のＰＮ符号系列の中のチップデー
タ１１〜１５に対応する５個のタップ係数（１２チップ
構成のＰＮ系列符号中の５個の符号）１４３ａを出力す
る。同様にタップ数が１２の場合、ＰＮ系列符号発生器
１４３は、チップデータ１６〜２０に対するフィルタ演
算指定情報１４２ａが供給された場合は、チップ数が１
２のＰＮ符号系列の中のチップデータ１６〜２０に対応
する５個のタップ係数（１２チップ構成のＰＮ系列符号
中の他の５個の符号）１４３ａを出力する。ＰＮ系列符
号発生器１４３は、チップデータ２１，２２に対するフ
ィルタ演算指定情報１４２ａが供給された場合は、チッ
プ数が１２のＰＮ符号系列の中のチップデータ２１，２
２に対応する２個のタップ係数（１２チップ構成のＰＮ
系列符号中の残りの２個の符号）と３個の任意のタップ
係数とを出力する。ＰＮ系列符号発生器１４３から出力
された５個のタップ係数（ＰＮ系列符号）１４３ａは、
各乗算部５１〜５５へそれぞれ供給される。

【００８７】したがって、フィルタタップ数が１２に指
定されている場合、１チップ周期の前期では、各乗算部
５１〜５５にシフトレジスタ１１０の１〜５段目のチッ
プデータ１１〜１５が供給されるとともに、１〜５段目
のチップデータ１１〜１５に対応する５個のタップ係数
１４３ａが供給される。よって、各乗算部５１〜５５に
よって各チップデータに対する乗算がなされ、５組の乗
算結果が出力される。１〜５段目のチップデータ１１〜
１５に対する５組の乗算結果は、第１の加算器６１で加
算され、第１の加算器６１の加算結果は第２の加算器６
２でバッファ回路６３の初期値である０と加算され、そ
の加算結果が累積加算値としてバッファ回路６３に格納
される。

【００８８】１チップ周期の中期では、各乗算部５１〜
５５にシフトレジスタ１１０の６〜１０段目のチップデ
ータ１６〜２０が供給されるとともに、６〜１０段目の
チップデータ１６〜２０に対応する５個のタップ係数１
４３ａが供給される。よって、各乗算部５１〜５５によ
って各チップデータに対する乗算がなされ、５組の乗算
結果が出力される。６〜１０段目のチップデータ１６〜
２０に対する５組の乗算結果は、第１の加算器６１で加
算され、第１の加算器６１の加算結果は第２の加算器６
２でバッファ回路６３に格納されている１チップ周期の
前期の加算結果と加算され、その加算結果が累積加算値
（前期と中期の累積加算値）としてバッファ回路６３に
格納される。

【００８９】１チップ周期の後期では、各乗算部５１〜
５５にシフトレジスタ１１０の１１，１２段目のチップ
データ２１，２２ならびに３組の０データが供給される
とともに、１１，１２段目のチップデータ１１，１２に
対応する２個のタップ係数と０データに対応する任意の
タップ係数１４３ａが供給される。よって、第１，第２
の乗算部５１，２によってチップデータ１１，１２に対
する乗算がなされるとともに、第３〜第５の乗算部５３
〜５５によって０データに対する乗算がなされる。第１
の加算器６１によって５組の乗算結果が加算されるが、
第３〜第５の乗算部５３〜５５の乗算結果は０であるの
で、実質的にはチップデータ１１の乗算結果とチップデ
ータ１１の乗算結果が加算されることになる。そして、
この加算結果と前期，中期の累積加算値とが第２の加算
器６２によって加算されバッファ回路６３に格納され
る。よって、１チップ周期の後期では、３回に分割した
フィルタ演算の累積加算値がバッファ回路６３に格納さ
れ、この最終累積加算値がフィルタ演算結果として出力
されることになる。

【００９０】バッファクリア回路１４４は、新たなチッ
プ周期の開始時点でバッファクリアパルス信号１４４ａ
を発生して、バッファ回路６３に格納されている累積加
算値を０に初期設定させる。なお、バッファクリア回路
１４４は、一連のフィルタ演算が終了し累積加算結果が
出力された時点でバッファクリアパルス信号１４４ａを
出力する構成としてもよい。

【００９１】なお、シフトレジスタ１１０の１〜５段目
のチップデータ１１〜１５に対する乗算、シフトレジス
タ１１０の６〜１０段目のチップデータ１６〜２０に対
する乗算、シフトレジスタ１１０の１１，１２段目のチ
ップデータ２１，２２に対する乗算の順でフィルタ演算
を行なう場合を説明したが、３グループに区分けしたチ
ップデータに対する乗算順序は任意でよい。

【００９２】次に、フィルタタップ数が１０に設定され
た場合について説明する。タイミング生成器１４２は、
タップ数指定信号１４１ａに基づいてフィルタタップが
１０に設定されていることを認識すると、１チップ周期
の前期でシフトレジスタ１１０の１〜５段目のチップデ
ータ１１〜１５に対するフィルタ演算指定情報１４２ａ
を出力し、１チップ周期の中期でシフトレジスタ１１０
の６〜１０段目のチップデータ１６〜２０に対するフィ
ルタ演算指定情報１４２ａを出力し、１チップ周期の後
期で０データに対するフィルタ演算指定情報１４２ａを
出力する。

【００９３】データセレクタ１３０は、チップデータ１
１〜１５に対するフィルタ演算指定情報１４２ａが供給
された場合は、チップデータ群Ａの入力端子群に供給さ
れているチップデータ１１〜１５を選択して、それらの
チップデータ１１〜１５をデータ出力群Ｙに出力する。
データセレクタ１３０は、チップデータ１６〜２０に対
するフィルタ演算指定情報１４２ａが供給された場合
は、チップデータ群Ｂの入力端子群に供給されているチ
ップデータ１６〜２０を選択して、それらのチップデー
タ１６〜２０をデータ出力群Ｙに出力する。データセレ
クタ１３０は、０データに対するフィルタ演算指定情報
１４２ａが供給された場合は、０データ群Ｍの入力端子
群に供給されている５組の０データを選択して、それら
をデータ出力群Ｙに出力する。

【００９４】ＰＮ系列符号発生器１４３は、タップ数指
定信号１４１ａに基づいてフィルタタップが１０に設定
されていることを認識すると、チップデータ１１〜１５
に対するフィルタ演算指定情報１４２ａが供給された場
合は、チップ数が１０のＰＮ符号系列の中のチップデー
タ１１〜１５に対応する５個のタップ係数（１０チップ
構成のＰＮ系列符号中の５個の符号）１４３ａを出力す
る。同様にタップ数が１０の場合、ＰＮ系列符号発生器
１４３は、チップデータ１６〜２０に対するフィルタ演
算指定情報１４２ａが供給された場合は、チップ数が１
０のＰＮ符号系列の中のチップデータ１６〜２０に対応
する５個のタップ係数（１０チップ構成のＰＮ系列符号
中の他の５個の符号）１４３ａを出力する。ＰＮ系列符
号発生器１４３は、０データに対するフィルタ演算指定
情報１４２ａが供給された場合は、５個の任意のタップ
係数を出力する。ＰＮ系列符号発生器１４３から出力さ
れた５個のタップ係数（ＰＮ系列符号の一部）１４３ａ
は、各乗算部５１〜５５へそれぞれ供給される。

【００９５】したがって、フィルタタップ数が１０に指
定されている場合、１チップ周期の前期では、各乗算部
５１〜５５にシフトレジスタ１１０の１〜５段目のチッ
プデータ１１〜１５が供給されるとともに、１〜５段目
のチップデータ１１〜１５に対応する５個のタップ係数
１４３ａが供給される。よって、各乗算部５１〜５５に
よって各チップデータに対する乗算がなされ、５組の乗
算結果が出力される。１〜５段目のチップデータ１１〜
１５に対する５組の乗算結果は、第１の加算器６１で加
算され、第１の加算器６１の加算結果は第２の加算器６
２でバッファ回路６３の初期値である０と加算され、そ
の加算結果が累積加算値としてバッファ回路６３に格納
される。

【００９６】１チップ周期の中期では、各乗算部５１〜
５５にシフトレジスタ１１０の６〜１０段目のチップデ
ータ１６〜２０が供給されるとともに、６〜１０段目の
チップデータ１６〜２０に対応する５個のタップ係数１
４３ａが供給される。よって、各乗算部５１〜５５によ
って各チップデータに対する乗算がなされ、５組の乗算
結果が出力される。６〜１０段目のチップデータ１６〜
２０に対する５組の乗算結果は、第１の加算器６１で加
算され、第１の加算器６１の加算結果は第２の加算器６
２でバッファ回路６３に格納されている１チップ周期の
前期の加算結果と加算され、その加算結果が累積加算値
（前期と中期の累積加算値）としてバッファ回路６３に
格納される。

【００９７】１チップ周期の後期では、各乗算部５１〜
５５に０データがそれぞれ供給されるので、各乗算部５
１〜５５の乗算結果はすべて０となる。したがって、累
積加算値は変化しない。このため、実質的には前期と中
期との累積加算値がフィルタ演算結果として出力される
ことになる。

【００９８】なお、タイミング生成器１４２は、フィル
タタップ数が１０に指定された場合、チップ周期を前半
と後半の２つの区間に区分し、チップ周期の前半で５個
のチップデータに対する乗算を行なわせ、チップ周期の
後半で残りの５個のチップデータに対する乗算を行なわ
せ、各乗算結果の累積加算値を求めるようにしてもよ
い。

【００９９】次に、フィルタタップ数が５に設定された
場合について説明する。タイミング生成器１４２は、タ
ップ数指定信号１４１ａに基づいてフィルタタップが５
に設定されていることを認識すると、１チップ周期の前
期でシフトレジスタ１１０の１〜５段目のチップデータ
１１〜１５に対するフィルタ演算指定情報１４２ａを出
力し、１チップ周期の中期ならびに１チップ周期の後期
で０データに対するフィルタ演算指定情報１４２ａを出
力する。

【０１００】ＰＮ系列符号発生器１４３は、タップ数指
定信号１４１ａに基づいてフィルタタップが５に設定さ
れていることを認識すると、チップデータ１１〜１５に
対するフィルタ演算指定情報１４２ａが供給された場合
は、チップ数が５のＰＮ符号系列の各タップ係数（５チ
ップ構成のＰＮ系列符号）１４３ａを出力する。同様に
タップ数が５の場合、ＰＮ系列符号発生器１４３は、０
データに対するフィルタ演算指定情報１４２ａが供給さ
れた場合は、５個の任意のタップ係数を出力する。ＰＮ
系列符号発生器１４３から出力された５個のタップ係数
（ＰＮ系列符号の一部）１４３ａは、各乗算部５１〜５
５へそれぞれ供給される。

【０１０１】したがって、フィルタタップ数が５に指定
されている場合、１チップ周期の前期では、各乗算部５
１〜５５にシフトレジスタ１１０の１〜５段目のチップ
データ１１〜１５が供給されるとともに、１〜５段目の
チップデータ１１〜１５に対応する５個のタップ係数１
４３ａが供給される。よって、各乗算部５１〜５５によ
って各チップデータに対する乗算がなされ、５組の乗算
結果が出力される。１〜５段目のチップデータ１１〜１
５に対する５組の乗算結果は、第１の加算器６１で加算
され、第１の加算器６１の加算結果は第２の加算器６２
でバッファ回路６３の初期値である０と加算され、その
加算結果が累積加算値としてバッファ回路６３に格納さ
れる。

【０１０２】１チップ周期の中期ならびに後期では、各
乗算部５１〜５５に０データがそれぞれ供給されるの
で、各乗算部５１〜５５の乗算結果はすべて０となる。
したがって、累積加算値は変化しない。このため、実質
的には前期の累積加算値がフィルタ演算結果として出力
されることになる。

【０１０３】なお、タイミング生成器１４２は、フィル
タタップ数が５に指定された場合、チップ周期を区分せ
ずに、５個のチップデータに対する乗算を行なわせて、
それらの乗算結果の累積加算値を求めるようにしてもよ
い。

【０１０４】例えば乗算部を５組設け、その５組の乗算
部で乗算を時系列的に繰り返す構成とした場合、フィル
タのタップ数は５，１０，１５…と５の倍数に対応する
のが通常であるが、ここでは５タップ分に満たないタッ
プデータに対して０データを供給することで、０〜５タ
ップまでの任意にタップ数に対しても対応できる構成と
したので、乗算器の組数の倍数だけでなく、例えば１２
タップ等の任意のタップ数のデジタルマッチドフィルタ
を同一の回路で実現できる。

【０１０５】

【発明の効果】以上説明したようにこの発明に係るデジ
タルマッチドフィルタは、乗算手段の数をフィルタのタ
ップ数（シフトレジスタの段数）よりも少なくしたの
で、乗算のための回路規模を縮小することができる。ま
た、乗算手段に供給するデータ数を限定することで、フ
ィルタのタップ数（シフトレジスタの段数）を上限とし
て任意のタップ数のフィルタを実現できる。

【０１０６】なお、乗算手段は、チップデータの極性を
反転する極性反転器と、乗算係数に基づいて極性反転器
の出力またはチップデータのいずれか一方を出力するデ
ータ選択回路とから構成することで、乗算手段を簡易に
構成することができ、乗算手段の回路規模を小さくでき
る。

【０１０７】また、乗算手段に供給するチップデータを
０にする機能、または、乗算手段に供給する乗算係数を
０にする機能を備えることで、同一の回路構成で任意の
タップ数のフィルタを容易に実現できる。

【図面の簡単な説明】

【図１】この発明に係る１０タップ−５タップ切替型の
デジタルマッチドフィルタのブロック構成図である。

【図２】タイミング生成器の一具体例を示すブロック構
成図である。

【図３】フィルタタップ数が１０に設定された場合のデ
ジタルマッチドフィルタの動作を示すタイミングチャー
トであり、図３（ａ）はシフトレジスタ１０の入力、図
３（ｂ）はタイミング生成器４２の出力、図３（ｃ）は
データセレクタ３０の出力、図３（ｄ）はＰＮ系列符号
（タップ係数）、図３（ｅ）は第１の加算器６１の出
力、図３（ｆ）は加算手段６０の出力、図３（ｇ）はバ
ッファクリア信号である。

【図４】フィルタタップ数が５に設定された場合のデジ
タルマッチドフィルタの動作を示すタイミングチャート
であり、図４（ａ）はシフトレジスタ１０の入力、図４
（ｂ）はタイミング生成器４２の出力、図４（ｃ）はデ
ータセレクタ３０の出力、図４（ｄ）はＰＮ系列符号
（タップ係数）、図４（ｅ）は第１の加算器６１の出
力、図４（ｆ）は加算手段６０の出力、図４（ｇ）はバ
ッファクリア信号である。

【図５】この発明に係る５−１０−１２タップ切替型の
デジタルマッチドフィルタのブロック構成図である。

【図６】従来の直接スペクトル拡散用デジタルマッチド
フィルタのブロック構成図である。

【符号の説明】

１，１０１ デジタルマッチドフィルタ １１〜２０，１１〜２２ 各シフト段から出力されるチ
ップデータ １０，１１０ シフトレジスタ ３０，１３０ データセレクタ ４０，１４０ フィルタ演算制御手段 ４１，１４１ タップ数切替レジスタ ４２，１４２ タイミング生成器 ４３，１４３ ＰＮ系列符号発生器 ４４，１４４ バッファクリア回路 ５０ 乗算手段 ５１，５２，５３，５４，５５ 乗算部 ５６ 極性反転器 ５７ データ選択回路 ６０ 加算手段 ６１ 第１の加算器 ６２ 第２の加算器 ６３ バッファ回路（記憶回路）

Claims (8)

【特許請求の範囲】
1. 【請求項１】 受信スペクトル拡散信号のチップデータ
   を所定チップ数に亘って時系列との対応を付けて保持す
   るチップデータ保持手段と、 前記所定チップ数よりも少ない個数の乗算手段と、 前記所定チップ数のチップデータを前記乗算手段の個数
   以下のグループに区分けし、区分けしたチップデータを
   前記乗算手段へ供給するとともに、区分けしたチップデ
   ータに対応する乗算係数を前記乗算手段へ供給すること
   を、１チップ期間内で繰り返すことで乗算手段の個数よ
   りも大きな乗算回数の乗算を行なわせるフィルタ演算制
   御手段と、 前記乗算手段の乗算結果を前記１チップ期間内に亘って
   累積加算する加算手段とを備えたことを特徴とするデジ
   タルマッチドフィルタ。
2. 【請求項２】 前記乗算手段は、前記チップデータの極
   性を反転する極性反転器と、前記乗算係数に基づいて前
   記極性反転器の出力または前記チップデータのいずれか
   一方を出力するデータ選択回路とからなることを特徴と
   する請求項１記載のデジタルマッチドフィルタ。
3. 【請求項３】 受信スペクトル拡散信号のチップデータ
   を時系列との対応を付けて保持する所定段数のシフトレ
   ジスタと、 前記シフトレジスタの段数よりも少ない個数の乗算手段
   と、 フィルタタップ数指定情報に基づいて前記乗算手段に供
   給するチップデータならびに乗算係数を切り替えること
   で、前記乗算手段に１チップ期間内に複数回の乗算を行
   なわせるフィルタ演算制御手段と、 前記乗算手段の乗算結果を累積加算する加算手段と、 を備えたことを特徴とするデジタルマッチドフィルタ。
4. 【請求項４】 前記乗算手段は、前記チップデータの極
   性を反転する極性反転器と、前記乗算係数に基づいて前
   記極性反転器の出力または前記チップデータのいずれか
   一方を出力するデータ選択回路とからなることを特徴と
   する請求項３記載のデジタルマッチドフィルタ。
5. 【請求項５】 受信スペクトル拡散信号のチップデータ
   が入力される所定段数のシフトレジスタと、 前記シフトレジスタの段数よりも少ない個数の乗算手段
   と、 前記シフトレジスタの各段の出力と前記複数の乗算手段
   との間に介設されたチップデータ選択手段と、 前記チップデータ選択手段を介して前記乗算手段へ供給
   するチップデータの切り替えを制御するとともに、前記
   乗算手段へ供給するチップデータに対応して前記乗算手
   段へ供給する乗算係数の切り替えを制御するフィルタ演
   算制御手段と、前記乗算手段の乗算結果を累積加算する
   加算手段と、 を備えたことを特徴とするデジタルマッチドフィルタ。
6. 【請求項６】 前記乗算手段は、前記チップデータの極
   性を反転する極性反転器と、前記乗算係数に基づいて前
   記極性反転器の出力または前記チップデータのいずれか
   一方を出力するデータ選択回路とからなることを特徴と
   する請求項５記載のデジタルマッチドフィルタ。
7. 【請求項７】 前記フィルタ演算制御手段は、前記乗算
   手段に供給するチップデータを０にする機能を備えたこ
   とを特徴とする請求項１，３または５記載のデジタルマ
   ッチドフィルタ。
8. 【請求項８】 前記フィルタ演算制御手段は、前記乗算
   手段に供給する乗算係数を０にする機能を備えたことを
   特徴とする請求項１，３または５記載のデジタルマッチ
   ドフィルタ。