JPH1155160A - スペクトル拡散受信機 - Google Patents

Abstract

(57)【要約】 【課題】 小回路規模、低消費電力のマッチドフィルタ
（ＭＦ）によるスペクトル拡散受信機を提供する。 【解決手段】 タップ数を拡散比よりも少なく設定し、
１シンボル分の相関値を求めるために行う巡回累算処理
を、従来のＭＦによるスペクトル拡散受信機における入
力系列レジスタ部と加算部を共通化させた回路構成１０
３とし、小回路規模化を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スペクトル拡散方
式を用いた通信システムに関する。特に、スペクトル拡
散変調されて送信された信号を復調するため、同期捕捉
及び保持に使用されるディジタルマッチドフィルタによ
るスペクトル拡散受信機に関する。

【０００２】

【従来の技術】スペクトル拡散信号の受信に際しては、
受信信号の拡散符号と、逆拡散復調に用いる拡散符号を
同期させる相関受信を行う必要がある。相関受信方法に
関しては、大別して能動相関法と受動相関法に分類さ
れ、受動相関法は能動相関法に比べ、一般に初期同期捕
捉を短時間のうちに完了する長所を持つことが広く知ら
れている。受動相関法を実現する一手法として、ディジ
タルマッチドフィルタ（以下、マッチドフィルタ：Ｍ
Ｆ）が挙げられ、近年のＬＳＩ技術の発達により実用化
されつつある。

【０００３】マッチドフィルタは、入力される受信系列
をｍタップにわたり保存し、各タップの受信データと逆
拡散に用いる拡散符号との積和演算を１動作クロックの
間に行う。タップ数ｍは拡散比Ｇｐと等しく設定されて
おり、１動作クロックごとに、１シンボル分の相関値が
求められる。

【０００４】図５に従来例として、ディジタル素子で実
現した従来のＭＦの構成を示す。拡散比Ｇｐ＝６４のス
ペクトル拡散通信システムにおいて、チップレートの４
倍（オーバーサンプル比ｋ＝４）でサンプリングされた
受信信号Ｒｘ（ｔ）をタップ数ｍ＝６４のＭＦにより逆
拡散する例を示している。ＭＦは、受信信号を記録する
入力信号系列レジスタ部２０４、係数レジスタ部２０
２、受信信号と拡散符号の乗算処理を行う乗算部２０
１、及びｍタップ分の乗算結果の加算処理を行う加算部
２０３より構成される。該入力信号系列レジスタ部２０
４は、２５６段の受信系列入力遅延素子２４０からな
る。該係数レジスタ部２０２は、６４段の拡散符号係数
レジスタ２２０と、６４段の拡散符号係数遅延素子２２
１からなる。拡散符号係数遅延素子２２１の遅延時間Ｔ
は拡散符号の１チップの時間幅、受信系列入力遅延素子
２４０の遅延時間Ｄは受信信号Ｒｘ（ｔ）をサンプリン
グする１動作クロック時間である。この場合、オーバー
サンプル比ｋ＝４でサンプリングするため、Ｔ＝４×Ｄ
の関係にある。図中、４Ｄと表記してあるのは、遅延時
間Ｄの遅延素子が４段縦列接続されていることを示して
いる。縦列接続された受信系列入力遅延素子２４０の４
段毎に、タップ（ｔａｐ０（ｔ）〜ｔａｐ６３（ｔ））
が出されている。

【０００５】受信信号Ｒｘ（ｔ）は受信系列入力遅延素
子２４０に順次入力される。隣接するタップ間では４段
の遅延時間Ｄの遅延素子が従属接続されているから、ｔ
ａｐ０（t），ｔａｐ１（ｔ），…，ｔａｐ６３（ｔ）
は、１チップ（時間幅＝Ｔ）毎にサンプリングされた受
信信号系列を出力する。即ち、 ｔａｐ０（ｔ）＝Ｒｘ（ｔ−２５２） ｔａｐ１（ｔ）＝Ｒｘ（ｔ−２４８） ｔａｐ２（ｔ）＝Ｒｘ（ｔ−２４４） ・・・ ｔａｐ６３（ｔ）＝Ｒｘ（ｔ） である。

【０００６】一方、拡散符号係数レジスタ２２０（Ｃ
０，Ｃ１，Ｃ２，…，Ｃ６３）にはそれぞれ拡散符号系
列（例えば、ＰＮ（０），ＰＮ（４），ＰＮ（８），
…，ＰＮ（２５２））が入力される。スペクトル拡散通
信システムにおける拡散符号系列の周期が６４チップの
場合は、係数レジスタ２２０の内容を固定する。しか
し、一般に符号間の相互干渉を低減するためには長い拡
散符号長の拡散符号系列により拡散させることが望まし
い。複数シンボル（１シンボル＝６４チップ）にまたが
る拡散符号長の拡散符号を用いて連続した受信信号系列
の逆拡散を行う場合には、係数レジスタ２２０の内容は
６４チップ（２５６動作クロック）毎に更新する。具体
的には、６４段の拡散符号係数遅延素子２２１はチップ
レート（４動作クロック）ごとにその内容を次段の遅延
素子にシフトさせる。２５６動作クロック経過した時点
で、６４段の拡散符号係数遅延素子２２１に保持された
拡散符号系列は次シンボルの拡散符号系列に更新され、
ロードタイミング信号Ｗｃの入力を受けて、６４段の拡
散符号係数レジスタ２２０に一斉に読み込まれる。

【０００７】各タップ出力と対応する拡散符号系列は乗
算され、各乗算結果は加算部２０３で加算されて、相関
値Ｃｏｒｒ（ｔ）が出力される。これらの処理は次式で
表される。

【０００８】Ｃｏｒｒ（ｔ）＝ｔａｐ０（ｔ）×Ｃ０＋
ｔａｐ１（ｔ）×Ｃ１＋…＋ｔａｐ６３（ｔ）×Ｃ６３ ｔ＝０にてシステムが動作を開始したとすると、ｔ＝２
５２にて最初の１シンボル分の逆拡散復調結果としての
相関値 Ｃｏｒｒ（２５２）＝Ｒｘ（０）×ＰＮ（０）＋Ｒｘ
（４）×ＰＮ（４）＋…＋Ｒｘ（２５２）×ＰＮ（２５
２） が得られ、ｔ＞２５２においては、動作クロック毎に１
サンプルクロックずつずれたタイミングにおいて逆拡散
復調処理を施した相関値が順次出力される。

【０００９】このように、ＭＦによるスペクトル拡散受
信機は、各タップの受信データと拡散符号との積和演
算、すなわち逆拡散処理を瞬時に行うので、初期同期捕
捉が高速で行うことが可能である。また、伝送路におけ
るマルチパス成分をサンプリングレートの分解能で分離
した出力を得られるため、ＲＡＫＥ受信のためのパス検
索を有効に行えるという利点がある。

【００１０】しかしながら、ＭＦをディジタル素子で実
現する場合、前述の通り、ディジタル遅延素子、乗算
器、加算器など非常に多くのゲート数が必要であり、回
路規模が大きいという問題があった。また、遅延素子２
４０に入力された受信信号Ｒｘは順次次段の遅延素子に
シフトされる構成となっているため、１クロックごとに
全ての入力系列係数遅延素子２４０及び乗算器２１０、
加算部２０３を構成するゲートが動作することになり、
消費電力も非常に大きくなるという問題があった。

【００１１】

【発明が解決しようとする課題】近年、米国、香港、韓
国などでスペクトル拡散を適用したセルラ移動通信シス
テム（ＩＳ−９５）が実用化されているが、初期同期捕
捉の高速性、ＲＡＫＥ受信用パス検索等の柔軟性などの
利点からＭＦによるスペクトル拡散受信機の適用が期待
されている。ＭＦによるスペクトル拡散受信機をセルラ
移動通信システムとして実用化するには、低消費電力
化、小回路規模化、低価格化が強く望まれる。しかしな
がら、前述の通り、ＭＦを用いた逆拡散器は回路規模が
大きく、消費電力も大きくなるという短所があった。

【００１２】この原因は、大きく分けて次の二点が考え
られる。第一は、従来のＭＦにおいては、１タップ当た
りｋ段（ｋはチップレートに対するオーバーサンプル
比）の入力系列用遅延素子、１個の拡散符号係数レジス
タ、１個の乗算器が必要である。そのため、タップ数に
ほぼ比例して回路規模は増大していた。第二は、入力系
列ｎ段（ｎ＝ｋ（オーバーサンプル比）×ｍ（タップ
数））の遅延処理から入力系列と拡散符号系列の積和演
算までを１クロックで一括して処理するため、１クロッ
ク毎に多数のゲートが動作する。そのため、消費電力の
増大を招いていた。

【００１３】本発明の目的は、上記問題点を解決し、小
回路規模、低消費電力のＭＦによるスペクトル拡散受信
機を提供することにある。具体的には、構成するタップ
数を拡散比よりも少なくすることで小回路規模化し、且
つ動作するゲート数を減少させることで低消費電力化を
同時に実現する。

【００１４】

【課題を解決するための手段】上記の目的である回路規
模縮小化及び低消費電力化を実現する為に、本発明によ
るスペクトル拡散受信機は、タップ数を拡散比よりも少
なく設定する。タップ数を拡散比より少なくすると、ｍ
タップ分の相関値をＧｐ／ｍ回累算して１シンボル分の
相関値を求めるために、各タップの積和演算結果を保存
するためのレジスタが必要となり、ゲート数が増加す
る。そこで、本発明によるスペクトル拡散受信機では、
加算部と巡回累算部の処理を共通化し、更に従来受信信
号用に設けていたレジスタ群を一体化した加算・巡回累
算処理部内のレジスタ群と共用することで、レジスタ数
の増加を防いでいる。

【００１５】従って、本発明によるスペクトル拡散受信
機は、ラッチタイミング信号により制御されるｍ段の拡
散符号用係数レジスタと、ｍタップの受信信号と拡散符
号の乗算器と、各タップの乗算結果とそれ以前の累算結
果とを加算するｍ個の加算器と、該加算処理により更新
された累算結果を保存するｍ×ｋ個のレジスタと、相関
値を出力するタイミングを制御するスイッチング手段を
有する。

【００１６】

【発明の実施の形態】本発明を、拡散比Ｇｐ＝６４のス
ペクトル拡散通信システムにおいて、チップレートの４
倍（ｋ＝４）でサンプリングされた受信信号の逆拡散処
理を行うスペクトル拡散受信機を例に説明する。

【００１７】図１に本発明の第一の実施態様である１６
タップ（ｍ＝１６）のＭＦによるスペクトル拡散受信機
の構成を示す。本発明によるスペクトル拡散受信機は、
拡散符号用係数レジスタ部１０２、乗算部１０１、巡回
累算部１０３より構成される。拡散符号用係数レジスタ
部１０２は、ラッチタイミング信号Ｌｃｉ（ｉ＝０〜１
５）により制御されるｍ段の拡散符号用係数レジスタ１
２０群に拡散符号ＰＮ（ｔ）を記録する。乗算部１０１
は、受信信号Ｒｘ（ｔ）と各係数レジスタ１２０の内容
ＰＮ（ｔ）を乗算する。巡回累算部１０３では、各タッ
プの乗算結果をＧｐ／ｍ＝４回巡回的に累算し、１シン
ボル分の相関値Ｃｏｒｒ（ｔ）を得る。以下、信号の流
れに沿って各部の構成及び動作を詳細に説明する。

【００１８】チップレートの４倍でオーバーサンプリン
グされた受信信号Ｒｘ（ｔ）は、各タップの乗算器１１
０（ＭＰＹ０〜ＭＰＹ１５）に入力される。

【００１９】一方、拡散符号ＰＮ（ｔ）は、拡散符号用
係数レジスタ部１０２に入力される。拡散符号用係数レ
ジスタＣ０〜Ｃ１５は、各レジスタ１２０毎に定められ
たラッチタイミング信号Ｌｃ０〜１５に応じて拡散符号
ＰＮ（ｔ）の内容を読み込む。レジスタＣｉ（ｉ＝０〜
１５）はラッチタイミング信号Ｌｃｉの入力を受けると
拡散符号ＰＮ（ｔ）を読込み、次のタイミング信号Ｌｃ
ｉの入力を受けるまでそのまま保持する。該ラッチタイ
ミング信号Ｌｃｉは、ｍ×ｋ（＝６４）動作クロック毎
にパルスが生起するものである。

【００２０】拡散符号用係数レジスタ部１０２における
各係数レジスタ１２０の動作タイミングを図２に示す。
拡散符号ＰＮ（ｔ）は、動作クロックレートの１／ｋ
（＝１／４）であるチップレートのＰＮ（０），ＰＮ
（４），ＰＮ（８），ＰＮ（１２）・・・の系列であ
る。図では時刻ｔ＝０においてシステムが動作を開始
し、ＰＮ（０）が拡散符号用係数レジスタ部１０２に入
力されたことを示している。図２に示される様に、ラッ
チタイミング信号Ｌｃ０はｔ＝０，６４，１２８，・・
・においてパルスが生起するので、係数レジスタＣ０は
ｔ＝０においてＰＮ（０）を読込み、これをｔ＝６３ま
で保持する。ｔ＝６４において再びＬｃ０のパルスが入
力されるので、Ｃ０はＰＮ（６４）を読み込み、これを
ｔ＝１２７まで保持する。同様に、Ｌｃ１についてはｔ
＝４，６８，１３２，・・・においてパルスが生起、Ｌ
ｃ１５についてはｔ＝６０，１２４，１８８，・・・に
おいてパルスが生起するので、各係数レジスタＣ０〜１
５の内容は、 ｔ＝０〜６３においてＣ０＝ＰＮ（０） ｔ＝４〜６７においてＣ１＝ＰＮ（４） ・・・ ｔ＝６０〜１２３においてＣ１５＝ＰＮ（６０） ｔ＝６４〜１２７においてＣ０＝ＰＮ（６４） ・・・ である。このように、隣り合う係数レジスタ同士はお互
いに１系列ずつずれた拡散符号となる。

【００２１】乗算部１０１においては、前述の通り受信
信号Ｒｘ（ｔ）と各タップの係数レジスタＣｉ（ｉ＝０
〜１５）１２０の内容を乗算し、タップ毎にそれぞれＴ
ａｐ０（ｔ）〜Ｔａｐ１５（ｔ）として出力する。すな
わち、図２に示されるように、各タップでの受信信号と
係数の乗算結果は、 ｔ＝０〜６３においてＴａｐ０（ｔ）＝Ｒｘ（ｔ）×Ｐ
Ｎ（０） ｔ＝４〜６７においてＴａｐ１（ｔ）＝Ｒｘ（ｔ）×Ｐ
Ｎ（４） ・・・ ｔ＝６０〜１２３においてＴａｐ１５（ｔ）＝Ｒｘ
（ｔ）×ＰＮ（６０） ｔ＝６４〜１２７においてＴａｐ０（ｔ）＝Ｒｘ（ｔ）
×ＰＮ（６４） となる。このように、ｔ＝６０において拡散符号用係数
レジスタ部１０２の係数レジスタＣ１５にＰＮ（６０）
が読み込まれて、全ての係数レジスタＣ０〜１５に拡散
符号が読み込まれた状態となるので、ｔ＞６０において
Ｔａｐ０〜１５全てから乗算結果が出力される。なお、
この乗算は拡散符号係数が０ならば係数レジスタの値を
そのまま乗算結果としてタップから出力し、拡散符号係
数が１ならば係数レジスタの値を符号反転して乗算結果
としてタップから出力するように構成することもでき
る。

【００２２】巡回累算部１０３は、図１に示すように各
タップ毎に設けられたサブ累算レジスタブロック（１３
００〜１３１５）と、上記各タップ毎の乗算結果Ｔａｐ
０（ｔ）〜Ｔａｐ１５（ｔ）を巡回的に累算するための
加算器１３１（ＡＤＤ０〜１５）と、最終段のサブ累算
レジスタブロック１３１５からの出力を逆拡散復調結果
の相関値として出力するタイミングを制御するスイッチ
１３３から構成される。

【００２３】加算器ＡＤＤ０〜１５においては、それぞ
れのタップから出力された乗算結果Ｔａｐ０（ｔ）〜Ｔ
ａｐ１５（ｔ）と、それぞれ前段のサブ累算レジスタブ
ロックからの累算結果出力ＡＣＣ０’（ｔ）〜ＡＣＣ１
５’（ｔ）との加算処理を行う。

【００２４】ＡＤＤ０においてＡＣＣ０（ｔ）＝Ｔａｐ
０（ｔ）＋ＡＣＣ１５’（ｔ） ＡＤＤ１においてＡＣＣ１（ｔ）＝Ｔａｐ１（ｔ）＋Ａ
ＣＣ０’（ｔ） ＡＤＤ２においてＡＣＣ２（ｔ）＝Ｔａｐ２（ｔ）＋Ａ
ＣＣ１’（ｔ） ・・・ ＡＤＤ１５においてＡＣＣ１５＝Ｔａｐ１５（ｔ）＋Ａ
ＣＣ１４’（ｔ） の処理が行われ、それぞれの累算結果は更新されて各サ
ブ累算レジスタブロックに入力される。なお、ＡＣＣｉ
（ｔ）（ｉ＝０〜１５）とＡＣＣｉ’（ｔ）はそれぞれ
サブ累算レジスタブロックｉに対する入力と出力であ
る。

【００２５】各加算器ＡＤＤｉ（ｉ＝０〜１５）からの
出力ＡＣＣｉ（ｔ）は、サブ累算レジスタブロックｉに
入力され、ｋ（＝４）段の縦列接続されたシフトレジス
タ１３２により４動作クロックだけ遅延されてＡＣＣ
ｉ’（ｔ）（ｉ＝０〜１５）として出力されるので、 ＡＣＣｉ’（ｔ）＝ＡＣＣｉ（ｔ−４） の関係にある。

【００２６】巡回累算部１０３の動作について説明す
る。図２に示すように、ｔ＝０においてシステムが動作
を開始したとき、前述のようにＴａｐ０（０）＝Ｒｘ
（０）×ＰＮ（０）であり、また、ＡＣＣ’１５（０）
＝０であるから、加算器ＡＤＤ０での演算結果は、 ＡＣＣ０（０）＝Ｔａｐ０（０）＋ＡＣＣ’１５（０）
＝Ｒｘ（０）×ＰＮ（０） となり、サブ累算レジスタブロック１３００の初段のシ
フトレジスタに記録される。信号ＡＣＣ０（０）は、ｔ
＝４でＡＣＣ０’（４）としてＡＤＤ１に入力され、Ｔ
ａｐ１（４）と加算される。Ｔａｐ１（４）＝Ｒｘ
（４）×ＰＮ（４）であるから、ＡＣＣ１（４）＝Ｒｘ
（０）×ＰＮ（０）＋Ｒｘ（４）×ＰＮ（４）となる。
このようにして、ｔ＝０で受信したＲｘ（０）に対して
ＰＮ（０）で逆拡散復調処理を開始した信号は、順次、
累算処理が施され、ｔ＝６０にてサブ累算レジスタ１３
１５にまでシフトされる。即ち、 ＡＣＣ１５（６０）＝Ｒｘ（０）×ＰＮ（０）＋Ｒｘ
（４）×ＰＮ（４）＋…＋Ｒｘ（６０）×ＰＮ（６０） となる。

【００２７】部分累算結果ＡＣＣ１５（６０）は、ｔ＝
６４でＡＣＣ１５’（６４）（＝ＡＣＣ１５’’（６
４））として、ＡＤＤ０に帰還的に入力され、Ｔａｐ０
（６４）と加算される。前述の通り、ｔ＝６４において
Ｃ０＝ＰＮ（６４）に更新されているので、 ＡＣＣ０（６４）＝Ｒｘ（６４）×ＰＮ（６４）＋ＡＣ
Ｃ１５（６０）＝Ｒｘ（０）×ＰＮ（０）＋Ｒｘ（４）
×ＰＮ（４）＋…＋Ｒｘ（６４）×ＰＮ（６４） となり、部分累算結果が更新される。

【００２８】このようにして、ｔ＝０で受信したＲｘ
（０）に対してＰＮ（０）で逆拡散復調処理を開始した
信号は、ｍ＝１６組で構成されるサブ累算レジスタブロ
ックを、Ｇｐ／ｍ＝４回巡回的に通過し、累算処理が施
される。これは、図２中の「各タップ出力」として示し
た信号のうち、色のついた信号が順次累算されることに
相当する。

【００２９】ｔ＝２５６にて、 ＡＣＣ１５’’（２５６）＝Ｒｘ（０）×ＰＮ（０）＋
Ｒｘ（４）×ＰＮ（４）＋…＋Ｒｘ（２５２）×ＰＮ
（２５２） となり、１シンボル分の相関値が得られるので、これを
Ｃｏｒｒ（２５６）として出力する。

【００３０】出力タイミング制御スイッチ１３３は、サ
ブ累算レジスタブロック１３１５の出力ＡＣＣ１５’’
（ｔ）をＡＣＣ１５’（ｔ）としてサブ累算レジスタブ
ロック１３００に入力されるよう、最終段のサブ累算レ
ジスタ１３１５と最初段のサブ累算レジスタ１３００と
を帰還接続している。しかし、上記のようにＡＣＣ１
５’’（ｔ）が１シンボル分の相関値となる時間（例え
ばｔ＝２５６〜３１９，５１２〜５７５，…）には切換
えスイッチをＡＣＣ１５’’（ｔ）を逆拡散復調結果の
相関値Ｃｏｒｒ（ｔ）として出力し、同時にＡＣＣ１
５’（ｔ）には０を出力するよう設定する。これによ
り、１シンボル分の相関値が出力されている間は、最終
段のサブ累算レジスタ１３１５と最初段のサブ累算レジ
スタ１３００との帰還が開放され、次のシンボルの逆拡
散復調処理に用いる部分累算結果はリセットされる。

【００３１】以上の構成及び動作により、本発明のＭＦ
によるスペクトル拡散受信機は、受信信号を１サンプリ
ングクロックずつずれたタイミングで逆拡散処理を行っ
た相関値を得ることができる。

【００３２】次に、本発明の第二の実施態様として、動
作ゲート数を減少させたＭＦによるスペクトル拡散受信
機について説明する。第二の実施態様は、前述の第一の
実施態様とは巡回累算部の構成及び動作のみが異なるも
ので、タップ数ｍについても第一の実施態様と同様１６
タップである。

【００３３】図３に本発明の第二の実施態様であるＭＦ
によるスペクトル拡散受信機の巡回累算部の構成を示
す。巡回累算部１０４は、各タップ毎に設けられたサブ
累算レジスタブロック（１４００〜１４１５）と、各サ
ブ累算レジスタブロックの出力タイミングを制御するｋ
（＝４）進カウンタ１４４と、前述の各タップ毎の乗算
結果Ｔａｐ０（ｔ）〜Ｔａｐ１５（ｔ）を巡回的に累算
するための加算器１４１（ＡＤＤ０〜１５）と、最終段
のサブ累算レジスタブロック１４１５からの出力を逆拡
散復調結果の相関値として出力するタイミングを制御す
るスイッチ１４５から構成される。

【００３４】図３中に示される各加算器１４１（ＡＤＤ
０〜１５）における入出力の信号Ｔａｐｉ（ｔ）、ＡＣ
Ｃ（ｉ−１）’（ｔ）、ＡＣＣｉ（ｔ）、及び出力タイ
ミング制御スイッチ１４５は、図１に示した前述の本発
明による第一の実施態様と全く同一である。従って、こ
こでは各サブ累算レジスタブロック（１４００〜１４１
５）の構成及び動作について説明する。

【００３５】各サブ累算レジスタブロックｉ（ｉ＝０〜
１５）１４００〜１４１５は、それぞれｋ（＝４）個の
レジスタ１４２と該レジスタを選択して次段のタップ出
力である乗算結果Ｔａｐ（ｉ＋１）との加算器ＡＤＤ
（ｉ＋１）に出力するセレクタ１４３からなる。レジス
タｒ０〜ｒ６３は、各レジスタ毎に定められたラッチタ
イミング信号Ｌｒ０〜Ｌｒ３に応じて加算器１４１から
の出力ＡＣＣ０（ｔ）〜ＡＣＣ１５（ｔ）を読み込む。
レジスタｒｊ（ｊ＝０〜６３）は、ラッチタイミング信
号Ｌｒの入力を受けると加算器からの出力を読み込み、
次のタイミング信号Ｌｒの入力を受けるまでそのまま保
持する。巡回累算部１０４における各レジスタの動作タ
イミングは図４に示す。

【００３６】図４に示すとおりラッチタイミング信号Ｌ
ｒはｋ（＝４）動作クロックに１回パルスが生起するも
のであり、Ｌｒ０，Ｌｒ１，Ｌｒ２，Ｌｒ３のパルスの
それぞれは１動作クロックずつずれたものである。従っ
て、各レジスタ１４２の内容は、ｔ＝０よりシステムが
動作開始したとすると、 ｒ０（ｔ）＝ＡＣＣ０（４×［ｔ／４］） ｒ１（ｔ）＝ＡＣＣ０（４×［ｔ／４］＋１） ｒ２（ｔ）＝ＡＣＣ０（４×［ｔ／４］＋２） ｒ３（ｔ）＝ＡＣＣ０（４×［ｔ／４］＋３） ｒ４（ｔ）＝ＡＣＣ１（４×［ｔ／４］） ｒ５（ｔ）＝ＡＣＣ１（４×［ｔ／４］＋１） ・・・即ち、 ｒｊ（ｔ）＝ＡＣＣ［ｊ／４］（４×［ｔ／４］＋［ｔ
％４］） となる。但し、ｊ＝０〜６３、演算［ｘ／ｙ］は整数ｘ
を整数ｙで除算した結果の商の整数部を表し、また演算
［ｘ％ｙ］は整数ｘを整数ｙで除算した結果の商の余り
を表す。

【００３７】セレクタ１４３はｋ（＝４）進カウンタ１
４４により発生されるサブ累算レジスタブロック出力制
御信号Ｒｏｕｔに従い、動作クロック毎に巡回的に（サ
ブ累算レジスタブロック０では、例えばｒ０，ｒ１，ｒ
２，ｒ３，ｒ０，ｒ１，…の順序で）接続されているレ
ジスタを選択し、その内容をサブ累算レジスタブロック
出力ＡＣＣｉ’（ｔ）（ｉ＝０〜１５）として出力す
る。このとき、各レジスタ１４２に累算結果ＡＣＣｉを
読み込むラッチタイミング信号Ｌｒと出力制御信号Ｒｏ
ｕｔは同期しており、加算器１４１において累算される
内容は、拡散符号のチップタイミングと同期したもので
ある。すなわち、例えばサブ累算レジスタブロック１４
００において、レジスタｒ０の内容をＡＣＣ０’（ｔ）
として出力した時、加算器ＡＤＤ１での累算結果ＡＣＣ
１（ｔ）がレジスタｒ４に読み込まれる。同様にして、
［ｊ％４］の等しくなるレジスタｒｊ同士は同時に動作
する組として対応関係にある。この様子は図４に示す通
りである。但し、ｔ＝０にてシステムが動作開始してか
らｔ＜６０までは、拡散符号が入力されていない係数レ
ジスタが存在するため、該Ｔａｐｉ（ｔ）は０として巡
回累算処理を行う。

【００３８】その結果、ｔ＝０で受信したＲｘ（０）に
対してＰＮ（０）で逆拡散復調処理を開始した信号は、
図４において色のついた信号として示されるように、ｔ
＝２５２まで順次累算されて１シンボル分の相関値とな
った後、ｔ＝２５６において出力タイミング制御スイッ
チ１４５を介してＣｏｒｒ（２５６）として出力され
る。

【００３９】以上の構成及び動作により、本発明の第二
の実施態様であるＭＦによるスペクトル拡散受信機で
は、巡回累算部において部分累算結果をシフトしないた
め、動作ゲート数を減少させることが出来る。即ち、図
３に示す巡回累算部１０４内の各レジスタは、ｋ動作ク
ロックに１度だけ動作するため、前述の第一の実施態様
に対し、さらに低消費電力化を図ることが可能となる。

【００４０】尚、図３に示す実施態様では受信信号のサ
ンプリングレートをチップレートの４倍（ｋ＝４）とし
たが、ｋ＝１の場合には巡回累算部内のレジスタ数はタ
ップ数と等しくなり（ｍ＝ｎ）、各サブ累算レジスタブ
ロック内に１個ずつのレジスタで構成されるため、セレ
クタ１４３及びカウンタ１４４などが不要となる。この
場合、サンプリング時間Ｄ＝Ｔ（１チップの時間幅）と
なる。

【００４１】以上説明した本発明のＭＦによるスペクト
ル拡散受信機の第二の実施態様における回路規模及び消
費電力について、従来例である図５のＭＦによるスペク
トル拡散受信機と対比しながら説明する。

【００４２】本発明によるＭＦでは、タップ数を拡散比
よりも少なく設定している。単純にタップ数を削減した
場合、回路規模はほぼタップ数に比例して減少するが、
１シンボル分の相関値を求めるために、ｍタップのＭＦ
により得られた部分相関値をＧｐ／ｍ回累算するための
回路（巡回累算部）が必要となり、この部分の回路規模
増加が増加する。本発明では、該巡回累算部の構成を入
力系列レジスタ及び加算部と共通化して回路規模の増加
を最小限に抑えている。

【００４３】図１の本発明によるＭＦの拡散符号用係数
レジスタ部では、図５に比べシフトレジスタが不要であ
る。さらに、レジスタ数はタップ数に比例する。そのた
め本発明による方式の係数レジスタ部の回路規模は、従
来方式の約８％となる。

【００４４】乗算部においては、個々の乗算器の構成は
等しいため、その回路規模は乗算器の数に比例する。乗
算器の数はタップ数と対応しているため、本発明による
方式の乗算部の回路規模は、従来方式の１／４である。

【００４５】本発明による巡回累算部は、従来方式にお
ける入力信号系列用レジスタ群と加算部を一体化した処
理を行うと考えることが出来る。従って回路規模は、入
力系列用レジスタ部、加算部及び巡回累算部をあわせた
ものと比較する。本発明による巡回累算部のレジスタ及
びセレクタは、従来方式の入力系列レジスタに比べてビ
ット数が多くなるため個々の回路は大きくなるが、タッ
プ数削減によりレジスタ数が減少する。また加算器につ
いては個々の構成は等しく、回路規模はタップ数に比例
する。この結果、本発明による方式の巡回累算部の回路
規模は従来方式の約５０％であり、ビット数増加よりも
タップ数削減による回路規模減少が効果的であることが
分かる。

【００４６】上記の結果、図１に示す本発明によるＭＦ
全体の回路規模は、図５に示す従来方式の約４０％にま
で削減できる。

【００４７】また、本発明によるＭＦにおけるタップ数
と回路規模との関係は、従来方式と比較すると、３２タ
ップで約８５％、１６タップで約４０％、８タップで約
２０％、４タップで約１０％と、効果的に回路規模を縮
小できる。

【００４８】消費電力に関しては、本発明による方式で
はタップ数削減及び巡回累算部と加算部の共通化により
回路規模を減少させた効果が大きい。また、本発明によ
る方式では、動作クロック毎に動作するゲート数を少な
くするよう、拡散符号用レジスタ、累算用レジスタによ
る構成とし、低消費電力化した。結果的に、図１に示す
本発明によるＭＦ全体の消費電力は、図５に示す従来方
式の約２５％にまで削減できる。

【００４９】また、本発明によるＭＦにおけるタップ数
と消費電力との関係は、従来方式と比較すると、３２タ
ップで約５０％、１６タップで約２５％、８タップで約
１０％、４タップで約５％と、効果的に消費電力を低減
できる。

【００５０】

【発明の効果】本発明によれば、タップ数を拡散比より
も少なく設定し、１シンボル分の相関値を得るために行
う巡回累算処理を、従来のＭＦにおける入力系列レジス
タ部と加算部を共通化させた回路構成とすることによ
り、小回路規模のＭＦによるスペクトル拡散受信機が実
現できる。

【００５１】このように構成することで、一般的にタッ
プ数を削減した場合に新たに必要となる累算処理を、従
来のＭＦを構成していた要素回路を有効に利用すること
により、回路規模の増加を伴わずに実現できる。その結
果、タップ数と拡散比の関係によらず、効果的に全体の
回路規模を縮小化できる。

【００５２】また本発明によれば、上記の縮小化した基
本回路構成に加えて、巡回累算部における累算用レジス
タをｋクロックに１度だけ部分累算結果を読込む構成と
することにより、動作するゲート数を減少させることが
出来るので、消費電力を低減するスペクトル拡散受信機
が実現できる。

【図面の簡単な説明】

【図１】本発明の第一の実施態様であるマッチドフィル
タによるスペクトル拡散受信機の構成を示す図である。

【図２】本発明の実施態様における受信信号と拡散符号
用係数レジスタ部内の係数レジスタ、各タップ出力の動
作タイミングを示す図である。

【図３】本発明の第二の実施態様であるマッチドフィル
タによるスペクトル拡散受信機の巡回累算部の構成を示
す図である。

【図４】本発明の第二の実施態様における巡回累算部内
の累算用レジスタの動作タイミングを示す図である。

【図５】従来のマッチドフィルタによるスペクトル拡散
受信機の構成を示す図である。

【符号の説明】

１０１、２０１、３０１…乗算部、１０２、２０２、３
０２…係数レジスタ部、１０３、１０４、３０５…巡回
累算部、１１０、２１０、３１０…乗算器、１２０、１
４２、２２０、３２０、３４０、３５０…レジスタ、１
３０、１４０…サブタップブロック、１３１、１４１、
３５３…加算器、１３２、２２１、２４０、３２１…シ
フトレジスタ、１３３、１４５、３５４…出力切換スイ
ッチ、１４３、３４１、３５１…出力セレクタ、１４
４、３４２、３５２…カウンタ、２０３、３０３…加算
部、２０４、３０４…入力系列レジスタ部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 土居 信数 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (8)

【特許請求の範囲】
1. 【請求項１】スペクトル拡散変調された受信信号を逆拡
   散復調するスペクトル拡散受信機において、 逆拡散復調のための拡散符号系列からｍチップの拡散符
   号係数を格納するｍ段の係数レジスタと、 上記ｍ個の係数レジスタに格納された上記拡散符号係数
   と上記受信信号との乗算結果を出力するｍ本のタップ
   と、 タップｉ（ｉ＝０〜ｍ−１）より出力された乗算結果と
   タップｊ（ｉ＝１〜ｍ−１のときｊ＝ｉ−１、ｉ＝０の
   ときｊ＝ｍ−１）より出力され１チップ遅延させた乗算
   結果とを加算する加算器ｉ（ｉ＝０〜ｍ−１）と、 タップｍ−１より出力され１チップ遅延させた乗算結果
   を相関値としての出力と加算器０への入力とを切り換え
   るスイッチとを有することを特徴とするスペクトル拡散
   受信機。
2. 【請求項２】請求項１記載のスペクトル拡散受信機にお
   いて、 上記受信信号はチップレートのｋ倍でサンプリングされ
   ており、 タップｉより出力された乗算結果を巡回的に入力するｋ
   個の累算レジスタと上記累算レジスタを巡回的に選択
   し、選択された上記累算レジスタに格納された乗算結果
   をタップｊ（ｉ＝１〜ｍ−１のときｊ＝ｉ−１、ｉ＝０
   のときｊ＝ｍ−１）より出力された乗算結果と加算する
   加算器に入力するセレクタとを有することを特徴とする
   スペクトル拡散受信機。
3. 【請求項３】請求項１記載のスペクトル拡散受信機にお
   いて、 上記拡散符号係数は０または１の値をとり、 上記タップは、上記係数レジスタに格納された上記拡散
   符号係数が０であれば上記受信信号の値を、上記係数レ
   ジスタに格納された上記拡散符号係数が１であれば上記
   受信信号の値を符号反転させた値を出力することを特徴
   とするスペクトル拡散受信機。
4. 【請求項４】拡散比Ｇｐでスペクトル拡散変調された受
   信信号をチップレートのｋ倍の動作クロックでサンプリ
   ングして逆拡散復調するスペクトル拡散受信機におい
   て、 上記受信信号が入力される第一の信号線と、 逆拡散復調のための拡散符号系列が入力される第二の信
   号線と、 時刻ｉ×ｋ（ｉ＝０〜ｍ−１）を始点に（ｋ×ｍ）動作
   クロックに一度生起するラッチタイミング信号に従って
   上記第二の信号線の出力を格納するｍ段の係数レジスタ
   ｉ（ｉ＝０〜ｍ−１）と、 上記係数レジスタｉ（ｉ＝０〜ｍ−１）に格納された内
   容と上記第一の信号線の出力との乗算結果を出力するｍ
   本のタップｉ（ｉ＝０〜ｍ−１）と、 タップｉ（ｉ＝０〜ｍ−１）より出力された乗算結果と
   タップｊ（ｉ＝１〜ｍ−１のときｊ＝ｉ−１、ｉ＝０の
   ときｊ＝ｍ−１）より出力されｋ動作クロック時間遅延
   させた乗算結果とを加算する加算器ｉ（ｉ＝０〜ｍ−
   １）と、 タップｍ−１より出力されｋ動作クロック時間遅延させ
   た乗算結果を相関値としての出力と加算器０への入力と
   を切り換えるスイッチとを有することを特徴とするスペ
   クトル拡散受信機。
5. 【請求項５】請求項４記載のスペクトル拡散受信機にお
   いて、 上記スイッチは、時刻０〜Ｇｐ×ｋ−１においては、上
   記タップｍ−１より出力されｋ動作クロック時間遅延さ
   せた乗算結果を加算器０への入力とし、時刻Ｇｐ×ｋ〜
   Ｇｐ×（ｋ＋１）−１においては、上記タップｍ−１よ
   り出力されｋ動作クロック時間遅延させた乗算結果を相
   関値として出力することを特徴とするスペクトル拡散受
   信機。
6. 【請求項６】請求項４記載のスペクトル拡散受信機にお
   いて、 タップｉより出力された乗算結果を巡回的に入力するｋ
   個の累算レジスタと上記累算レジスタを巡回的に選択
   し、選択された上記累算レジスタに格納された乗算結果
   をタップｊ（ｉ＝１〜ｍ−１のときｊ＝ｉ−１、ｉ＝０
   のときｊ＝ｍ−１）より出力された乗算結果と加算する
   加算器に入力するセレクタとを有することを特徴とする
   スペクトル拡散受信機。
7. 【請求項７】請求項４記載のスペクトル拡散受信機にお
   いて、 上記拡散符号係数は０または１の値をとり、 上記タップは、上記係数レジスタに格納された内容が０
   であれば上記第一の信号線の出力を出力し、上記係数レ
   ジスタに格納された内容が１であれば上記第一の信号線
   の出力を符号反転させて出力することを特徴とするスペ
   クトル拡散受信機。
8. 【請求項８】拡散比Ｇｐでスペクトル拡散変調された受
   信信号をチップレートのｋ倍の動作クロックでサンプリ
   ングして逆拡散復調するスペクトル拡散受信機におい
   て、 逆拡散復調のための拡散符号系列からｍチップの拡散符
   号係数を格納するｍ段の係数レジスタ（ｍ＜Ｇｐ）と、 上記係数レジスタに格納された拡散符号係数と上記受信
   信号との乗算結果を出力するｍ本のタップと、 第一のタップより出力された第一の乗算結果と上記第一
   のタップの前段のタップより出力されｋ動作クロック時
   間遅延させた第二の乗算結果とを巡回的に加算する巡回
   加算部とを有することを特徴とするスペクトル拡散受信
   機。