JP2000278178A

JP2000278178A - マッチドフィルタおよびマッチドフィルタにおける演算方法

Info

Publication number: JP2000278178A
Application number: JP7927499A
Authority: JP
Inventors: Naoyuki Kurihara; 直之栗原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-03-24
Filing date: 1999-03-24
Publication date: 2000-10-06

Abstract

(57)【要約】【課題】マッチドフィルタの小型，低消費電力
化を図ること。【解決手段】排他的論理和回路１１４〜１１７が、
隣接する２つの逆拡散符号（Ｃ０，Ｃ１等）の一致，不
一致を判定し、その判定結果に基づいて加減算器１１０
〜１１３が、加算／減算を実行する。続いて、隣接する
２つの逆拡散符号のいずれかの値に応じて、正反転回路
１１８〜１２１が、データの反転／非反転を実行する。
この構成によって、乗算器を全く用いずに従来と同等の
機能をもつマッチドフィルタの演算器を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スペクトラル拡散
通信における同期獲得等に用いられるマッチドフィルタ
およびマッチドフィルタにおける演算方法に関する。

【０００２】

【従来の技術】従来のマッチドフィルタの構成について
図１１を用いて説明する。同図に示すマッチドフィルタ
はＦＩＲデジタルフィルタを用いた８倍拡散のマッチド
フィルタの例である。

【０００３】このマッチドフィルタは、フリップフロッ
プ群１〜８でなるシフトレジスタ９と、シフトレジスタ
９に蓄えられた拡散変調信号と逆拡散符号Ｃ０〜Ｃ７と
の逆拡散演算を実行する逆拡散演算部２５とを備えてい
る。

【０００４】シフトレジスタ９は、直列接続された複数
のフリップフロップ１〜８から構成されており、一段目
のフリップフロップ１に受信入力端Ｉ０に入力した拡散
変調信号が与えられ、各フリップフロップ１〜８にクロ
ック信号入力端に入力したクロックＣＬ１がパラレルに
与えられるようにしている。

【０００５】逆拡散演算部２５は、フリップフロップ１
〜８の出力と逆拡散符号Ｃ０〜Ｃ７とを乗算する乗算器
１０〜１７と、乗算結果を加算する加算器１８〜２４と
を備えている。

【０００６】受信入力端Ｉ０には、アナログ信号（例え
ば、スペクトル拡散信号）が、４．０９６ＭＨｚのサン
プリング周波数でサンプリングされて生成されたデジタ
ル信号が入力される。なお、デジタル信号は、クロック
信号ＣＬ１から入力される信号に同期した６ビットの信
号である。デジタル信号は、フリップフロップ１に入力
されたのち、フリップフロップ８に向けてクロックに同
期してシフトされる。乗算器１０〜１７は、６ビット×
１ビットの乗算器であり、７ビットの出力信号を出力す
る。乗算器９では、フリップフロップ１（６ビット）の
出力信号と符号列Ｃ０との乗算が行われる。乗算器１０
〜１７では、フリップフロップ群２〜８と符号列Ｃ１〜
Ｃ７との乗算がそれぞれ行われる。加算器１８では、乗
算器１０〜１１の出力信号を加算される。加算器１９〜
２１では、乗算器１２と乗算器１３の出力、乗算器１４
と乗算器１５の出力、乗算器１６と乗算器１７の出力を
それぞれ加算する。加算器２２では加算器１８と加算器
１９の出力の加算、加算器２３では加算器２０と加算器
２１の出力の加算、加算器２４では加算器２２と加算器
２３の出力の加算が行われ、出力端ＯＵＴより出力す
る。

【０００７】マッチドフィルタの演算手順について、図
１２を参照して以下に説明する。

【０００８】シフトレジスタ９のフリップフロップ１〜
８の初期値は全て０とする。

【０００９】受信入力端Ｉ０にデジタル信号の１番目の
サンプリングデータＤ０が入力されるとフリップフロッ
プ１に取り込まれ、このサンプリングデータＤ０と逆拡
散符号Ｃ０との乗算が乗算器１０で行われる。従って、
Ｄ０×Ｃ０の値を示す出力信号が乗算器１０より出力さ
れる。

【００１０】受信入力端Ｉ０にデジタル信号の２番目の
サンプリングデータＤ１がクロック信号ＣＬ１より入力
されるクロックに同期して入力されるとフリップフロッ
プ１に取り込まれるとともに、１番目のサンプリングデ
ータＤ０がフリップフロップ２に取り込まれる。その結
果、乗算器１０では、２番目のサンプリングデータＤ１
と逆拡散符号Ｃ０の乗算が行われると共に、乗算器１１
では、１番目のサンプリングデータＤ０と逆拡散符号Ｃ
１の乗算が行われる。従って、Ｄ１×Ｃ０の値を示す出
力信号が乗算器１０より出力されると共に、Ｄ０×Ｃ１
の値を示す出力信号が乗算器１１より出力される。

【００１１】以降、同様の動作が８番目のサンプリング
データＤ７が入力されるまで繰り返される。

【００１２】受信入力端Ｉ０にデジタル信号の８番目の
サンプリングデータＤ７がクロック信号ＣＬ１より入力
されるクロックに同期して入力されると、１番目から８
番目のサンプリングデータＤ０〜Ｄ７がフリップフロッ
プ群８〜１にそれぞれ取り込まれる。従って、Ｄ７×Ｃ
０の値が示す乗算結果が乗算器１０から出力され、Ｄ６
×Ｃ１の値が示す乗算結果が乗算器１１から出力され、
Ｄ５×Ｃ２の値が示す乗算結果が乗算器１２から出力さ
れ、Ｄ４×Ｃ３の値が示す乗算結果が乗算器１３から出
力され、Ｄ３×Ｃ４の値が示す乗算結果が乗算器１４か
ら出力され、Ｄ２×Ｃ５の値が示す乗算結果が乗算器１
５から出力され、Ｄ１×Ｃ６の値が示す乗算結果が乗算
器１６から出力され、Ｄ０×Ｃ７の値が示す乗算結果が
乗算器１７から出力される。

【００１３】以上の動作より、デジタル信号の最初の８
個のサンプリングデータＤ０〜Ｄ７と逆拡散符号列Ｃ
０、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７との相
関値を求めるために必要な乗算が全て行われ、加算器１
８〜加算器２４によりそれぞれの乗算器の乗算結果の加
算が行われ、出力端Ｏ０より相関結果Ｄ０×Ｃ７＋Ｄ１
×Ｃ６＋Ｄ２×Ｃ５＋Ｄ３×Ｃ４＋Ｄ４×Ｃ３＋Ｄ５×
Ｃ２＋Ｄ６×Ｃ１＋Ｄ７×Ｃ０が出力される。

【００１４】その結果、デジタル信号の８個のサンプル
データＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ
７と８ビットの逆拡散符号列Ｃ７、Ｃ６、Ｃ５、Ｃ４、
Ｃ３、Ｃ２、Ｃ１、Ｃ０との相関値を求めるのに必要な
逆拡散演算がすべて行われる。以降、同様の動作が繰り
返される。

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来のマッチドフィルタの演算器の構成では、タップ数個
の乗算器と(タップ数／２＋１)個の加算器が必要とな
り、小型化・低消費化が困難であるという問題を有して
いた。

【００１６】本発明は、上記従来の問題を解決するため
になされたものであり、マッチドフィルタの小型・低消
費電流化を図ることを目的とする。

【００１７】

【課題を解決するための手段】本発明では、逆拡散符号
列のもつ特殊性（例えば、絶対値が変化しない）に着目
して、マッチドフィルタにおける演算において、加算演
算を先行させる新規な方式を採用するものである。これ
により、基本的には、乗算器をまったく使用せずに相関
検出を行なうことができる。回路規模増大の要因となる
乗算器を使用しない（少なくともその数を低減する）こ
とによって回路規模の削減ならびにマッチドフィルタの
低消費電力化が実現される。

【００１８】

【発明の実施の形態】本発明の第１の態様では、隣接す
る２つの逆拡散符号の一致・不一致によって、一組の拡
散変調信号を加算するか減算するかを決定し、前記隣接
する２つの逆拡散符号のいずれかの値によって、前記加
算あるいは前記減算の結果として得られるデータの反転
もしくは非反転を決定する。

【００１９】この構成によれば、乗算器を全く用いずに
マッチドフィルタの演算器を構成でき、従来構成と同じ
機能を実現できる。

【００２０】また、本発明の第２の態様では、拡散変調
データ列とＰＮ符号列との相関を検出するに際し、前記
ＰＮ符号列における隣接する一組のデータの一致・不一
致によって、前記一組のデータに対応する一組の前記拡
散変調データの加算／減算を決定し、前記一組の拡散変
調データのいずれかの値によって、前記加算あるいは前
記減算の結果として得られるデータの反転もしくは非反
転を決定する。

【００２１】ＰＮ符号列は±１の値をランダムにとる符
号列であるという特殊性をもつ。この点に着目して、加
算と反転（非反転）とを組み合わせて、相関検出を行な
うものである。この構成によれば、乗算器を全く用いず
にマッチドフィルタの演算器を構成でき、従来構成と同
じ機能を実現できる本発明の第３の態様では、逆拡散符
号列の組み合わせに基づいて、所定の遅延を与えられた
一組の拡散変調データを加算するか減算するかを決定
し、前記加算または減算の後に、ＰＮ符号の乗算処理を
行なう。

【００２２】この構成によれば、従来構成に比べて乗算
器の数を半分にすることができる。

【００２３】また、本発明の第４の態様では、マッチド
フィルタは、入力される拡散変調データに遅延を与える
ためのｎ段（ｎは２以上の自然数）の遅延要素と、前記
ｎ段の遅延要素のうちの隣接する２個の遅延要素の出力
データについて加算あるいは減算を実行する加減算器
と、前記隣接する２個の遅延要素に対応する一組の逆拡
散符号の一致・不一致を検出し、その検出結果を示す信
号を、前記加算または減算のどちらを実行するかを指示
する信号として前記加減算器に与える一致・不一致検出
回路と、前記一組の逆拡散符号のいずれかの値によって
前記加減算器の出力データを反転して出力するか反転せ
ずに出力するかが決まる反転・非反転回路とを有する。

【００２４】乗算器を用いずにマッチドフィルタを構成
できる。また、反転・非反転回路は簡単な構成の回路で
容易に実現でき、加減算器は、加算器に簡単な回路を追
加することにより実現できる。よって、回路規模および
消費電力を削減することが可能となる。また、コスト面
でも有利となる。

【００２５】本発明の第５の態様では、マッチドフィル
タは、入力される拡散変調データに遅延を与えるための
ｎ段（ｎは２以上の自然数）の遅延要素と、前記ｎ段の
遅延要素のうちの隣接する２個の遅延要素の出力データ
について加算あるいは減算を実行する加減算器と、前記
隣接する２個の遅延要素に対応する一組の逆拡散符号の
一致・不一致を検出し、その検出結果を示す信号を、前
記加算または減算のどちらを実行するかを指示する信号
として前記加減算器に与える一致・不一致検出回路と、
前記加減算器の出力データに前記一組の逆拡散符号のい
すれかを乗算する乗算回路と、を有する。

【００２６】乗算回路を使用する場合でも、本回路構成
によれば、従来よりも乗算器の数を半減することがで
き、回路規模の削減および低消費電力化を達成できる。

【００２７】本発明の第６の態様では、マッチドフィル
タは、入力される拡散変調データに遅延を与えるための
（ｍ×ｎ）段（ｍ，ｎは共に２以上の自然数）の遅延要
素と、前記（ｍ×ｎ）段の遅延要素のうちの、ｍ番目と
２ｍ番目の遅延要素の出力データについて加算あるいは
減算を実行する加減算器と、隣接する一組の逆拡散符号
の一致・不一致を検出し、その検出結果を示す信号を、
前記加算または減算のどちらを実行するかを指示する信
号として前記加減算器に与える一致・不一致検出回路
と、前記一組の逆拡散符号のいずれかの値によって前記
加減算器の出力データを反転して出力するか反転せずに
出力するかが決まる反転・非反転回路と、を有する。

【００２８】この構成によれば、ｍ倍オーバーサンプリ
ングされた拡散変調信号を使用する場合にも対応でき
る。単位時間あたりのデータ点数が多い分、相関検出の
精度を高めることができる。

【００２９】本発明の第７の態様では、マッチドフィル
タは、入力される拡散変調データに遅延を与えるための
（ｍ×ｎ）段（ｍ，ｎは共に２以上の自然数）の遅延要
素と、前記（ｍ×ｎ）段の遅延要素のうちの、ｍ番目と
２ｍ番目の遅延要素の出力データについて加算あるいは
減算を実行する加減算器と、隣接する一組の逆拡散符号
の一致・不一致を検出し、その検出結果を示す信号を、
前記加算または減算のどちらを実行するかを指示する信
号として前記加減算器に与える一致・不一致検出回路
と、前記加減算器の出力データに前記一組の逆拡散符号
のいすれかを乗算する乗算回路とを有する。

【００３０】この構成によれば、ｍ倍オーバーサンプリ
ングされた拡散変調信号を使用する場合にも対応でき
る。単位時間あたりのデータ点数が多い分、相関検出の
精度を高めることができる。

【００３１】また、本発明の第８の態様では、第４の態
様〜第７の態様のいずれかにおいて、前記遅延要素は、
シフトレジスタまたはＲＡＭで構成される。汎用的な記
憶回路を用いて遅延線を構成するものである。

【００３２】本発明の第９の態様では、第４の態様〜第
８の態様のいずれかにおいて、前記一致・不一致検出回
路は排他的論理和回路で構成され、前記加減算器は排他
的論理和回路とフルアダーを組み合わせて構成される。

【００３３】一致検出回路と加減算回路を簡単な構成の
回路で実現するものであり、回路規模の削減に役立つ。

【００３４】本発明の第１０の態様〜第１２の態様で
は、ＣＤＭＡ受信装置，移動体通信端末装置および移動
体通信基地局装置において、本発明のマッチドフィルタ
を使用する。これにより、省エネルギー化，省スペース
化，低コスト化の点で有利となる。

【００３５】以下、本発明の実施の形態について、図面
を参照しながら具体的に説明する。

【００３６】（実施の形態１）図１は、本発明の実施の
形態１にかかる８倍拡散のマッチドフィルタの構成を示
したものである。実施の形態１のマッチドフィルタは、
拡散変調信号が蓄えられるシフトレジスタ１０９と、シ
フトレジスタ１０９に蓄えられた拡散変調信号と逆拡散
符号（ＰＮ符号）Ｃ０〜Ｃ７との逆拡散演算を実行する
逆拡散演算部１２５とを備えている。

【００３７】シフトレジスタ１０９は、直列接続された
複数のフリップフロップ１０１〜１０８から構成されて
おり、一段目のフリップフロップ１０１に受信入力端Ｉ
０に入力した拡散変調信号が与えられ、各フリップフロ
ップ１０１〜１０８にクロック信号入力端に入力したク
ロックＣＬ１が、パラレルに与えられるようにしてい
る。

【００３８】逆拡散演算部１２５は、シフトレジスタ１
０９に保持可能な拡散変調信号数の半数の加減算器１１
０〜１１３と、加減算器１１０〜１１３の結果を正転も
しくは反転を行う正反転回路１１８〜１２１と、偶数番
目と奇数番目の逆拡散符号の一致・不一致を検出する
（あるいは、桁上げ信号を発生しない形態で和をとって
いるとみることもできる）排他的論理和回路（ｅｘｏｒ
と記す場合もある）１１４〜１１７と、正反転回路１１
８〜１２１の出力の総和を相関信号として出力端ＯＵＴ
へ出力する加算器１２２〜１２４とを備えている。な
お、「正転」とは、ここでは、反転しないこと、つまり
「非反転」と同義語として用いる。

【００３９】このように、図１のマッチドフィルタにお
ける演算部では、乗算器を使用しないで相関検出を行な
う。図１の構成によって、従来と同様な機能を実現でき
るのは、以下の理由による。

【００４０】つまり、ＰＮ符号列は「＋１」または「−
１」のランダム符号であるため、図１１に示す従来回路
における、２個のＰＮ符号についての演算結果は、以下
のいずれかとなる。Ｄ０＋Ｄ１，Ｄ０−Ｄ１，−（Ｄ０＋Ｄ１），
−（Ｄ０−Ｄ１）このことを考慮すると、２個のＰＮ符号の値の一致・不
一致により加算，減算を決定し（同じ値の場合は加算，
違う値の場合は減算を行なう）、ＰＮ符号が「＋１」か
「−１」によって加減算結果の反転・非反転を決定する
（奇数番目の符号の値が「＋１」のときは非反転，「−
１」のときは反転とする）ことにより、従来の演算と同
じ結果を得ることができることがわかる。

【００４１】ＰＮ符号の数が４個の場合を考えると、図
１１の従来構成によれば、マッチドフィルタの演算部で
は、乗算器が４個，加算器が３個必要であるのに対し、
図１の構成をとれば、加減算器２個，反転・非反転回路
２個，加算器１個ですむ。反転・非反転回路は構成が簡
単であり、加算器に排他的論理和を付加するだけで加減
算器に拡張することができるので、マッチドフィルタの
演算部の回路規模は、かなり削減することができる。本
発明の発明者の設計によれば、回路規模を約１０％削減
できた。ＣＤＭＡ通信システムにおいて、マッチドフィ
ルタは回路規模が非常に大きく、消費電力やコストの低
減が求められるところであり、本実施の形態の構成を採
ることによって、消費電力やチップコストの面でも有利
となる。

【００４２】なお、図１の加減算回路１１０〜１１３
は、例えば、図２に示すような簡単な構成の回路によっ
て実現できる。すなわち、図２では、加減算回路は、フ
ルアダー１２６と排他的論理和回路１２７とで構成され
る。図２は、加減算の原理を示すための図であり、簡略
化して描かれている。

【００４３】図２の回路において、一致・不一致検出用
の排他的論理和回路１１４（１１５〜１１７）は、ＰＮ
符号列（逆拡散符号列）のうちの隣接する２つの符号Ｃ
ｎとＣn+1の一致・不一致を判定するものであり、その
出力Ｓ１は、不一致のとき「＋１」となり、一致のとき
は「０」となる。このＳ１信号は、加算／減算のいずれ
かを指示する信号として機能し、「＋１」のときにはフ
ルアダー１２６において減算がなされ，「０」のときに
は加算がなされる。

【００４４】フルアダー１２６における減算は、２の補
数を用いて加算形式に変換することで行われる。つま
り、引き算される符号値を反転させ、それに１を加えた
ものを、加算することによって減算を実現する。

【００４５】上述の「引き算される符号値を反転させ
る」機能を果たすのが排他的論理和回路１２７である。
すなわち、一致・不一致検出用の排他的論理和回路１１
４の出力Ｓ１は、加減算器１１０を構成する排他的論理
和回路１２７にも供給される。ここで、排他的論理和回
路１２７の一方の入力（符号列）Ｄn+1が「１」である
とした場合、Ｓ１が「１（すなわち減算）」のときは、
排他的論理和回路１２７の出力Ｓ２は「０」となって入
力ビットの反転が行われ、Ｓ１が「０（すなわち加
算）」の場合には、Ｓ２は「１」となり、入力ビットが
そのまま出力される。そして、フルアダー１２６では、
Ｓ１＋Ｓ２＋Ｄｎの演算が行われ、加減算出力Ｄoutが
出力されることになる。このように、乗算器を使用せず
に簡単な回路でもって等価な演算処理を行なえる。

【００４６】以下、図１の実施の形態の具体的な動作に
ついて図３を参照して説明する。

【００４７】本実施の形態では、逆拡散演算器１２５に
クロック信号ＣＬ１として４．０９６ＭＨｚクロックを
入力する。

【００４８】受信入力端Ｉ０に、アナログのスペクトル
拡散信号が４．０９６ＭＨｚのサンプリング周波数でサ
ンプリングされて生成されたデジタル信号が入力され
る。例えばデジタル信号は６ビットの信号であるとす
る。

【００４９】シフトレジスタ１０９の第１段目のフリッ
プフロップ１０１に保持されたデジタル信号がクロック
ＣＬ１に同期して順次後段のフリップフロップに転送さ
れ、各フリップフロップ１０１〜１０８の出力が対応す
る加減算器１１０〜１１３へ与えられる。加減算器１１
０では、ｅｘｏｒ１１４の結果が０の時（入力する２組
みの逆拡散符号の値が同じ時）、フリップフロップ１０
１（６ビット）の出力信号とフリップフロップ１０２
（６ビット）の出力信号との加算が行われ、ｅｘｏｒ１
１４の結果が１の時（入力する２組みの逆拡散符号の値
が違う時）、フリップフロップ１０１（６ビット）の出
力信号とフリップフロップ１０２（６ビット）の出力信
号との減算が行われる。同様の動作が加減算器１１１〜
１１３でも行われる。正反転回路１１８では、１番目の
逆拡散符号Ｃ０が１の時は正転し、−１の時は反転す
る。同様の動作が正反転回路１１９〜１２１でも行われ
る。これら正反転回路１１９〜１２１の出力信号が加算
器１２２〜１２４で加算されて出力端ＯＵＴより出力さ
れる。

【００５０】具体的な乗算動作について説明する。

【００５１】逆拡散符号列（Ｃ０、Ｃ１、Ｃ２、Ｃ３、
Ｃ４、Ｃ５、Ｃ６、Ｃ７）＝（１１−１−１−１１１−
１）、シフトレジスタ１０９のフリップフロップ１０１
〜１０８の初期値は全て０とする。

【００５２】クロックＣＬ１に同期してデジタル信号の
１番目のサンプリングデータＤ０がフリップフロップ１
０１に取り込まれ、符号列Ｃ０、Ｃ１がともに１の為、
ｅｘｏｒ１１４の出力は０となり、フリップフロップ１
０１、１０２に保持されたサンプリングデータＤ０、０
が加減算器１１０により加算され、正反転回路１１８で
は正転され、加算器１２２に演算結果Ｄ０が出力され
る。その結果出力端ＯＵＴからはＤ０が出力する。

【００５３】クロックＣＬ１の次のクロックタイミング
で、デジタル信号の２番目のサンプリングデータＤ１が
フリップフロップ１０１に取り込まれ、１番目のサンプ
リングデータＤ０がフリップフロップ１０２に取り込ま
れる。フリップフロップ１０１、１０２に保持されたサ
ンプリングデータＤ１、Ｄ０が加減算器１１０により加
算され、正反転回路１１８では正転され、加算器１２２
に演算結果Ｄ０＋Ｄ１が出力される。その結果出力端Ｏ
ＵＴからはＤ０＋Ｄ１が出力する。

【００５４】クロックＣＬ１の次のクロックタイミング
で、デジタル信号の３番目のサンプルデータＤ２がフリ
ップフロップ１０１に取り込まれ、２番目のサンプルデ
ータＤ１、１番目のサンプルデータＤ０はそれぞれフリ
ップフロップ１０２、１０３に取り込まれる。

【００５５】この時、逆拡散符号列Ｃ２、Ｃ３がともに
−１の為、加減算器１１１では加算が、正反転回路１１
９では反転される。その結果正反転回路１１８、１１９
ではそれぞれＤ１＋Ｄ２、−Ｄ０が出力され、出力端Ｏ
ＵＴでは、−Ｄ０＋Ｄ１＋Ｄ２が出力される。

【００５６】クロックＣＬ１の次のクロックタイミング
で、デジタル信号の４番目のサンプルデータＤ３がフリ
ップフロップ１０１に取り込まれると、フリップフロッ
プ１０２〜１０４には、それぞれＤ２〜Ｄ０が取り込ま
れる。

【００５７】この時、加減算器１１１では１番目と２番
目のサンプルデータの加算が行われ、加減算器１１０で
は３番目と４番目のサンプルデータの加算が行われ、正
反転回路１１８、１１９に入力される。正反転回路１１
８では正転、１１９では反転され、加算器群１２２〜１
２４に演算結果−（Ｄ０＋Ｄ１）、Ｄ２＋Ｄ３が入力さ
れる。その結果出力端ＯＵＴより−Ｄ０−Ｄ１＋Ｄ２＋
Ｄ３が出力する。クロックＣＬ１の次のクロックタイミ
ングで、デジタル信号の５番目のサンプルデータＤ４が
フリップフロップ１０１に取り込まれると、フリップフ
ロップ１０２〜１０５には、それぞれＤ３〜Ｄ０が取り
込まれる。

【００５８】この時、逆拡散符号列Ｃ４、Ｃ５がそれぞ
れ−１、１の為、加減算器１１２では減算が、正反転回
路１２０では反転される。その結果正反転回路１１８、
１１９、１２０ではそれぞれＤ４＋Ｄ３、−（Ｄ２＋Ｄ
１）、−Ｄ０が出力され、出力端ＯＵＴでは、−Ｄ０−
Ｄ１−Ｄ２＋Ｄ３＋Ｄ４が出力される。

【００５９】クロックＣＬ１の次のクロックタイミング
で、デジタル信号の６番目のサンプルデータＤ５がフリ
ップフロップ１０１に取り込まれると、フリップフロッ
プ１０２〜１０６には、それぞれＤ４〜Ｄ０が取り込ま
れる。

【００６０】この時、加減算器１１２では１番目と２番
目のサンプルデータの減算が行われ、加減算器１１１で
は３番目と４番目のサンプルデータの加算が行われ、加
減算器１１０では５番目と６番目のサンプルデータの加
算が行われ、正反転回路１２０、１１９、１１８に入力
される。正反転回路１１８では正転、正反転回路１１
９、１２０では反転され、加算器群１２２〜１２４に演
算結果−（Ｄ１−Ｄ０）、−（Ｄ３＋Ｄ２）、Ｄ５＋Ｄ
４が入力される。その結果、出力端ＯＵＴよりＤ０−Ｄ
１−Ｄ２−Ｄ３＋Ｄ４＋Ｄ５が出力する。

【００６１】クロックＣＬ１の次のクロックタイミング
で、デジタル信号の７番目のサンプルデータＤ６がフリ
ップフロップ１０１に取り込まれると、フリップフロッ
プ１０２〜１０７には、それぞれＤ５〜Ｄ０が取り込ま
れる。この時、逆拡散符号列Ｃ６、Ｃ７がそれぞれ１、
−１の為、加減算器１１２では減算が、正反転回路１２
０では正転される。その結果正反転回路１１８、１１
９、１２０、１２１ではそれぞれＤ６＋Ｄ５、−（Ｄ４
＋Ｄ３）、−（Ｄ２−Ｄ１）、Ｄ０が出力され、出力端
ＯＵＴでは、Ｄ０−Ｄ１−Ｄ２＋Ｄ３＋Ｄ４＋Ｄ５が出
力される。

【００６２】クロックＣＬ１の次のクロックタイミング
で、デジタル信号の８番目のサンプルデータＤ７がフリ
ップフロップ１０１に取り込まれと、フリップフロップ
１０２〜１０８には、それぞれＤ６〜Ｄ０が取り込まれ
る。この時、加減算器１１３では１番目と２番目のサン
プルデータの減算が行われ、加減算器１１２では３番目
と４番目のサンプルデータの減算が行われ、加減算器１
１１では５番目と６番目のサンプルデータの加算が行わ
れ、加減算器１１０では７番目と８番目のサンプルデー
タの加算が行われ、正反転回路１２１、１２０、１１
９、１１８に入力される。正反転回路１１８では正転、
正反転回路１１９、１２０では反転、正反転回路１２１
では正転され、加算器群１２２〜１２４に演算結果Ｄ１
−Ｄ０、−（Ｄ３−Ｄ２）、−（Ｄ５＋Ｄ４）、Ｄ７＋
Ｄ６が入力される。その結果出力端ＯＵＴより−Ｄ０＋
Ｄ１＋Ｄ２−Ｄ３−Ｄ４−Ｄ５＋Ｄ６＋Ｄ７が出力され
る。

【００６３】以上の動作より、デジタル信号の最初の８
個のサンプリングデータＤ０〜Ｄ７と逆拡散符号列Ｃ
０、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７との相
関値を求めるために必要な加減算、正反転が全て行わ
れ、加算器１２２〜１２４によりそれぞれの演算結果の
加算が行われ、出力端ＯＵＴより相関結果：Ｄ０×Ｃ０
＋Ｄ１×Ｃ１＋Ｄ２×Ｃ２＋Ｄ３×Ｃ３＋Ｄ４×Ｃ４＋
Ｄ５×Ｃ５＋Ｄ６×Ｃ６＋Ｄ７×Ｃ７が出力される。

【００６４】この値は、デジタル信号の８個のサンプル
データＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ
７と８ビットの逆拡散符号列（Ｃ０、Ｃ１、Ｃ２、Ｃ
３、Ｃ４、Ｃ５、Ｃ６、Ｃ７）＝（１１−１−１−１１
１−１）との相関値を求めるのに必要な逆拡散演算の結
果であり、従来のマッチドフィルタを用いた場合と同様
の結果となる。他の逆拡散符号列を用いた場合も同様の
結果となる。

【００６５】したがって、本実施の形態によれば、乗算
器を用いずにも、加減算器、正反転回路等でマッチドフ
ィルタの演算を行う事が出来、大規模回路を必要とする
マッチドフィルタの規模の低減化、規模の低減化による
低消費電流化を図ることができる。

【００６６】（実施の形態２）図４は本発明の実施の形
態２にかかるマッチドフィルタの構成を示す回路図であ
る。

【００６７】実施の形態２のマッチドフィルタは、逆拡
散符号列（Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ
６、Ｃ７）がＭ段のレジスタ長を有している為、正反転
回路の変わりに乗算器を有している点を除き、上記実施
の形態１とほぼ同じ構成を有している。なお、図１に示
す実施の形態１のマッチドフィルタと同一機能を有する
部分には同一符号を付し説明の重複を避ける。

【００６８】本実施の形態のマッチドフィルタに備えら
れる逆拡散演算器１２５には、加減算器１１０〜１１３
の出力にそれぞれ逆拡散符号列（Ｃ０、Ｃ１、Ｃ２、Ｃ
３、Ｃ４、Ｃ５、Ｃ６、Ｃ７）を乗算する乗算器３０１
〜３０４を備えている。

【００６９】以上のように構成された実施の形態の動作
について図５に示すタイムチャートを参照して説明す
る。

【００７０】逆拡散符号列（Ｃ０、Ｃ１、Ｃ２、Ｃ３、
Ｃ４、Ｃ５、Ｃ６、Ｃ７）＝（２２−２−２−２２２−
２）、シフトレジスタ１０９のフリップフロップ１０１
〜１０８の初期値は全て０とする。

【００７１】クロックＣＬ１に同期してデジタル信号の
１番目のサンプリングデータＤ０がフリップフロップ１
０１に取り込まれると、乗算器３０１では、加減算器１
１０の出力Ｄ０と逆拡散符号Ｃ０との乗算を行い、その
結果、出力端ＯＵＴにはＤ０ｘ２が出力される。

【００７２】クロックＣＬ１に同期してデジタル信号の
２番目のサンプリングデータＤ１がフリップフロップ１
０１に取り込まれると、乗算器３０１では、加減算器１
１０の出力（Ｄ０＋Ｄ１)と逆拡散符号Ｃ０との乗算を
行い、その結果、出力端ＯＵＴには（Ｄ０＋Ｄ１）ｘ２
が出力される。

【００７３】同様の動作が、クロックＣＬ１に同期して
デジタル信号の８番目のサンプリングデータＤ７まで行
われ、その結果、出力端ＯＵＴには相関結果：−２Ｄ０
＋２Ｄ１＋２Ｄ２−２Ｄ３−２Ｄ４−２Ｄ５＋２Ｄ６＋
２Ｄ７が出力される。

【００７４】このようにして、デジタル信号の８個のサ
ンプルデータＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ
６、Ｄ７と８ビットの逆拡散符号列（Ｃ０、Ｃ１、Ｃ
２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７）＝（２２−２−２
−２２２−２）との相関値を求めるのに必要な逆拡散演
算がすべて行われ、従来のマッチドフィルタの構成を用
いた場合と同様の結果となる。他の逆拡散符号列を用い
た場合も同様の結果となる。

【００７５】したがって、本実施の形態によれば、従来
構成に比べ半数の乗算器、加減算器、正反転回路等でマ
ッチドフィルタの演算を行う事が出来、大規模回路を必
要とするマッチドフィルタの規模の低減化、規模の低減
化による低消費電流化を図ることが出来る。

【００７６】（実施の形態３）図６は本発明の実施の形
態３にかかるマッチドフィルタの構成を示す回路図であ
る。実施の形態３のマッチドフィルタは、シフトレジス
タを２倍オーバサンプリングされた拡散変調信号を保持
可能なレジスタ長を有している点を除いては、上記実施
の形態１とほぼ同じ構成を有している。なお、図１に示
す実施の形態１のマッチドフィルタと同一機能を有する
部分には同一符号を付し説明の重複を避ける。

【００７７】本実施の形態のマッチドフィルタに備えら
れるシフトレジスタ１０９は、直列接続された複数のフ
リップフロップ５０１〜５１６から構成されており、一
段目のフリップフロップ５０１に受信入力端Ｉ０に入力
した拡散変調信号が与えられ、各フリップフロップ５０
１〜５１６にクロック信号ＣＬ１がパラレルに与えられ
るようにしている。また、２倍にオーバサンプリングさ
れた拡散変調信号の偶数番目を逆拡散演算部１２５に与
えられるようになっている。

【００７８】以上のように構成された実施の形態の動作
について図７に示すタイムチャートを参照して説明す
る。

【００７９】逆拡散演算器１２５のクロック信号ＣＬ１
として８．１９２ＭＨｚクロックを入力する。

【００８０】受信入力端Ｉ０に、アナログのスペクトル
拡散信号が８．１９２ＭＨｚのサンプリング周波数でサ
ンプリングされて生成されたデジタル信号が入力され
る。例えばデジタル信号は６ビットの信号であるとす
る。

【００８１】クロックＣＬ１に同期してデジタル信号の
１番目のサンプリングデータＤ００がフリップフロップ
５０１に取り込まれ、クロックＣＬ１の次のクロックタ
イミングで、デジタル信号の２番目のサンプリングデー
タＤ０１がフリップフロップ５０１に取り込まれ、１番
目のサンプリングデータＤ００がフリップフロップ５０
２に取り込まれると逆拡散演算部１２５により演算さ
れ、出力端ＯＵＴより演算結果Ｄ００が出力される。

【００８２】クロックＣＬ１に同期してデジタル信号の
３番目のサンプリングデータＤ１０がフリップフロップ
５０１に取り込まれると、フリップフロップ５０３、５
０２にはそれぞれ、デジタル信号のサンプルデータＤ０
１、Ｄ００が取り込まれると、逆拡散演算部１２５によ
り演算され、出力端ＯＵＴより演算結果Ｄ０１が出力さ
れる。以降、同様の動作が繰り返され、２倍オーバサン
プリングされた拡散変調信号Ｉ０を時分割に演算し、演
算結果を出力端ＯＵＴより出力する。その為、連続して
２倍オーバサンプリングされた拡散変調信号に対し、逆
拡散演算を行なう事ができる。

【００８３】このように本実施の形態によれば、８．１
９２ＭＨｚクロックに同期した６ビットのデジタル信号
の逆拡散演算を乗算器を用いず、加減算器、正反転回路
等でマッチドフィルタの演算を行う事が出来、大規模回
路を必要とするマッチドフィルタの規模の低減化、規模
の低減化による低消費電流化を図ることができ、かつ受
信タイミング検出の精度を向上した逆拡散演算を実行で
きる。

【００８４】なお、本実施の形態では、２倍のオーバー
サンプリングの場合について説明したが、これに限定さ
れるものではない。つまり、ｍ倍のオーバーサンプリン
グの場合には、シフトレジスタのｍ番目のタップと２ｍ
番目のタップの出力について加減算を行なえばよい。

【００８５】（実施の形態４）図８は本発明の実施の形
態４にかかるいずれかのマッチドフィルタの構成を示す
回路図である。実施の形態４のマッチドフィルタは、受
信信号の保持手段としてシフトレジスタを用いる代わり
にメモリを用いる点を除いては、上記実施の形態１とほ
ぼ同じ構成を有している。なお、図１に示す実施の形態
１のマッチドフィルタと同一機能を有する部分には同一
符号を付し説明の重複を避ける。

【００８６】本実施の発明の形態では、メモリ群７０２
は、パラレルに書き込み／読み出し可能なメモリ７０３
〜７１０で構成されいる。各メモリ７０３〜７１０にク
ロック信号ＣＬ１をカウントするアドレスカウンタ７０
１の出力信号がパラレルに与えられるようにしている。
尚、アドレスカウンタ７０１の初期状態は８番地を示
す"１０００"とする。

【００８７】以上のように構成された実施の形態の動作
について図９に示すタイムチャートを参照して説明す
る。

【００８８】クロックＣＬ１がアドレスカウンタ７０１
に入力すると、アドレスカウンタ７０１の出力信号は０
番地を示す"００００"となり、メモリ群７０２の第１の
メモリ７１０が書き込み可能状態となる。２個目のクロ
ックＣＬ１が、アドレスカウンタ７０１に入力すると、
アドレスカウンタ７０１の出力信号は１番地を示す"０
００１"となり、メモリ群７０２の第２のメモリ７０９
が書き込み可能状態となる。以下、同様にしてクロック
ＣＬ１に同期して、メモリ７０８〜７０４が順に書き込
み可能状態となる。

【００８９】その後、８番目のクロックＣＬ１がアドレ
スカウンタ７０１に入力されると、アドレスカウンタ７
１０の出力信号は０番地を示す"０１１１"となり、第８
のメモリ７０３が書き込み可能状態となる。このよう
に、拡散変調信号は、クロックＣＬ１に同期して、メモ
リ群７０２を構成する８段のメモリ７１０〜７０３に順
に取り込まれ保持される。

【００９０】この結果、受信信号のメモリを用いた保持
手段でも、クロックＣＬ１に同期して受信信号の保持を
行えるので、逆拡散演算を連続して行うことができる。

【００９１】このように本実施の形態によれば、メモリ
を用いた受信信号の記憶手段で、逆拡散演算を乗算器を
用いず、加減算器、正反転回路等でマッチドフィルタの
演算を行う事が出来、大規模回路を必要とするマッチド
フィルタの規模の低減化、規模の低減化による低消費電
流化を図ることができる。

【００９２】（実施の形態５）本発明の実施の形態５で
は、上記実施形態１から４に示したマッチドフィルタを
ＣＤＭＡ受信装置に適用した例である。

【００９３】以下に、本発明の実施の形態５について、
図１０を参照しながら説明する。

【００９４】図１０は、本発明の実施の形態５にかかる
ＣＤＭＡ受信装置の構成図を示したものである。

【００９５】実施の形態５のＣＤＭＡ受信装置は、受信
アンテナ９０１と、所定の周波数でフィルタリング及び
増幅する高周波信号処理部９０２と、アナログ信号をデ
ジタル信号に変換するＡＤ変換器９０３と、受信信号を
復調するデータ復調部９０４と、復号を行なうデータ復
号部９０５と、復号された信号を音声に換えるＣＯＤＥ
Ｃ部９０６と、通信を行うものと同期を獲得もしくは維
持を行なうマッチドフィルタ９０７と、逆拡散符号を発
生するコード発生部９０８と、クロック信号部９０９、
タイミングコントロール部９１０と、を備えている。

【００９６】マッチドフィルタ９０７には、ＡＤ変換部
９０３から拡散変調されたデジタル信号からなる拡散変
調信号が与えられ、クロック発生部９０９から与えられ
るクロックＣＬ１が印加され、コード発生部９０８より
発生する逆拡散符号が入力される。タイミングコントロ
ール部９１０では、逆拡散を行なうタイミング等の制御
を行なう。マッチドフィルタ９０７では、コード発生部
９０８より与えられる逆拡散符号とＡＤ変換部９０３か
ら与えられる拡散変調信号との逆拡散演算が行なわれ、
同期獲得もしくは維持した結果として逆拡散演算結果が
データ復調部９０４に出力される。データ復調部９０４
では、マッチドフィルタ９０７より得られたタイミング
結果をもとにデータ復調し、データ復号部９０５にデー
タを与える。

【００９７】なお、マッチドフィルタ９０７の構成は上
記実施の形態１と同じ構成を有しており、逆拡散演算を
乗算器を用いず、加減算器、正反転回路等でマッチドフ
ィルタの演算を行う事が出来、大規模回路を必要とする
マッチドフィルタの規模の低減化、規模の低減化による
低消費電流化を図ることができる。

【００９８】このように本実施の形態によれば、上記実
施の形態１と同じ構成を有したマッチドフィルタを含ん
だＣＤＭＡ受信装置では逆拡散演算を乗算器を用いず、
加減算器、正反転回路等でマッチドフィルタの演算を行
う事が出来、大規模回路を必要とするマッチドフィルタ
の規模の低減化、規模の低減化による低消費電流化を図
ることができる。

【００９９】なお、実施の形態５の説明では、ＣＤＭＡ
受信装置に実施の形態１で説明したマッチドフィルタを
用いる場合を説明したが、その他の実施の形態で説明し
たマッチドフィルタも同様に適用できる。

【０１００】また、上記実施の形態１から４で夫々説明
したマッチドフィルタのいずれかを、ＣＤＭＡ方式の移
動体無線通信を行う基地局装置または移動体装置の無線
受信部に備えてもよいし、その他の通信端末の無線受信
部として使用してもよい。

【０１０１】

【発明の効果】以上説明したように、本発明によれば、
マッチドフィルタの演算部において新規な演算方式を採
用することにより、乗算器を使用しないで（あるいは乗
算器を半減して）相関検出を行なうことができる。した
がって、大規模回路を必要とするマッチドフィルタの規
模の低減化、これに伴う低消費電流化を図ることができ
る。また、チップコストの面でも有利となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１にかかるマッチドフィル
タの構成を示す回路図

【図２】加減算器における加減算の原理を説明するため
の回路図

【図３】図１に示したマッチドフィルタにおける逆拡散
演算の手順を説明するためのタイミング図

【図４】本発明の実施の形態２にかかるマッチドフィル
タの構成を示す回路図

【図５】実施の形態２のマッチドフィルタにおける、逆
拡散演算の手順を説明するためのタイミング図

【図６】本発明の実施の形態３にかかるマッチドフィル
タの構成を示す回路図

【図７】実施の形態３のマッチドフィルタにおける逆拡
散演算の手順を説明するためのタイミング図

【図８】本発明の実施の形態４にかかるマッチドフィル
タの構成を示す回路図

【図９】実施の形態４のマッチドフィルタにおける逆拡
散演算の手順を説明するためのタイミング図

【図１０】本発明の実施の形態５におけるＣＤＭＡ受信
装置の構成図

【図１１】従来のマッチドフィルタの構成を示す回路図

【図１２】従来のマッチドフィルタにおける逆拡散演算
の手順を説明するためのタイミング図

【符号の説明】

１０１〜１０８フリップフロップ１０９シフトレジスタ１１０〜１１３加減算器１１４〜１１７ｅｘｏｒ１１８〜１２１正反転回路１２２〜１２４加算器１２５逆拡散演算器３０１〜３０４乗算器５０１〜５１６フリップフロップ７０１アドレスカウンタ７０２メモリ群７０３〜７１０メモリ９０１アンテナ９０２高周波信号処理部９０３ＡＤ変換部９０４データ復調部９０５データ復号９０６ＣＯＤＥＣ部９０７マッチドフィルタ９０８コード発生部９０９クロック発生部９１０タイミングコントロール部

Claims

【特許請求の範囲】

【請求項１】隣接する２つの逆拡散符号の一致・不一
致によって、一組の拡散変調信号を加算するか減算する
かを決定し、前記隣接する２つの逆拡散符号のいずれか
の値によって、前記加算あるいは前記減算の結果として
得られるデータの反転もしくは非反転を決定することを
特徴とするマッチドフィルタにおける演算方法。
【請求項２】拡散変調データ列とＰＮ符号列との相関
を検出するに際し、前記ＰＮ符号列における隣接する一
組のデータの一致・不一致によって、前記一組のデータ
に対応する一組の前記拡散変調データの加算／減算を決
定し、前記一組の拡散変調データのいずれかの値によっ
て、前記加算あるいは前記減算の結果として得られるデ
ータの反転もしくは非反転を決定することを特徴とする
マッチドフィルタにおける演算方法。
【請求項３】逆拡散符号列の組み合わせに基づいて、
所定の遅延を与えられた一組の拡散変調データを加算す
るか減算するかを決定し、前記加算または減算の後に、
逆拡散符号の乗算処理を行なうことを特徴とするマッチ
ドフィルタにおける演算方法。
【請求項４】入力される拡散変調データに遅延を与え
るためのｎ段（ｎは２以上の自然数）の遅延要素と、前
記ｎ段の遅延要素のうちの隣接する２個の遅延要素の出
力データについて加算あるいは減算を実行する加減算器
と、前記隣接する２個の遅延要素に対応する一組の逆拡
散符号の一致・不一致を検出し、その検出結果を示す信
号を、前記加算または減算のどちらを実行するかを指示
する信号として前記加減算器に与える一致・不一致検出
回路と、前記一組の逆拡散符号のいずれかの値によって
前記加減算器の出力データを反転して出力するか反転せ
ずに出力するかが決まる反転・非反転回路と、を有する
ことを特徴とするマッチドフィルタ。
【請求項５】入力される拡散変調データに遅延を与え
るためのｎ段（ｎは２以上の自然数）の遅延要素と、前
記ｎ段の遅延要素のうちの隣接する２個の遅延要素の出
力データについて加算あるいは減算を実行する加減算器
と、前記隣接する２個の遅延要素に対応する一組の逆拡
散符号の一致・不一致を検出し、その検出結果を示す信
号を、前記加算または減算のどちらを実行するかを指示
する信号として前記加減算器に与える一致・不一致検出
回路と、前記加減算器の出力データに前記一組の逆拡散
符号のいすれかを乗算する乗算回路と、を有することを
特徴とするマッチドフィルタ。
【請求項６】入力される拡散変調データに遅延を与え
るための（ｍ×ｎ）段（ｍ，ｎは共に２以上の自然数）
の遅延要素と、前記（ｍ×ｎ）段の遅延要素のうちの、
ｍ番目と２ｍ番目の遅延要素の出力データについて加算
あるいは減算を実行する加減算器と、隣接する一組の逆
拡散符号の一致・不一致を検出し、その検出結果を示す
信号を、前記加算または減算のどちらを実行するかを指
示する信号として前記加減算器に与える一致・不一致検
出回路と、前記一組の逆拡散符号のいずれかの値によっ
て前記加減算器の出力データを反転して出力するか反転
せずに出力するかが決まる反転・非反転回路と、を有す
ることを特徴とするマッチドフィルタ。
【請求項７】入力される拡散変調データに遅延を与え
るための（ｍ×ｎ）段（ｍ，ｎは共に２以上の自然数）
の遅延要素と、前記（ｍ×ｎ）段の遅延要素のうちの、
ｍ番目と２ｍ番目の遅延要素の出力データについて加算
あるいは減算を実行する加減算器と、隣接する一組の逆
拡散符号の一致・不一致を検出し、その検出結果を示す
信号を、前記加算または減算のどちらを実行するかを指
示する信号として前記加減算器に与える一致・不一致検
出回路と、前記加減算器の出力データに前記一組の逆拡
散符号のいすれかを乗算する乗算回路と、を有すること
を特徴とするマッチドフィルタ。
【請求項８】前記遅延要素は、シフトレジスタまたは
ＲＡＭで構成されることを特徴とする請求項４〜請求項
７のいずれかに記載のマッチドフィルタ。
【請求項９】前記一致・不一致検出回路は排他的論理
和回路で構成され、前記加減算器は排他的論理和回路と
フルアダーを組み合わせて構成されることを特徴とする
請求項４〜請求項８のいずれかに記載のマッチドフィル
タ。
【請求項１０】受信した拡散変調信号を請求項４〜請
求項９のいずれかに記載のマッチドフィルタに入力して
逆拡散符号との相関検出を行い、その相関検出結果に基
づいて同期獲得を行うことを特徴とするＣＤＭＡ受信装
置。
【請求項１１】請求項１０記載のＣＤＭＡ受信装置を
備え、前記ＣＤＭＡ受信装置にＣＤＭＡ無線通信で受信
した拡散変調信号を入力して同期を獲得し、獲得した同
期タイミングに基づいて通信制御を行うことを特徴とす
る移動体通信端末装置。
【請求項１２】請求項１０記載のＣＤＭＡ受信装置を
備え、前記ＣＤＭＡ受信装置にＣＤＭＡ無線通信で受信
した拡散変調信号を入力して同期を獲得し、獲得した同
期タイミングに基づいて通信制御を行うことを特徴とす
る移動体通信基地局装置。