JPH10285079A - スペクトル拡散受信機 - Google Patents
スペクトル拡散受信機Info
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Abstract
(MF)によるスペクトル拡散受信機を提供する。 【解決手段】 受信信号をサンプルタイミングをずらし
たn段のレジスタ群101に記憶して1シンボル期間そ
の内容を保持し、シフトレジスタ103に記憶した拡散
符号をチップレートで帰還シフトさせることにより相関
受信する。また、MFのタップ数を拡散比よりも少なく
設定し、巡回累算処理を行う。 【効果】 動作ゲート数を減少させることにより消費電
力を低く抑えられる。タップ数を削減することにより低
消費電力且つ小回路規模のスペクトル拡散受信機を実現
できる。
Description
式を用いた通信システムに関する。特に、スペクトル拡
散変調されて送信された信号を復調するため、同期捕捉
及び保持に使用されるディジタルマッチドフィルタによ
るスペクトル拡散受信機に関する。
受信信号の拡散符号と、逆拡散復調に用いる拡散符号を
同期させる相関受信を行う必要がある。相関受信方法に
関しては、大別して能動相関法と受動相関法に分類さ
れ、受動相関法は能動相関法に比べ、一般に初期同期捕
捉を短時間のうちに完了する長所を持つことが広く知ら
れている。受動相関法を実現する一手法として、ディジ
タルマッチドフィルタ(以下、マッチドフィルタ:M
F)が挙げられ、近年のLSI技術の発達により実用化
されつつある。
受信機は、入力される受信系列をmタップにわたり保存
し、各タップの受信データと逆拡散に用いる拡散符号と
の積和演算を並列に行うので、タップ数mを拡散比Gp
と等しくしておくことで、1クロック毎に1シンボル分
の相関値を求めることができる。
実現した一般的なMFの構成を示す。拡散比Gp=64
のスペクトル拡散通信システムにおいて、チップレート
の4倍(オーバーサンプル比k=4)でサンプリングさ
れた受信信号Rx(t)をタップ数m=64のMFによ
り逆拡散する例を示している。MFは、256段の受信
系列入力遅延素子301、64段の拡散符号係数レジス
タ302、64段の拡散符号係数遅延素子303、64
個の乗算器、及び64タップの乗算結果を加算する加算
部304からなる。拡散符号係数遅延素子303の遅延
時間Tは拡散符号の1チップの時間幅、受信系列入力遅
延素子301の遅延時間Dは受信信号Rx(t)をサン
プリングする1動作クロック時間である。オーバーサン
プル比k=4でサンプリングするため、T=4×Dの関
係にある。図中、4Dと表記してあるのは、遅延時間D
の遅延素子が4段従属接続されていることを示してい
る。従属接続された受信系列入力遅延素子301の4段
毎に、タップ(Tap0〜63)が出されている。
子301に順次入力される。隣接するタップ間では4段
の遅延時間Dの遅延素子が従属接続されているから、T
ap0,Tap1,…,Tap63は、1チップ(時間
幅=T)毎にサンプリングされた受信信号系列を出力す
る。一方、拡散符号係数レジスタ302には拡散符号系
列C0,C1,C2,…,C63が入力されている。ス
ペクトル拡散通信システムにおける拡散符号系列の周期
が64チップの場合は、係数レジスタ302の内容を固
定する。しかし、一般に符号間の相互干渉を防止するた
めには長い拡散符号長の拡散符号系列により拡散させる
ことが望ましい。複数シンボル(1シンボル=64チッ
プ)にまたがる拡散符号長の拡散符号を用いて連続した
受信信号系列の逆拡散を行う場合には、係数レジスタ3
02の内容は64チップ(256動作クロック)毎に更
新する。
子303は4動作クロックごとにその内容を次段の遅延
素子にシフトさせる。256動作クロック経過した時点
で、64段の拡散符号係数遅延素子303に保持された
拡散符号系列は次シンボルの拡散符号系列に更新され、
ロードタイミング信号Wcの入力を受けて、64段の拡
散符号係数レジスタ302に一斉に読み込まれる。
算され、各乗算結果は加算部304で加算されて、相関
値Corr(t)が出力される。これらの処理は次式で
表される。
1×C1+…+Tap63×C63 このように、MFによるスペクトル拡散受信機は、各タ
ップの受信データと拡散符号との積和演算、すなわち逆
拡散処理を瞬時に行うので、初期同期捕捉が高速で行う
ことが可能である。また、伝送路におけるマルチパス成
分をサンプリングレートの分解能で分離した出力を得ら
れるため、RAKE受信のためのパス検索を有効に行え
るという利点がある。
現する場合、前述の通り、ディジタル遅延素子、乗算
器、加算器など非常に多くのゲート数が必要であり、回
路規模が大きいという問題があった。また、遅延素子3
01に入力された受信信号Rxは順次次段の遅延素子に
シフトされる構成となっているため、1クロックごとに
全ての入力系列係数遅延素子301及び乗算器305、
加算部304を構成するゲートが動作することになり、
消費電力も非常に大きくなるという問題があった。
国などでスペクトル拡散を適用したセルラ移動通信シス
テム(IS−95)が実用化されているが、初期同期捕
捉の高速性、RAKE受信用パス検索等の柔軟性などの
利点からMFによるスペクトル拡散受信機の適用が期待
されている。MFによるスペクトル拡散受信機をセルラ
移動通信システムとして実用化するには、低消費電力
化、小回路規模化、低価格化が強く望まれる。
逆拡散器は回路規模が大きく、消費電力も大きくなると
いう短所があった。
られる。第一は、従来のMFにおいては、1タップ当た
りk段(kはチップレートに対するオーバーサンプル
比)の入力系列用遅延素子、1個の拡散符号係数レジス
タ、1個の乗算器が必要である。そのため、タップ数に
ほぼ比例して回路規模は増大していた。第二は、入力系
列n段(n=k(オーバーサンプル比)×m(タップ
数))の遅延処理から入力系列と拡散符号系列の積和演
算までを1クロックで一括して処理するため、1クロッ
ク毎に多数のゲートが動作する。そのため、消費電力の
増大を招いていた。
を減少させることで、低消費電力のMFによるスペクト
ル拡散受信機を提供することにある。
するタップ数を少なくし、回路規模の小さいMFによる
スペクトル拡散受信機を提供することにある。
消費電力化を達成する為に、本発明によるスペクトル拡
散受信機は、従来のマッチドフィルタに使用されていた
n段の受信信号用シフトレジスタに替えて書込み信号に
より制御されるレジスタをn段用い、各レジスタ内容の
書き換えの回数を従来方式の1/nとすることを特徴と
する。従って、本発明のスペクトル拡散受信機では、書
込み信号により制御されるn段のレジスタと、拡散符号
をチップレート毎にスライドさせるレジスタとして機能
する手段と、レジスタのタップからの出力と拡散符号の
乗算処理を行う手段と、各乗算結果を加算する手段を有
する。
小化を実現する為に、本発明によるスペクトル拡散受信
機は、マッチドフィルタのタップ数、拡散符号の係数レ
ジスタ、乗算器をm’(但しm’<m)とし、積和演算
結果として得られた部分相関値をGp/m’回巡回累算
することによって1シンボル分の相関値を得ることを特
徴とする。従って、本発明の第二の目的を達成するスペ
クトル拡散受信機では、上記の構成に加えて積和演算結
果をk×m’クロック毎にGp/m’回の巡回累算を行
う手段を有する。
のスペクトル拡散通信システムにおいて、チップレート
の4倍(k=4)でサンプリングされた受信信号の逆拡
散処理するスペクトル拡散受信機を例に説明する。
よるスペクトル拡散受信機の構成要素ブロックを示す。
MFのタップ数mは拡散比Gpと同数の64である。本
発明の第一の実施態様であるスペクトル拡散受信機は、
入力信号系列レジスタ部101、係数レジスタ部10
3、乗算部102、及び加算部104より構成される。
チップレートの4倍でオーバーサンプリングされた受信
信号Rx(t)は、入力信号系列レジスタ部101に入
力され、拡散符号PN(t)は係数レジスタ部103に
入力される。入力信号系列レジスタ部101から出力さ
れる各タップ(Tap0〜Tap63)とそれに対応す
る係数レジスタ部103から出力される拡散係数(Co
ef0〜Coef63)は乗算部102により乗算処理
が行われた後、加算部104において全タップの乗算結
果の加算処理が行われ、相関値Corr(t)が出力さ
れる。
成を示す。入力信号系列レジスタ部101は各タップ毎
のサブレジスタブロック111に分けられ、各サブレジ
スタブロック111はk(=4)個のレジスタ112と
該レジスタを選択してタップに出力するセレクタ114
からなる。レジスタR0〜R255は、各レジスタ毎に
定められたラッチタイミング信号WR0〜255に応じ
て受信信号Rxの内容を読み込む。レジスタRi(i=
0〜255)はラッチタイミング信号WRiの入力を受
けると、受信信号Rx(t)を読み込み、次のタイミン
グ信号WRiの入力を受けるまでそのまま保持する。ラ
ッチタイミング信号発生器115は、256動作クロッ
クに1回、ラッチタイミング信号WR0を発生させる。
イミングを示した図である。図5を用いて入力信号系列
レジスタ部101の動作を説明する。受信信号Rx
(t)は周期Dの動作クロックでサンプリングされ、入
力信号系列レジスタ部101に入力される。時刻0に、
ラッチタイミング信号発生器115により発生されたラ
ッチタイミング信号WR0がレジスタR0に入力され、
レジスタR0には受信信号Rx(0)が読み込まれる。
時刻1では、WR0を遅延素子113によりクロック周
期Dだけ遅延させたラッチ動作タイミング信号WR1が
レジスタR1に入力され、レジスタR1には受信信号R
x(1)が読み込まれる。
〜WR255は、それぞれ256クロックに1回、受信
信号の読込み許可を発するもので、隣合うレジスタ同士
ではお互いに、1動作クロックずつずれたものが与えら
れる。したがって、レジスタ(R0〜255)112に
は、1クロックずつずれた受信信号系列が記憶される。
セレクタ114は4進カウンタ116により発生される
タップ出力制御信号Toutにより、動作クロック毎に
巡回的に(サブレジスタブロック0では、例えば、R
0,R1,R2,R3,R0,R1,…の順序で)接続
されているレジスタを選択し、その内容をタップ出力と
して乗算部102に送る。
に相当する時刻t=0〜255の期間においては、Rx
(0),Rx(1),Rx(2),Rx(3)が巡回し
て出力される。t=256〜259でレジスタR0〜R
4の内容が順次更新され、t=256〜511ではRx
(256),Rx(257),Rx(258),Rx
(259)が巡回して出力されることとなる。
の構成を示したものである。図2に示した第1の構成例
においては、各レジスタ用のラッチタイミング信号WR
は、ラッチタイミング信号発生器115で生成されたラ
ッチタイミング信号WR0を、動作クロック時間Dの遅
延時間の遅延素子113によりさせて生成している。本
構成においては、ラッチタイミング信号WRをn進カウ
ンタ(256進)とアドレスデコーダを用いて生成する
ことも可能である。アドレスデコーダ出力(WR0〜W
Rn(n=256))は直接各々レジスタ(R0〜Rn
(n=256))に接続され、n進カウンタの値に対応
するラッチタイミング信号が発生されることにより、受
信信号Rx(t)が順次レジスタに読み込まれる。
す。係数レジスタ部103は、64段の拡散符号係数レ
ジスタ122、拡散符号係数Coef0〜Coef63
を出力する64段の係数出力遅延素子(シフトレジス
タ)121から構成される。拡散符号系列PN(t)
は、ラッチタイミング信号WCR0〜WCR63に従っ
て、拡散符号係数レジスタC0〜C63に順次読み込ま
れる。
256)動作クロックに1回、ラッチタイミング信号W
CR0を発生させ、チップ周期Tの遅延素子125をx
段(x=0〜63)通ることにより、ラッチタイミング
信号WCR0〜WCR63が得られる。4倍のオーバー
サンプリングをしている場合においては、T=4Dの関
係にあるから、拡散符号係数は4動作クロックごとに次
段の拡散符号係数レジスタの内容が更新される。
て、ロードタイミング信号発生器123、ラッチタイミ
ング信号発生器124は独立に設ける必要はなく、ロー
ドタイミングWcには受信信号系列レジスタ部101で
発生されるラッチタイミング信号WR0を、ラッチタイ
ミング信号WCR0〜WCR63にはそれぞれ受信信号
系列レジスタ部101で発生されるラッチタイミング信
号WR(4i)(i=0〜63)を共用することができ
る。
63の内容はn動作クロック毎に全てが更新され、n=
k×m=Gpの場合は1シンボル時間(n=256動作
クロック)に1回ロードタイミング発生器123より発
生されるロードタイミング信号WCを合図に、係数出力
遅延素子(シフトレジスタ)121にロードされる。
21の内容は、それぞれチップレートのタイミング(T
=4D)で次段の係数出力遅延素子121へ帰還シフト
する。受信信号Rxとの乗算のため、動作クロックに従
って、Coef0〜Coef63を出力する。したがっ
て、図6より把握されるように、Coef0の出力は、
1チップの時間幅ごとに更新される。例えば、時刻t=
252〜255のときにPN(0)、t=256〜25
9のときにPN(63)、…となる。
Tapi(i=0〜63)と対応する係数レジスタの内
容Coefi(i=0〜63)の乗算処理を行う。図6
は、入力信号系列レジスタ部101の各Tap出力と係
数レジスタ部103の各Coef出力の動作タイミング
を示したものである。時刻t=0においてスペクトル拡
散受信機の動作が開始されたものとする。
レジスタ部101のレジスタR252に受信信号Rx
(252)が入力され、Tap0〜Tap63全てから
受信信号Rxが出力される。係数レジスタ部103にお
いても、t=252のとき係数レジスタ部103の拡散
符号係数レジスタC63にPN(63)が入力され、ロ
ードタイミングWcの入力を受け、最初の拡散符号系列
が係数出力遅延素子(シフトレジスタ)121にロード
される。それにより、Coef0〜Coef63より最
初の拡散符号系列PN(0)〜PN(63)が出力され
る。
Rx(256)〜Rx(259)が順次出力される。一
方、拡散符号係数Coefは帰還シフトし、Coef1
からPN(0)、Coef2からPN(3)、…Coe
f0からPN(63)が出力される。その結果、1動作
クロック毎に1サンプル時間(D)だけずれて、Tap
0〜Tap63より出力される受信信号系列Rx(t)
〜Rx(t+252)(t=0,1,2…)とCoef
0〜Coef63より出力されるPN(0)〜PN(6
3)と比較されることとなり、加算部104から1動作
クロック毎に、受信系列と拡散符号系列のタイミングが
1サンプルずつずれた相関値Corrが得られる。
間(n=k×m=Gpの場合は1シンボル時間、即ち2
56動作クロック)で次の拡散符号系列PN(64)〜
PN(127)に更新される。ただし、拡散符号長がタ
ップ数mを超える通信システムにおいて、初期同期捕捉
をとる場合には1シンボル時間で同期をとることができ
ない場合が生じる。この場合には、係数レジスタ部10
3におけるロードタイミング信号Wc及びラッチタイミ
ング信号の発生を抑制し、係数出力遅延素子121の内
容を拡散符号系列PN(0)〜PN(63)に、係数レ
ジスタ122の内容を拡散符号系列PN(64)〜PN
(127)で固定する。同期がとれた次のシンボル時間
で、係数出力遅延素子121の内容を次の拡散符号系列
に更新するように制御する。
の第一の実施態様における消費電力について、従来例で
ある図11のMFによるスペクトル拡散受信機と対比し
ながら説明する。入力信号系列レジスタ部201におい
ては、各レジスタはn=256クロック毎にしか内容が
書き換わらないので、従来のシフトレジスタを用いた方
式(図11)に比べ、入力信号系列レジスタの部分の消
費電力を約1/256に削減できる。但し、入力信号系
列レジスタ部201では、セレクタ114に要する消費
電力が必要である。しかし、セレクタは入力信号系列レ
ジスタの約1/2のゲートで構成できるため、結果的に
入力系列レジスタ部201の消費電力は、従来方式の約
1/2に削減できる。
器については従来方式と同一である。係数レジスタ部2
03では、図11と比較すると、ロードタイミング発生
器123、ラッチタイミング信号発生器124が増えて
いるが、これらのタイミング信号は入力係数レジスタ部
と共有する事が出来るため、付加回路は不必要であり、
消費電力の増加もない。
ペクトル拡散受信機は、図11に示す従来方式よりも、
全体としての消費電力を約30%削減することができ
る。
路規模を小さくしたMFによるスペクトル拡散受信機に
ついて説明する。本実施態様におけるMFのタップ数
m’=16であり、巡回累算部はGp/m’=4(64
/16)回の累算処理を行う。
によるスペクトル拡散受信機の構成要素ブロックを示
す。本発明の第二の実施態様であるスペクトル拡散受信
機は、入力信号系列レジスタ部201、係数レジスタ部
203、乗算部202、加算部204、及び巡回累算部
205より構成される。チップレートの4倍でオーバー
サンプリングされた受信信号Rx(t)は、入力信号系
列レジスタ部201に入力され、拡散符号PN(t)は
係数レジスタ部203に入力される。入力信号系列レジ
スタ部201から出力される各タップ(Tap0〜Ta
p15)と、対応する各係数レジスタ(Coef0〜C
oef15)の内容は乗算部により乗算処理が行われた
後、加算部において全タップの乗算結果の加算処理が行
われ、部分相関値Sub_Corr(t)が出力され
る。巡回累算部205では、部分相関値Sub_Cor
r(t)に対してGp/m’=4回の累算処理が施さ
れ、1シンボル分の相関値Corr(t)が出力され
る。
スタ部203、乗算部202、加算部204のそれぞれ
の構成は、タップ数を除いて先に述べた本発明による第
一の実施態様と同一に構成することができる。ただし、
入力信号系列レジスタ部201のラッチタイミング信号
WR0は64動作クロックに1回、同様に係数レジスタ
部203のロードタイミング信号Wcもまた64動作ク
ロックに1回になる。また、図11の方式のように、入
力信号系列レジスタ部201を従属接続した遅延素子に
より、係数レジスタ部203を係数レジスタと遅延素子
とによって構成することも可能である。
回累算部205は、加算器211と、n段(n=k×
m’=64)の累算レジスタ212と、累算レジスタ2
12の読込みを指示するラッチタイミング信号Wr0〜
63を発生させるラッチタイミング信号発生器215
と、累算に用いる累算レジスタ212を決定するn進カ
ウンタ(n=64)216と、巡回累算部出力を制御す
る出力切換スイッチ217と、出力切換スイッチ217
を制御するシンボルタイミング発生器218とを備え
る。
スタ部201内のレジスタと同様の動作をする。すなわ
ち、ラッチタイミング信号Wr0〜Wr63に従って巡
回累算結果A_Corr(t)を読み込む。ラッチタイ
ミング信号Wr0〜Wr63はそれぞれ64クロックに
1回、巡回累算結果A_Corr(t)の読込み許可を
発するもので、隣合うレジスタ同士ではお互いに、1ク
ロックずつずれたものが与えられる。従って、隣合うレ
ジスタは、1クロックずつずれた受信信号系列の巡回累
算結果を記憶する。セレクタ214は64進カウンタ2
16により、クロック毎に巡回的に(r0,r1,r
2,…,r63,r0,r1,…の順序で)レジスタを
選択する。
部分相関値Sub_Corr(t)は加算器211で累
算され、1シンボル分即ちGp/m’=4回の累算後、
相関値Corr(t)として出力される。相関値Cor
r(t)の出力は切換スイッチ217によって制御さ
れ、巡回累算結果出力期間には、各レジスタr0〜r6
3の内容は0にリセットされる。
第2の実施態様におけるMFに入力されたものとして、
巡回累算部205の動作を説明する。時刻t=60に、
レジスタr0に受信信号系列Rx(0),Rx(4),
Rx(8),…,Rx(60)と部分拡散符号系列PN
(0)〜PN(15)との部分相関値Sub_Corr
が入力される。同様に時刻t=61に、レジスタr1に
受信信号系列Rx(1),Rx(5),Rx(9),
…,Rx(61)と部分拡散符号系列PN(0)〜PN
(15)とのSub_Corrが入力される。このよう
に、各累算レジスタ212には、1サンプルずつずれた
Sub_Corrが記憶される。
において係数出力遅延素子の保持する部分拡散符号系列
は、次の部分拡散符号系列PN(16)〜PN(31)
に切り換えられ、Rx(64),Rx(68),Rx
(72),…,Rx(124)と部分拡散符号系列PN
(16)〜PN(31)とのSub_Corrが算出さ
れ、加算器211によりセレクタ214が選択した累算
レジスタr0の内容と足し合わされる。これによりRx
(0),Rx(4),Rx(8),…,Rx(124)
とPN(0)〜PN(31)とのSub_Corrに等
しいものを得る。
は、t=0からt=187まで切り換えスイッチ217
をA_Corrを累算レジスタ212側に、t=188
からt=251にはA_CorrをCorr(t)とし
て出力する。
b_Corr(t)及びA_Corr(t)の波形は図
9のようになる。加算部出力単位ごとに同期のとれた場
所に部分相関値のピークが現れる(図9(a))。これ
らのピークが加算され、巡回累算結果出力区間(上の例
ではt=188からt=251、すなわち1シンボル期
間のうち最後の部分加算を実行している期間)に大きな
ピークが現れる(図9(b))。
めには、初期同期捕捉がとられていなければならない。
初期同期捕捉のためには、部分相関値Sub_Corr
についてピークが観測できるまで部分拡散符号系列の値
を固定し、観測できれば次のサイクルから部分拡散符号
系列を更新するように制御すればよい。
は入力信号系列レジスタ部201に使用されるWR0〜
63を共有することができる。
の第二の実施態様における消費電力について、従来例で
ある図11のMFによるスペクトル拡散受信機と対比し
ながら説明する。入力系列用レジスタ部201の消費電
力は、タップ数削減の効果により約1/8となる。乗算
部202、係数レジスタ部203については、共にタッ
プ数削減の効果により約m’/Gp=1/4となる。ま
た、第二の実施例において付加される巡回累算部205
による電力消費量は図11に示される従来の加算部に対
して約2m’/Gp=1/2である。この結果、スペク
トル拡散受信機全体の消費電力は、本発明による第二の
実施例は従来方式より約60%削減できる。
201は従来方式に対して約2m’/Gp、乗算部20
2、係数レジスタ部203は約m’/Gpの削減効果が
ある。しかし、巡回累算部205は、m’の値に拘らず
全体の約2/3を占めるほど回路規模が大きく、この部
分が全体の規模を左右する。実際には、先に説明した
m’=16の第二の実施態様における全体の回路規模が
従来方式より約10%縮小でき、さらにm’=8、4の
場合はそれぞれ約50%、75%の縮小効果がある。従
って、拡散比Gp=64のシステムにおいては、m’≦
16の値を選択することにより、全体の回路規模縮小が
可能となる。
信信号のサンプリングレートをチップレートの4倍(k
=4)とする場合について説明したが、k=1の場合は
入力系列レジスタ部内のレジスタ数はタップ数と等しく
なる(m=n)ため、図10に示すように入力系列レジ
スタ部においてタップ出力制御信号を出力するカウンタ
116及びセレクタ114などが不要となる。なお、こ
の場合、サンプリング時間D=T(1チップの時間幅)
となる。
部において各レジスタをnクロックに1回だけ受信信号
を読み込む構成とすることにより、動作ゲート数を減少
させることができるので、消費電力を低く抑えるスペク
トル拡散受信機が実現できる。
符号の同期捕捉及び保持の精度を高めるためにオーバー
サンプリングを行うが、その場合、特に効果が大きい。
従来技術のように入力信号系列レジスタ部をシフトレジ
スタにより構成すれば、オーバーサンプルしたシフトレ
ジスタ分の電力消費が余計に生じる。また、同期捕捉及
び保持の精度を高めるためには受信信号Rx(t)のビ
ット数を大きくすることが効果的であるが、一方、拡散
符号系列は1ビットで表せる。本発明のように拡散符号
系列をシフトさせた方が電力消費の負荷は小さい。
タップ数のマッチドフィルタと巡回累算部により構成す
ることにより、削除したタップ数分のゲート数が巡回累
算部の付加により増加したゲート数よりも上回るように
タップ数を選択することにより、回路規模を縮小化させ
ることが可能となる。
タによるスペクトル拡散受信機の構成要素ブロックを示
す図である。
ジスタ部の第1の構成例を示す図である。
ジスタ部の別の構成例を示す図である。
タ部の構成例を示す図である。
力の動作タイミングを示す図である。
力の各Tapと係数レジスタ部出力の各Coefの動作
タイミングを示す図である。
タによるスペクトル拡散受信機の構成要素ブロックを示
す図である。
の構成例を示す図である。
の信号波形と動作タイミングを示す図である。
Fによるスペクトル拡散受信機の入力系列レジスタ部の
構成例を示す図である。
散受信機の構成を示す図である。
2、202…乗算部、103、203…係数レジスタ
部、104、204、304…加算部、111…サブレ
ジスタブロック、112、122、212、302…レ
ジスタ、113、125、213、301、303…遅
延素子、114、214…出力セレクタ、115、12
4、215…ラッチタイミング信号発生器、116、2
16…出力セレクタ用カウンタ、117…カウンタ、1
18…アドレスデコーダ、121…シフトレジスタ、1
23…ロードタイミング信号発生器、205…巡回累算
部、211…加算器、217…出力切換スイッチ、21
8…シンボルタイミング発生器。
Claims (4)
- 【請求項1】拡散比Gpでスペクトル拡散された受信信
号をサンプリングレートにより時系列で記録するn段の
レジスタを備え、該レジスタからm本のタップ(m=n
/k、但しkはチップレートに対するオーバーサンプル
比、m=Gp)を出力する入力系列レジスタ部と、逆拡
散復調処理を行うための拡散符号系列をmチップ収納す
る係数レジスタ部と、該入力系列レジスタ部から取り出
した各タップと対応する係数レジスタの内容とを乗算す
る乗算部と、各タップ毎の乗算結果を加算する加算部と
を有するマッチドフィルタによるスペクトル拡散受信機
において、 該入力系列レジスタ部における個々のレジスタは、レジ
スタ毎に定められたn回の動作クロックに一度だけ読込
み許可を発するラッチタイミング信号に応じて受信信号
を読込み、(n−1)クロック分の時間だけ保持し、1
チップずつ時間のずれた受信信号を読み込んだm個のレ
ジスタを選択し、且つ動作クロック毎に各タップの出力
が1/kチップずつ時間のずれた受信信号となるよう更
新するタップ出力制御信号に従って受信信号を出力し、 該入力系列レジスタ部からは、タップ出力制御信号によ
り選択されるm個のレジスタの内容がm本のタップとし
て出力され、 該係数レジスタ部においては、入力される拡散符号系列
をmチップずつセットし、該mチップのセットはn動作
クロック毎に更新されるが、n動作クロックの間はチッ
プレートにより順次帰還シフトすることを特徴とするス
ペクトル拡散受信機。 - 【請求項2】拡散比Gpでスペクトル拡散された受信信
号をサンプリングレートにより時系列で記録するn段の
レジスタを備え、該レジスタからm本のタップ(m=n
/k、但しkはチップレートに対するオーバーサンプル
比)を出力する入力系列レジスタ部と、逆拡散復調処理
を行うための拡散符号系列をmチップ収納する係数レジ
スタ部と、該入力系列レジスタ部から取り出した各タッ
プと対応する係数レジスタの内容とを乗算する乗算部
と、各タップ毎の乗算結果を加算する加算部と、該加算
結果を時系列で巡回累算を行う巡回累算部とを有するマ
ッチドフィルタによるスペクトル拡散受信機において、 該入力系列レジスタ部における個々のレジスタは、レジ
スタ毎に定められたn回の動作クロックに一度だけ読込
み許可を発するラッチタイミング信号に応じて受信信号
を読込み、(n−1)クロック分の時間だけ保持し、 該入力系列レジスタ部からは、タップ出力制御信号によ
り選択されるm個のレジスタの内容がm本のタップとし
て出力され、 該タップ出力制御信号は、1チップずつ時間のずれた受
信信号を読み込んだm個のレジスタの組を選択し、且つ
動作クロック毎に各タップの出力が1/kチップずつ時
間のずれた受信信号となるよう更新してm本のタップ出
力を、1チップずつ時間のずれた受信信号であり、動作
クロック毎に1/kチップずつ時間の進んだ受信信号と
し、 該係数レジスタ部においては、入力される拡散符号系列
をmチップずつセットし、該mチップのセットはn動作
クロック毎に更新されるが、n動作クロックの間はチッ
プレートにより順次帰還シフトし、 該巡回累算部においては、nクロック毎の積和演算結果
をそれぞれ(Gp/m)回の巡回累算を行うことにより
1シンボル分の逆拡散演算結果を出力することを特徴と
するスペクトル拡散受信機。 - 【請求項3】請求項1または2に記載のスペクトル拡散
受信機において、 該乗算部は各タップの乗算は、係数の拡散符号が0なら
ば入力系列レジスタからのタップの値をそのまま乗算結
果として出力し、係数が1ならば入力系列レジスタから
のタップの値の符号反転結果を乗算結果として出力する
ことを特徴とするスペクトル拡散受信機。 - 【請求項4】請求項1から3の何れかに記載のスペクト
ル拡散受信機において、 入力系列レジスタ部、係数レジスタ部、乗算部、加算部
及び巡回累算部をディジタル回路で構成することを特徴
とするスペクトル拡散受信機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09184097A JP3503409B2 (ja) | 1997-04-10 | 1997-04-10 | スペクトル拡散受信機 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09184097A JP3503409B2 (ja) | 1997-04-10 | 1997-04-10 | スペクトル拡散受信機 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10285079A true JPH10285079A (ja) | 1998-10-23 |
JP3503409B2 JP3503409B2 (ja) | 2004-03-08 |
Family
ID=14037798
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09184097A Expired - Fee Related JP3503409B2 (ja) | 1997-04-10 | 1997-04-10 | スペクトル拡散受信機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3503409B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001076115A1 (fr) * | 2000-03-31 | 2001-10-11 | Matsushita Electric Industrial Co., Ltd. | Filtre adapte et procede de determination de correlations |
US6816542B1 (en) | 1999-06-30 | 2004-11-09 | Nec Corporation | Direct sequence CDMA receiver having a delay profile producer with an interpolation function |
US6985517B2 (en) | 2000-11-09 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | Matched filter and correlation detection method |
US7016400B2 (en) | 1999-12-27 | 2006-03-21 | Sanyo Electric Co., Ltd. | Digital matched filter despreading received signal and mobile wireless terminal using digital matched filter |
-
1997
- 1997-04-10 JP JP09184097A patent/JP3503409B2/ja not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6816542B1 (en) | 1999-06-30 | 2004-11-09 | Nec Corporation | Direct sequence CDMA receiver having a delay profile producer with an interpolation function |
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WO2001076115A1 (fr) * | 2000-03-31 | 2001-10-11 | Matsushita Electric Industrial Co., Ltd. | Filtre adapte et procede de determination de correlations |
US6965635B2 (en) | 2000-03-31 | 2005-11-15 | Matsushita Electric Industrial Co., Ltd. | Matched filter and method for determining correlation |
US6985517B2 (en) | 2000-11-09 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | Matched filter and correlation detection method |
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---|---|
JP3503409B2 (ja) | 2004-03-08 |
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