JP2011514756A - 無線通信システムのためのブロック境界検出 - Google Patents

Abstract

ブロック境界検出のための方法および装置が記載される。信号が受信される。信号は量子化され、その量子化された信号を少なくとも１つの相関器（３１０，４００，５００，６１０）に提供され、量子化された信号はサンプルの配列である。サンプルの配列、および、少なくとも１つの相関器（３１０，４００，５００，６１０）からの部分的な結果の総和を含む基準テンプレートは相互に関連して結果を提供し、その結果はブロック境界検出としても知られる相互相関に応答するシンボルタイミング同期である。相互相関は、サンプルの配列から得られる回帰ベクトルと、基準テンプレートから得られる係数項ベクトルとの排他的論理輪をとり組み合わせることにより、部分的に与えられる。

Description

発明の分野
本発明の１つまたはより多くの側面は、一般的に、データブロック検出に関連し、より特定的には、直交周波数分割化または直交周波数多重分割アクセスに基づいた無線通信システムのためのブロック境界検出に関する。

発明の背景
直交周波数分割多重化（Orthogonal Frequency Division Multiplexing：ＯＦＤＭ）は、通信チャネルが重度の（sever）複数経路インターフェースを示す場合に広く用いられ、有用である。ＯＦＤＭは、信号波形を、複数のシンボルを並列に送信する直交信号（サブキャリア）に分割する。これらのサブキャリアが、複数の加入者ステーションまたはユーザ間に配信（distribute）されるとき、システムは直交周波数多重分割アクセス（Orthogonal Frequency Division Multiple Access：ＯＦＤＭＡ）システムと称され得る。産業上の標準化を推進するために、通信プロトコルは、ＯＦＤＭ通信システム要素のための媒体アクセス制御（Medium Access Control：ＭＡＣ）および物理レイヤー（Physical Layer：ＰＨＹ）の仕様を含み得る。電子電気技術者協会（Institute for Electronic and Electrical Engineers：ＩＥＥＥ）無線ローカルエリアネットワーク（ＷＬＡＮ）の仕様（たとえば、ＩＥＥＥ８０２．１１ａ／ｇ／ｎまたはＷｉ―Ｆｉ）、無線メトロポリタンエリアネットワーク（無線ＭＡＮ）の仕様（たとえば、ＩＥＥＥ８０２．１６またはマイクロ波アクセスのための世界的相互運用（Worldwide Interoperability for Microwave Access：ＷｉＭａｘ））、および関連したモバイル仕様（たとえば、モバイルＷｉＭａｘまたはＩＥＥＥ８０２．１６ｅ）が、ＯＦＤＭ／ＯＦＤＭＡハードウェア仕様の他の例との間において、適合性のために推進される。無線仕様のこれらの例が用いられるが、他の無線通信仕様が用いられ得ることが理解されるべきである。

特に算術計算のような、ＯＦＤＭ通信システムの信号演算要件が、非常に要求されている。例として、これらの算術計算は、１秒間に１０億回も実行されるかもしれず、これは従来のデジタル信号プロセッサの能力を超えている。さらに、ＯＦＤＭ通信についての１秒間に１０億回もの動作を支持するための回路は、従来的にはコストのかかるものである。

発明の要約
したがって、従来用いられてきたものより少ない回路を採用するＯＦＤＭ／ＯＦＤＭＡ通信システムのためのブロック境界検出を提供することが望ましく、かつ有効である。

本発明の１つまたはより多くの側面は、一般的に、データブロック検出に関し、より特定的には、直交周波数分割化（ＯＦＤＭ）または直交周波数多重分割アクセス（ＯＦＤＭＡ）（以降、総称してまたは単独で、ＯＦＤＭ／ＯＦＤＭＡ）に基づいた無線通信システムのためのブロック境界検出に関する。

本発明の１つの側面は、ブロック境界検出のための方法である。受信された信号は量子化され、量子化された信号は少なくとも１つの相関器に提供され、ここで量子化された信号は、サンプルの配列である。そのサンプルの配列、および少なくとも１つの相関器からの部分的な結果の総和を含む基準テンプレートは、相互相関がとられて結果を提供し、その結果は相互相関に応答するシンボルタイミング同期である。相互相関は、サンプルの配列から得られる回帰ベクトルと、基準テンプレートから得られる係数項ベクトルとの排他的論理和をとって組合せることにより部分的に与えられる
本発明の他の側面は、システムクロックがシンボルクロック速度よりも十分に速いときについてのブロック境界検出のための方法であり、直交サブ信号を有するＯＦＤＭ信号を受信すること、ＯＦＤＭ信号を量子化して量子化した信号を提供することを含み、その量子化した信号はサンプルの配列であり、サンプルの配列と基準テンプレートとの間の相互相関結果を得ることをさらに含む。相互相関結果は、ゼロより大きい整数ＬおよびＮについて、相関長さＬのサンプルの配列をサブ相関長さＮのそれぞれの部分に分割すること、サンプルの配列の各々の部分の中の各サンプルと、基準テンプレートから得られるそれぞれの係数とのそれぞれの排他的論理和をとることにより組合せて暫定的な部分的相互相関結果を提供すること、および暫定的な部分的相互相関結果を加えることによって相互相関結果を提供することによって得られる。

本発明のさらに他の側面は、情報検出器のブロックのための相互相関器であって、入力を受信するために結合された再量子化器を含み、その入力はシンボルを並列に提供するための直交サブ信号を有するＯＦＤＭ信号であり、相互相関器は、再量子化器に結合され入力に応答してサンプルの配列を得るためのサブ相関器を含む。サブ相関器は、ベクトルアドレスの配列および関連した係数アドレスの配列を提供するように構成されたアドレスシーケンサと、サンプルの配列を受信するとともにサンプルの配列の少なくとも一部分を記憶するために結合されたベクトル記憶部とを含み、ベクトル記憶部は、前記ベクトルアドレスの配列のベクトルアドレスを受信するために結合され、ベクトル記憶部に記憶されるとともに受信したベクトルアドレスに配置されたサンプルの配列の部分のサンプルに関連したデジタルベクトルを提供するように構成され、サブ相関器は係数アドレスの配列の係数アドレスを受信するために結合されかつ受信した係数アドレスに応答するデジタル係数を提供するように構成された係数記憶部をさらに含み、係数記憶部は情報のブロックのプリアンブルの少なくとも一部分を記憶するように構成され、サブ相関器はデジタルベクトルおよびデジタル係数を受信するために結合された排他的論理和ゲートアレイと、排他的論理和ゲートアレイから得られる出力を加算するように構成され、排他的論理和ゲートアレイに結合されて入力のシンボルタイミングを取得するためのデジタル相互相関結果を提供するアダーツリーとをさらに含む。

図面の簡単な説明
添付の図面は、本発明の１つまたはより多くの側面に従う例示的な実施形態を示すが、添付の図面は、本発明を示された実施形態に限定するために利用されるべきではなく、説明および理解のためだけのものである。

本発明の１つまたはより多くの側面が実現され得る、コラム型の電界プログラマブルゲートアレイ（Field Programmable Gate Array：ＦＰＧＡ）構造の例示的な実施形態を示す、単純化されたブロック図である。 ＩＥＥＥ８０２．１１ａ準拠のＯＦＤＭパケットプリアンブルの例示的な実施形態を示すブロック図である。 スライディングウィンドウ・ショートプリアンブル型相関器を有するＯＦＤＭパケット検出器の例示的な実施形態を示すブロック図である。 スライディングウィンドウ・ロングプリアンブル型の短縮（clipped）相互相関器を有するＯＦＤＭパケット検出器の例示的な実施形態を示すブロック図である。 短縮相互相関器の例示的な実施形態を示すブロック図である。 ４つの個別の実数相関器を含む、複素相関器の例示的な実施形態を示すブロック図である。 システムクロック周波数がシンボルのクロック速度より大きいときの、図４の短縮相互相関器の例示的な代替の実施形態を示すブロック図である。

図面の詳細な説明
以下の説明においては、本発明の特定の実施形態のより詳細な説明を提供するために、多くの特定の詳細が記載される。しかしながら、当業者には、本発明が以下に与えられた特定の詳細のすべてを伴わなくても実現し得ることが明らかであるべきである。他の例においては、本発明があいまいにならないように、周知の特徴については詳細には説明していない。図示を容易にするために、同じ事項を参照するために、異なる図面において同じ番号表示が用いられるが、代替的な実施形態においては、その事項は異なり得る。本明細書において用いられるように、「ブロック境界検出」、「シンボルタイミング取得」および「シンボル境界検出」の語句は、一般に、同じ意味で使用される。

図１Ａは、マルチギガビットトランシーバ（Multi-Gigabit Transceivers：ＭＧＴ）１０１、設定可能論理ブロック（ＣＬＢ）１０２、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３、入出力ブロック（ＩＯＢ）１０４、設定およびクロック論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５、デジタル信号処理ブロック（ＤＳＰ）１０６、特殊入出力（ＩＯ）ポート（Ｉ／Ｏ）１０７（たとえば、設定ポートおよびクロックポート）、およびデジタルクロックマネージャ、Ａ／Ｄ変換器、システム監視論理などのような他のプログラマブル論理１０８を含む多数の異なったプログラマブルタイルを含んだ、ＦＰＧＡアークテクチャ１００を示す図である。いくつかのＦＰＧＡは、さらに、専用のプロセッサブロック（ＰＲＯＣ）１１０を含む。

いくつかのＦＰＧＡにおいては、各プログラマブルタイルは、プログラマブル相互接続要素（ＩＮＴ）１１１を含み、これは隣接する各タイルの対応する接続要素１１１への、および接続要素１１１からの標準化された接続を有する。したがって、プログラマブル相互接続要素１１１は、それをもとに、図示されたＦＰＧＡのためのプログラマブル相互接続構造を実行する。各プログラマブル相互接続要素１１１は、さらに、図１Ａの右側に含まれる例によって示されるように、同じタイル内の他のすべてのプログラマブル論理要素へ、またはプログラマブル論理要素からの接続を含む。

たとえば、ＣＬＢ１０２は、単一のプログラマブル相互接続要素１１１を加えたユーザ論理を実行するようにプログラムされ得る、設定論理要素（Configurable Logic Element：ＣＬＥ）を含み得る。ＢＲＡＭ１０３は、１つまたはより多くのプログラマブル相互接続要素１１１に加えて、ＢＲＡＭ論理要素（BRAM Logic Element：ＢＲＬ）１１３を含み得る。典型的に、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。図示された実施形態においては、ＢＲＡＭタイルは、ＣＬＢ４つと同じ高さを有するが、他の数（たとえば、５つ）もまた使用され得る。ＤＳＰタイルは、適切な数のプログラマブル相互接続要素１１１に加えて、ＤＳＰ論理要素（DSP Logic Element：ＤＳＰＬ）１１４を含み得る。ＩＯＢ１０４は、たとえば、１つのプログラマブル相互接続要素１１１のインスタンスに加えて、２つの入出力論理要素（Input/Output Logic Element：ＩＯＬ）１１５のインスタンスを含み得る。当業者には明らかなように、たとえば、Ｉ／Ｏ論理要素１１５に接続された実際のＩ／Ｏパッドは、図示された様々な論理ブロック上に積層された金属を用いて製造され、典型的には、Ｉ／Ｏ論理要素１１５の領域には限定されない。

図示された実施形態においては、９０°回転されて、（図１Ａにおいて網掛けで示された）ダイの中央に近いコラム領域は、設定、Ｉ／Ｏ、クロックおよび他の制御論理のために用いられる。このコラムから延びる縦領域１０９は、ＦＰＧＡの幅方向にわたって、クロックおよび設定信号を分配するために用いられる。

図１Ａに図示されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則正しいコラム構造をバラバラにする追加論理ブロックを含む。この追加論理ブロックは、プログラマブルブロックおよび／または専用のロジックであり得る。たとえば、図１Ａに示されるプロセッサブロック１１０は、ＣＬＢおよびＢＲＡＭの複数のコラムに及ぶ。

なお、図１Ａは、単に例示的なＦＰＧＡアーキテクチャを図示することを意図しているにすぎないことに注意すべきである。コラムにおける論理ブロックの数、コラムの相対幅、コラムの数および順序、コラムに含まれる論理ブロックの種類、論理ブロックの相対サイズ、および図１Ａの右側の相互接続／論理実行部は、単に例示的なものである。たとえば、実際のＦＰＧＡにおいては、ＣＬＢが現れるところにはどこでも、１つより多くの隣接するＣＬＢのコラムが典型的に含まれ、ユーザ論理の効率的な実行を容易にする。

たとえば、リング型アーキテクチャのような他のアーキテクチャのＦＰＧＡを用いることもできるが、ＦＰＧＡ１００は例示的にコラム型アーキテクチャを表わす。ＦＰＧＡ１００は、カリフォルニア州、サン・ホセのザイリンクス社（Xilinx）からの、バーテックス（登録商標）−４（Virtex^TM-4）またはバーテックス（登録商標）−５（Virtex^TM-5）であり得る。本明細書で提示された例は、ＦＰＧＡの例を用いて示されるが、開示される技術および構造は、一般的に、無線システムにおけるプロセッサおよびデジタル信号プロセッサのような集積回路を含む、いかなる機器にも用いられ得る。

無線通信に関して、チャネル均一化およびチャネル復調のための推定を得る前に、ＯＦＤＭシンボルタイミング推定が得られる。これは、ブロック境界検出またはフレーム同期化とも称される。シンボルタイミング推定を得ることは、放送およびパケット切換型ネットワークとは異なる。パケットとは異なる他のフォーマットが用いられ得る。たとえば、フレームまたは他のデータのブロックが、パケットの代わりに用いられ得る。明確化の目的のために、限定ではないが例として、ランダムアクセスパケットスイッチシステムが用いられることが想定されるが、ＯＦＤＭまたはＯＦＤＭＡを採用する他のタイプの無線ネットワーク、あるいは同様のシステムが採用され得ることが理解されるべきである。

通常は、受信器は、最初はどこからパケットまたはフレームが始まるのかわからず、したがって、初期同期タスクはパケットまたはフレームの検出である。一旦フレームまたはパケットが検出されると、次のタスクはブロック境界検出またはシンボルタイミング取得である。データが復調される前に、ＯＦＤＭ／ＯＦＤＭＡシステムにおける受信器は、ＦＦＴウィンドウまたはＯＦＤＭシンボル境界の開始点を検出することを必要とする。このタスクは、ブロック境界検出と称される。一致したプリアンブルは局部的に記憶され、あるいは、受信器によってアクセスできるようになる。これによって、シンボルタイミングの取得またはブロック境界の検出のための相互相関アルゴリズムの使用が可能となる。シンボルタイミングは、受信されたプリアンブルの順序と局部的に記憶されたプリアンブルとの間の相互相関をとることによって、サンプルレベルの精度を決定し得る。

図１Ｂは、公知のＯＦＤＭプリアンブル（プリアンブル）１９０の例示的な実施形態を示すブロック図である。プリアンブル１９０は、ショートプリアンブル１９１と、ロングプリアンブル１９２と、サイクリックプレフィックス（ＣＰ）１９８とを含む。ＩＥＥＥ８０２．１１ａ準拠のＯＦＤＭプリアンブル１９０が例示的に示されるが、本明細書の他のところで述べられたものを含む他のＯＦＤＭ仕様が用いられてもよいことが理解されるべきである。たとえば、ＷｉＭａｘプリアンブルが、そのようなプリアンブルのために修正された適当な回路とともに、同様に用いられ得る。

ショートプリアンブル１９１は１０個のショートプリアンブルＡ１からＡ１０を有し、ロングプリアンブル１９２は２つのロングプリアンブルＣ１およびＣ２を有する。各ショーとプリアンブルＡ１からＡ１０は、すべてが同じである１６個のデジタルサンプルを含み、したがって、ショートプリアンブルＡ１からＡ１０の各々は、同じデジタルサンプルの配列を有する。各ロングプリアンブルＣ１およびＣ２は、すべてが同じである６４個のデジタルサンプルを含み、したがって、ロングプリアンブルＣ１およびＣ２の各々は、同じデジタルサンプルの配列を有する。１６個のデジタルサンプルおよび６４個のデジタルサンプルは、明確化の目的のために例として説明され、ショートプリアンブルまたはロングプリアンブル、あるいはその両方について、他の数のデジタルサンプルが用いられ得ることが理解されるべきである。

ＣＰ１９８は、ロングプリアンブル１９２のプリアンブルＣ１のような、現在送信が予定されているＯＦＤＭシンボルの最後の１６サンプルの正確なレプリカである。したがって、ＩＥＥＥ８０２．１１ａ準拠のＣＰ、すなわちＣＰ１９８の上記の例を継続して、１６個のデジタルサンプルの長さ、すなわち１６個のデジタルサンプル配列（digital sample sequence）を有し得る。

最初は、通信リンク確立の初期において、あるいはデータブロックまたはフレームの初めを示すために、送信器はデータを伴わないプリアンブル情報を送信することが理解されるべきである。一旦そのような通信リンクが確立されると、またはフレームが検出されると、各々がＣＰを伴うデータシンボルが送信され得る。プリアンブル１９０は、通信リンク確立のため、またはデータブロックの始まりを認識するための情報セットとして例示的に示される。

プリアンブル１９０は、ＯＦＤＭデータパケットの一部分である。プリアンブル１９０は、細かいシンボルタイミング推定およびチャネル推定のために用いられる。より特定的には、ショートプリアンブル１９１のプリアンブルＡ１からＡ７は、ＯＦＤＭパケット検出フェーズ１９３、すなわち、パケット検出、自動ゲイン制御、およびダイバーシティ選択のために用いられる。ショートプリアンブル１９１のプリアンブルＡ８からＡ１０は、粗い周波数オフセット推定フェーズ１９４のために用いられる。ロングプリアンブル１９２のロングプリアンブルＣ１およびＣ２は、ＣＰ１９８とともに、チャネル推定および細かい周波数オフセット推定フェーズ１９５のために用いられ得る。

あるいは、ＩＥＥＥ８０２，１６ｅシステムにおいては、ＩＥＥＥ８０２．１６ｅシステムの基地局（ＢＳ）は、周期的にデータのフレームを送信する。時分割二重（Time Division Duplexed：ＴＤＤ）システムにおいては、各フレームは２つの部分を有し、すなわち、基地局によって多くの加入者ステーション（Subscriber Station：ＳＳ）へ送信されるダウンリンク部と、それに引き続く多くの加入者ステーションによって基地局へ送信されるアップリンク部である。

基地局は、プリアンブルをともなう各フレームの送信を開始し、制御およびデータブロックをともなうフレームを続いて送信する。そして、基地局および加入者ステーションは役割を交替し、加入者ステーションが送信を開始する。これは、アップリンクサブフレームと呼ばれ、多くの加入者ステーションによってデータが基地局へ送信される。アップリンクは、プリアンブルを有していない。（ダウンリンク）プリアンブルは、時間領域においては、３回繰り返されたプリアンブル長さＭの配列が引き続くサイクリックプレフィックス（ＣＰ）により構成される。プリアンブルＭおよびサイクリックプレフィックスＣＰの長さは、サブキャリアの数に依存し、そのような基地局において採用される送信周波数帯域に依存する基地局によって異なり得る。ＩＥＥＥ８０２．１１ａシステムにおけるプリアンブルと同様の、プリアンブルの反復的な性質がある。

ＯＦＤＭ信号は、Ｎ個の直交サブキャリアを含み、Ｎは１より大きな正の整数であり、１／Ｔの周波数間隔を有するＮ個の並列データストリームによって変調され、ここでＴはシンボル期間である。サブキャリア周波数ｆ_ｋ＝ｋ／（ＮＴ）は、ｆ_ｋはｋ番目の周波数であるが、等間隔であり、Ｎ個の変調されたサブキャリアの集合として考えられ得る、ＣＰを伴わない単一のベースバンドＯＦＤＭシンボルが存在する。データパケットについては、ＣＰは、従来は、データ配列内にデータを直列的に並べる前にデータパケットに添付されていた。

ＩＥＥＥ８０２．１１ａ ＯＦＤＭパケットデータ（パケットデータ）は６４個のサブキャリアを含み、そのうちの４８個はデータを送信するために用いられ得る。データでない１６個のサブキャリアのうちの４つは、照合データを含むパイロットトーンを送信するために用いられ得る。そのような実行例においては、各ＯＦＤＭシンボルは、６４個のデジタルサンプルの長さ、またはＮＤ＝６４を有し得る。一方、ＩＥＥＥ８０２．１６ｅシステムは、１２８、５１２、１０２４または２０４８のような、可変数のサブキャリアを有し、すべては送信周波数帯域に依存する。たとえば１２８のサブキャリアの例では、（基地局から加入者ステーション（ＳＳ）への）ダウンリンクには、９０のデータサブキャリアがあり、アップリンクには、６８のサブキャリアがある。さらに、ダウンリンクには１５のパイロットサブキャリアがあり、アップリンクには３４のパイロットサブキャリアがある。他のサブキャリアの実施形態については、パイロットおよびデータサブキャリアは、それに応じてスケーリングされる。これは、ＩＥＥＥ８０２．１６ｅ仕様において見出される。

図２は、スライディングウィンドウ・ショートプリアンブル型パケット検出器２５０を伴う、ＯＦＤＭパケット検出器２００の例示的な実施形態を示すブロック図である。ＯＦＤＭパケット検出器２００は、ともに係属中の、クリストファ Ｈ．ディック（Christopher H. Dick）により２００４年１０月２２日に出願された、「通信システムのためのパケット検出器（A PACKET DETECTOR FOR A COMMUNICATION SYSTEM）」と題された出願番号１０／９７２，１２１の米国特許出願に記載されており、すべての目的のためにその全体が参照により引用される。図２を引き続き参照するとともに新たに図１Ｂを参照して、ＯＦＤＭパケット検出器２００がさらに説明される。本明細書で用いられるように、「信号」および「配列（sequence）」の語句は、単一の信号または並列に与えられる複数の信号のいずれか、あるいはその両方を言う。

スライディングウィンドウ・ショートプリアンブル型パケット検出器（パケット検出器）２５０は、パケット検出またはフレーム検出、および信号周波数オフセット推定を提供する。この例示的な実施形態においては、公知のシュミドゥルとコックス（Schmidl and Cox）のスライディングウィンドウ相関器（Sliding-Window Correlator：ＳＷＣ）アルゴリズムが、ＩＥＥＥ８０２．１１ａのショートプリアンブルに適用される。周波数およびタイミング同期は、選択されたＭの長さを有するトレーニングパターンを探索することによって達成され、Ｍは１より大きい正の整数であり、ショートプリアンブル１９１のＡ１からＡ１０のようなデジタルサンプルは、２つの全く同じ半分の長さＬ＝Ｍ／２を有する。Ｌの時間周期だけ間隔が離れたデジタルサンプル対の間のＬ個の連続的な相関の総和は、以下のように見出され得る。

ＩＥＥＥ８０２，１６ｅについては、プリアンブルは、三回繰り返されるとともにＣＰを有するパターンであり、周波数およびタイミング同期を達成するために、ＩＥＥＥ８０２．１１ａのショートプリアンブルと同じように用いられ得る。プリアンブルの長さＭは、基地局によって採用されるサブキャリアの数に依存し、基地局によって異なる。

送信チャネルから受信された入力ＯＦＤＭ信号ｒ（ｎ）２１０は、デジタル配列Ａ（ｎ）２２０をパケット検出器２５０へ供給する再量子化器３７５へ供給される。これによって、ｒ（ｎ）２１０からの「高精度」サンプルが再量子化器３７５へ供給され、「低精度」サンプル、たとえば２ビットサンプルが、デジタル配列Ａ（ｎ）２２０として再量子化器３７５から提供される。デジタル配列Ａ（ｎ）２２０は、幅Ｂ１のＮ個のデジタルサンプルのアレイを含み、ここでＢ１は１より大きいまたは１と等しい整数である。配列Ａ（ｎ）２２０は幅Ｂ１を有し、以下でさらに詳細が説明される配列２１３および２１４は幅Ｂ２を有し、ここでＢ２はＢ１と等しい。たとえば、幅Ｂ１およびＢ２の両方は、各々１６ビットに等しい。

デジタル配列Ａ（ｎ）２２０は、パケット検出器２５０へ供給される。パケット検出器２５０は、２つの相関器、すなわち、乗算器２０１および移動平均回路２０２で形成された一方の相関器と、乗算器２０９および移動平均回路２０６で形成された別の相関器とを有するように考えられ得る。移動平均回路２０２および２０６は、スライディングウィンドウ平均化器として考えられ、フィルタで実行され得る。

幅Ｂ１の入力デジタル配列Ａ（ｎ）２２０は、入力として乗算器２０１および遅延素子２０４に供給される。遅延素子２０４は出力配列２１１を提供し、これは配列Ａ（ｎ）２２０に対して、時間間隔Ｄだけ遅延されたものである。上記の例を継続して、時間間隔Ｄは、ショートプリアンブル１９１のうちの、１つのシンボルの長さに等しい。遅延された配列２１１は、共役器２０５および乗算器２０９へ、それぞれの入力として供給される。共役器２０５は、それに供給される入力信号の複素数の「虚数」部分の符号を変化する。たとえば、複素数Ｒ＝Ａ＋ｉＢは共役数Ｒ^＊＝Ａ−ｉＢとなり、逆もまた同様であり、ここで、ＡおよびＢはそれぞれ、複素数Ｒおよび共役数Ｒ^＊の「実数」部および「虚数」部である。共役器２０５の出力は配列２１２であり、配列２１２は入力としてデジタル乗算器２０１および２０９に供給される。

乗算器２０１は、配列Ａ（ｎ）２２０と、符号が変化された虚数を伴うその遅延バージョンである配列２１２とを掛け合わせ、乗算器２０１の出力は出力配列２１３である。移動平均回路２０２は、配列２１３の移動平均を決定し、信号Ｐ（ｎ）２３０を提供する。相互相関信号Ｐ（ｎ）２３０は、配列Ａ（ｎ）２２０と、配列Ａ（ｎ）２２０の遅延されかつ共役化されたバージョンとの間の相互相関の結果である。上記の例においては、遅延は１つのショートプリアンブルごとの間隔である。信号Ｐ（ｎ）２３０は、相互相関信号であるが、数学的には以下のように表わされる。

したがって、乗算器２０１および移動平均回路２０２で形成された相互相関器は、遅延ユニット２０４によって導入された遅延に応答した遅れにおける相互相関を提供する。たとえば、乗算器２０１および移動平均回路２０２で形成された相互相関器は、１６サンプルの遅れを伴う相互相関を実行する。

乗算器２０９は、遅延された配列Ａ（ｎ）２２０、すなわち配列２１１と、符号が変化された虚数を伴うその遅延バージョン、すなわち配列２１２とを掛け合わせ、配列２１４を移動平均回路２０６へ供給する。移動平均回路２０６は、配列２１４についての移動平均を決定し、信号Ｒ（ｎ）２４０を提供する。

したがって、乗算器２０９および移動平均回路２０６で形成された相互相関器は、配列２１１および２１２の両方が遅延ユニット２０４によって遅延させられるので、０サンプルの遅れにおける相互相関を実行する。上記の例を続けて、この遅延は、ショートプリアンブル間隔Ｄであり、ＩＥＥＥ８０２．１６ｅについては、プリアンブルの３つの時間領域の繰り返しのうちの１つである。配列２１２は配列２１１の共役バージョンであることを思い出していただきたい。言い換えれば、マルチプレクサ２０９は、入力信号２１１を効果的に二乗して、それらの累乗を提供し、その結果は出力配列信号２１４である。

信号２１１と共役信号２１２との間の相互相関の結果は、その両者はショートプリアンブル間隔Ｄによって遅延されるが、信号Ｒ（ｎ）２４０である。信号Ｒ（ｎ）２４０は、相互相関時間間隔Ｄ内にパケット検出器２５０によって受信された信号ｒ（ｎ）２１０のエネルギを決定するために用いられる。信号Ｒ（ｎ）２４０は、自己相関信号であるが、数学的には以下のように表わされる。

相互相関は、異なる遅れを有することを除けば、両方とも自己相関である。たとえば、Ｒ（ｎ）２４０を得るための相互相関は０サンプルの遅れを有し、Ｐ（ｎ）２３０を得るための相互相関は１６サンプルの遅れを有する。本明細書で用いるような相互相関は、同じ配列のためのものである。言い換えれば、同じ配列の２つのバージョンは、各相互相関において互いに相互相関がとられる。「自己相関」の語句は、同じ確率的事象から得られるサンプルを伝達（convey）することを意味する。

移動平均回路２０２は、信号Ｐ（ｎ）２３０を算術ユニット２０３へ入力として供給する。酸実ユニット２０３は、信号Ｐ（ｎ）について二乗値／絶対値の算術演算を提供し、｜Ｐ（ｎ）｜^２を得る。算術ユニット２０３は、除算器ユニット２０８へ、分子データの入力として信号｜Ｐ（ｎ）｜^２２３２を供給する。

移動平均回路２０６は、信号Ｒ（ｎ）２４０を算術ユニット２０７へ入力として供給する。算術ユニット２０７は、信号Ｒ（ｎ）について二乗演算を提供し、（Ｒ（ｎ））^２を得る。算術ユニット２０７は、除算器ユニット２０８へ、分母データ入力として信号（Ｒ（ｎ））^２２４２を供給する。

除算器２０８は、信号｜Ｐ（ｎ）｜^２２３２を信号（Ｒ（ｎ））^２２４２で除する除算演算を提供し、信号Ｍ（ｎ）２４５または以下を得る。

除算器ユニット２０８は、さらなる目的のために、信号Ｍ（ｎ）２４５をパケット検出器２５０の出力として、たとえばＯＦＤＭ復調器のような復調器２５５へ供給する。

数式（３）および（４）は、反復して演算され得る。カスケード式積分くし型（Cascaded Integrator Comb：ＣＩＣ）フィルタは、たとえば図１ＡのＦＰＧＡ１００において実行され得るような、ＦＰＧＡのようなプログラマブルリソースを有する集積回路の設定可能論理においてインスタンス化（instantiated）され得る。ＣＩＣフィルタは、数式（３）および（４）を実行するために用いられ得る。したがって、移動平均回路２０２および２０６は、それぞれＣＩＣフィルタ２０２および２０６であり、ＦＰＧＡの設定可能論理に組み入れる。あるいは、ＣＩＣフィルタは、専用の回路で実行されてもよい。

１６サンプル遅延のような１つのショートプリアンブルシンボルと等しい遅延、またはＩＥＥＥ８０２．１６ｅについて長さＤの遅延に関しては、１６サンプルまたはＤ個のサンプル遅延のための１６ビットの長さを伴うシフトレジスタのような、シフトレジスタが用いられ得る。１６個の並列信号線である信号経路について、１６ビット長さの１６個のシフトレジスタの各々が用いられ得る。シフトレジスタ論理は、ＦＰＧＡプラットフォームのプログラマブル論理において実行され、少なくとも１６ビットの長さを供給する。数式（３）および（４）おけるような相互相関の演算については、ＣＩＣフィルタ２０２および２０６は、Ｐ（ｎ）およびＲ（ｎ）を演算するために、同様に、各フィルタの微分セクションにおける同じ１６サンプル遅延を用い得る。複素数入力信号２１０のためのＡ（ｎ）、Ｐ（ｎ）およびＲ（ｎ）の信号配列のノード詳細（node precisions）を考慮して、２×Ｄ×Ｂ１＋２×Ｄ×Ｂ２＋２×Ｄ×Ｂ２ビットの記憶が、この特定の実施形態における記憶のために用いられ得る。ＯＦＤＭ物理レイヤインターフェース（ＰＨＹ）のＦＰＧＡ実行例に関する追加の詳細が、クリス・ディック（Chris Dick）およびフレッド・ハリス（Fred Harris）による「ＯＦＤＭ ＰＨＹのＦＰＧＡ実行例（FPGA IMPLEMENTATION OF AN OFDM PHY）」第３７回アシロマー会議（Asilomar Conference）のＩＥＥＥ 信号、システムおよびコンピュータ２００３会議記録（IEEE Signals, Systems and Computers, 2003 Conference Record）、Ｖｏｌ．１、２００３年１１月９〜１２日、９０５〜９０９ページ、において見出され得る。

図３は、ＯＦＤＭロングプリアンブル検出器、または、短縮相互相関器（相関器）３１０を伴う「ブロック境界検出器」３００の例示的な実施形態を示すブロック図である。ＯＦＤＭロングプリアンブル検出器３００の例は、以前に参照された、ともに係属中の米国特許出願番号１０／９７２，１２１に説明されている。図３を引き続き参照しするとともに新たに図１Ｂおよび図２を参照して、ブロック境界検出器３００がさらに説明される。

相関器３１０は、入力配列ｒ（ｎ）信号（入力配列）２１０のような受信したＯＦＤＭ配列と、たとえばロングプリアンブルＣ１のようなロングプリアンブル１９２のうちの１つのような記憶された基準テンプレートとの間の相互相関を計算することによって、ブロック境界検出／シンボルタイミング同期を提供するように構成される。上述のように、ロングプリアンブル１９２のロングプリアンブルＣ１は、たとえば、ＩＥＥＥ８０２．１１ａ準拠のプリアンブルであり得る。しかしながら、ＩＥＥＥ８０２．１６ｅは、ＩＥＥＥ８０２．１１ａにおけるロングプリアンブルと同様の他のプリアンブルを有していない。しかし、フレーム２５０の第１のＯＦＤＭブロックであるプリアンブルは、ＩＥＥＥ８０２．１１ａにおけるロングプリアンブルと同じ目的の役目を果たすために用いられるとともに、相関器３１０において、受信した配列と記憶された基準テンプレートとの間の相互相関を計算することによってシンボルタイミング同期を提供するために用いられ得る。

相関器３１０は、入力配列２１０の正または負の値を示すために、入力配列２１０の符号と、ロングプリアンブル１９２の局部的に記憶されたロングプリアンブル配列Ｃ１の符号とを用いることによる、短縮相互相関アルゴリズムを採用する。図３に示された本実施形態における短縮相互相関アルゴリズムは、いかなる乗算器の使用を要求せず、ＦＰＧＡプログラマブル論理がインスタンス化された乗算器または内蔵乗算器の使用を含むがそれに限定されない。

１つの実行例においては、たとえ入力信号２１０の周波数が実質的に低い、すなわちＦＦＴ復調レートの周波数の一部（fraction）であっても、ブロック境界検出器３００は、図２のＯＦＤＭパケット検出器２００のＦＦＴ復調レートと同じ周波数またはその近傍の周波数であるクロックレートで、相関器３１０のための短縮相互相関アルゴリズムを動作し得る。たとえば、ＦＦＴ復調レートおよびクロックはおよそ１００ＭＨｚであり、入力信号２１０の周波数はおよそ２０ＭＨｚであり得る。特定の数値例が、明確化の目的のために例として提供されるが、実行される実際の周波数は、これらの数値例に近いもの、またはこれらの数値例と実質的に異なり得ることが、十分に理解されるべきである。

相関器３１０は、ＰＥ３８０−１から３８０−Ｑのような１組の処理要素（Processing Element：ＰＥ）によって提供される複数のより短い長さのサブ相関器に分割された短縮相互相関アルゴリズムを用いて構成され、Ｑは１より大きい正の整数である。各ＰＥの出力は、部分的な結果である。ＰＥの部分的な結果は、アダーツリー３９９などによって組合わされ、結果３１１を形成する。上記の例を継続して、ロングプリアンブル１９２のロングプリアンブルＣ１は、およそ２０ＭＨｚのシンボルレートで実行する６４個のサンプル配列である。各ＰＥは、結果となり得る１／５の項（たとえば、１００／２０＝５）を演算することに関与する。１つのＣ１については、全体で１３（たとえば、６４／５＝１３）のＰＥが相関器３１０内にある。上述の数値例は、明確化の目的のための例であるが、他の多くの数値例および実行例が、例のＰＥから得られ、それらの実行例は、少なくとも部分的に、１つまたはより多くのクロックレート、シンボルレートおよびテンプレート長さに依存する。しかしながら、ＩＥＥＥ８０２．１６ｅは、ＩＥＥＥ８０２．１１ａにおけるロングプリアンブルと類似の他のプリアンブルを有していない。しかし、ＩＥＥＥ８０２．１６ｅフレームにおけるプリアンブルは、同様に短縮相互相関のために用いられ得る。プリアンブルの長さは、Ｍであると想定され得る。上記の例のように、クロックレートがシンボルレートよりも高い場合には、各ＰＥは上述のような複数項（たとえば、Ｍ／５項）を演算するために用いられ得る。

ＰＥ３８０−１のような各ＰＥについては、ＯＦＤＭ信号ｒ（ｎ）２１０からの入力サンプルは、再量子化器３７５によって、２ビットの精密デジタルサンプルに再量子化され、２ビットサンプル３０１の配列を相関器３１０へ供給する。言い換えれば、高精度サンプルが再量子化器３７５に入力され、それは低精度、すなわち２ビットのサンプルを提供する。ＰＥ３８０−１のような各ＰＥから、２ビット幅信号３０１が、入力として回帰ベクトル記憶部３３０へ供給される。この「２ビット」相関器３１０より少ない回路を用いる「１ビット」相関器が、図４を参照して以下に説明される。

回帰ベクトル記憶部３３０は、信号３０１からの回帰ベクトル情報を記憶し、回帰ベクトルアドレス信号３０６のようなアドレスに応じて、２ビット幅の回帰ベクトル信号３０２として、５つのデジタル項を提供する。信号３０２は、±１を表す並列２ビットのデジタル形式で供給される各シンボル項についての、数値および符号を有する。ＦＰＧＡの分配されたメモリは、受信されたロングプリアンブルにおける各シンボルについてのデジタル項の符号を記憶するために用いられ得る。

メモリアドレスシーケンサ３２０は、回帰ベクトル記憶部３３０のための回帰ベクトルアドレスを生成し、そのアドレスは回帰ベクトルアドレス信号３０６として提供される。回帰ベクトルアドレス信号３０６は、入力として、回帰ベクトル記憶部３３０および制御ユニット３７０へ供給される。回帰ベクトル記憶部３３０は、回帰ベクトルアドレス信号３０６に応じて、回帰ベクトル信号３０２を提供する。回帰ベクトル信号３０２は、入力として、加算−減算算術ユニット（加算器／減算器）３５０へ供給される。

メモリアドレスシーケンサ３２０は、係数メモリ３４０のための係数アドレスを生成し、そのアドレスはアドレス信号３０５として提供される。アドレス信号３０５は、入力として、係数メモリ３４０および制御ユニット３７０へ供給される。係数メモリ３４０は、相互相関のための係数または係数項ベクトルを局部的に記憶するために用いられ得る。これらの係数は、Ｃ１またはＣ２のいずれかのようなロングプリアンブルである。したがって、ロングプリアンブルの一部だけが、係数メモリ３４０内に記憶され得る。

アドレス信号３０５に応答して、係数項ベクトルが係数メモリ３４０から得られ、この例示的な実行例においては、それは１ビットの係数項信号３０３として提供される。加算器／減算器３５０は、２つのオペランドについての１ビットの精密加算または減算を実行し、すなわち、一方のオペランドは、回帰ベクトル信号３０２からの配列３０１からの２ビットデジタル入力サンプルであり、他方のオペランドは、係数メモリユニット３４０から得られるロングプリアンブルＣ１またはＣ２のような基準テンプレートからの係数項信号３０３の係数の符号である。

実行例を継続して、ＯＦＤＭプリアンブルのおよそ２０ＭＨｚのデータレートについて、各５０ｎｓ間隔の間、５つの項の内部生成物が、係数メモリ３４０から読み込まれた５つの１ビット精密係数と、回帰ベクトル記憶部３３０から得られる５つの２ビット回帰ベクトル項との間で演算される。回帰ベクトル記憶部３３０は、先述のような１６ビットロングシフトレジスタを提供するような、ＦＰＧＡのプログラミングスライス（slice）によって形成されるシフトレジスタを用いて実行され得る。例示的な実施形態においては、ＦＰＧＡ論理スライスにおけるルックアップテーブルのシフトレジスタ論理１６ビット長（Shift Register Logic 16-bit length：ＳＲＬ１６）構成は、ＦＰＧＡ記憶部を実行するために用いられ得る。２ビットは、２つの補足表現を用いて±１を表わすために用いられる。１６のサンプルサイズ、および１６個のサンプルを記憶するための１６個の入力ディープ（entry deep）である（すなわち、遅延が１６サンプルである）ルックアップテーブルについて、１６個のＳＲＬ１６が用いられ得る。この数値例は、ＩＥＥＥ８０２．１１ａに特有であるが、ＩＥＥＥ８０２．１６ｅに関して適宜修正され得る。

要約すると、受信されたリグレッサまたは回帰ベクトル項は、ロングプリアンブル１９２のロングプリアンブルＣ１またはＣ２のいずれかであり得る、決められたプリアンブルについての、局部的に記憶された回帰ベクトル係数と比較される。２ビットサンプルを得るための再量子化により、加算器／減算器３５０は、入力オペランドの符号を用いることにより乗算器を用いずに１ビットの乗算関数を提供する。ＰＥにおいて局部的に記憶された係数に関するロングプリアンブル１９２の関連するロングプリアンブルＣ１またはＣ２のいずれかの受信されたＯＦＤＭシンボルの各項からの符号が用いられ得る。

加算器／減算器３５０は、ロングプリアンブルの受信された回帰ベクトル情報と、ロングプリアンブル１９２の記憶された回帰ベクトル情報との比較を提供し、この実行例においては、４ビット幅のベクトル比較信号３０４を出力として提供する。精密相関係数は、この例においては１ビットの精度であるが、それらが、アキュムレータまたはデキュムレータ（decumulator）の加算器／減算器制御ポートに直接結合されるので、ＰＥの制御プレーン内にエンコードされる。たとえば、信号３０３が論理０の場合は、加算器／減算器３５０および遅延ユニット３６０の組合せはアキュムレータとして振舞う。しかしながら、係数項信号３０３が論理１の場合は、加算器／減算器３５０は減算器として構成され、加算器／減算器３５０および遅延ユニット３６０の組合せはデキュムレータとして振舞う。

デジタル信号３０４は、入力として、遅延ユニット３６０へ供給される。遅延ユニット３６０は、たとえば、遅延の１ユニットのためのレジスタを用いて実行され得る。遅延ユニット３６０は、離散時間領域信号３０４を遅延させ、遅延された時間領域信号３８１を出力として提供する。遅延ユニット３６０は、そのＰＥによって取り扱われた回帰ベクトルの部分の各項のすべての相関が処理されるまで、信号３８１を加算器／減算器３５０へフィードバックし得る。

遅延ユニット３６０は、ＰＥの出力として信号３８１を提供し、したがって、信号３８１−１から３８１−Ｑは、それぞれＰＥ３８０−１から３８０−Ｑより出力される。上記の例においては、この例における１３に等しいＱについて、信号３８１−１から３８１−ＱのようなＰＥ３８０−１から３８０−Ｑの全ての出力はそれぞれ、アダーツリー３９９によって結合されて結果信号３１１を提供する部分的な結果である。

制御ユニット３７０は、（明確化の目的のために図示されないが）レジスタをクリアするための信号伝達（signaling）を提供するように構成される。制御ユニット３７０は、新しい積分間隔の開始においてレジスタ３６０をクリアする、有限状態機械（Finite State Machine：ＦＳＭ）を用いて実行され得る。上記の例を継続して、レジスタ３６０は、５クロックサイクルごとにクリアされる。

およそ２０ＭＨｚの信号伝達レート、および受信した信号およびロングプリアンブルが両方とも複素数の時系列であるリコーリング（recalling）について、上述の相関器３１０の数値例を支持するための算術演算レートは、１秒間当たりおよそ５百万回（million operations per second：ＭＯＰ）あまりであり、ここでＭＯＰは、１つの出力サンプルを演算するためのすべての動作、すなわちデータアドレッシングおよび算術処理（たとえば、乗算アキュムレート）を含むと想定される。しかしながら、入力配列および局部的に記憶された基準テンプレートの両方の符号を用いることによる相互相関によって、相関器３１０は、内蔵されたＦＰＧＡ乗算器を用いることなくシンボルタイミングを得るために用いられ、したがって、回路リソースを節約する。図３の相関器３１０は、ブロック境界検出器３００と同様に、図１ＡのＦＰＧＡ１００のようなＦＰＧＡにおいて、インスタンス化され得る。

図４は、相関器４００の例示的な実施形態を示すブロック図である。相関器４００は、図３の相関器３１０とは対照的に、「１ビット」相関器である。より特定的には、２ビットのデジタルサンプル３０１を相関器３１０へ供給する再量子化器３７５を有するというよりはむしろ、再量子化器４７５のような再量子化器は、１ビットのサンプル４０１を、相関器４００のシフトレジスタ４１０および係数論理へ供給する。したがって、１ビット幅の入力サンプル４０１の配列は、シフトレジスタ４１０へ供給される。シフトレジスタ４１０のタップ、すなわち、１より大きい正の整数Ｖについて、フリップフロップ４０２−１から４０２−Ｖの各々のデータ入力に関連したタップは、係数論理４２０の排他的論理和（Exclusive OR：ＸＯＲ）ゲート４０４−１から４０４−Ｖのそれぞれの入力へ供給される。

ＸＯＲゲート４０４−１から４０４−Ｖへの他方の入力は、それぞれ係数ＭＳＢ４０３−１から４０３−Ｖであり、それらは係数メモリ３４０から供給される。したがって、ＸＯＲゲート４０４−１から４０４−Ｖの各々へのそれぞれの入力は、時間経過とともにシフトされたデジタルサンプルデータのためのＭＳＢ、およびプリアンブルに関連する係数のためのＭＳＢであることが理解されるべきである。したがって、係数論理４２０、および特にＸＯＲゲート４０４−１から４０４−Ｖは、それぞれ１ビットの乗算器として機能することが理解されるべきである。したがって、よい少ないビットおよびより少ない回路を有するが、データのＭＳＢは係数のＭＳＢと相関関係を有し、先述の相互相関を提供する。

単一ビット出力が、ＸＯＲゲート４０４−１から４０４−Ｖの各々から提供される。ＸＯＲゲート４０４−１から４０４−Ｖからの一組の隣接する出力のような、ＸＯＲゲートの出力の組は、バイナリアダーツリー４３０の加算器４０５−１から４０５−Ｖ／２のそれぞれの入力ポートへ供給され得る。ビット４０１の配列は、クロック信号４１３のクロックサイクルに応答して、シフトレジスタ４１０を通って伝播する。各加算器４０５−１から４０５−Ｖ／２の出力は、２ビットの出力、すなわち結果ビットおよび搬送ビット（carry bit）であり、または、より一般的には出力４０６−１から４０６−Ｖ／２である。

出力４０６−１から４０６−Ｖ／２は、前方に搬送され、バイナリアダーツリー４３０の後続の加算器のための他の組の入力を提供する。たとえば、４に等しいＶについては、出力４０６−１および４０６−２は、最終加算器４０７へのそれぞれの入力である。加算器４０７の出力のビット幅は１＋ｌｏｇ_２（Ｖ）であり、またはこの例においては、３ビット幅の出力、すなわち結果ビットのための２ビットおよび１つの搬送ビットである。加算器４０７の出力は、より一般的には結果信号４０８として示される。

シフトレジスタ４１０は、図３の回帰ベクトル記憶部３３０のような回帰ベクトル記憶部であることが理解されるべきである。さらに、係数入力４０３−１から４０３−Ｖは、図３の係数メモリユニット３４０のような係数メモリから得られ得ることが理解されるべきである。再量子化の例として、回帰ベクトルの記憶／アクセス、および係数メモリの記憶／アクセスが先述されるが、明確化の目的のために、それらは繰り返されない。

バイナリアダーツリー４３０の加算器は、必ずしも必要ではないが、実際の加算器で実現されてもよいが、それよりもむしろ、それらはルックアップテーブル（ＬＵＴ）を用いて実行されてもよい。たとえば、２つのビットを加算するために、係数加算ごとに３つのＬＵＴが実行され得る。シフトレジスタ４１０はレジスタの加算または減算によって拡大縮小が可能であり、かつ係数論理４２０がそれに応じてＸＯＲゲートを加算または減算することによって拡大縮小が可能であるので、相関器４００は、どのような長さの変化にも適合するように拡大縮小され得ることが理解されるべきである。同様に、バイナリツリー４３０は、係数論理４２０からの出力とつじつまが合うように、それに応じて拡大縮小され得る。

ＩＥＥＥ８０２．１１ａと同様に、ＷｉＭＡＸ８０２．１６ｅのプリアンブルについては、上述のデータサンプルおよび係数の両方のための唯一のＭＳＢを用いることによる回路リソース使用の低減と同様に、拡大縮小する能力は、相対的にコンパクトな相関器を容易にすることが理解されるべきである。さらに、そのような相関器は、図１ＡのＦＰＧＡ１００のような、ＤＳＰ１０６を用いないＦＰＧＡのプログラマブル論理においてインスタンス化され得る。

前述したように、相関器の複雑さは、部分的に、複素数値係数の数に依存する。複素数値係数またはテンプレートの数は、Ｖ個の複素乗算および（Ｖ−１）個の複素加算を採用し、ここでＶは同時に相関器へ入力される係数ビットの数である。したがって、上記の例を継続して、相関器４００は、相関の目的のために入力される１２８ビットのプリアンブル、すなわち１２８個の係数を有し得る。しかしながら、乗算器を用いるよりはむしろ、Ｖ個の複素乗算はＸＯＲゲートを用いてなされ、それはプログラマブル論理のスライスにおいて実行され得る。ＤＳＰ１０６のような内蔵の乗算器の使用間のトレードオフに加えて、プログラマブル論理スライスについては、そのような乗算器は実質的に２ビットより大きい入力ビット幅を有し得るので、プログラマブル論理スライスの使用は、回路リソースのより効率的な使用であり得ることが、さらに理解されるべきである。

複素数デジタル入力について、複素乗算の数Ｖは、実際には、４Ｖ個の実数乗算と２Ｖ個の実数加算であることが理解されるべきである。言い換えれば、ａ＋ｉｂの形式の複素数の係数によって乗算された入力データサンプルのためのＡ＋ｉＢの形式の複素数については、４つの個別のデータ経路が、実数が掛け合わされた実数、虚数が掛け合わされた虚数、虚数が掛け合わされた実数、および実数が掛け合わされた虚数に適合するために用いられ得る。言い換えれば、個別の相関器は、合計されて最終結果を提供するそのような相関器の部分的な結果を伴う、独立したブロックとして取り扱われる。

図５は、相関器５００の例示的な実施形態を示すブロック図である。相関器５００は、４つの個別の相関器、すなわち相関器５００−１から５００−４を含む。相関器５００−１から５００−４の各々は、図４の相関器４００または図６の相関器６００のような相関器を用いて実行され得る。入力サンプル４０１は、複素数として表され、したがって入力サンプル４０１の実数部分４０１ｒｅは、相関器５００−１および５００−３へ入力として供給される。入力サンプル４０１の虚数部分４０１ｉｍは、相関器５００−２および５００−４へ供給される。これらの入力サンプルは、１ビットまたは２ビットであり得る。１ビットの入力サンプルの例が以下に説明される。

係数入力４０３は、同様に、複素数を表し得る。係数入力４０３の実数部分４０３ｒｅは、相関器５００−１および５００−４へ入力として供給される。係数入力４０３の虚数部分４０３ｉｍは、相関器５００−２および５００−３へ供給される。入力４０３ｒｅおよび４０３ｉｍの各々は、Ｖビットのビット幅を有し得るが、唯一のビット、すなわちＭＳＢが、上述のように用いられる。したがって、相関器５００−１の出力は、前述のような１＋ｌｏｇ_２（Ｖ）のビット幅を有する部分的な結果４０８ｒｅである。相関器５００−２の出力は、前述のような１＋ｌｏｇ_２（Ｖ）のビット幅を有する部分的な結果４０８ｉｍである。相関器５００−３の出力は、前述のような１＋ｌｏｇ_２（Ｖ）のビット幅を有する実数／虚数の部分的結果４０８ｒｅ／ｉｍであり、相関器５００−４の出力は、前述のような１＋ｌｏｇ_２（Ｖ）のビット幅を有する虚数／実数の部分的な結果４０８ｉｍ／ｒｅである。

相関器５００−１から５００−４からそれぞれ出力される部分的な結果の各々は、加算／減算されて、相関器５００の実数出力および虚数出力を提供することが、理解されるべきである。実数出力および虚数出力は、二乗されかつ加算されて、相関器出力５０６の累乗（power）を演算する。さらに、前に示したように、相関器５００−１から５００−４は、部分的に、シフトレジスタを用いて実行され得る。したがって、そのようなシフトレジスタの出力は、デジタルサンプル入力の遅延されたバージョンであり、すなわち相関器５００−１および５００−３は実数部分４０１ｒｅの遅延されたバージョンとして実数部分４０９ｒｅを提供し、同様に、相関器５００−２および５００−４は、虚数部分４０１ｉｍの遅延されたバージョンとして虚数部分４０９ｉｍを提供する。

相関器５００−１および５００−２からの部分的な結果の出力は、減算器５０３によって減算され、ここで、部分的な結果４０８ｒｅは部分的な結果４０９ｒｅから差し引かれるとともに、部分的な結果４０８ｉｍは部分的な結果４０９ｉｍから差し引かれる。相関器５００−３および５００−４からの部分的な結果の出力は、加算器５０４によって加算され、ここで、部分的な結果４０８ｒｅは部分的な結果４０９ｒｅに加算されるとともに、部分的な結果４０８ｉｍは部分的な結果４０９ｉｍに加算される。減算器５０３による減算および加算器５０４による加算の後、減算器５０３からの出力および加算器５０４からの出力は、累乗算出器５０５へ提供される。累乗算出器５０５からの累乗計算出力５０６は、すなわち記憶されたプリアンブルテンプレートが、送信された受信プリアンブルと合致したときのピークを示すことによって、パケット、あるいはフレームまたは他のブロックの境界を示し得る。このような受信プリアンブルは、そのような相関器を有する受信器の復調器による受信のために、基地局により送信され得る。

あるいは、システムクロックレートがシンボルクロックレートよりも高い場合には、図４のＸＯＲゲート４０４−１から４０４−Ｖは、ＰＥ内にグループ化され、相関器の複数の係数を演算し得る。これらのラインに沿って、図６は、スライディングウィンドウ・ロングプリアンブル短縮相互相関器（相関器）６１０を伴うＯＦＤＭブロック境界検出器（ブロック境界検出器）６００の、例示的な他の実施形態の示すブロック図である。ブロック境界検出器６００および相関器６１０は、それぞれ、図３のブロック境界検出器３００および相関器３１０と類似しており、したがって、明確化の目的のために同様の説明は一般的に繰り返されない。ブロック境界検出器６００は、システムクロック周波数がシンボルクロックレートよりも十分に速いときのブロック境界検出のために用いられ、したがって、いくつかの回路は、異なる項（term）の間で共有され、減少された全体の回路の使用をもたらす。

相関器６１０は、ＰＥ６８０−１から６８０−Ｑのような１組のＰＥによって提供される複数のより短い長さのサブ相関器に分割された短縮相互相関アルゴリズムを用いて構成され、Ｑは１より大きい正の整数である。各ＰＥの出力は、部分的な結果である。ＰＥの部分的な結果は、たとえばアダーツリー６９９によって組合されて、結果６１１を形成する。

図４のＸＯＲゲート４０４−１から４０４−Ｖおよびアダーツリー４３０は、システムクロックがシンボルクロックと等しいときに、より高いスループットを提供する。しかしながら、システムクロックがシンボルクロックより高い場合は、ＸＯＲゲート４０４−１から４０４−Ｖは、前述のように、相関器６１０の複数の係数を演算するために、ＰＥ６８０−１から６８０−ＱのそれぞれのＸＯＲゲートのようにＰＥ内にグループ化され得る。

ＰＥ６８０−１のような各ＰＥについて、ＯＦＤＭ信号ｒ（ｎ）２１０からの入力サンプルは、再量子化器６７５によって、１ビット精密デジタルサンプルへと再量子化されて、１ビットサンプル６０１の配列をＰＥ６８０−１のＸＯＲゲート６１１のような相関器６１０の各ＸＯＲゲートへ提供する。図３の回帰ベクトル記憶部３３０は、論理１の一定出力、すなわち、論理高電圧に単純に接続される一定出力ブロック６３０で置き換えられ得る。一定出力ブロック６３０の出力は、入力として、加算器／減算器６５０へ供給される。相関器６１０は「１ビット」相関器であることが理解されるべきである。

アドレス信号３０５に応答して、係数項ベクトルが係数メモリ３４０から得られ、それは、１ビットの係数項信号３０３として提供される。係数項信号３０３およびサンプル信号６０１は、入力として、ＸＯＲゲート６１１へ供給され、ＸＯＲゲート６１１の出力は、加算器／減算器６５０の制御ポートへ供給される。ＸＯＲゲート６１１の出力が論理１の場合、加算器／減算器６５０は減算器として動作する。ＸＯＲゲート６１１の出力が論理０の場合、加算器／減算器６５０は加算器として動作する。

加算器／減算器６５０へのデータ入力の一方は一定の論理１であり、加算器／減算器６５０へのデータ入力の他方は、前述のように、遅延およびアキュムレーションを提供するための遅延ユニット６６０から供給される。加算器／減算器６５０は、定数およびオペランドのための１ビット精密加算または減算、すなわちフィードバックされたアキュムレーションを実行する。デジタル信号６０４は加算器／減算器６５０から出力され、遅延ユニット６６０に入力として供給される。加算器／減算器６５０および遅延ユニット６６０は、前述のように、アキュムレータまたはデキュムレータとして機能するために用いられ得る。

遅延ユニット６６０は、離散時間領域信号６０４を遅延させ、遅延された時間領域信号６８１を出力として提供し、そのＰＥによって取り扱われた回帰ベクトルの部分の各項のすべての相関が処理されるまで、信号６８１を加算器／減算器３５０へフィードバックする。遅延ユニット６６０は、ＰＥの出力として信号６８１を提供し、それにより、信号６８１−１から６８１−Ｑは、ＰＥ６８０−１から６８０−Ｑからそれぞれ出力され、それらは、アダーツリー６９９によって組合されて１ビット相関器６１０から出力される結果信号６１１を提供する部分的な結果である。

上記は、本発明の１つまたはより多くの側面に従う例示的な実施形態を説明するが、本発明の１つまたはより多くの側面に従う他のおよびさらなる実施形態が、それらの範囲から逸脱することなく考え出され得、それは引き続く請求項およびその均等物によって定められる。ステップを記載した請求項は、そのステップのいかなる順序を意味するものではない。商標は、それぞれの所有者の所有権である。

Claims (15)

1. ブロック境界検出のための方法であって、
   信号を受信するステップと、
   前記信号を量子化し、量子化された信号を少なくとも１つの相関器に提供するステップとを備え、
   前記量子化された信号は、サンプルの配列であり、
   前記方法は、
   前記サンプルの配列と、少なくとも１つの相関器からの部分的な結果の総和をとって結果を提供することを含む基準テンプレートとの間の相互相関をとるステップをさらに備え、
   前記結果は前記相互相関に応答するシンボルタイミング同期であり、
   前記相互相関をとるステップは、前記サンプルの配列から得られる回帰ベクトルと、前記基準テンプレートから得られる係数項ベクトルとの排他的論理和をとり組合せることによって部分的に供給される、方法。
2. 前記信号は、直交したサブ信号を有する直交周波数分割多重キャリア信号であり、
   前記量子化された信号からの単一ビットは、前記回帰ベクトルおよび前記係数項ベクトルの各最上位ビットについて、前記係数項ベクトルからの単一ビットと排他的論理和がとられる、請求項１に記載の方法。
3. 前記回帰ベクトルは、前記少なくとも１つの相関器による前記量子化された信号のシフトレジストリングから得られる、請求項２に記載の方法。
4. 前記量子化された信号は、単一ビットサンプルの配列である、請求項３に記載の方法。
5. 前記基準テンプレートは、ＩＥＥＥ８０２．１１ａ／ｇ／ｎのいずれかにおけるロングプリアンブル、および、ＩＥＥＥ８０２．１６ｅにおけるフレームプリアンブルである、請求項４に記載の方法。
6. 受信された前記信号は、直交周波数分割多重アクセスシステムのキャリア信号であり、
   前記キャリア信号は、前記直交周波数分割多重アクセスシステムの複数の加入者ステーション間に配信される直交サブキャリアを有する、請求項１に記載の方法。
7. 前記データブロックは、パケットまたはフレームのいずれかであり、
   前記基準テンプレートは、受信器内に記憶されたプリアンブルであり、
   前記回帰ベクトルは、処理される現在の伝送の受信されたプリアンブルである、請求項１に記載の方法。
8. 前記総和は、バイナリアダーツリーに供給される、請求項１に記載の方法。
9. 情報検出器のブロックのための相互相関器であって、
   入力を受信するために結合された再量子化器を備え、
   前記入力は、シンボルを並列に提供するための直交サブ信号を有する直交周波数分割多重（Orthogonal Frequency Division Multiplexed：ＯＦＤＭ）信号であり、
   前記相互相関器は、
   前記再量子化器に結合され、前記入力に応答してサンプルの配列を得るためのサブ相関器をさらに備え、
   前記サブ相関器は、
   ベクトルアドレスの配列、および関連した係数アドレスの配列を提供するように構成されたアドレスシーケンサと、
   前記サンプルの配列を受信するとともに、前記サンプルの配列の少なくとも一部分を記憶するために結合されたベクトル記憶部とを含み、
   前記ベクトル記憶部は、前記ベクトルアドレスの配列のベクトルアドレスを受信するために結合され、
   前記ベクトル記憶部は、前記ベクトル記憶部に記憶されるとともに受信した前記ベクトルアドレスに配置された前記サンプルの配列の部分のサンプルに関連したデジタルベクトルを提供するように構成され、
   前記サブ相関器は、
   前記係数アドレスの配列の係数アドレスを受信するために結合され、かつ受信した前記係数アドレスに応答するデジタル係数を提供するように構成された係数記憶部をさらに含み、
   前記係数記憶部は、情報のブロックのプリアンブルの少なくとも一部分を記憶するように構成され、
   前記サブ相関器は、
   前記デジタルベクトルおよび前記デジタル係数を受信するために結合された、排他的論理和ゲートアレイと、
   前記排他的論理和ゲートアレイに結合されて、前記排他的論理和ゲートアレイから得られる出力を加算するように構成され、前記入力のシンボルタイミングを取得するためのデジタル相互相関結果を提供するアダーツリーとをさらに含む、相互相関器。
10. 前記相互相関器は、ロングプリアンブル短縮相互相関器であり、
    前記排他的論理和ゲートアレイの各排他的論理和ゲートは、前記デジタルベクトルに関連した単一ビット、および前記デジタル係数に関連した単一ビットを受信する、請求項９に記載の相互相関器。
11. 前記アダーツリーは、加算器の初期段における各加算器が、前記排他的論理和ゲートアレイからの２つの１ビット出力を受信するようなバイナリアダーツリーである、請求項１０に記載の相互相関器。
12. 前記サブ相関器は、プログラマブル論理装置のプログラマブル論理内にプログラムされる、請求項１１に記載の相互相関器。
13. 前記ベクトル記憶部は、プログラマブル論理においてインスタンス化され、
    前記プリアンブルは、前記情報のブロックのロングプリアンブルであり、
    前記情報のブロックは、フレームまたはパケットのいずれかである、請求項９に記載の相互相関器。
14. 前記プログラマブル論理は、前記ベクトル記憶部に対してシフトレジスタ機能を提供するように構成されたルックアップテーブルを含む、請求項１３に記載の相互相関器。
15. 前記サブ相関器は、乗算器を含まない、請求項９に記載の相互相関器。

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