CN102045832B - 一种高速突发解调同步装置 - Google Patents

Abstract

本发明公开了一种高速突发解调同步装置，涉及通信领域中突发通信中的符号定时同步，包括模数转化器、下变频单元、第一至第二匹配滤波器、定时恢复单元和译码单元，还包括帧头定位单元。本发明基于具有特定图案的优选序列实现时钟和载波同步而不是通过反馈环路实现载波同步和定时同步，采用符号序列能量匹配与门限自适应相结合的方法实现符号的定时同步。本发明具有同步时间短，效率高，适用范围广的特点，并采用跨层优化设计，与辅助复分接相结合，在分组同步序列时刻进行开窗处理。

Description

一种高速突发解调同步装置

技术领域

本发明涉及高速突发通信场合的分组快速同步技术，它涉及通信领域中突发通信中的符号定时同步，特别适用于具有高速调制解调的突发数据通信系统应用。 

背景技术

突发通信广泛应用于TDMA系统和无线自组织网络等通信系统中。在这些系统中，数据通信以突发的方式进行，其信息传输是不连续的，这就决定了在这类系统中很难通过反馈环路实现载波同步和定时同步。通常的解决办法是在每个突发数据包前插入一个特定图案的前导字用于时钟和载波同步，前导字作为系统开销降低了数据传输效率，对于短突发数据包而言传输效率更低。 

发明内容

本发明的目的在于避免上述背景技术中的不足之处而提供一种能够对抗突发通信的符号定时同步装置，本发明基于具有特定图案的优选序列实现时钟和载波同步而不是通过反馈环路实现载波同步和定时同步，采用符号序列能量匹配与门限自适应相结合的方法实现符号的定时同步。本发明具有同步时间短，效率高的，适用范围广，并采用跨层优化设计，与辅助复分接相结合，在分组同步序列时刻进行开窗处理。即可用于时域均衡系统也可用于频域均衡系统、可全数字电路实现等特点，特别适用于具有高速调制解调的突发数据通信系统应用。 

本发明的目的是这样实现的： 

一种高速突发解调同步装置，它包括模数转化器、下变频单元、第一至第二匹配滤波器、定时恢复单元和译码单元，其特征在于：还包括帧头定位单元；所述的模数转化器的输入端口1外接要解调的数据流，模数转化器的输出端口2 接下变频单元的输入端口1；下变频单元将信号由一路信号变成两路零频信号，一路由下变频单元的输出端口2输入至第一匹配滤波器的输入端口1，另一路由下变频单元的输出端口3输入至第二匹配滤波器的输入端口1；第一匹配滤波器将I路4倍采样信号进行匹配滤波后由输出端口2分别输入至帧头定位单元的输入端口1和定时恢复单元的输入端口1；第二匹配滤波器将Q路4倍采样信号进行匹配滤波后由输出端口2分别输入至帧头定位单元的输入端口2和定时恢复单元的输入端口3；帧头定位单元将从第一至第二匹配滤波器输入的I路、Q路两路信号快速捕获到帧头后由帧头定位单元的输出端口3输入到定时恢复单元的输入端口2；定时恢复单元运用帧头定位单元输出端口3的帧头信息和第一至第二匹配滤波器输出端口2的符号信息进行定时恢复单元，得出I路、Q路两路最佳采样点信息后由定时恢复单元的输出端口4、5分别输入至译码单元的输入端口1和输入端口2；译码单元利用两路信息进行差分译码单元恢复出比特信息由输出端口2输出。 

所述的帧头定位单元由相关峰匹配单元、绝对值匹配单元、滑动相关单元、队列堆栈单元、冒泡最大值单元、门限自适应单元和帧头门限比较单元构成；所述的相关峰匹配单元的输入端口1、2分别接收第一至第二匹配滤波器的输出端口2输出的I路、Q路两路信号，相关峰匹配单元对经过滤波的信号进行相关峰匹配单元得出能量进行平方和运算由输出端口3输出至滑动相关单元；滑动相关单元经滑动相关单元后由输出端口2输出到冒泡最大值单元的输入端口1；冒泡最大值单元经过冒泡比较运算得出滑动相关单元部分的最大值作为相关峰由输出端口2输出到帧头门限比较单元的输入端口1；绝对值匹配单元的输入端口1、2分别接收第一至第二匹配滤波器的输出端口2输出的I路、Q路两路信号，绝对值匹配单元对经过滤波的信号进行绝对值匹配单元得出能量进行平方和运算由输出端口3送至队列堆栈单元；队列堆栈单元经堆栈运算后由输出端口2输出到门限自适应单元的输入端口1；门限自适应单元经过冒泡比较运算得出自适应门限值由输出端口2输出到帧头门限比较单元的输入端口2；帧头门限 比较单元对由输入端口1接收的相关峰值和输入端口2接收的自适应门限值进行比较运算得出帧头由输出端口3送至定时恢复单元的输入端口2用于定时运算。 

所述的相关峰匹配单元由第一至第二级联寄存器、第一至第二M序列乘法器组、第一至第二累加器、第一至第二平方器和第一加法器构成；所述的第一级联寄存器的输入端口1接收来自第一匹配滤波器输出的I路信号后，经第一级联寄存器的输出端口2输出到第一M序列乘法器组的输入端口1，经过抽头延时乘法运算由第一M序列乘法器组的输出端口2输出至第一累加器的输入端口1；第一平方器的输入端口1接收第一累加器的输出端口2输出的数据，对其进行平方运算由第一平方器的输出端口2输出至第一加法器的输出端口1；所述的第二级联寄存器的输入端口1接收来自第二匹配滤波器输出的Q路信号后，经过第二级联寄存器输出端口2输出到第二M序列乘法器组的输入端口1，经过抽头延时乘法运算由第二M序列乘法器组的输出端口2输出至第二累加器的输入端口1；第二平方器的输入端口1接收第二累加器输出端口2输出的数据，对其进行平方运算由第二平方器的输出端口2输出至第一加法器的输出端口2；第一加法器对输入端口1、2输入的两路信号进行加法运算后由输出端口3送至滑动相关单元的输入端口1。 

所述的绝对值匹配单元由第三至第四级联寄存器、第一至第二绝对值乘法器组、第三至第四累加器、第三至第四平方器和第二加法器构成；所述的第三级联寄存器的输入端口1接收来自第一匹配滤波器输出的I路信号，经过第三级联寄存器输出端口2输出到第一绝对值乘法器组的输入端口1，经过抽头延时绝对值乘法运算由第一绝对值乘法器组的输出端口2输出至第三累加器的输入端口1，第三平方器的输入端口1接收第三累加器的数据，对其进行平方运算由第三平方器的输出端口2输出至第二加法器的输出端口1；所述的第四级联寄存器的输入端口1接收来自第二匹配滤波器输出的Q路信号，经过第四级联寄存器的输出端口2输出到第二绝对值乘法器组的输入端口1，经过抽头延时绝对值 乘法运算由第二绝对值乘法器组的输出端口2输出至第四累加器的输入端口1，第四平方器的输入端口1接收第四累加器输出端口2输出的数据，对其进行平方运算由第四平方器的输出端口2输出至第二加法器的输出端口2；第二加法器对输入端口1、2输入的两路信号进行加法运算由第二加法器的输出端口3送至队列堆栈单元的输入端口1。 

帧头定位单元采用自适应门限估计的算法进行帧头的捕获和定位，并通过滑动相关单元的方式获得最佳相关峰值，采用与自适应门限与相关峰连续比较的方式来获得帧头。 

相关峰匹配单元、绝对值匹配单元均采用多个符号样值的累积能量，进行控制和调整符号定时。 

本发明相比背景技术具有如下优点： 

1.本发明采用用扩频序列具有尖锐的自相关峰值的特性，在接收端采用数字匹配滤波器提取相关峰实现分组同步。为提高数据传输效率，同步序列要尽可能的短。 

2.本发明突发解调器均以4倍符号时钟工作，信号下变频后，I、Q两路基带信号首先通过平方根升余弦匹配滤波器完成匹配。基带信号再分为两路，一路以一个突发为单位存储数I、Q两路基带信号，用于数据解调；另一路进入自适应门限快速同步器，便于硬件实现。 

3.本发明采用跨层优化设计，与辅助复分接相结合，在分组同步序列时刻进行开窗处理。由于采用了自适应门限算法，后面的数据是随机的，有可能会出现与分组同步序列后相似的序列，产生假同步。为了防止出现这种情况，复分接器通过动态时延调整算法，在分组同步序列到来时刻，给解调器一个开窗信号。解调器认为只有在窗内出现的相关峰才能作为同步信号，大大降低了虚警的概率。 

4.本发明不仅可全数字电路实现等特点，特别适用于具有高速调制解调的突发数据通信系统应用。 

附图说明

图1是本发明实施例的电原理方框图。 

图2是本发明帧头定位单元4的电原理方框图。 

图3是本发明相关峰匹配单元7的电原理方框图。 

图4是本发明绝对值匹配单元8的电原理方框图。 

具体实施方式

参照图1至图4，本发明模数转化器(A/D)1、下变频单元2、第一至第二匹配滤波器3-1至3-2、帧头定位4、定时恢复5、译码6；如图1所示，图1是本发明实施例的电原理方框图，实施例按图1连接线路。其中模数转化器(A/D)1的作用是将解调信号进行模数转换；下变频单元2的作用是对信号进行下变频处理，将中频信号变为低频基带信号，并利用一路信号恢复出两路信息。第一至第二匹配滤波器3-1至3-2的作用是滤除信号中的噪声和镜像频率，得出更准确的信息便于后面更好的解调；帧头定位4的作用是利用相关峰和自适应门限值恢复出帧头信息，实现快速定位和帧头的捕获；定时恢复5利用帧头进行计数和滤波延迟后的I路、Q路信息运用相位估计算法、改变内插点的位置恢复出最佳采样点信息；译码6根据最佳采样点信息进行差分译码恢复出比特信息。实施例1模数转化器(A/D)1、下变频单元2、第一至第二匹配滤波器3-1至3-2、帧头定位4、定时恢复5、译码6均采用美国Altera公司生产的Cyclone∏系列FPGA芯片制作。 

本发明帧头定位4的作用是通过帧头的捕获来实现快速定位，它由相关峰匹配7、绝对值匹配8、滑动相关单元9、队列堆栈10、冒泡最大值单元11、门限自适应12、帧头门限比较13构成。如图2所示，图2是本发明帧头定位4的电原理方框图，实施例按图2连接线路。其中相关峰匹配7实现帧头匹配，绝对值匹配8的作用的帧头绝对值匹配运算，滑动相关单元9的作用是找出最佳相关峰、队列堆栈10的作用是与滑动相关单元9相匹配，冒泡最大值单元11的作用是得出最大相关峰、门限自适应12实现门限自适应，帧头门限比较13通过比较相关峰值和自适应门限值得出帧头位置实现帧头的快速捕获。实施例帧头定位4中的 相关峰匹配7、绝对值匹配8、滑动相关单元9、队列堆栈10、冒泡最大值单元11、门限自适应12、帧头门限比较13均采用美国Altera公司生产的Cyclone∏系列FPGA芯片制作。 

本发明相关峰匹配7的作用是通过滑动相关单元得出最佳相关峰；它由第一至第二级联寄存器14-1至14-2、第一至第二M序列乘法器组15-1至15-2、第一至第二累加器16-1至16-2、第一至第二平方器17-1至17-2、第一加法器18构成；如图3所示，图3是本发明相关峰匹配7的电原理方框图，实施例按图3连接线路。第一至第二级联寄存器14-1至14-2的作用是对I路和Q路两路信号进行缓存；第一至第二M序列乘法器组15-1至15-2对帧头缓存器中的信息进行抽头延迟相乘，第一至第二累加器16-1至16-2的作用是将32位帧头匹配相乘计算的信息进行累加，然后经第一至第二平方器17-1至17-2进行平方运算分别得出I路和Q路的能量信息，第一加法器18的作用是将两路信息进行相加得出相关峰值。实施例相关峰匹配7中的第一至第二级联寄存器14-1至14-2、第一至第二M序列乘法器组15-1至15-2、第一至第二累加器16-1至16-2、第一至第二平方器17-1至17-2、第一加法器18均采用美国Altera公司生产的Cyclone∏系列FPGA芯片制作。 

本发明绝对值匹配8的作用是通过滑动相关单元得出最佳相关峰；它由第三至第四级联寄存器19-1至19-2、第一至第二绝对值乘法器组20-1至20-2、第三至第四累加器21-1至21-2、第三至第四平方器22-1至22-2、第二加法器23构成；如图4所示，图4是本发明绝对值匹配8的电原理方框图，实施例按图3连接线路。第三至第四级联寄存器19-1至19-2的作用是对I路和Q路两路信号进行缓存，第一至第二绝对值乘法器组20-1至20-2对帧头缓存器中的信息进行抽头延迟绝对值相乘，第三至第四累加器21-1至21-2的作用是将32位帧头匹配绝对值相乘计算的信息进行累加，然后经第三至第四平方器22-1至22-2进行平方运算分别得出I路和Q路的能量信息，第二加法器23的作用是将两路信息进行相加得出相关峰值。实施例绝对值匹配8中的第三至第四级联寄存器19-1 至19-2、第一至第二绝对值乘法器组20-1至20-2、第三至第四累加器21-1至21-2、第三至第四平方器22-1至22-2、第二加法器23均采用美国Altera公司生产的Cyclone∏系列FPGA芯片制作。 

本发明简要工作原理如下： 

模数转化器(A/D)1将由AGC送来的解调信号数据流进行模数转换，得出数字信号信息经下变频单元2进行下变频处理，将中频信号变为低频基带信号，并利用一路信号恢复出I路、Q路两路信息。第一至第二匹配滤波器3-1至3-2分别滤除信号中的噪声和镜像频率，得出4倍采样信息以便于后面更好的解调；帧头定位4利用4倍采样信息一方面与帧头M序列相匹配得出相关峰，另一方面与帧头M序列绝对值相匹配得出自适应门限值，并着这两个值进行滑动相关单元和比较，实现快速定位和帧头的捕获；得出的帧头信息送至定时恢复5，定时恢复5利用帧头进行计数和滤除了噪声和镜像频率的I路、Q路信息运用相位估计算法、改变内插点的位置恢复出最佳采样点信息；译码6根据最佳采样点信息进行差分译码恢复出比特信息，送至辅助复分接单元进行进一步的处理和运算。 

Claims (6)

1.一种高速突发解调同步装置，它包括模数转化器(1)、下变频单元(2)、第一至第二匹配滤波器(3-1、3-2)、定时恢复单元(5)和译码单元(6)，其特征在于：还包括帧头定位单元(4)；所述的模数转化器(1)的输入端口1外接要解调的数据流，模数转化器(1)将输入的数据流由模拟信号转换为数字信号后由输出端口2输出至下变频单元(2)的输入端口1；下变频单元(2)将模数转化器(1)输出的信号进行下变频处理，将一路中频信号变成两路零频信号，一路信号由下变频单元(2)的输出端口2输入至第一匹配滤波器(3-1)的输入端口1，另一路信号由下变频单元(2)的输出端口3输入至第二匹配滤波器(3-2)的输入端口1；第一匹配滤波器(3-1)将I路4倍采样信号进行匹配滤波，滤除信号中的噪声和镜像频率后由输出端口2分别输入至帧头定位单元(4)的输入端口1和定时恢复单元(5)的输入端口1；第二匹配滤波器(3-2)将Q路4倍采样信号进行匹配滤波，滤除信号中的噪声和镜像频率后由输出端口2分别输入至帧头定位单元(4)的输入端口2和定时恢复单元(5)的输入端口3；帧头定位单元(4)对从第一至第二匹配滤波器(3-1、3-2)输入的I路、Q路两路信号利用相关峰和自适应门限值恢复出帧头信息，实现快速定位和帧头的捕获，并将快速捕获到的帧头信息由帧头定位单元(4)的输出端口3输入到定时恢复单元(5)的输入端口2；定时恢复单元(5)利用帧头定位单元(4)输出端口3输出的帧头信息和第一至第二匹配滤波器(3-1、3-2)各输出端口2输出的信号进行帧头计数和对滤波延迟后的I路、Q路信息运用相位估计算法、改变内插点的位置恢复出I路、Q路两路最佳采样点信息后由定时恢复单元(5)的输出端口4、5分别输入至译码单元(6)的输入端口1和输入端口2；译码单元(6)对输入的两路信息根据最佳采样点信息进行差分译码恢复出比特信息后由输出端口2输出。

2.根据权利要求1所述的一种高速突发解调同步装置，其特征在于：所述的帧头定位单元(4)由相关峰匹配单元(7)、绝对值匹配单元(8)、滑动相关单元(9)、队列堆栈单元(10)、冒泡最大值单元(11)、门限自适应单元(12)和帧头门限比较单元(13)构成；所述的相关峰匹配单元(7)的输入端口1接收第一匹配滤波器(3-1)的输出端口2输出的I路信号，相关峰匹配单元(7)的输入端口2接收第二匹配滤波器(3-2)的输出端口2输出的Q路信号，相关峰匹配单元(7)对经过滤波的信号进行相关峰匹配得出能量进行平方和运算由输出端口3输出至滑动相关单元(9)；滑动相关单元(9)经滑动相关后由输出端口2输出到冒泡最大值单元(11)的输入端口1；冒泡最大值单元(11)经过冒泡比较运算得出滑动相关单元部分的最大值作为相关峰由输出端口2输出到帧头门限比较单元(13)的输入端口1；绝对值匹配单元(8)的输入端口1接收第一匹配滤波器(3-1)的输出端口2输出的I路信号，绝对值匹配单元(8)的输入端口2接收第二匹配滤波器(3-2)的输出端口2输出的Q路信号，绝对值匹配单元(8)对经过滤波的信号进行绝对值匹配得出能量进行平方和运算由输出端口3送至队列堆栈单元(10)；队列堆栈单元(10)经堆栈运算后由输出端口2输出到门限自适应单元(12)的输入端口1；门限自适应单元(12)经过冒泡比较运算得出自适应门限值由输出端口2输出到帧头门限比较单元(13)的输入端口2；帧头门限比较单元(13)对由输入端口1接收的相关峰值和输入端口2接收的自适应门限值进行比较运算得出帧头由输出端口3送至定时恢复单元(5)的输入端口2用于定时运算。

3.根据权利要求2所述的一种高速突发解调同步装置，其特征在于：所述的相关峰匹配单元(7)由第一至第二级联寄存器(14-1、14-2)、第一至第二M序列乘法器组(15-1、15-2)、第一至第二累加器(16-1、16-2)、第一至第二平方器(17-1、17-2)和第一加法器(18)构成；所述的第一级联寄存器(14-1)的输入端口1接收来自第一匹配滤波器(3-1)输出的I路信号后，经第一级联寄存器(14-1)的输出端口2输出到第一M序列乘法器组(15-1)的输入端口1，经过抽头延时乘法运算由第一M序列乘法器组(15-1)的输出端口2输出至第一累加器(16-1)的输入端口1；第一平方器(17-1)的输入端口1接收第一累加器(16-1)的输出端口2输出的数据，对其进行平方运算后由第一平方器(17-1)的输出端口2输出至第一加法器(18)的输入端口1；所述的第二级联寄存器(14-2)的输入端口1接收来自第二匹配滤波器(3-2)输出的Q路信号后，经过第二级联寄存器(14-2)输出端口2输出到第二M序列乘法器组(15-2)的输入端口1，经过抽头延时乘法运算由第二M序列乘法器组(15-2)的输出端口2输出至第二累加器(16-2)的输入端口1；第二平方器(17-2)的输入端口1接收第二累加器(16-2)输出端口2输出的数据，对其进行平方运算后由第二平方器(17-2)的输出端口2输出至第一加法器(18)的输入端口2；第一加法器(18)对输入端口1、2输入的两路信号进行加法运算后由输出端口3送至滑动相关单元(9)的输入端口1。

4.根据权利要求2所述的一种高速突发解调同步装置，其特征在于：所述的绝对值匹配单元(8)由第三至第四级联寄存器(19-1、19-2)、第一至第二绝对值乘法器组(20-1、20-2)、第三至第四累加器(21-1、21-2)、第三至第四平方器(22-1、22-2)和第二加法器(23)构成；所述的第三级联寄存器(19-1)的输入端口1接收来自第一匹配滤波器(3-1)输出的I路信号，经过第三级联寄存器(19-1)输出端口2输出到第一绝对值乘法器组(20-1)的输入端口1，经过抽头延时绝对值乘法运算由第一绝对值乘法器组(20-1)的输出端口2输出至第三累加器(21-1)的输入端口1，第三平方器(22-1)的输入端口1接收第三累加器(21-1)的数据，对其进行平方运算后由第三平方器(22-1)的输出端口2输出至第二加法器(23)的输入端口1；所述的第四级联寄存器(19-2)的输入端口1接收来自第二匹配滤波器(3-2)输出的Q路信号，经过第四级联寄存器(19-2)的输出端口2输出到第二绝对值乘法器组(20-2)的输入端口1，经过抽头延时绝对值乘法运算由第二绝对值乘法器组(20-2)的输出端口2输出至第四累加器(21-2)的输入端口1，第四平方器(22-2)的输入端口1接收第四累加器(21-2)输出端口2输出的数据，对其进行平方运算后由第四平方器(22-2)的输出端口2输出至第二加法器(23)的输入端口2；第二加法器(23)对输入端口1、2输入的两路信号进行加法运算由第二加法器(23)的输出端口3送至队列堆栈单元(10)的输入端口1。

5.根据权利要求1或2所述的一种高速突发解调同步装置，其特征在于：帧头定位单元(4)采用自适应门限估计的算法进行帧头的捕获和定位，并通过滑动相关的方式获得最佳相关峰值，采用与自适应门限与相关峰连续比较的方式来获得帧头。

6.根据权利要求2所述的一种高速突发解调同步装置，其特征在于：相关峰匹配单元(7)、绝对值匹配单元(8)均采用多个符号样值的累积能量，进行控制和调整符号定时。

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