CN112702296B - 毫米波通信中数据同步并行化的fpga实现方法及系统 - Google Patents

毫米波通信中数据同步并行化的fpga实现方法及系统 Download PDF

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Abstract

本发明提供了一种毫米波通信中数据同步并行化的FPGA实现方法及系统，包括：步骤S1：获取合理帧结构构造结果信息；步骤S2：使用采样率大于设定阈值的AD芯片和JESD204B接口，获取训练序列待准备信息；步骤S3：进行训练序列，获取训练序列结果信息；步骤S4：进行粗同步并行化，获取粗同步并行化结果信息；步骤S5：进行精同步并行化，获取精同步并行化结果信息；步骤S6：获取毫米波通信中数据同步并行化的FPGA实现结果信息。本发明中，进行采样点数据的并行化处理，由于采样速率极高，系统处理时钟不能够满足数据处理的需求，所以对数据进行并行化处理，来降低对系统时钟的需求，可以进行稳定的数据同步处理。

Description

毫米波通信中数据同步并行化的FPGA实现方法及系统
技术领域
本发明涉及FPGA实现技术领域，具体地，涉及一种毫米波通信中数据同步并行化的FPGA实现方法及系统。
背景技术
现有技术中亟需一种毫米波通信中数据同步并行化的FPGA实现方法及系统。
专利文献CN208190613U公开了一种基于FPGA实现的分数阶积分器，包括：量化模块，用于量化分数阶积分器的系数，得到分数阶积分器时域下的差分表达式；FPGA模块，用于根据所述差分表达式，将所述分数阶积分器的实现分解为无反馈结构的零点系数的FPGA实现、无反馈结构的极点系数的FPGA实现及无反馈结构的顶层运算的FPGA实现。该专利提高了高阶IIR滤波器的系统稳定性，并简化了系统结构。该专利并不能很好地进行毫米波通信中数据同步并行化的FPGA实现。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种毫米波通信中数据同步并行化的FPGA实现方法及系统。
根据本发明提供的一种毫米波通信中数据同步并行化的FPGA实现方法，包括：步骤S1：根据合理帧结构构造控制信息，获取合理帧结构构造结果信息；步骤S2：根据合理帧结构构造结果信息，使用采样率大于设定阈值的AD芯片和JESD204B接口，获取训练序列待准备信息；步骤S3：根据训练序列待准备信息，进行训练序列，获取训练序列结果信息；步骤S4：根据训练序列结果信息，进行粗同步并行化，获取粗同步并行化结果信息；步骤S5：根据粗同步并行化结果信息，进行精同步并行化，获取精同步并行化结果信息；步骤S6：根据精同步并行化结果信息，获取毫米波通信中数据同步并行化的FPGA实现结果信息。
优选地，所述步骤S4包括：步骤S4.1：接收序列的路数划分，进行并行化粗同步的提前准备；步骤S4.2：对每路数据进行滑动自相关。
优选地，所述步骤S4还包括：
步骤S4.3：根据能量初步判断同步的起始点；
步骤S4.4：为下一步的精同步做数据准备。
优选地，所述步骤S5包括：
步骤S5.1：根据粗同步的结果，和预先存储的本地序列进行互相关运算；
步骤S5.2：本地互相关序列的存储方式同样按照8路并行化进行设置；
将采样数据分成8路数据分别进行同步检测，每一路的信号分别与本地序列做互相关，互相关序列长度是128，分为8路，每路的本地序列是128/8＝16，由此得到的8个序列如下：
C1＝[1-11-11-1-11-11-111-1-11]；
C2＝[11-1-11111-1-1111111]；
C3＝[-1-1-1-1-1-1111111-1-111]；
C4＝[-111-1-11-111-1-11-11-11]；
C5＝[-11-11-111-11-11-1-111-1]；
C6＝[-1-111-1-1-1-111-1-1-1-1-1-1]；
C7＝[-1-1-1-1-1-1111111-1-111]；
C8＝[-111-1-11-111-1-11-11-11]；
这些序列按照FPGA的实现方式存储在本地寄存器中，(1对应1，-1对应0)，
reg[15:0]mul_br18＝16'hA9A6；
reg[15:0]mul_bi18＝16'hA9A6；
reg[15:0]mul_br17＝16'hCFC0；
reg[15:0]mul_bi17＝16'hCFC0；
reg[15:0]mul_br16＝16'h030C；
reg[15:0]mul_bi16＝16'h030C；
reg[15:0]mul_br15＝16'h656A；
reg[15:0]mul_bi15＝16'h656A；
reg[15:0]mul_br14＝16'hA9A6；
reg[15:0]mul_bi14＝16'hA9A6；
reg[15:0]mul_br13＝16'hCFC0；
reg[15:0]mul_bi13＝16'hCFC0；
reg[15:0]mul_br12＝16'hFCF3；
reg[15:0]mul_bi12＝16'hFCF3；
reg[15:0]mul_br11＝16'h9A95；
reg[15:0]mul_bi11＝16'h9A95；
优选地，所述步骤S5包括：
步骤S5.3：做互相关的具体步骤S分为以下几个方面；
将要进行相关运算的数据分8路进入相关器，所以128点的相关器每计算一次8个输出端口的输出，都要用到当前时刻n及其前16次的8路并行输入。如附图12所示，同步并行化图形表示。
当i＝4时，128点相关输出的表达式为：
x(n-131)×Ga(1)+x(n-130)×Ga(2)+…+x(n-4)×Ga(128)；
当i＝5时，128点相关输出的表达式为：
x(n-132)×Ga(1)+x(n-131)×Ga(2)+…+x(n-5)×Ga(128)；
可以发现，将本地序列本地帧检测序列Ga128整理成和图12相同的形式，在计算不同的端口输出的时候，将本地序列数据在矩阵中的位置与接收数据位置一一对应；
那么该路端口的输出值只要将两个矩阵中对应位置的数据点相乘并求和即可。如图 13，14所示。
在对不同输出端口i构造本地序列矩阵时，本地的8个序列c1-c8有规律地在矩阵的1-8行上下平移。因此，某一时刻，当计算8个输出端口的每一个128点相关时，8路输入的每一路并行输入数据和c1(n)～c8(n)的8个16点相关值在后续求和时都要被用到。所以，8路8个128点的相关转换为8个16点相关器的构造，分别对应于本地序列c1(n)～c8(n)。
Modisim仿真结果如图4，8所示的并行化8路数据的粗同步和精同步，同步根据门限值进行判断，精同步根据格雷互补序列的性质，会出现如图7所示的输出的序列为精同步成功，确定某一路是起始位置，然后进行序列的恢复。
步骤S5.4根据结果判断具体的数据符号位置，然后对数据进行重新排列，为下一步纠偏做好数据的准备。
根据本发明提供的一种毫米波通信中数据同步并行化的FPGA实现系统，包括：模块M1：根据合理帧结构构造控制信息，获取合理帧结构构造结果信息；模块M2：根据合理帧结构构造结果信息，使用采样率大于设定阈值的AD芯片和JESD204B接口，获取训练序列待准备信息；模块M3：根据训练序列待准备信息，进行训练序列，获取训练序列结果信息；模块M4：根据训练序列结果信息，进行粗同步并行化，获取粗同步并行化结果信息；模块M5：根据粗同步并行化结果信息，进行精同步并行化，获取精同步并行化结果信息；模块M6：根据精同步并行化结果信息，获取毫米波通信中数据同步并行化的FPGA实现结果信息。
优选地，所述模块M4包括：模块M4.1：接收序列的路数划分，进行并行化粗同步的提前准备；模块M4.2：对每路数据进行滑动自相关。
优选地，所述模块M4还包括：
模块M4.3：根据能量初步判断同步的起始点；
模块M4.4：为下一步的精同步做数据准备。
优选地，所述模块M5包括：
模块M5.1：根据粗同步的结果，和预先存储的本地序列进行互相关运算
模块M5.2：本地互相关序列的存储方式同样按照8路并行化进行设置；
将采样数据分成8路数据分别进行同步检测，每一路的信号分别与本地序列做互相关，互相关序列长度是128，分为8路，每路的本地序列是128/8＝16，由此得到的8个序列如下：
C1＝[1-11-11-1-11-11-111-1-11]
C2＝[11-1-11111-1-1111111]
C3＝[-1-1-1-1-1-1111111-1-111]
C4＝[-111-1-11-111-1-11-11-11]
C5＝[-11-11-111-11-11-1-111-1]
C6＝[-1-111-1-1-1-111-1-1-1-1-1-1]
C7＝[-1-1-1-1-1-1111111-1-111]
C8＝[-111-1-11-111-1-11-11-11]
这些序列按照FPGA的实现方式存储在本地寄存器中，(1对应1，-1对应0)
reg[15:0]mul_br18＝16'hA9A6；
reg[15:0]mul_bi18＝16'hA9A6；
reg[15:0]mul_br17＝16'hCFC0；
reg[15:0]mul_bi17＝16'hCFC0；
reg[15:0]mul_br16＝16'h030C；
reg[15:0]mul_bi16＝16'h030C；
reg[15:0]mul_br15＝16'h656A；
reg[15:0]mul_bi15＝16'h656A；
reg[15:0]mul_br14＝16'hA9A6；
reg[15:0]mul_bi14＝16'hA9A6；
reg[15:0]mul_br13＝16'hCFC0；
reg[15:0]mul_bi13＝16'hCFC0；
reg[15:0]mul_br12＝16'hFCF3；
reg[15:0]mul_bi12＝16'hFCF3；
reg[15:0]mul_br11＝16'h9A95；
reg[15:0]mul_bi11＝16'h9A95；
优选地，所述模块M5包括：
模块M5.3：做互相关的具体模块M分为以下几个方面：
将要进行相关运算的数据分8路进入相关器，所以128点的相关器每计算一次8个输出端口的输出，都要用到当前时刻n及其前16次的8路并行输入。如附图12所示，同步并行化图形表示。
当i＝4时，128点相关输出的表达式为：
x(n-131)×Ga(1)+x(n-130)×Ga(2)+…+x(n-4)×Ga(128)；
当i＝5时，128点相关输出的表达式为：
x(n-132)×Ga(1)+x(n-131)×Ga(2)+…+x(n-5)×Ga(128)；
可以发现，将本地序列本地帧检测序列Ga128整理成和图12相同的形式，在计算不同的端口输出的时候，将本地序列数据在矩阵中的位置与接收数据位置一一对应；
那么该路端口的输出值只要将两个矩阵中对应位置的数据点相乘并求和即可。如图 13，14所示。
在对不同输出端口i构造本地序列矩阵时，本地的8个序列c1-c8有规律地在矩阵的1-8行上下平移。因此，某一时刻，当计算8个输出端口的每一个128点相关时，8路输入的每一路并行输入数据和c1(n)～c8(n)的8个16点相关值在后续求和时都要被用到。所以，8路8个128点的相关转换为8个16点相关器的构造，分别对应于本地序列c1(n)～c8(n)。
Modisim仿真结果如图4，8所示的并行化8路数据的粗同步和精同步，同步根据门限值进行判断，精同步根据格雷互补序列的性质，会出现如图7所示的输出的序列为精同步成功，确定某一路是起始位置，然后进行序列的恢复。
模块M5.4根据结果判断具体的数据符号位置，然后对数据进行重新排列，为下一步纠偏做好数据的准备。
与现有技术相比，本发明具有如下的有益效果：
1、本发明中，进行有效的训练序列选择，进行同步检测的固定序列，选择格雷互补序列；
2、本发明中，进行采样点数据的并行化处理，由于采样速率极高，系统处理时钟不能够满足数据处理的需求，所以对数据进行并行化处理，来降低对系统时钟的需求，可以进行稳定的数据同步处理；
3、本发明中，JESD204B以及GTX,GTH接口的使用极大的提高了数据处理的能力。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明实施例中的接收系统并行化处理框示意图。
图2为本发明实施例中的数据同步处理流程图示意图。
图3为本发明实施例中的并行化粗同步实现图示意图。
图4为本发明实施例中的并行化粗同步models im仿真结果图示意图。
图5为本发明实施例中的精同步检测流程示意图。
图6为本发明实施例中的各支路精同步单元示意图。
图7为本发明实施例中的匹配滤波器输出示意图。
图8为本发明实施例中的精同步modelsim仿真结果示意图。
图9为本发明实施例中的第一格雷序列自相关示意图。
图10为本发明实施例中的第二格雷序列自相关示意图。
图11为本发明实施例中的格雷互补序列自相关相加结果示意图。
图12为本发明实施例中的同步并行化图形化表示示意图。
图13为本发明实施例中的i＝4路对应的本地序列矩阵示意图。
图14为本发明实施例中的i＝5路对应的本地序列矩阵示意图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
如图1-14所示，一种毫米波通信中数据同步并行化的FPGA实现方法，由于数据传输速率高，数据量大，数据传输速率达到1Gbps以上，根据传输速率的要求，构造合适的传输帧结构；为了进行数据有效同步，需要构造满足需求的训练序列；本系统中采用高速AD芯片进行数据高速采样，高速数据接口采用JESD204B协议；在同步处理中，对粗同步和精同步都进行8路并行化处理，来确定精确的同步位置，具体的实现步骤如下：
步骤S1：合理的帧结构；
步骤S2：高采样率AD芯片的使用和JESD204B接口的运用；
步骤S3：训练序列；
步骤S4：粗同步并行化实现；
步骤S5：精同步并行化实现；
具体实现在4，5同步并行化处理：
步骤S4分为以下几个：
步骤S4.1接收序列的路数划分，进行并行化粗同步的提前准备；
步骤S4.2每路数据进行滑动自相关；
步骤S4.3根据能量初步判断同步的起始点；
步骤S4.4为下一步的精同步做数据准备；
步骤S5主要分为以下几个步骤S：
步骤S5.1根据粗同步的结果，和预先存储的本地序列进行互相关运算；
步骤S5.2本地互相关序列的存储方式同样按照8路并行化进行设置；
将采样数据分成8路数据分别进行同步检测，每一路的信号分别与本地序列做互相关，互相关序列长度是128，分为8路，每路的本地序列是128/8＝16，由此得到的8个序列如下：
C1＝[1-11-11-1-11-11-111-1-11]；
C2＝[11-1-11111-1-1111111]；
C3＝[-1-1-1-1-1-1111111-1-111]；
C4＝[-111-1-11-111-1-11-11-11]；
C5＝[-11-11-111-11-11-1-111-1]；
C6＝[-1-111-1-1-1-111-1-1-1-1-1-1]；
C7＝[-1-1-1-1-1-1111111-1-111]；
C8＝[-111-1-11-111-1-11-11-11]；
这些序列按照FPGA的实现方式存储在本地寄存器中，1对应1，-1对应0；
reg[15:0]mul_br18＝16'hA9A6；
reg[15:0]mul_bi18＝16'hA9A6；
reg[15:0]mul_br17＝16'hCFC0；
reg[15:0]mul_bi17＝16'hCFC0；
reg[15:0]mul_br16＝16'h030C；
reg[15:0]mul_bi16＝16'h030C；
reg[15:0]mul_br15＝16'h656A；
reg[15:0]mul_bi15＝16'h656A；
reg[15:0]mul_br14＝16'hA9A6；
reg[15:0]mul_bi14＝16'hA9A6；
reg[15:0]mul_br13＝16'hCFC0；
reg[15:0]mul_bi13＝16'hCFC0；
reg[15:0]mul_br12＝16'hFCF3；
reg[15:0]mul_bi12＝16'hFCF3；
reg[15:0]mul_br11＝16'h9A95；
reg[15:0]mul_bi11＝16'h9A95；
步骤S5.3做互相关的具体步骤S分为以下几个方面：
实现同步并行化；
要进行相关运算的数据分8路进入相关器，所以128点的相关器每计算一次8个输出端口的输出，都要用到当前时刻n及其前16次的8路并行输入。如附图12所示，同步并行化图形表示。
当i＝4时，128点相关输出的表达式为：
x(n-131)×Ga(1)+x(n-130)×Ga(2)+…+x(n-4)×Ga(128)；
当i＝5时，128点相关输出的表达式为：
x(n-132)×Ga(1)+x(n-131)×Ga(2)+…+x(n-5)×Ga(128)；
可以发现，将本地序列本地帧检测序列Ga128整理成和图12相同的形式，在计算不同的端口输出的时候，将本地序列数据在矩阵中的位置与接收数据位置一一对应。那么该路端口的输出值只要将两个矩阵中对应位置的数据点相乘并求和即可。如图13，14所示。
在对不同输出端口i构造本地序列矩阵时，本地的8个序列c1-c8有规律地在矩阵的1-8行上下平移。因此，某一时刻，当计算8个输出端口的每一个128点相关时，8 路输入的每一路并行输入数据和c1(n)～c8(n)的8个16点相关值在后续求和时都要被用到。所以，8路8个128点的相关转换为8个16点相关器的构造，分别对应于本地序列c1(n)～c8(n)。
Modisim仿真结果如图4，8所示的并行化8路数据的粗同步和精同步，同步根据门限值进行判断，精同步根据格雷互补序列的性质，会出现如图7所示的输出的序列为精同步成功，确定某一路是起始位置，然后进行序列的恢复。
步骤S5.4根据结果判断具体的数据符号位置，然后对数据进行重新排列，为下一步纠偏做好数据的准备。
具体地，在一个实施例中，采用高速的AD芯片，利用JESD204B高速接口来处理数据。
具体地，在一个实施例中，对采样后的数据进行8路并行化的同步处理，粗同步精同步。详细描述如步骤S5.3：
考虑格雷互补序列的特殊性质，在该系统的同步训练序列中，采用该序列，格雷序列有特殊的相关器结构，能够大大减少序列相关电路的面积，对于高速并行数据处理的结构有很大的优势，同时，由于互补的各类序列对自相关相加和是冲激函数，在实现中也有很大的判决优势，如图9-图11格雷互补序列的性能图。
具体地，在一个实施例中，对数据结果的有效判断，精确的定位到数据符号的位置。
本领域技术人员可以将本发明提供的毫米波通信中数据同步并行化的FPGA实现方法，理解为本发明提供的毫米波通信中数据同步并行化的FPGA实现系统的一个实施例。即，所述毫米波通信中数据同步并行化的FPGA实现系统可以通过执行所述毫米波通信中数据同步并行化的FPGA实现方法的步骤流程实现。
在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (8)

1.一种毫米波通信中数据同步并行化的FPGA实现方法，其特征在于，包括：
步骤S1：根据合理帧结构构造控制信息，获取合理帧结构构造结果信息；
步骤S2：根据合理帧结构构造结果信息，使用采样率大于设定阈值的AD芯片和JESD204B接口，获取训练序列待准备信息；
步骤S3：根据训练序列待准备信息，进行训练序列，获取训练序列结果信息；
步骤S4：根据训练序列结果信息，进行粗同步并行化，获取粗同步并行化结果信息；
步骤S5：根据粗同步并行化结果信息，进行精同步并行化，获取精同步并行化结果信息；
步骤S6：根据精同步并行化结果信息，获取毫米波通信中数据同步并行化的FPGA实现结果信息；
所述步骤S5包括：
步骤S5.1：根据粗同步的结果，和预先存储的本地序列进行互相关运算；
步骤S5.2：本地互相关序列的存储方式同样按照8路并行化进行设置；
步骤S5.3：将要进行相关运算的数据分8路进入相关器，所以128点的相关器每计算一次8个输出端口的输出，都要用到当前时刻n及其前16次的8路并行输入；
步骤S5.4根据结果判断具体的数据符号位置，然后对数据进行重新排列，为下一步纠偏做好数据的准备；
将采样数据分成8路数据分别进行同步检测，每一路的信号分别与本地序列做互相关，互相关序列长度是128，分为8路，每路的本地序列是128/8＝16，由此得到的8个序列如下：
C1＝[1-11-11-1-11-11-111-1-11]；
C2＝[11-1-11111-1-1111111]；
C3＝[-1-1-1-1-1-1111111-1-111]；
C4＝[-111-1-11-111-1-11-11-11]；
C5＝[-11-11-111-11-11-1-111-1]；
C6＝[-1-111-1-1-1-111-1-1-1-1-1-1]；
C7＝[-1-1-1-1-1-1111111-1-111]；
C8＝[-111-1-11-111-1-11-11-11]；
这些序列按照FPGA的实现方式存储在本地寄存器中，其中，1对应1，-1对应0：
reg[15:0]mul_br18＝16'hA9A6；
reg[15:0]mul_bi18＝16'hA9A6；
reg[15:0]mul_br17＝16'hCFC0；
reg[15:0]mul_bi17＝16'hCFC0；
reg[15:0]mul_br16＝16'h030C；
reg[15:0]mul_bi16＝16'h030C；
reg[15:0]mul_br15＝16'h656A；
reg[15:0]mul_bi15＝16'h656A；
reg[15:0]mul_br14＝16'hA9A6；
reg[15:0]mul_bi14＝16'hA9A6；
reg[15:0]mul_br13＝16'hCFC0；
reg[15:0]mul_bi13＝16'hCFC0；
reg[15:0]mul_br12＝16'hFCF3；
reg[15:0]mul_bi12＝16'hFCF3；
reg[15:0]mul_br11＝16'h9A95；
reg[15:0]mul_bi11＝16'h9A95；
将要进行相关运算的数据分8路进入相关器，所以128点的相关器每计算一次8个输出端口的输出，都要用到当前时刻n及其前16次的8路并行输入：
当i＝4时，128点相关输出的表达式为：
x(n-131)×Ga(1)+x(n-130)×Ga(2)+…+x(n-4)×Ga(128)；
当i＝5时，128点相关输出的表达式为：
x(n-132)×Ga(1)+x(n-131)×Ga(2)+…+x(n-5)×Ga(128)；
在计算不同的端口输出的时候，将本地序列数据在矩阵中的位置与接收数据位置一一对应；该路端口的输出值将两个矩阵中对应位置的数据点相乘并求和
在对不同输出端口i构造本地序列矩阵时，本地的8个序列c1-c8有规律地在矩阵的1-8行上下平移，某一时刻，当计算8个输出端口的每一个128点相关时，8路输入的每一路并行输入数据和c1(n)～c8(n)的8个16点相关值在后续求和时都要被用到；8路8个128点的相关转换为8个16点相关器的构造，分别对应于本地序列c1(n)～c8(n)；
同步根据门限值进行判断，精同步根据格雷互补序列的性质，确定某一路是起始位置，然后进行序列的恢复。
2.根据权利要求1所述的毫米波通信中数据同步并行化的FPGA实现方法，其特征在于，所述步骤S4包括：
步骤S4.1：接收序列的路数划分，进行并行化粗同步的提前准备；
步骤S4.2：对每路数据进行滑动自相关。
3.根据权利要求2所述的毫米波通信中数据同步并行化的FPGA实现方法，其特征在于，所述步骤S4还包括：
步骤S4.3：根据能量初步判断同步的起始点；
步骤S4.4：为下一步的精同步做数据准备。
4.一种毫米波通信中数据同步并行化的FPGA实现系统，其特征在于，包括：
模块M1：根据合理帧结构构造控制信息，获取合理帧结构构造结果信息；
模块M2：根据合理帧结构构造结果信息，使用采样率大于设定阈值的AD芯片和JESD204B接口，获取训练序列待准备信息；
模块M3：根据训练序列待准备信息，进行训练序列，获取训练序列结果信息；
模块M4：根据训练序列结果信息，进行粗同步并行化，获取粗同步并行化结果信息；
模块M5：根据粗同步并行化结果信息，进行精同步并行化，获取精同步并行化结果信息；
模块M6：根据精同步并行化结果信息，获取毫米波通信中数据同步并行化的FPGA实现结果信息；
所述模块M5包括：
模块M5.1：根据粗同步的结果，和预先存储的本地序列进行互相关运算；
模块M5.2：本地互相关序列的存储方式同样按照8路并行化进行设置；
模块M5.3：将要进行相关运算的数据分8路进入相关器，所以128点的相关器每计算一次8个输出端口的输出，都要用到当前时刻n及其前16次的8路并行输入；
模块M5.4根据结果判断具体的数据符号位置，然后对数据进行重新排列，为下一步纠偏做好数据的准备；
将采样数据分成8路数据分别进行同步检测，每一路的信号分别与本地序列做互相关，互相关序列长度是128，分为8路，每路的本地序列是128/8＝16，由此得到的8个序列如下：
C1＝[1-11-11-1-11-11-111-1-11]；
C2＝[11-1-11111-1-1111111]；
C3＝[-1-1-1-1-1-1111111-1-111]；
C4＝[-111-1-11-111-1-11-11-11]；
C5＝[-11-11-111-11-11-1-111-1]；
C6＝[-1-111-1-1-1-111-1-1-1-1-1-1]；
C7＝[-1-1-1-1-1-1111111-1-111]；
C8＝[-111-1-11-111-1-11-11-11]；
这些序列按照FPGA的实现方式存储在本地寄存器中，其中，1对应1，-1对应0：
reg[15:0]mul_br18＝16'hA9A6；
reg[15:0]mul_bi18＝16'hA9A6；
reg[15:0]mul_br17＝16'hCFC0；
reg[15:0]mul_bi17＝16'hCFC0；
reg[15:0]mul_br16＝16'h030C；
reg[15:0]mul_bi16＝16'h030C；
reg[15:0]mul_br15＝16'h656A；
reg[15:0]mul_bi15＝16'h656A；
reg[15:0]mul_br14＝16'hA9A6；
reg[15:0]mul_bi14＝16'hA9A6；
reg[15:0]mul_br13＝16'hCFC0；
reg[15:0]mul_bi13＝16'hCFC0；
reg[15:0]mul_br12＝16'hFCF3；
reg[15:0]mul_bi12＝16'hFCF3；
reg[15:0]mul_br11＝16'h9A95；
reg[15:0]mul_bi11＝16'h9A95；
将要进行相关运算的数据分8路进入相关器，所以128点的相关器每计算一次8个输出端口的输出，都要用到当前时刻n及其前16次的8路并行输入：
当i＝4时，128点相关输出的表达式为：
x(n-131)×Ga(1)+x(n-130)×Ga(2)+…+x(n-4)×Ga(128)；
当i＝5时，128点相关输出的表达式为：
x(n-132)×Ga(1)+x(n-131)×Ga(2)+…+x(n-5)×Ga(128)；
在计算不同的端口输出的时候，将本地序列数据在矩阵中的位置与接收数据位置一一对应；该路端口的输出值将两个矩阵中对应位置的数据点相乘并求和
在对不同输出端口i构造本地序列矩阵时，本地的8个序列c1-c8有规律地在矩阵的1-8行上下平移，某一时刻，当计算8个输出端口的每一个128点相关时，8路输入的每一路并行输入数据和c1(n)～c8(n)的8个16点相关值在后续求和时都要被用到；8路8个128点的相关转换为8个16点相关器的构造，分别对应于本地序列c1(n)～c8(n)；
同步根据门限值进行判断，精同步根据格雷互补序列的性质，确定某一路是起始位置，然后进行序列的恢复。
5.根据权利要求4所述的毫米波通信中数据同步并行化的FPGA实现系统，其特征在于，所述模块M4包括：
模块M4.1：接收序列的路数划分，进行并行化粗同步的提前准备；
模块M4.2：对每路数据进行滑动自相关。
6.根据权利要求5所述的毫米波通信中数据同步并行化的FPGA实现系统，其特征在于，所述模块M4还包括：
模块M4.3：根据能量初步判断同步的起始点；
模块M4.4：为下一步的精同步做数据准备。
7.根据权利要求4所述的毫米波通信中数据同步并行化的FPGA实现系统，其特征在于，所述模块M5包括：
模块M5.1：根据粗同步的结果，和预先存储的本地序列进行互相关运算；
模块M5.2：本地互相关序列的存储方式同样按照8路并行化进行设置。
8.根据权利要求7所述的毫米波通信中数据同步并行化的FPGA实现系统，其特征在于，所述模块M5包括：
模块M5.3：将要进行相关运算的数据分8路进入相关器，所以128点的相关器每计算一次8个输出端口的输出，都要用到当前时刻n及其前16次的8路并行输入；
模块M5.4根据结果判断具体的数据符号位置，然后对数据进行重新排列，为下一步纠偏做好数据的准备。
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