CN106789819B - 基于mimo-ofdm系统的定时同步方法 - Google Patents

Abstract

本发明公开了一种基于MIMO‑OFDM系统的定时同步方法，包括步骤(1)各路接收天线同时接收数据，汇聚到一块FPGA中，保证数据对齐；(2)利用短训练序列定义精同步和粗同步的定时度量，利用精同步和粗同步的结果来判断各路分组数据的到来；(3)分析步骤(2)中各路帧同步的结果，联合判断该MIMO‑OFDM系统是否有分组数据到来；(4)利用步骤(3)的判断结果和步骤(2)中的计算结果，得到各路的数据符号起始位置。本发明考虑了同步阈值设置带来的各路帧同步时刻差对各路符号同步的影响，降低了阈值设置难度，提高了定时同步的准确率。

Description

基于MIMO-OFDM系统的定时同步方法

技术领域

本发明属于无线通信技术领域，尤其涉及一种基于MIMO-OFDM系统的定时同步方法。

背景技术

IEEE802.11ac协议采用MIMO-OFDM作为主要的传输技术，支持最大8×8天线配置。定时同步是接收机里面最关键的一环，定时同步包括帧同步和符号同步，帧同步能准确判断分组数据的到来，符号同步在帧同步的基础上准确定位OFDM符号的起始位置。如图1所示IEEE802.11ac协议的帧结构，IEEE802.11ac协议利用前导中的10个周期短训练序列来设计定时同步算法。多入多出系统定时同步算法的主要问题在于如何降低漏警概率以及保证每一路都能定位到OFDM符号的循环前缀之间，提高定时同步的准确率，保证后续的FFT模块能够得到正确的数据。如图2所示，当符号同步结果为window range1或者window range3的时候，视为定时同步错误，最直观的后果就是均衡后的星座图非常散乱；而window range2定位到循环前缀中间，视为同步准确。

普通定时同步算法将各路数据经过峰值检测模块，当分组数据到来，将各路峰值检测模块最晚输出高电平的时刻用来控制各路后续的符号同步。普通算法的局限性在于其容忍的各路峰值检测模块输出高电平时刻差要低于循环前缀长度的二分之一，随着接收天线数目增多以及带宽的增加，容易造成漏警和后续符号同步的不准确。

发明内容

发明目的：针对以上问题，本发明提出一种基于MIMO-OFDM系统的定时同步方法。

技术方案：为实现本发明的目的，本发明所采用的技术方案是：一种基于MIMO-OFDM系统的定时同步方法，包括以下步骤：

(1)各路接收天线同时接收数据，汇聚到一块FPGA中，保证数据对齐；

(2)利用短训练序列定义精同步和粗同步的定时度量，利用精同步和粗同步的结果来判断各路分组数据的到来；

(3)分析步骤(2)中各路帧同步的结果，联合判断该MIMO-OFDM系统是否有分组数据到来；

(4)利用步骤(3)的判断结果和步骤(2)中的计算结果，得到各路的数据符号起始位置。

步骤(1)具体包括：

步骤1.1：由一个时钟源同时向各路接收天线发送采样信号，该信号同时到达各天线，保证各路天线同时接收数据；

步骤1.2：在FPGA上开辟N个缓存区，各路天线上的基带信号传送到FPGA上对应的缓存区；当N个缓存区中都有数据时，开始定时同步检测；其中，N为天线路数。

步骤(2)具体包括：

步骤2.1：计算当前时刻n接收到的L个数据与前D时刻接收到的L个数据的相关累加和p1(n)：

其中，L为循环前缀长度，r(n)是n时刻的接收数据，r*(n)是n时刻的接收数据的共轭，D是互相关时刻差。

步骤2.2：计算当前时刻n接收到的L个数据与前2D时刻接收到的L个数据的相关累加和p2(n)：

步骤2.3：计算当前时刻n接收到的L个数据的自相关累加和p3(n)：

步骤2.4：同时计算各路当前时刻n的粗同步判决变量w1(n)：

ω1(n)＝|p1(n)|-|p2(n)| 4

步骤2.5：同时计算各路当前时刻n的精同步判决变量w2(n)：

ω2(n)＝|p1(n)|/|p3(n)| 5

步骤2.6：各路粗同步判决变量分别经过峰值检测模块，判定是否有分组数据的到来，若有，则输出高电平；

步骤2.7：各路精同步判决变量分别经过平台检测模块，判定是否有分组数据的到来，若有，则输出高电平；

步骤2.8：若峰值检测模块和平台检测模块同时输出高电平，则判定该路帧同步成功，输出一个高电平；否则帧同步不成功，输出低电平。

步骤(3)具体包括：

步骤3.1：步骤(2)中各路帧同步结果分别经过一个脉冲扩展模块；

步骤3.2：N个脉冲扩展模块的输出经过一个“与”门，当“与”门输出高电平时，判定该MIMO系统有分组数据到来；否则，判定没有分组数据到来。

步骤(4)具体包括：

步骤4.1：步骤(2)中各路输出结果分别经过一个脉冲延迟模块，输出信号记为P_i(n),(i＝1,2,…,N)；步骤(3)中的输出结果经过一个脉冲扩展模块输出信号记为R(n)；

步骤4.2：设Q_i(n)＝P_i(n)&R(n)(i＝1,2,…,N)，Q_i(n)再经过一个延迟脉冲扩展模块，确定各路的符号同步位置，用来获得下一个模块处理的数据。

有益效果：本发明应用于多路天线接收系统中，通过将多路峰值检测模块输出信号联合进行帧同步以及独立进行符号同步，扩大了多路的帧同步时刻差容忍范围，提高了每一路的符号同步的准确率；从实际工程角度来看，其降低了各路同步阈值的设置难度，更加具有实用价值。

附图说明

图1是IEEE802.11ac协议的帧结构示意图；

图2是符号同步3种定位的示意图；

图3是本发明方法的硬件实现平台；

图4是峰值检测模块和平台检测模块的实现方案；

图5是基于MIMO-OFDM系统的定时同步方法；

图6是本发明的方法和普通方法的性能对比示意图。

具体实施方式

下面结合附图和实施例对本发明的技术方案作进一步的说明。

本发明所述的定时同步方法的硬件实现是在NI-PXI硬件平台上完成的，NI-PXI硬件具有高灵活性、高性能、低成本的特点。PXI架构提供了高带宽、低时延以及最佳的同步性能。NI-PXI硬件平台包括机箱、控制器、FPGA模块、射频适配模块和LabVIEW编程环境。LabVIEW软件是NI公司的创新软件产品，它采用图形化的编程语言，数据流式的编程思想。LabVIEW还提供了许多模拟仪器的控件，包括示波器和万用表等，通过在前面板放置这些虚拟仪器，为用户提供一个测试的直观环境，同时也能达到很好的演示效果。另外，LabVIEW软件中集成了NI出品的各个模块的驱动程序以及接口，在简单组装硬件平台之后，用户可以在LabVIEW环境中操作所有底层硬件。

本发明实施例使用的FPGA模块型号为FPGA 7975R，软件开发环境为LabVIEW2013。基于IEEE 802.11ac协议，接收天线N有4个，带宽为40M，循环前缀长度L为32。

本发明的基于MIMO-OFDM系统的定时同步方法，具体包括以下步骤：

(1)各路接收天线同时接收数据，并且汇聚到一块FPGA中，保证数据对齐。具体包括以下步骤：

步骤1.1：由一个时钟源向各路接收天线发送采样信号，经过等长的布线，该信号同时到达各天线，保证各天线同时接收数据；

步骤1.2：选取一块FPGA开辟N个缓存区，N为天线个数，各天线上的基带信号汇合到该FPGA的相应缓存区；当N个缓存区中都有数据时，开始定时同步检测。

具体地，结合图3，选取一块FPGA开辟4个FIFO，各天线上的基带信号汇合到该FPGA的相应缓存区，当4个FIFO中数据个数都大于0的时候，开始进行定时同步检测。

(2)利用短训练序列定义精同步和粗同步的定时度量，利用精同步和粗同步的结果来判断各路分组数据的到来。具体包括以下步骤：

步骤2.1：计算当前时刻n接收到的L个数据与前D时刻接收到的L个数据的相关累加和p1(n)：

其中，L为循环前缀长度，本实施例中为32，D是互相关时刻差，本实施例中为32，r(n)是n时刻的接收数据，r*(n)是n时刻的接收数据的共轭。

步骤2.2：计算当前时刻n接收到的L个数据与前2D时刻接收到的L个数据的相关累加和p2(n)：

步骤2.3：计算当前时刻n接收到的L个数据的自相关累加和p3(n)：

步骤2.4：同时计算各路当前时刻n的粗同步判决变量w1(n)：

ω1(n)＝|p1(n)|-|p2(n)| 4

步骤2.5：同时计算各路当前时刻n的精同步判决变量w2(n)：

ω2(n)＝|p1(n)|/|p3(n)| 5

步骤2.6：各路粗同步判决变量分别经过峰值检测模块，判定是否有分组数据的到来；若有，则输出高电平。

峰值检测模块设置三个参数，分别是thre_max、thre_min和keep_len1。峰值检测模块初始状态为搜索状态，w1(n)很小；数据分组到来的时候，w1(n)开始增大，当达到thre_max的时候，进入捕获状态；当w1(n)达到峰值的时候，记录下峰值时刻τ₁，进入到跟踪状态；当下降到thre_min的时候，记录下时刻τ₂。设Δτ＝τ₂-τ₁，若Δτ>keep_len1，则判定该路分组数据到来，峰值检测模块输出一个高电平。否则，返回搜索状态。

峰值检测模块的三个参数设置如表1所示。以第一路接受天线为例，峰值检测模块初始状态为搜索状态，w1(n)很小；数据分组到来的时候，w1(n)开始增大，当达到0.41573的时候，进入捕获状态；当w1(n)达到峰值的时候，记录峰值时刻τ₁，进入到跟踪状态；当下降到0.48091的时候，记录时刻τ₂。设Δτ＝τ₂-τ₁，若Δτ>5，则判定该路分组数据到来，峰值检测模块输出一个高电平。

表1

步骤2.7：各路精同步判决变量分别经过平台检测模块，判定是否有分组数据的到来；若有，则输出高电平。

该模块需要设置两个参数，即θ和keep_len2。利用STF的周期性，当分组数据到来的时候，w2(n)>θ，并且会保持一段时间τ₃。当τ₃>keep_len2的时候，平台检测模块输出高电平。

步骤2.8：峰值检测和平台检测模块的实现方案如图4所示，若峰值检测模块和平台检测模块同时输出高电平，则判定该路帧同步成功，输出一个高电平；否则帧同步不成功，输出低电平。

(3)分析步骤(2)中各路帧同步的结果，联合判断该MIMO-OFDM系统是否有分组数据到来。具体包括以下步骤：

步骤3.1：步骤(2)中各路帧同步结果分别经过一个脉冲扩展模块，脉冲扩展模块参数需要设置一个参数E₁。当脉冲扩展模块输入一个低电平时，输出一个低电平；而当脉冲扩展模块输入一个高电平时，接下来的E₁个时钟里，该模块都将输出高电平，而与输入无关。

步骤3.2：N个脉冲扩展模块的输出经过一个“与”门，当“与”门输出高电平时，判定该MIMO系统有分组数据到来；否则，判定没有分组数据到来。即，4个脉冲扩展模块输出经过一个“与”门，产生一个输出结果。

(4)步骤(3)的判断结果结合步骤(2)中计算出来的各路帧同步时刻，得到各自的数据符号起始位置。具体包括以下步骤：

步骤4.1：步骤(2)中各路输出结果分别经过一个脉冲延迟模块，该模块需要设置一个参数D₁，经过该模块的信号会延迟D₁个时钟输出，输出信号记为P_i(n),(i＝1,2,…,N)。步骤(3)中的输出结果经过一个脉冲扩展模块，该脉冲扩展长度设置为E₂，输出信号记为R(n)。

具体地，延迟长度设置为32，输出信号记为P_i(n),(i＝1,2,…,N)。步骤(3)中的输出结果经过一个脉冲扩展模块，该脉冲扩展长度设置为33，输出信号记为R(n)。

步骤4.2：如图5所示，设Q_i(n)＝P_i(n)&R(n)(i＝1,2,…,N)，“与”门输出经过一个延迟脉冲扩展模块，确定各路的符号同步位置，以用来获得下一个模块处理的数据。其中，延迟脉冲扩展模块功能相当于Q_i(n)经过一个级联的脉冲延迟模块以及脉冲扩展模块，参数设置分别为D₂和E₃。具体地，两个参数分别设置为1280和2400。各路数据经过相对应的计算延迟，当Q_i(n)为高电平时，各路数据将会保存到FIFO中，供下一个模块使用。

为了说明该定时同步方法的稳定性，本发明提供了和普通方法的性能对比图，如图6所示。其中，纵坐标检测概率指能够正确检测分组数据到来并且每一路数据符号同步都能正确定位到其第一个数据码元的循环前缀之间；横坐标表示信噪比。可以看出在相同信噪比的情况下，该种方法性能明显优于普通方法。

Claims (1)

1.一种基于MIMO-OFDM系统的定时同步方法，其特征在于：包括以下步骤：

(1)各路接收天线同时接收数据，汇聚到一块FPGA中，保证数据对齐；

步骤1.1：由一个时钟源同时向各路接收天线发送采样信号，该信号同时到达各天线，保证各路天线同时接收数据；

步骤1.2：在FPGA上开辟N个缓存区，各路天线上的基带信号传送到FPGA上对应的缓存区；当N个缓存区中都有数据时，开始定时同步检测；其中，N为天线路数；

(2)利用短训练序列定义精同步和粗同步的定时度量，利用精同步和粗同步的结果来判断各路分组数据的到来；

步骤2.1：计算当前时刻n接收到的L个数据与前D时刻接收到的L个数据的相关累加和p1(n)：

其中，L为循环前缀长度，r(n)是n时刻的接收数据，r*(n)是n时刻的接收数据的共轭，D是互相关时刻差；

步骤2.2：计算当前时刻n接收到的L个数据与前2D时刻接收到的L个数据的相关累加和p2(n)：

步骤2.3：计算当前时刻n接收到的L个数据的自相关累加和p3(n)：

步骤2.4：同时计算各路当前时刻n的粗同步判决变量w1(n)：

ω1(n)＝|p1(n)|-|p2(n)|

步骤2.5：同时计算各路当前时刻n的精同步判决变量w2(n)：

ω2(n)＝|p1(n)|/|p3(n)|

步骤2.6：各路粗同步判决变量分别经过峰值检测模块，判定是否有分组数据的到来，若有，则输出高电平；

步骤2.7：各路精同步判决变量分别经过平台检测模块，判定是否有分组数据的到来，若有，则输出高电平；

步骤2.8：若峰值检测模块和平台检测模块同时输出高电平，则判定该路帧同步成功，输出一个高电平；否则帧同步不成功，输出低电平；

(3)分析步骤(2)中各路帧同步的结果，联合判断该MIMO-OFDM系统是否有分组数据到来；

步骤3.1：步骤(2)中各路帧同步结果分别经过一个脉冲扩展模块；

步骤3.2：N个脉冲扩展模块的输出经过一个“与”门，当“与”门输出高电平时，判定该MIMO系统有分组数据到来；否则，判定没有分组数据到来；

(4)利用步骤(3)的判断结果和步骤(2)中的计算结果，得到各路的数据符号起始位置；

步骤4.1：步骤(2)中各路输出结果分别经过一个脉冲延迟模块，输出信号记为P_i(n),(i＝1,2,…,N)；步骤(3)中的输出结果经过一个脉冲扩展模块输出信号记为R(n)；

步骤4.2：设Q_i(n)＝P_i(n)&R(n)(i＝1,2,…,N)，Q_i(n)再经过一个延迟脉冲扩展模块，确定各路的符号同步位置，用来获得下一个模块处理的数据。