CN101953131A - 用于无线通信系统的块边界检测 - Google Patents

Abstract

本发明描述一种用于块边界检测的方法和设备。接收信号，量化所述信号以将经量化的信号提供到至少一个相关器(310、400、500、610)，所述经量化的信号是样本的序列。将样本的所述序列与包含来自所述至少一个相关器(310、400、500、610)的部分结果总和的参考模板进行互相关以提供结果，所述结果是响应于所述互相关的符号定时同步，其也称为块边界检测。部分通过借助对从样本的所述序列获得的回归向量与从所述参考模板获得的系数项向量进行异或运算来组合而提供所述互相关。

Description

用于无线通信系统的块边界检测

技术领域

本发明的一个或一个以上方面大体上涉及数据块检测，且更具体来说涉及用于基于正交频分多路复用或正交频分多址的无线通信系统的块边界检测。

背景技术

正交频分多路复用(OFDM)被广泛使用，且在通信信道展现严重的多路径干扰时有用。OFDM将信号波形划分为并行发送多个符号的正交信号(“副载波”)。当这些副载波分布在多个订户站或用户中时，可将所述系统称为正交频分多址(OFDMA)系统。为了促进工业标准化，通信协议可包含用于OFDM通信系统组件的媒体接入控制(MAC)和物理层(PHY)规范。在OFDM/OFDMA硬件规范的其它实例中，尤其提出电子电气工程协会(IEEE)无线局域网(WLAN)规范(例如，IEEE 802.11a/g/n或Wi-Fi)、无线都市局域网(“无线MAN”)规范(例如，IEEE 802.16或全球微波接入互通(WiMax))以及相关联的移动规范(例如，移动WiMax或IEEE 802.16e)以供遵循。尽管使用无线规范的这些实例，但应了解，可使用其它无线通信规范。

OFDM通信系统的信号计算要求(例如，明确地说，算术计算)可能是非常需要的。举例来说，这些算术计算可能是每秒几十亿次运算，其可能超出常规数字信号处理器的能力。另外，用以支持OFDM通信的每秒几十亿次运算的电路常规上较昂贵。

发明内容

因此，提供采用比先前所使用的电路少的电路的用于OFDM/OFDMA通信系统的块边界检测器将是合乎需要且有用的。

本发明的一个或一个以上方面大体上涉及数据块检测，且更具体来说涉及用于基于正交频分多路复用(OFDM)或正交频分多址(OFDMA)(下文中统称或直接称为OFDM/OFDMA)的无线通信系统的块边界检测。

本发明的一方面是用于块边界检测的方法。量化所接收的信号以将经量化的信号提供到至少一个相关器，其中所述经量化的信号是样本的序列。将样本的所述序列与包含来自至少一个相关器的部分结果总和的参考模板互相关以提供结果，所述结果是响应于所述互相关的符号定时同步。部分通过借助对从样本的所述序列获得的回归向量与从所述参考模板获得的系数项向量进行异或运算来组合而提供所述互相关。

本发明的另一方面是用于在系统时钟充分快于符号时钟速率时进行块边界检测的方法，其包含：接收具有正交子信号的OFDM信号；量化所述OFDM信号以提供经量化的信号，所述经量化的信号是样本的序列；以及获得样本的所述序列与参考模板之间的互相关结果。所述互相关结果通过以下操作来获得：将相关长度L的样本的序列划分为子相关长度N的相应部分，其中L和N是大于零的整数；通过分别对样本序列的所述部分中的每一个内的每一样本与从参考模板获得的相应系数进行异或运算来组合，从而提供中间部分互相关结果；以及将所述中间部分互相关结果求和以提供互相关结果。

本发明的又一方面是用于信息检测器的块的互相关器，所述互相关器包含：重新量化器，其经耦合以接收输入，所述输入是具有用于并行提供符号的正交子信号的OFDM信号；子相关器，其耦合到所述重新量化器以响应于所述输入而获得样本的序列。所述子相关器包含：地址定序器，其经配置以提供向量地址的序列和系数地址的相关联序列；向量存储器，其经耦合以接收样本的所述序列并存储样本的所述序列的至少一部分，其中所述向量存储器经耦合以接收向量地址的所述序列的向量地址，且经配置以提供与存储在所述向量存储器中且位于所述接收的向量地址处的样本的所述序列的所述部分的样本相关联的数字向量；系数存储器，其经耦合以接收系数地址的所述序列的系数地址且经配置以响应于所述接收的系数地址而提供数字系数，其中所述系数存储器经配置以存储信息块的前同步码的至少一部分；异或门阵列，其经耦合以接收所述数字向量和所述数字系数；以及加法树，其耦合到所述异或门阵列且经配置以将从所述异或门阵列获得的输出求和以提供数字互相关结果，从而获取所述输入的符号定时。

附图说明

附图展示根据本发明的一个或一个以上方面的示范性实施例；然而，不应将附图理解为将本发明限于所展示的实施例，而是将附图仅用于解释和理解的目的。

图1A是描绘可实施本发明的一个或一个以上方面的柱状现场可编程门阵列(FPGA)结构的示范性实施例的简化框图。

图1B是描绘遵从IEEE 802.11a的OFDM数据包前同步码的示范性实施例的框图。

图2是描绘具有滑动窗口短前同步码相关器的OFDM包检测器的示范性实施例的框图。

图3是描绘具有滑动窗口长前同步码限幅互相关器的OFDM包检测器的示范性实施例的框图。

图4是描绘限幅互相关器的示范性实施例的框图。

图5是描绘包含四个单独实数相关器的复数相关器的示范性实施例的框图。

图6是描绘图4的限幅互相关器的示范性替代实施例的框图，此时系统时钟频率大于符号时钟速率。

具体实施方式

在以下描述中，陈述众多特定细节以提供本发明的特定实施例的更详尽描述。然而，所属领域的技术人员应了解，本发明可在完全没有下文给出的特定细节的情况下实践。在其它例子中，未详细描述众所周知的特征以免混淆本发明。为了便于说明，在不同图中使用相同的数字标号以指代相同项目；然而，在替代实施例中，所述项目可能不同。如本文所使用，术语“块边界检测”、“符号定时获取”和“符号边界检测”通常可互换使用。

图1A说明包含大量不同的可编程瓦片(tile)的FPGA结构100，所述可编程瓦片包含：多吉比特收发器(MGT)101、可配置逻辑块(CLB)102、随机存取存储器块(BRAM)103、输入/输出块(IOB)104、配置和计时逻辑(CONFIG/CLOCKS)105、数字信号处理块(DSP)106、专用输入/输出端口(I/O)107(例如，配置端口和块端口)，以及其它可编程逻辑108(例如，数字时钟管理器、模/数转换器、系统监视逻辑等)。一些FPGA还包含专用处理器块(PROC)110。

在一些FPGA中，每一可编程瓦片包含可编程互连元件(INT)111，其具有到和来自每一相邻瓦片中的对应互连元件111的标准化连接。因此，将所述可编程互连元件111一起用来实施所说明的FPGA的可编程互连结构。每一可编程互连元件111还包含到和来自同一瓦片内的任何其它可编程逻辑元件的连接，如图1A右侧所包含的实例所展示。

举例来说，CLB 102可包含可经编程以实施用户逻辑的可配置逻辑元件(CLE)112，加上单个可编程互连元件111。BRAM 103除了一个或一个以上可编程互连元件111之外还可包含BRAM逻辑元件(BRL)113。通常，包含在瓦片中的互连元件的数目取决于瓦片的高度。在图示的实施例中，BRAM瓦片具有与四个CLB相同的高度，但还可使用其它数目(例如，五个)。DSP瓦片除了适当数目的可编程互连元件111之外还可包含DSP逻辑元件(DSPL)114。IOB 104除了可编程互连元件111的一个例子之外还包含(例如)输入/输出逻辑元件(IOL)115的两个例子。如所属领域的技术人员将了解，例如连接到I/O逻辑元件115的实际I/O垫使用在各种所说明的逻辑块上方分层的金属来制造，且通常并不局限于I/O逻辑元件115的区域。

在图示的实施例中(其旋转了90度)，在裸片中心附近的柱状区域(图1A中以阴影展示)用于配置、I/O、时钟和其它控制逻辑。从此柱延伸的垂直区域109用于跨越FPGA的宽度来分布时钟和配置信号。

利用图1A中所说明的结构的一些FPGA包含额外逻辑块，其中断构成FPGA的大部分的规则柱状结构。额外逻辑块可以是可编程块和/或专用逻辑。举例来说，图1A所示的处理器块110横跨CLB和BRAM的若干柱。

请注意，图1A仅希望说明示范性FPGA结构。柱中的逻辑块的数目、所述柱的相对宽度、柱的编号和次序、包含在柱中的逻辑块的类型、逻辑块的相对大小和包含在图1A右侧的互连/逻辑实施方案仅仅是示范性的。举例来说，在实际FPGA中，CLB的一个以上相邻柱通常包含在CLB出现的任何地方，以促进用户逻辑的有效实施。FPGA 100说明性地二柱状结构，但可使用其它结构的FPGA，例如环形结构。FPGA 100可以是来自加利福尼亚州圣何塞市(San Jose，California)的吉林克斯(Xilinx)公司的Virtex^TM-4或Virtex^TM-5FPGA。尽管本文所呈现的实例使用FPGA的实例来说明，但所揭示的技术和结构一般可用于任何装置，包括无线系统中的例如处理器和数字信号处理器等集成电路。

参看无线通信，在获得信道均衡和信道解调的估计之前，获得OFDM符号定时估计。这也称为块边界检测或帧同步。获取符号定时估计在广播和包交换网络中是不同的。可使用与包不同的其它格式。举例来说，可使用帧或其它数据块来替代包。为了清晰起见，借助实例而非限制的方式，将假设使用随机存取包交换系统；然而，应了解，可使用采用OFDM或OFDMA或类似系统的其它类型的无线网络。

常规上，接收器最初不知道包或帧从何处开始，且因此初始同步任务是包或帧检测。一旦检测到帧或包，下一任务就是块边界检测或符号定时获取。在数据被解调之前，OFDM/OFDMA系统中的接收器需要检测FFT窗口或OFDM符号边界的开始点。此任务被称为块边界检测。经协商的前同步码存储在本地或以其它方式可由接收器存取。这允许使用互相关算法以用于获取符号定时或检测块边界。可通过在所接收的前同步码序列与本地存储的前同步码之间互相关而将符号定时解析到样本级精度。

图1B是描绘已知OFDM前同步码(前同步码)190的示范性实施例的框图。前同步码190包含短前同步码191、长前同步码192和循环前缀(CP)198。尽管说明性地展示遵从IEEE 802.11a的OFDM前同步码190，但应理解，可使用其它OFDM规范，包含在本文其它地方所提及的规范。举例来说，WiMax前同步码类似地可与针对此类前同步码经适当修改的电路一起使用。

短前同步码191具有十个短前同步码A1到A10，且长前同步码192具有两个长前同步码C1和C2。每一短前同步码A1到A10包含16个全部相同的数字样本，且因此短前同步码A1到A10每一个具有相同序列的数字样本。每一长前同步码C1和C2包含64个全部相同的数字样本，且因此长前同步码C1和C2每一个具有相同序列的数字样本。尽管为了清晰而借助实例来描述16个数字样本和64个数字样本，但应理解，可使用用于短或长前同步码(或两者)的数字样本的其它数目。

CP 198是当前被调度以用于发射的OFDM符号的最后16个样本的准确复制品，例如长前同步码192的前同步码C1。因此，继续遵从IEEE 802.11a的CP的上述实例，CP 198可具有16个数字样本的长度，即16数字样本序列。应注意，最初发射器将在建立通信链路的开始发送没有数据的前同步码信息，或指示数据块或帧的开头。一旦此类通信链路被建立或检测到帧，就可发送各自具有CP的数据符号。前同步码190被说明性地展示为用于建立通信链路或用于识别数据块的开头的信息集。前同步码190可以是OFDM数据包的一部分。前同步码190用于精细的符号定时估计和信道估计。更具体来说，短前同步码191的前同步码A1到A7用于OFDM包检测阶段193，即包检测、自动增益控制和分集选择。短前同步码191的前同步码A8到A10用于粗略的频率偏移估计阶段194。长前同步码192的长前同步码C1和C2与CP 198一起用于信道估计和精细的频率偏移估计阶段195。

或者，在IEEE 802.16e系统中，IEEE 802.16e系统的基站(BS)周期性地发射数据帧。在时分双工(Time Division Duplexed，TDD)系统中，每一帧具有两部分，由基站发射到许多订户站(SS)的下行链路部分，接着为由许多订户站发射到基站的上行链路部分。基站用前同步码开始发射每一帧，且接着用控制和数据块来发射。接着，基站与订户站交换角色，且订户站开始发射。这称为上行链路子帧，其中通过许多订户站将数据发射到基站。所述上行链路不具有前同步码。在时域中，(下行链路)前同步码由循环前缀(CP)接着是三个重复的前同步码长度M的序列组成。前同步码的长度M和循环前缀CP取决于副载波的数目，且可依据在此类基站处采用的发射带宽而针对不同基站为不同的。此处是类似于IEEE 802.11a系统中的前同步码的重复性质。

OFDM信号包含N个正交副载波，其中N是大于1的正整数，所述N个正交副载波由频率间隔为1/T的N个平行数据流调制，其中T是符号持续时间。当副载波频率fk＝k/(NT)(fk是第k频率)相等间隔时，存在没有CP的单个基带OFDM符号，其可被认为是N个经调制副载波的聚集。对于数据包，在将数据串行化为数据序列之前常规地将CP附加到数据包。

IEEE 802.11a OFDM数据包(数据包)可包含64个副载波，其中的48个副载波可用于发射数据。十六个非数据副载波中的四个可用于发射含有校验数据的导频音调。在此类实施方案中，每一OFDM符号可具有64个数字样本的长度，或ND＝64。另一方面，IEEE 802.16e系统具有可变数目的副载波，例如128、512、1024或2048个副载波，其全部取决于发射带宽。对于128个副载波的实例，在下行链路(从基站到订户站(SS)的链路)上存在90个数据副载波且在上行链路上存在68个数据副载波。在下行链路上还存在15个导频副载波且在上行链路上存在34个导频副载波。对于其它副载波实施例，导频和数据副载波相应地按比例缩放。这可查阅IEEE 802.16e规范。

OFDM发射器以数字形式产生m个符号的每一OFDM符号，包含N个经调制副载波，同时使用快速傅里叶逆变换(IFFT)通过n个数字样本来调制每一OFDM符号。m和n都是大于1的正整数。因此，在包含OFDM包检测器的OFDM接收器处，OFDM信号可使用快速傅里叶变换(FFT)在时间间隔[0，NT]中解调。所发射的OFDM信号r(n)传播经过具有发射函数h(n)的给定发射信道，且在OFDM接收器处的FFT解调之后，第l副载波频率处的OFDM信号给定如下：

$r\left(n\right)=s\left(n\right)*h\left(n\right)=\frac{1}{\sqrt{N}}\underset{k=0}{\overset{N-1}{\mathrm{\Σ}}}{H}_l{X}_{m,l}{e}^{j2\mathrm{\π}\frac{\ln }{N}}$ 此处0＜l＜N-1，(1)

其中Hl是在频率Fl处估计的h(t)的傅里叶变换。

图2是描绘具有滑动窗口短前同步码包检测器250的OFDM包检测器200的示范性实施例的框图。OFDM包检测器200描述于2004年10月22日申请的克里斯托弗H.迪克(Christopher H.Dick)的标题为“用于通信系统的包检测器(A PACKET DETECTOR FOR A COMMUNICATION SYSTEM)”的共同待决的美国专利申请案(指定申请号为10/972,121)中，此申请案出于所有目的全文以引用的方式并入本文中。继续参看图2且重新参看图1B，进一步描述OFDM包检测器200。如本文所使用，术语“信号”和“序列”指代单个信号或并行提供的多个信号中的任一个或两者。

滑动窗口短前同步码包检测器(“包检测器”)250提供包检测或帧检测和信号频率偏移估计。在此示范性实施例中，将已知施密德(Schmidl)和考克斯(Cox)滑动窗口相关器(SWC)算法应用于IEEE 802.11a短前同步码。可通过搜索具有选定长度M(M是大于1的正整数)的数字样本的训练模式来实现频率和定时同步，例如短前同步码191的A1到A10，其具有长度L＝M/2的两个相同半部。可获得在间隔L个时间周期的数字样本对之间的L个连续相关的总和为：

$C\left(n\right)=\underset{m=0}{\overset{L-1}{\mathrm{\Σ}}}{r}_{n+m}^{*}{r}_{n+m+L}.---\left(2\right)$

对于IEEE 802.16e，前同步码是重复三次且具有CP的模式，且可与IEEE802.11a中的短前同步码非常类似地使用，从而实现频率和定时同步。前同步码的长度M可取决于基站所采用的副载波的数目，且可在基站之间变化。

将从发射信道接收的输入OFDM信号r(n)210提供到重新量化器375，重新量化器375将数字序列A(n)220提供到包检测器250。因此，将来自r(n)210的“高精度”样本提供到重新量化器375，且从重新量化器375提供“低精度”样本(例如2位样本)作为数字序列A(n)220。数字序列A(n)220含有宽度B1的N个数字样本的阵列，其中B1是大于或等于1的整数。序列A(n)220具有宽度B1，下文额外详细描述的序列213和214具有宽度B2，其中B2可等于B1。举例来说，宽度B1和B2两者可各自等于16位。

将数字序列A(n)220提供到包检测器250。可认为包检测器250具有两个相关器，即，一个相关器由乘法器201和移动平均电路202形成，且另一相关器由乘法器209和移动平均电路206形成。移动平均电路202和206可被认为是滑动窗口平均器，且可使用滤波器实施。

将宽度B1的输入数字序列A(n)220提供到乘法器201并提供到延迟元件204作为输入。延迟元件204提供输出序列211，其相对于序列A(n)220延迟时间间隔D。继续上述实例，时间间隔D等于短前同步码191的一个符号的长度。将延迟序列211提供到共轭器205并提供到乘法器209作为相应的输入。共轭器205改变提供到其处的输入信号的复数的“虚数”部分的正负号。举例来说，复数R＝A+iB变为共轭数R^*＝A-iB，且反之亦然，其中A和B分别是复数R和共轭复数R^*的“实数”部分和“虚数”部分。共轭器205的输出是序列212，且将序列212作为输入提供到数字乘法器201和209。

乘法器201将序列A(n)220乘以序列212，序列212是序列A(n)220的虚数的正负号改变的经延迟版本；乘法器201的输出是输出序列213。移动平均电路202确定序列213的移动平均值以提供信号P(n)230。互相关信号P(n)230是序列A(n)220与序列A(n)220的经延迟和共轭版本之间的互相关的结果。在上述实例中，所述延迟是一个短前同步码间隔。信号P(n)230(其为互相关信号)可用数学方式表示为：

$P\left(n\right)=\underset{m=0}{\overset{L-1}{\mathrm{\Σ}}}{r}_{n+m}{r}_{n+m+D}^{*}.---\left(3\right)$

因此，由乘法器201和移动平均电路202形成的互相关器以响应于延迟单元204所引入的延迟的时滞而提供互相关。举例来说，由乘法器201和移动平均电路202形成的互相关器执行具有16个样本的时滞的互相关。

乘法器209将经延迟的序列A(n)220(即序列211)乘以序列A(n)220的虚数的正负号改变的经延迟版本(即序列212)，从而将序列214提供到移动平均电路206。移动平均电路206确定序列214的移动平均值以提供信号R(n)240。

因此，由乘法器209和移动平均电路206形成的互相关器以0个样本的时滞来执行互相关，因为序列211和212两者都被延迟单元204延迟。继续上述实例，此延迟可以是短前同步码间隔D，且对于IEEE 802.16e来说是前同步码的三个时域重复中的一个。想到序列212是序列211的共轭版本。换句话说，乘法器209有效地将输入信号211自乘(square)以提供其幂，其结果是输出序列信号214。

信号211与共轭信号212(两个信号均延迟短前同步码间隔D)之间的互相关的结果是信号R(n)240。信号R(n)240用于确定包检测器250在互相关时间间隔D内接收的信号r(n)210的能量。信号P(n)240(其为自相关信号)可用数学方式表示为：

$P\left(n\right)=\underset{m=0}{\overset{L-1}{\mathrm{\Σ}}}{r}_{n+m+D}{r}_{n+m+D}^{*}.---\left(4\right)$

两个互相关是自相关，只是时滞不同。举例来说，用以获得R(n)240的互相关具有0个样本的时滞，且用以获得P(n)230的互相关具有16个样本的时滞。本文所使用的互相关是针对同一序列。换句话说，相同序列的两个版本在每一互相关中彼此互相关。术语“自相关”表示传送从相同概率事件获得的样本。

移动平均电路202将信号P(n)230提供到算术单元203作为输入。算术单元203对于信号P(n)提供自乘/绝对值算术运算以变为|P(n)|²。算术单元203将信号|P(n)|²232提供到除法器单元208作为分子数据输入。

移动平均电路206将信号R(n)240提供到算术单元207作为输入。算术单元207对于信号R(n)提供自乘运算以变为(R(n))²。算术单元207将信号(R(n))²242提供到除法器单元208作为分母数据输入。

除法器208提供除法运算使信号|P(n)|²232除以信号(R(n))2242以变为信号M(n)245，或：

$M\left(n\right)=\frac{{\left|P\left(n\right)\right|}^2}{{\left(R\left(n\right)\right)}^2}.---\left(5\right)$

除法器单元208将作为包检测器250的输出的信号M(n)245提供到解调器255，例如OFDM解调器，以用于进一步处理。

可迭代地计算等式(3)和(4)。级联积分器梳状(Cascaded Integrator Comb，CIC)滤波器可实体化(instantiated)于具有可编程源(例如FPGA)的集成电路的可配置逻辑中，例如可实施在(例如)图1A的FPGA 100中。CIC滤波器可用于实施等式(3)和(4)。因此，移动平均电路202和206可分别是实施在FPGA的可配置逻辑中的CIC滤波器202和206。或者，CIC滤波器可用专用电路来实施。

对于等于一个短前同步码符号的延迟(例如16样本延迟)，或对于IEEE802.16e来说长度D的延迟，可使用移位寄存器，例如具有用于16样本或D样本延迟的16位长度的移位寄存器。对于作为16个平行信号线的信号路径，可使用各自具有16位长度的16个移位寄存器。移位寄存器逻辑可实施在FPGA平台的可编程逻辑中以提供至少16位长度。为了如在等式(3)和(4)中计算互相关，CIC滤波器202和206可在每一滤波器的不同区段中类似地使用相同16样本延迟以用于计算P(n)和R(n)。考虑到复数值输入信号210的信号序列A(n)、P(n)和R(n)的节点精度，在此特定实施例中可将存储器的2×D×B1+2×D×B2+2×D×B2位用于存储。关于OFDM物理层接口(PHY)的FPGA实施方案的额外细节可查阅克里斯迪克(Chris Dick)和佛瑞德哈里斯(Fred Harris)在IEEE信号、系统和计算机(IEEE Signals，Systems and Computers)中所著的“OFDM物理层接口的FPGA实施方案(FPGA IMPLEMENTATION OF AN OFDM PHY)”(2003年第37届阿西罗马(Asilomar)会议的会议记录，第1卷，2003年11月9-12日，第905-909页)。

图3是描绘具有限幅互相关器(“相关器”)310的OFDM长前同步码检测器或“块边界检测器”300的示范性实施例的框图。在先前参考的共同待决的第10/972,121号美国专利申请案中描述OFDM长前同步码检测器300的实例。继续参看图3且重新参看图1B和图2，进一步描述块边界检测器300。

相关器310经配置以通过以下操作来提供块边界检测/符号定时同步：计算所接收的OFDM序列(例如输入序列r(n)信号(“输入序列”)210)与所存储的参考模板(例如，长前同步码192中的一个，例如长前同步码C1)之间的互相关。如上所述，长前同步码192的长前同步码C1可例如是遵从IEEE802.11a的前同步码。然而，IEEE 802.16e不具有类似于IEEE 802.11a中的长前同步码的另一前同步码。但是，作为帧250的第一OFDM块的前同步码可用于起到与IEEE 802.11a中的长前同步码相同的用途，且可用于相关器310中以通过计算所接收序列与所存储的参考模板之间的互相关来提供符号定时同步。

相关器310通过使用输入序列210的正负号和长前同步码192的本地存储的长前同步码序列C1的正负号以指示输入序列210的正或负值而采用限幅互相关算法。图3所描绘的此实施例中的限幅互相关算法并不要求使用任何乘法器，包含(但不限于)使用任何FPGA可编程逻辑实体化或嵌入的乘法器。在一实施方案中，块边界检测器300可以时钟速率来操作相关器310的限幅互相关算法，所述时钟速率处于或接近与图2的OFDM包检测器200的FFT解调速率相同的频率，但输入信号210的频率可实质上更小，即为FFT解调速率的频率的分数。举例来说，FFT解调速率和时钟可近似为100MHz，且输入信号210的频率可近似为20MHz。尽管为了清晰而借助实例来提供特定数字实例，但应很好地理解，所实施的实际频率可能接近这些数字实例或可能大体上不同于这些数字实例。

相关器310以限幅互相关算法来配置，所述限幅互相关算法分解为由一组处理元件(“PE”)(例如PE 380-1到380-Q)提供的许多较短长度的子相关，其中Q是大于1的正整数。每一PE的输出是部分结果。PE的部分结果(例如)通过加法树399组合从而形成结果311。继续上述实例，长前同步码192的长前同步码C1是以近似20MHz符号速率运行的64样本序列。每一PE负责计算将为结果的内容中的五个(例如，100/20＝5)项中的一个。对于一个C1，总共十三(例如，64/5≈13)个PE在相关器310中。上述数字实例是为了清晰而借助实例描述的；然而，许多其它数字实例和实施方案从实例PE得出，所述实施方案将至少部分取决于时钟速率、符号速率和模板长度中的一个或一个以上。然而，IEEE 802.16e不具有类似于IEEE 802.11a中的长前同步码的另一前同步码。但是，IEEE 802.16e帧中的前同步码也可用于限幅互相关。可假设前同步码的长度是M。如上述实例中，如果时钟速率高于符号速率，那么可将每一PE用于计算如上所述的多个项(例如，M/5个项)。

对于每一PE(例如PE 380-1)，通过重新量化器375将来自OFDM信号r(n)210的输入样本重新量化为2位精度数字样本，从而将2位样本的序列301提供到相关器310。换句话说，高精度样本进入重新量化器375，所述重新量化器375经配置以提供低(即2位)精度样本。从每一PE(例如PE 380-1)将2位宽信号301提供到回归机向量存储器330作为输入。下文参看图4描述“1位”相关器，其使用比“2位”相关器310少的电路。

回归机向量存储器330存储来自信号301的回归机向量信息，且响应于地址(例如，回归机向量地址信号306)而提供五个数字项作为2位宽回归机向量信号302。信号302具有以平行2位数字格式提供的每一符号项的值和正负号以表示±1。FPGA的分布式存储器可用以存储在接收的长前同步码中的每一符号的数字项的正负号。

存储器地址定序器320产生用于回归机向量存储器330的回归机向量地址，所述地址被提供作为回归机向量地址信号306。将回归机向量地址信号306提供到回归机向量存储器330和控制单元370作为输入。回归机向量存储器330响应于回归机向量地址信号306而提供回归机向量信号302。将回归机向量信号302提供到加减算术单元(“加法器/减法器”)350作为输入。

存储器地址定序器320产生用于系数存储器340的系数地址，所述地址被提供作为地址信号305。将地址信号305提供到系数存储器340和控制单元370作为输入。系数存储器340可用于本地存储系数或系数项向量以用于互相关。这些系数是长前同步码，例如C1或C2。因此，可将长前同步码的仅一部分存储在系数存储器340中。

响应于地址信号305，从系数存储器340获得的是系数项向量，在此示范性实施方案中将所述系数项向量提供作为1位系数项信号303。加法器/减法器350针对两个运算数执行1位精度加法或减法，即，一个运算数是来自回归机向量信号302的序列301的2位数字输入样本，且另一运算数是来自从系数存储器单元340获得的参考模板(例如，长前同步码C1或C2)的系数项信号303的系数的正负号。

继续所述实例实施方案，对于OFDM前同步码的近似20MHz数据速率，对于每一50ns间隔，计算从系数存储器340读取的五个1位精度系数与从回归机向量存储器330获得的五个2位回归机向量项之间的五项内积。可使用由FPGA的编程片段形成的移位寄存器来实施回归机向量存储器330，以例如提供如先前所描述的16位长移位寄存器。在示范性实施例中，可使用FPGA逻辑片段中的查找表的移位寄存器逻辑16位长度(SRL16)配置来实施FPGA存储器。通过使用二的补码表示将两个位用于表示±1。对于样本大小16和用于存储16个样本(即，延迟为16个样本)的16个条目深的查找表，可使用16个SRL16。此数字实例对于IEEE 802.11a是特定的，但可对于IEEE 802.16e经适当修改。

概括地说，将所接收的回归机或回归向量项与用于经协商的前同步码的本地存储的回归向量系数比较，所述经协商的前同步码可为长前同步码192的长前同步码C1或C2。通过重新量化以获得2位样本，加法器/减法器350通过使用输入运算数的正负号而在不使用乘法器的情况下提供1位乘法函数。可使用长前同步码192的相关联长前同步码C1或C2的所接收的OFDM符号的每一项相对于PE中的本地存储的系数的正负号。

加法器/减法器350提供长前同步码的所接收的回归向量信息与长前同步码192的所存储的回归向量信息的比较，且在此实施方案中提供4位宽的向量比较信号304作为输出。在PE的控制平面中编码精度相关系数(其在此实例中是1位精度)，因为精度相关系数直接耦合到累加器或解累加器(decumulator)的加法/减法控制端口。举例来说，当信号303是逻辑0时，加法器/减法器350与延迟单元360的组合相当于累加器。然而，当系数项信号303是逻辑1时，加法器/减法器350经配置为减法器，且加法器/减法器350与延迟单元360的组合相当于解累加器。

将数字信号304提供到延迟单元360作为输入。可例如使用用于一个单位的延迟的寄存器来实施延迟单元360。延迟单元360延迟离散时域信号304以提供经延迟的时域信号381作为输出。延迟单元360可将信号381反馈到加法器/减法器350直到由所述PE处置的回归向量的部分的每一项的全校正被处理为止。

延迟单元360提供信号381作为PE的输出；因此分别从PE 380-1到380-Q输出信号381-1到381-Q。在上述实例中，所有十三个PE 380-1到380-Q(在此实例中Q等于13)的输出(分别作为信号381-1到381-Q)是通过加法树399组合以提供结果信号311的部分结果。

控制单元370经配置以提供用于使寄存器清零的信令(为了清楚起见而未展示)。控制单元370可使用有限状态机器(FSM)来实施，所述有限状态机器在新的积分间隔开始时使寄存器360清零。继续上述实例，寄存器360将每5个时钟循环进行清零。

对于近似20MHz的信令速率，且想到所接收的信号和长前同步码都是复数值时间数列，用以支持相关器310的上述数字实例的算术运算速率可为近似刚好超过每秒5百万次运算(MOP)，其中假设MOP包含用于计算一个输出样本的所有运算，即数据寻址和算术处理(例如，乘法-累加)。然而，通过借助使用输入序列和本地存储的参考模板两者的正负号进行互相关，相关器310可用以在未使用任何嵌入式FPGA乘法器的情况下获取符号定时，因此节省电路资源。图3的相关器310以及块边界检测器300可实体化于FPGA(例如，图1A的FPGA 100)中。

图4是描绘相关器400的示范性实施例的框图。与图3的相关器310相比，相关器400是“1位”相关器。更具体来说，并非使重新量化器375将2位数字样本301提供到相关器310，例如重新量化器475的重新量化器将1位样本401提供到移位寄存器410和相关器400的系数逻辑420。因此，将1位宽度的输入样本401的序列提供到移位寄存器410。将移位寄存器410的分接头(即，与触发器402-1到402-V中的每一个的数据输入相关联的分接头，其中V是大于一的正整数)提供到系数逻辑420的异或(“XOR”)门404-1到404-V的相应输入。

分别到XOR门404-1到404-V的其它输入是系数MSB 403-1到403-V，其可从系数存储器340提供。因此，应了解，到XOR门404-1到404-V中的每一个的相应输入可以是用于随着时间移入的数字样本数据的MSB以及用于与前同步码相关联的系数的MSB。因此，应了解，系数逻辑420以及(具体来说)XOR门404-1到404-V充当相应1位乘法器。因此，数据的MSB与系数的MSB相关以提供先前所述的互相关(尽管以较少的位和较少的电路)。

从XOR门404-1到404-V中的每一个提供单一位输出。可将XOR门的输出对(例如来自XOR门404-1到404-V的邻近输出对)提供到二进制加法树430的加法器405-1到405-V/2的相应输入端口。位序列401响应于时钟信号413的时钟循环而传播经过移位寄存器410。每一加法器405-1到405-V/2的输出是2位输出，即结果位和进位位，或更一般来说是输出406-1到406-V/2。输出406-1到406-V/2可向前传播以提供用于二进制加法树430的后续加法器的其它输入对。举例来说，对于V等于4，输出406-1和406-2将是到最后加法器407的相应输入。加法器407的输出的位宽度将为1+log2(V)，或在此实例中是3位宽的输出，即用于结果和一个进位位的2个位。加法器407的输出更一般地指示为结果信号408。

应了解，移位寄存器410是回归机向量存储器，例如图3的回归机向量存储器330。另外，应了解，可从系数存储器(例如图3的系数存储器单元340)获得系数输入403-1到403-V。由于先前已描述重新量化、回归机向量存储/存取以及系数存储器存储/存取的实例，所以此处为清晰起见不再对其进行重复。

二进制加法树430的加法器可能(尽管不需要)使用实际加法器来实施；替代地，其可使用查找表(LUT)来实施。举例来说，为了添加两个位，可实施每系数加法三个LUT。应了解，因为移位寄存器410可通过添加或减去寄存器来缩放，且系数逻辑420相应地可通过相应地添加或减去XOR门来缩放，所以相关器400可经缩放以适应多种长度中的任一个。同样地，二进制树430可相应地缩放以合计来自系数逻辑420的输出。

类似于IEEE 802.11a，应了解，对于WiMax 802.16e前同步码，通过如上所述仅使用一个MSB用于两个数据样本和系数来进行缩放以及减少电路资源利用的能力促成了相对紧凑的相关器。此外，此类相关器可实体化于FPGA(例如图1A的FPGA 100)的可编程逻辑中，而无需借助于使用DSP 106。

如先前所指示，相关器的复杂性部分取决于复数值系数的数目。复数值系数或模板的数目采用V个复数乘法和(V-1)个复数加法，其中V是可一次性输入到相关器的系数位的数目。因此，继续上述实例，相关器400可使128位的前同步码(即128个系数)输入到其中用于进行相关。然而，并非使用乘法器，使用XOR门来进行V个复数乘法，所述XOR门可实施在可编程逻辑的片段中。除了用于可编程逻辑片段的嵌入式乘法器(例如在DSP 106中)的使用之间的折衷外，应进一步了解，由于此类乘法器可具有大体上大于2位的输入位宽度，所以可编程逻辑片段的使用可更有效地利用电路资源。

应了解，对于复数值数字输入，复数乘法的数目V实际上是4V个实数乘法和2V个实数加法。换句话说，对于用于输入数据样本的形式A+iB的复数乘以复数形式a+ib的系数，应了解，可使用四个单独数据路径来适应实数值乘以实数值、虚数值乘以虚数值、实数值乘以虚数值以及虚数值乘以实数值。换句话说，可将单独相关器视为独立块，其中将此类相关器的部分结果总计以提供最终结果。

图5是描绘相关器500的示范性实施例的框图。相关器500包含四个单独相关器，即相关器500-1到500-4。相关器500-1到500-4中的每一个可使用相关器(例如图4的相关器400或图6的相关器600)来实施。输入样本401可表示复数值数字，且因此将输入样本401的实数部分401re提供作为到相关器500-1和500-3的输入。将输入样本401的虚数部分401im提供到相关器500-2和500-4。这些输入样本可以是1位或2位。下文描述1位输入样本的实例。

系数输入403同样可表示复数值数字。将系数输入403的实数部分403re提供到相关器500-1和500-4。将系数输入403的虚数部分403im提供到相关器500-2和500-3。输入403re和403im中的每一个可具有V个位的位宽度；然而，如先前所描述，仅使用单一位，即MSB。因此，相关器500-1的输出是部分结果408re，其具有如先前所描述的1+log2(V)位宽度。相关器500-2的输出是部分结果408im，其具有如先前所描述的1+log2(V)位宽度。相关器500-3的输出是实数/虚数部分结果408re/im，其具有如先前所描述的1+log2(V)位宽度，且相关器500-4的输出是虚数/实数部分结果408im/re，其具有如先前所描述的1+log2(V)位宽度。

应了解，将分别从相关器500-1到500-4输出的部分结果中的每一个求和/进行减法以提供相关器500的实数和虚数输出。可将实数和虚数输出自乘和相加以计算相关器输出506的幂。此外，如先前所指示，可部分使用移位寄存器来实施相关器500-1到500-4。因此，此类移位寄存器的输出可以是数字样本输入的延迟版本，即相关器500-1和500-3提供实数部分409re作为实数部分401re的延迟版本，同样地相关器500-2和500-4提供虚数部分409im作为虚数部分401im的延迟版本。

通过减法器503将从相关器500-1和500-2输出的部分结果进行减法运算，其中从部分结果409re减去部分结果408re，且从部分结果409im减去部分结果408im。通过加法器504将从相关器500-3和500-4输出的部分结果相加，其中将部分结果408re加到部分结果409re，且将部分结果408im加到部分结果409im。在通过减法器503进行减法且通过加法器504进行求和之后，可将来自减法器503的输出和来自加法器504的输出提供到幂计算器505。来自幂计算器505的幂计算输出506可指示包，或帧或其它块、边界，即通过显示所存储的前同步码模板与所发射的所接收前同步码匹配时的峰值。此接收的前同步码可由基站发射以用于由具有此类相关器的接收器的解调器接收。

或者，如果系统时钟速率高于符号时钟速率，那么可将图4的XOR门404-1到404-V分组成PE且可计算相关器的多个系数。按照那些方法，图6是描绘具有滑动窗口长前同步码限幅互相关器(“相关器”)610的OFDM块边界检测器(“块边界检测器”)600的示范性替代实施例的框图。块边界检测器600和相关器610分别类似于图3的块边界检测器300和相关器310，且因此为了清晰起见一般不重复类似描述。块边界检测器600可用于在系统时钟频率充分快于符号时钟速率时的块边界检测，且因此一些电路可在不同项之间共享，从而导致减少的总体电路利用。

相关器610以限幅互相关算法来配置，所述限幅互相关算法分解为由一组PE(例如PE 680-1到680-Q)提供的许多较短长度的子相关，其中Q是大于1的正整数。每一PE的输出是部分结果。PE的部分结果(例如)通过加法树699来组合从而形成结果611。

图4的XOR门404-1到404-V和加法树430在系统时钟等于符号时钟时提供较高的处理量。然而，当系统时钟速率高于符号速率时，可将XOR门404-1到404-V分组为PE(例如分别PE 680-1到680-Q的XOR门)，以用于计算相关器610的多个系数，如先前所指示。

对于每一PE(例如PE 680-1)，通过重新量化器675将来自OFDM信号r(n)210的输入样本重新量化为1位精度数字样本，从而将1位样本的序列601提供到相关器610的每一XOR门，例如PE 680-1的XOR门611。图3的回归机向量存储器330可用逻辑1的恒定输出(即，恒定输出块630)替换，其可仅仅是对逻辑高电压的约束(tie-off)。可将恒定输出块630的输出提供作为到加法器/减法器650的输入。应理解，相关器610是“1位”相关器。

响应于地址信号305，从系数存储器340获得的是系数项向量，所述系数项向量作为1位系数项信号303而提供。将系数项信号303和样本信号601提供作为到XOR门611的输入，且将XOR门611的输出提供到加法器/减法器650的控制端口。如果XOR门611的输出是逻辑1，那么加法器/减法器650作为减法器来操作。如果XOR门611的输出是逻辑0，那么加法器/减法器650作为加法器来操作。

到加法器/减法器650的数据输入中的一个是恒定逻辑1，且到加法器/减法器650的其它数据输入从延迟单元660馈入以用于提供延迟和累加，如先前所描述。加法器/减法器650对常数和运算数执行1位精度加法或减法，即反馈累加。数字信号604从加法器/减法器650输出且提供到延迟单元660作为输入。加法器/减法器650和延迟单元660可用以充当累加器或解累加器，如先前所述。

延迟单元660延迟离散时域信号604以提供延迟时域信号681作为输出，且将信号681反馈到加法器/减法器650直到由所述PE处置的回归向量的部分的每一项的全校正被处理为止。延迟单元660提供信号681作为PE的输出；因此，信号681-1到681-Q分别从PE 680-1到680-Q输出，所述信号是由加法树699组合以提供从1位相关器610输出的结果信号611的部分结果。

虽然以上内容描述了根据本发明的一个或一个以上方面的示范性实施例，但可在不偏离本发明的范围的情况下设计根据本发明的所述一个或一个以上方面的其它和进一步的实施例，本发明的范围由所附权利要求书及其等效物来确定。权利要求书列出的步骤并不暗示所述步骤的任何次序。商标是其相应所有者的财产。

Claims (15)

1.一种用于块边界检测的方法，其包括：

接收信号；

量化所述信号以将经量化的信号提供到至少一个相关器，所述经量化的信号是样本的序列；

在样本的所述序列与包含来自所述至少一个相关器的部分结果总和的参考模板之间进行互相关以提供结果，所述结果是响应于所述互相关的符号定时同步；

部分通过借助对从样本的所述序列获得的回归向量与从所述参考模板获得的系数项向量进行异或运算来组合而提供所述互相关。

2.根据权利要求1所述的方法，其中所述信号是具有正交子信号的正交频分多路复用载波信号；且其中针对所述回归向量和所述系数项向量的每一最高有效位将来自所述经量化信号的单一位与来自所述系数项向量的单一位进行异或运算。

3.根据权利要求2所述的方法，其中通过由所述至少一个相关器对所述经量化信号进行移位寄存而获得所述回归向量。

4.根据权利要求3所述的方法，其中所述经量化信号是单一位样本的序列。

5.根据权利要求4所述的方法，其中所述参考模板是IEEE 802.11a/g/n的任一个中的长前同步码和IEEE 802.16e中的帧前同步码。

6.根据权利要求1所述的方法，其中所述接收的信号是正交频分多址系统的载波信号，所述载波信号具有分布在所述正交频分多址系统的多个订户站中的正交副载波信号。

7.根据权利要求1所述的方法，其中数据块是包或帧；其中所述参考模板是接收器中的所存储的前同步码；且其中所述回归向量是正处理的当前发射的所接收的前同步码。

8.根据权利要求1所述的方法，其中所述总和以二进制加法树提供。

9.一种用于信息检测器的块的互相关器，其包括：

重新量化器，其经耦合以接收输入，所述输入是具有用于并行提供符号的正交子信号的正交频分多路复用(OFDM)信号；

子相关器，其耦合到所述重新量化器以响应于所述输入而获得样本的序列，所述子相关器包含：

地址定序器，其经配置以提供向量地址的序列和系数地址的相关联序列；

向量存储器，其经耦合以接收样本的所述序列并存储样本的所述序列的至少一部分，所述向量存储器经耦合以接收向量地址的所述序列的向量地址，所述向量存储器经配置以提供与存储在所述向量存储器中且位于所述接收的向量地址处的样本的所述序列的所述部分的样本相关联的数字向量；

系数存储器，其经耦合以接收系数地址的所述序列的系数地址且经配置以响应于所述接收的系数地址而提供数字系数，所述系数存储器经配置以存储信息块的前同步码的至少一部分；

异或门阵列，其经耦合以接收所述数字向量和所述数字系数；以及

加法树，其耦合到所述异或门阵列且经配置以将从所述异或门阵列获得的输出求和以提供数字互相关结果，从而获取所述输入的符号定时。

10.根据权利要求9所述的互相关器，其中所述互相关器是长前同步码限幅互相关器；其中所述异或门阵列的每一异或门接收与所述数字向量相关联的单一位和与所述数字系数相关联的单一位。

11.根据权利要求10所述的互相关器，其中所述加法树是二进制加法树，使得加法器的初始阶段中的每一加法器从所述异或门阵列接收两个一位输出。

12.根据权利要求11所述的互相关器，其中所述子相关器经编程为可编程逻辑装置的可编程逻辑。

13.根据权利要求9所述的互相关器，其中所述向量存储器实体化于可编程逻辑中；其中所述前同步码是所述信息块的长前同步码；且其中所述信息块是帧或包。

14.根据权利要求13所述的互相关器，其中所述可编程逻辑包含查找表，所述查找表经配置以提供用于所述向量存储器的移位寄存器功能性。

15.根据权利要求9所述的互相关器，所述子相关器不包含任何乘法器。

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