CN102201832B - 基于时分复用的并行匹配滤波器 - Google Patents

Abstract

基于时分复用的并行匹配滤波器。它涉及扩频通信领域，它针对传统的匹配滤波器硬件消耗大的缺点。它包括M个移位寄存器、M个乘法器、M+1个数据选择器、一个移位累加器、一个M级的FIFO结构、N个寄存器、一个第一累加器和一个第二累加器；把输入序列与本地整个周期扩频码的相关运算分段进行，最后叠加起来形成全周期的相关值。对每段的相关运算使用相同的寄存器、乘法器和加法单元，并把每段的相关值存入FIFO结构中，最后把各段数据相加形成整个周期的相关值。在保持扩频增益不变的情况下，由于每段数据跟本地数据的相关值计算采用了相同的逻辑资源，因而硬件消耗得到大幅度降低。这适用于长周期伪码的快速捕获。

Description

基于时分复用的并行匹配滤波器

技术领域

本发明涉及扩频通信领域。

背景技术

扩频通信技术由于具有抗干扰能力强，截获概率低和多址接入能力强等优点，因而在军事和民用上都有广泛的应用，例如全球定位系统(GPS)和第三代移动通信技术。然而，要充分发挥扩频通信的优点，接收机必须首先捕获接收扩频码序列，否则将会导致后续的解扩解调过程难以进行。伪随机码的捕获是扩频通信的关键技术之一。扩频接收中的同步捕获技术是决定扩频系统能否正常工作的关键。传统的捕获方法有：串行捕获法、顺序估计捕获法、匹配滤波器同步捕获法等。

下面分析传统的串行捕获方法和匹配滤波器同步捕获法，不失一般性，采用的扩频码长度为255，匹配滤波器的输入数据的位宽为12bits，每个码片采集一个点。

传统的串行捕获方法如图1所示，本地PN码序列发生器产生的扩频码C₁，C₂，…，C₂₅₅与输入数据d_i+1，d_i+2，…分别相乘，送入到一个积分清零器。当积分清零器的累加数据达到255个时，积分的结果即为255个输入数据和本地255个扩频码的相关值R(i)，如公式一所示，

(公式一)。然后累加器清零，并通过判决模块对R(i)进行判断，如果R(i)大于阈值η，则认为捕获成功，并发送信号到PN码跟踪模块，否则产生相位调整信号，调整本地PN码序列的相位，在下一个相位上重新进行相关运算。由此可见，在最坏的情况下，需要搜索255个相位才能完成捕获。因此，串行捕获的捕获时间比较长，不适合快速捕获的要求，也发挥不出硬件实现的特点。

传统的并行匹配滤波器的结构如图2所示。其由一组移位寄存器组成，d_i+1～d_i+255是存储在移位寄存器中的输入数据。C₁～C₂₅₅是本地一个周期的扩频码，每个寄存器中的数据跟本地的扩频码进行相乘累加得到输入序列与本地扩频码的相关值R(i)，并作为匹配滤波器的输出，如公式一所示。当匹配滤波器的输出超过一定的阈值，表明捕获成功。采用这种结构，输入序列在一个扩频码周期内就完成捕获。但是，当扩频码的长度较长时，会导致匹配滤波器占用很多的寄存器、乘法器等逻辑资源。在图2的结构中，移位寄存器占用了255×12=3060个寄存器，系数相乘需要消耗255个乘法器。匹配滤波器所消耗的逻辑资源也会随着扩频码长度的增大而急剧增加。因此，扩频码的长度受到硬件资源的限制，降低硬件消耗是实现匹配滤波技术的关键。因此从上述论述中可以得出并行运算匹配滤波器同步捕获法的捕获速度最快，只需要一个扩频码周期就可以完成捕获，但是其代价是硬件消耗大，当扩频码长度很长时，巨大的硬件资源消耗往往导致其难以实现。

发明内容

本发明针对传统的匹配滤波器硬件消耗大的缺点，提出了基于时分复用的并行匹配滤波器。

本发明的基于时分复用的并行匹配滤波器包括M个移位寄存器、M个乘法器、M+1个数据选择器、一个移位累加器、一个M级的先进先出（FIFO）结构、N个寄存器、一个第一累加器和一个第二累加器；其中，N为输入数据与本地整个周期的扩频码的相关函数R(i)所分成的计算段数，本地整个周期的扩频码周期除以所述的段数进位取整为M，其中N和M为整数，M个移位寄存器、M个乘法器和M个数据选择器组成M组运算器，每一组运算器均包括一个移位寄存器、一个乘法器和一个数据选择器，所述的移位寄存器的输出端与所述的乘法器的一个输入端连接，所述的乘法器的另一个输入端与所述的数据选择器的输出端连接，所述的数据选择器的N个输入端分别输入第i个扩频码、第i+M×1个扩频码至第i+M×(N-1)个扩频码，并且每一组运算器中的移位寄存器、乘法器和数据选择器的连接关系相同，所述的M个移位寄存器为串行输入并行输出，所述的M个乘法器的输出端均与第一累加器的输入端连接，所述的M个数据选择器的受控端与移位累加器的控制端连接，所述的移位累加器的控制端还与第M+1个数据选择器的受控端连接，第一累加器的输出端与第M+1个数据选择器的输入端连接，第M+1个数据选择器的N个输出端分别与M级的先进先出（FIFO）结构的输入端和第N个寄存器的输入端连接，M级的先进先出（FIFO）结构的输出端分别与N-1个寄存器的输入端连接，N-1个寄存器的输出端和第N个寄存器的输出端同时与第二累加器的输入端连接，第二累加器的输出端为匹配滤波输出端。

本发明的基于时分复用的并行匹配滤波器，把输入序列与本地整个周期扩频码的相关运算分段进行，最后叠加起来形成全周期的相关值。对每段的相关运算使用相同的寄存器、乘法器和加法单元，并把每段的相关值存入FIFO结构中，最后把各段数据相加形成整个周期的相关值。在保持扩频增益不变的情况下，由于每段数据跟本地数据的相关值计算采用了相同的逻辑资源，因而硬件消耗得到大幅度降低。同时随着复用次数的增加，硬件消耗能够进一步降低。这对于长周期伪码的快速捕获具有重要的实用价值。

附图说明

图1是传统串行捕获方法的滤波器的结构示意图，图2是传统并行匹配滤波器的结构示意图，图3是具体实施方式二的结构示意图，图4是具体实施方式三的结构示意图。

具体实施方式

具体实施方式一：结合图3和图4说明本实施方式，本实施方式包括M个移位寄存器1、M个乘法器2、M+1个数据选择器3、一个移位累加器4、一个M级的FIFO结构(First In First Out先入先出结构)5、N个寄存器Reg、一个第一累加器6和一个第二累加器7；

其中，N为输入数据与本地整个周期的扩频码的相关函数R(i)所分成的计算段数，本地整个周期的扩频码的周期除以所述的段数进位取整为M，其中N为整数，M为整数，

M个移位寄存器1、M个乘法器2和M个数据选择器3组成M组运算器，每一组运算器均包括一个移位寄存器1、一个乘法器2和一个数据选择器3，所述的移位寄存器1的输出端与所述的乘法器2的一个输入端连接，所述的乘法器2的另一个输入端与所述的数据选择器3的输出端连接，所述的数据选择器3的N个输入端分别输入第i个扩频码、第i+M×1个扩频码至第i+M×(N-1)个扩频码，并且每一组运算器中的移位寄存器1、乘法器2和数据选择器3的连接关系相同，

所述的M个移位寄存器1为串行输入并行输出，

所述的M个乘法器2的输出端均与第一累加器6的输入端连接，

所述的M个数据选择器3的受控端与移位累加器4的控制端连接，

所述的移位累加器4的控制端还与第M+1个数据选择器3的受控端连接，

第一累加器6的输出端与第M+1个数据选择器3的输入端连接，

第M+1个数据选择器3的N个输出端分别与M级的FIFO结构5的输入端和第N个寄存器Reg的输入端连接，

M级的FIFO结构5的输出端与第N-1个寄存器Reg的输入端连接，

第N-1个寄存器Reg的输出端和第N个寄存器Reg的输出端同时与第二累加器7的输入端连接，

第二累加器7的输出端为匹配滤波输出端。

具体实施方式二：结合图3说明本实施方式，本实施方式与具体实施方式一不同点在于输入数据与本地整个周期的扩频码的相关函数R(i)分成两段来计算，记N=2，则包括128个移位寄存器1、128个乘法器2、129个数据选择器3、1个移位累加器4、1个FIFO结构5、2个寄存器Reg、1个第一累加器6和1个第二累加器7；其连接关系与具体实施方式相同，由此可以得到本实施方式的基于时分复用的并行匹配滤波器的结构，如图3所示。本实施方式的基于时分复用的并行匹配滤波器的工作过程如下：

如公式二所示

$R\left(i\right)=\underset{m=1}{\overset{255}{\mathrm{\Σ}}}{C}_m{d}_{i+m}=\underset{m=1}{\overset{128}{\mathrm{\Σ}}}{C}_m{d}_{i+m}+\underset{m=129}{\overset{255}{\mathrm{\Σ}}}{C}_m{d}_{i+m}$    公式二

令n=m-128，则有

$R\left(i\right)=\underset{m=1}{\overset{128}{\mathrm{\Σ}}}{C}_m{d}_{i+m}+\underset{n=1}{\overset{127}{\mathrm{\Σ}}}{C}_{n+128}{d}_{i+n+128}$    公式三

在此引入两个变量来表示这两段的计算结果，如公式四和公式五所示：

$R_1\left(i\right)=\underset{m=1}{\overset{128}{\mathrm{\Σ}}}{C}_m{d}_{i+m}$    公式四

$R_2\left(i\right)=\underset{n=1}{\overset{127}{\mathrm{\Σ}}}{C}_{n+128}{d}_{i+n}$    公式五

则由公式五可得

$R_2(i+128)=\underset{n=1}{\overset{127}{\mathrm{\Σ}}}{C}_{n+128}{d}_{i+n+128}$    公式六

则对于先输入的128个数据d_i+1，d_i+2…d_i+128，其与本地前128个扩频码C₁，C₂…C₁₂₈的相关值为R₁(i)，而d_i+1，d_i+2…d_i+127与本地后127个扩频码C₁₂₉，C₁₃₀…C₂₅₅的相关值为R₂(i)。那么由公式三、公式四和公式六可得输入序列与本地整个周期扩频码的相关函数R(i)可以分解成R₁(i)与R₂(i+128)之和，如公式七所示。

R(i)=R₁(i)+R₂(i+128)   公式七

本实施方式的基于时分复用的并行匹配滤波器的输入移位寄存器个数截短为传统匹配滤波器的一半，也就是128个。滤波器的工作时钟为clk，其频率为输入数据率的两倍。每输入一个数据，基于时分复用的并行匹配滤波器需要两个clk才能计算出输入的255个数据和本地整个周期扩频码的相关值：第一个clk，计算出d_i+1，d_i+2，…，d_i+128和C₁，C₂，…，C₁₂₈的相关值R₁(i)并存入到一个128级的FIFO结构5中，同时FIFO寄存器5把其最前面的数据R₁(i-128)弹出，存入到第二寄存器Reg2中，并且将移位寄存器1的抽头系数切换为C₁₂₉，C₁₃₀，…，C₂₅₅，0；第二个clk，计算出d_i+1，d_i+2，…，d_i+128和C₁₂₉，C₁₃₀，…，C₂₅₅，0的相关值R₂(i)并且存入第一寄存器Reg1中，同时将移位寄存器1的抽头系数切换为C₁，C₂，…，C₁₂₈，并且更新输入数据为d_i+2，d_i+3，…，d_i+129。这样第一寄存器Reg1和第二寄存器Reg2之和R₁(i-128)+R₂(i)则为d_i-128，d_i-127，…，d_i+126，d_i+127和C₁，C₂，…，C₂₅₅的相关值R(i-128)，并作为匹配滤波器的输出。

表1列出了基于时分复用的并行匹配滤波器中移位寄存器1、FIFO结构5、第一寄存器Reg1、第二寄存器Reg2和最终输出的关系，从该表中可以看出，第一寄存器Reg1存储着当前寄存器中的127个输入数据与C₁₂₉，C₁₃₀，…，C₂₅₅的相关和，而第二寄存器Reg2存放的是刚从移位寄存器1中移出的128个数据与C₁，C₂，…，C₁₂₈的相关和，两者之和恰好为255个输入数据与C₁，C₂，...，C₂₅₅的相关值R(i-128)。

表1基于时分复用的并行匹配滤波器中的数据变化情况表

下面分析基于时分复用的并行匹配滤波器的硬件消耗：输入数据移位寄存器1使用12×128=1536个寄存器；系数相乘消耗128个乘法器；FIFO寄存器5的长度为128，每个存储单元为19位，共使用128×19=2432bit RAM。可见基于时分复用的并行匹配滤波器所需的寄存器和乘加单元是传统匹配滤波器长度的一半。

具体实施方式三：结合图4说明本实施方式，本实施方式与具体实施方式一不同点在于输入数据与本地整个周期的扩频码的相关函数R(i)分成四段来计算，记N=4，则包括64个移位寄存器1、64个乘法器2、65个数据选择器3、1个移位累加器4、3个FIFO结构5、4个寄存器Reg、1个第一累加器6和1个第二累加器7；其连接关系与具体实施方式相同，由此可以得到本实施方式的基于时分复用的并行匹配滤波器的结构，如图4所示。本实施方式的基于时分复用的并行匹配滤波器的结构为提升结构，该结构可以进一步降低硬件消耗。本实施方式的基于时分复用的并行匹配滤波器的工作过程如下：

如公式八所示：

$R\left(i\right)=\underset{m=1}{\overset{255}{\mathrm{\Σ}}}{C}_m{d}_{i+m}=\underset{m=1}{\overset{64}{\mathrm{\Σ}}}{C}_m{d}_{i+m}+\underset{m=65}{\overset{128}{\mathrm{\Σ}}}{C}_m{d}_{i+m}+\underset{m=129}{\overset{192}{\mathrm{\Σ}}}{C}_m{d}_{i+m}+\underset{m=193}{\overset{255}{\mathrm{\Σ}}}{C}_m{d}_{i+m}$   公式八

令n=m-64，k=m-128，l=m-172，做变量代换得公式九

$R\left(i\right)=\underset{m=1}{\overset{64}{\mathrm{\Σ}}}{C}_m{d}_{i+m}+\underset{n=1}{\overset{64}{\mathrm{\Σ}}}{C}_{n+64}{d}_{i+n+64}+\underset{k=1}{\overset{64}{\mathrm{\Σ}}}{C}_{k+128}{d}_{i+k+128}+\underset{l=1}{\overset{63}{\mathrm{\Σ}}}{C}_{l+192}{d}_{i+l+192}$   公式九

相应地把本地的255个扩频码分成4段：C₁，C₂，…，C₆₄；C₆₅，C₆₆，…，C₁₂₈；C₁₂₉，C₁₃₀，…，C₁₉₂和C₁₉₃，C₁₉₄，…，C₂₅₅。定义输入的64个数据d_i+1，d_i+2，…，d_i+64与这四段扩频码的相关值分别为R₁′(i)，R₂′(i)，R₃′(i)和R₄′(i)，如公式十、公式十一、公式十二和公式十三所示。

$R_1^{\′}\left(i\right)=\underset{m=1}{\overset{64}{\mathrm{\Σ}}}{C}_m{d}_{i+m}$      公式十

$R_2^{\′}\left(i\right)=\underset{n=1}{\overset{64}{\mathrm{\Σ}}}{C}_{n+64}{d}_{i+n}$      公式十一

$R_3^{\′}\left(i\right)=\underset{k=1}{\overset{64}{\mathrm{\Σ}}}{C}_{k+128}{d}_{i+k}$      公式十二

$R_4^{\′}\left(i\right)=\underset{l=1}{\overset{63}{\mathrm{\Σ}}}{C}_{l+192}{d}_{i+l}$      公式十三

因此R(i)分解成R₁′(i)，R₂′(i+64)，R₃′(i+128)和R₄′(i+192)之和，如公式十四所示。

R(i)=R′₁(i)+R′₂(i+64)+R′₃(i+128)+R′₄(i+192)公式十四

匹配滤波器的长度可以进一步截短为传统匹配滤波器的1/4，也就是64级。输入数据时钟为clk，其频率为输入数据率的4倍。在连续的3个clk中，其分别计算出R₁′(i)，R₂′(i)，R₃′(i)并存入在3个FIFO结构5中，同时这3个FIFO结构5的最前面的数据弹出，分别存储在第一寄存器Reg1，第二寄存器Reg2和第三寄存器Reg3中。由于这3个FIFO寄存器5的级数分别为192，128和64，则这3个寄存器Reg中存储的数据分别为R₁′(i-192)，R₂′(i-128)，R₃′(i-64)。在第4个clk2时钟求出R₄′(i)，并存入第四寄存器Reg4中。第一寄存器Reg1，第二寄存器Reg2、第三寄存器Reg3和第四寄存器Reg4中的数据相加，得到R₁′(i-192)+R₂′(i-128)+R₃′(i-64)+R₄′(i)=R(i-192)，并作为匹配滤波器的输出。

下面分析其硬件消耗：移位寄存器1使用12×64=768个寄存器，系数相乘需要消耗64个乘法器2，FIFO寄存器5的总长度为192+128+64=384，每个存储单元18位，共使用384×18=6912bits RAM。由于移位寄存器1的长度为传统匹配滤波器长度的1/4，并且FIFO寄存器5使用的是RAM资源，因此该滤波器的硬件消耗降低为传统匹配滤波器的1/4。在芯片允许时钟范围内，通过加大复用的次数，可以显著的降低匹配滤波器的硬件资源的消耗。

以Altera公司的Stratix II系列FPGA芯片EP2S60F1020C5为平台，利用VHDL语言编写传统匹配滤波器模块和基于图3的基于时分复用的并行匹配滤波器，编译后两者的资源使用情况如表2所示。从表中可以看出，基于时分复用的并行匹配滤波器相对于传统匹配滤波器能节省将近一半的寄存器和组合逻辑消耗，虽然增加了RAM的消耗，但是由于FPGA的RAM的资源远大于寄存器和组合逻辑的资源，因此从总体上大大降低了硬件的开销。在FPGA中，RAM的资源通常远远大于寄存器的资源，因此通过增加RAM来减少寄存器使总体硬件开销变小。

表2传统匹配滤波器和基于时分复用的并行匹配滤波器的硬件资源消耗对比

占用芯片资源/资源总量	传统匹配滤波器	时分复用并行匹配滤波器
			寄存器	5397/48352	2776/48352
组合逻辑	4472/48352	2799/48352
			RAM	0/2544192	2432/2544192

本发明内容不仅限于上述各实施方式的内容，其中一个或几个具体实施方式的组合同样也可以实现发明的目的。

Claims (1)

1.基于时分复用的并行匹配滤波器，其特征在于它包括M个移位寄存器(1)、M个乘法器(2)、M+1个数据选择器(3)、一个移位累加器(4)、一个M级的先进先出（FIFO）结构(5)、N个寄存器(Reg)、一个第一累加器(6)和一个第二累加器(7)；其中，N为输入数据与本地整个周期的扩频码的相关函数R(i)所分成的计算段数，本地整个周期的扩频码周期除以所述的段数进位取整为M，其中N和M为整数，M个移位寄存器(1)、M个乘法器(2)和M个数据选择器(3)组成M组运算器，每一组运算器均包括一个移位寄存器(1)、一个乘法器(2)和一个数据选择器(3)，所述的移位寄存器(1)的输出端与所述的乘法器(2)的一个输入端连接，所述的乘法器(2)的另一个输入端与所述的数据选择器(3)的输出端连接，所述的数据选择器(3)的N个输入端分别输入第i个扩频码、第i+M×1个扩频码至第i+M×(N-1)个扩频码，并且每一组运算器中的移位寄存器(1)、乘法器(2)和数据选择器(3)的连接关系相同，所述的M个移位寄存器(1)为串行输入并行输出，所述的M个乘法器(2)的输出端均与第一累加器(6)的输入端连接，所述的M个数据选择器(3)的受控端与移位累加器(4)的控制端连接，所述的移位累加器(4)的控制端还与第M+1个数据选择器(3)的受控端连接，第一累加器(6)的输出端与第M+1个数据选择器(3)的输入端连接，第M+1个数据选择器(3)的N个输出端分别与M级的先进先出（FIFO）结构(5)的输入端和第N个寄存器(Reg)的输入端连接，M级的先进先出（FIFO）结构(5)的输出端分别与N-1个寄存器(Reg)的输入端连接，N-1个寄存器(Reg)的输出端和第N个寄存器(Reg)的输出端同时与第二累加器(7)的输入端连接，第二累加器(7)的输出端为匹配滤波输出端。

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