CN102710283A - 直接序列扩频伪码捕获方法、捕获装置及通信系统 - Google Patents

Abstract

本发明公开了一种直接序列扩频伪码捕获方法。该方法包括伪码存储步骤，部分相关运算步骤以及全相关运算步骤。在该部分相关运算步骤中，多组部分相关运算在发端伪码序列的至少两个连续周期内完成，其中任一组部分相关运算是在接收发端伪码序列的至少两个连续码元时隙内完成的，并且，参与多组部分相关运算的发端伪码序列在前一周期结束后丢弃第一个码元后再开始下一周期的部分相关运算。通过上述方式，本发明的直接序列扩频伪码捕获方法能够以较低的成本和难度实现对高速率、长周期的伪码序列的有效捕获。本发明还公开了一种直接序列扩频伪码捕获装置。

Description

直接序列扩频伪码捕获方法、捕获装置及通信系统

技术领域

本发明涉及扩展频谱通信领域，特别是涉及一种直接序列扩频伪码捕获方法及装置，还涉及一种直接序列扩频通信系统。

背景技术

直接序列扩频(Direct Sequence SpreadSpectrum)通信是通过伪噪声码(Pseudo Noise，也称为PN码或伪随机码、伪码、伪随机序列以及伪码序列)对要发送的信息码进行扩频调制而实现频谱扩展的一种通信技术。由于该通信技术具有抗干扰能力强、能够实现码分多址等优点，在在现代移动通信、卫星通信、卫星定位导航等通信领域获得广泛应用。

在直接序列扩频通信中，有多种伪码捕获方法，如序贯估值法、匹配滤波法等，其中匹配滤波法包括通过部分匹配滤波实现全匹配滤波的方法。这种用部分匹配实现全匹配的捕获方法具有捕获速度快，同时消耗硬件电路资源较少的优点，通常的实现方法是采用一个长度是所用伪码序列长度整数倍分之一的部分匹配滤波器，其抽头系数可以实时改变，在时间上进行复用：即每进入一个直接序列扩频信号(简称直扩信号)的一个码元后，部分匹配滤波器控制其与各个伪码码段相关，得到的中间结果存储下来，然后对这些存储下来的中间结果进行某一规则的运算，得到最终的全匹配结果。

但是，这种方法也有一定的局限性，就是当每进入一个直扩信号码元都要将各个伪码码段进行一次部分匹配相关运算，如果部分匹配滤波器的长度是整个伪码序列长度的1/M，则部分匹配滤波器的工作速率要达到伪码的码元速率的M倍，这在伪码的码元速率比较高、伪码序列周期长度较长的宽带直接序列扩频中，伪码捕获常常是难以实现的。

为此，需要提供一种直接序列扩频通信的伪码捕获方法，能够针对高速率、长周期的伪码序列通过部分匹配滤波器也能实现快速捕获，并且具有平衡硬件电路资源和捕获速度的优点。

发明内容

本发明主要解决的技术问题是提供一种直接序列扩频伪码捕获方法和装置，以较低的硬件成本和难度实现对高速率、长周期的伪码序列的有效捕获。

为解决上述技术问题，本发明采用的一个技术方案是：提供一种起直接序列扩频伪码捕获方法。该方法包括：

伪码存储步骤，将本地伪码序列分成多个本地伪码段并存储；

部分相关运算步骤，在接收发端伪码序列过程中，对该发端伪码序列中的发端伪码段与该多个本地伪码段分别进行多组部分相关运算，并存储这些多组部分相关运算结果；

全相关运算步骤，从该多组部分相关运算结果中选择部分相关运算结果进行相加，得到该发端伪码序列与不同码相位的本地伪码序列的多个全相关值，由该多个全相关值进行捕获判定；

其中，该多组部分相关运算在发端伪码序列的至少两个连续周期内完成，其中任一组部分相关运算是在接收该发端伪码序列的至少两个连续码元时隙内完成的，并且，参与该多组部分相关运算的该发端伪码序列在前一周期结束后丢弃第一个码元后再开始下一周期的部分相关运算。

在本发明的另一实施例中，在任一组部分相关运算中，该多个本地伪码段分别与同一发端伪码段进行部分相关运算。

在本发明的另一实施例中，在任一组部分相关运算中，在至少两个连续码元时隙中的第一码元时隙内，参与相关运算的本地伪码段码元相位不变；后续每增加一个码元时隙，参与该时隙相关运算的本地伪码码段相对于存储的该本地伪码码段后移一个码元相位。

在本发明的另一实施例中，发端伪码序列长度为4096bit，本地伪码段为16个，每个本地伪码段长度是256bit，需连续4个码元时隙完成一组部分相关运算，且在第一个码元时隙内参与部分相关运算的第1-4个本地伪码段码元相位不变，在第二个码元时隙内参与部分相关运算的第5-8个本地伪码段后移一个码元相位，在第三个码元时隙内参与部分相关运算的第9-12个本地伪码段后移两个码元相位，在第四个码元时隙内参与部分相关运算的第13-16个本地伪码段后移三个码元相位。

本发明还提供了一种直接序列扩频伪码捕获装置，包括：

本地伪码段存储器，用于存储多个本地伪码段；

部分匹配滤波器，利用该多个本地伪码段与接收的发端伪码序列中的发端伪码段进行多组部分相关运算；

接口电路，用于将该部分匹配滤波器内完成的多组部分相关运算结果写入和读出中间结果存储器，以及选择部分相关结果相加得到全相关结果输出；

中间结果存储器，用于存储部分相关运算结果；

中心控制器，用于对该本地伪码段存储器、部分匹配滤波器、接口电路以及中间结果存储器进行控制操作；

并且，在该部分匹配滤波器内，该多组部分相关运算在发端伪码序列的至少两个连续周期内完成，其中任一组部分相关运算是在接收该发端伪码序列的至少两个连续码元时隙内完成的，并且，参与该多组部分相关运算的该发端伪码序列在前一周期结束后丢弃第一个码元后再开始下一周期的部分相关运算。

在本发明的另一实施例中，该中心控制器通过码元相位选择地址线控制该本地伪码段存储器输出不同码元相位的本地伪码段，并在任一组部分相关运算中，在至少两个连续码元时隙中的第一码元时隙内，参与部分相关运算的本地伪码段码元相位不变；后续每增加一个码元时隙，参与该时隙部分相关运算的本地伪码码段相对于该本地伪码段存储器内存储的该本地伪码段后移一个码元相位。

本发明还提供一种直接序列扩频通信系统，该直接序列扩频通信系统包括前述的直接序列扩频伪码捕获装置。

本发明的有益效果是：本发明的直接序列扩频伪码捕获方法和装置对于高速率、长周期伪码序列捕获能够降低技术实现难度、节省硬件资源，较好的兼顾资源消耗与捕获速度的矛盾。

附图说明

图1是现有技术中直接序列扩频伪码捕获装置一实施例的结构图；

图2是根据本发明直接序列扩频伪码捕获方法一实施例的流程图；

图3是根据本发明直接序列扩频伪码捕获装置一实施例的结构图；

图4是根据本发明直接序列扩频伪码捕获装置另一实施例的结构图。

具体实施方式

下面结合附图和实施例对本发明进行详细说明。

请参见图1，图1是现有技术中采用部分匹配滤波器进行直接序列扩频伪码捕获的装置结构图。

需要说明的是，直接序列扩频伪码捕获通常是在通信建立的初始阶段，为了便于接收端进行捕获，发送端使用伪码序列对连续的0或连续的1进行直接序列扩频调制，因此可以等同地认为是将伪码序列进行周期重复发送。到达接收端后，让接收端本地产生的伪码序列与接收到的发端伪码序列在时间上实现同步的过程就是直接序列扩频的伪码捕获。虽然本地伪码序列和发端伪码序列相同。但是，由于发端伪码序列到达接收端是不确定的，因此在捕获过程中需要不断改变本地伪码序列的码相位，每改变一次，就与接收到的发端伪码序列做一次全相关运算，根据该全相关运算结果判定是否捕获。并且，接收端对发端伪码序列处于连续不断地接收状态，因此全相关运算以及本地伪码序列码相位的改变均是在接收发端伪码序列的动态过程中进行的。

在图1中，进入移位寄存器104的发端伪码序列中的码元表示为s_j，并且该实施例中移位寄存器104的长度是3bit，而本地伪码段1存储器101、本地伪码段2存储器102和本地伪码段3存储器103中存储的本地伪码段的长度均是3bit，由于是采用分段的部分匹配滤波实现全匹配滤波，或者说是用部分相关运算实现全相关运算，因此该实施例中所采用的本地伪码序列长度是这三个本地伪码段的长度之和9bit，这里用r_i表示本地伪码序列中的码元。在捕获过程中，在某一时刻(此处用l表示该时刻)当发端伪码序列的一个码元进入移位寄存器104后，在该码元时隙内，复选器105分别选择上述三个本地伪码段与移位寄存器104中接收的三个码元在相关器106中完成部分相关运算，可以得到三个部分相关运算表达式为：

$P_1^l=\underset{i=1}{\overset{3}{\mathrm{\Σ}}}{s}_{i+l}{r}_i$

$P_2^{l-3}=\underset{i=4}{\overset{6}{\mathrm{\Σ}}}{s}_{i+l-3}\×r_i=\underset{i=1}{\overset{3}{\mathrm{\Σ}}}{s}_{i+l}{r}_{i+3}$

$P_3^{l-6}=\underset{i=7}{\overset{9}{\mathrm{\Σ}}}{s}_{i+l-6}\×r_i=\underset{i=1}{\overset{3}{\mathrm{\Σ}}}{s}_{i+l}\×r_{i+6}$

该部分相关运算过程可以用表1表示：

表1现有技术一实施例中部分相关运算过程

从表1可以看出，在每个发端伪码码元时隙内，移位寄存器104中的三个发端码元均要与本地三个伪码段中的码元完成三次部分相关运算，因此进行部分相关运算的速度是发端伪码速率的三倍。另外，对于在接收过程中得到的部分相关运算结果通过接口电路107存入到中间结果存储器108中，然后对这些部分相关运算结果进行选择相加得到不同码相位的全相关结果输出。表2显示了该实施例中部分相关运算值的分布情况。

表2现有技术一实施例部分相关运算分布

由表2可以看出，在时刻6时，可以得到本地伪码序列在0相位与发端伪码序列全相关结果的输出，即P₁ ⁰+P₂ ⁰+P₃ ⁰，在时刻7，本地伪码序列在1相位与发端伪码序列全相关结果P₁ ¹+P₂ ¹+P₃ ¹输出，以下依次输出本地伪码在各个相位与发端伪码序列全相关结果。由于发端伪码序列和本地伪码序列码型相同，码序列长度均为9，并且发端伪码序列周期重复进入，即s_i+9＝s_i，因此本地伪码序列与发端伪码序列共有9个不同相位的全相关结果输出，然后通过比较这9个全相关的数值结果就可以判定哪一个相位对应的时刻实现了对发端伪码序列的捕获，判定方法属于现有技术，在此不再赘述。

图2显示了本发明直接序列扩频伪码捕获方法的一个优选实施例的流程图。首先，在伪码分段存储步骤S201中，将本地伪码序列均分成多个本地伪码段并分别存储，然后在伪码匹配运算步骤S202中，通过部分匹配滤波器将该多个本地伪码段与接收到的发端伪码序列进行部分相关运算并将这些运算结果进行存储，与现有技术所不同的是，在发端伪码序列的1个码元时隙内并不是全部对该多个本地伪码段进行部分相关运算，而是从该多个本地伪码段中选择部分本地伪码段进行部分相关运算并存储运算结果，然后再在后续的1个或多个发端伪码码元时隙内完成其它本地伪码段的部分相关运算并存储运算结果。在全匹配结果输出步骤S203中，将伪码匹配运算步骤S202中运算得到的部分相关运算结果进行选择相加，从而获得本地伪码序列在各个相位与发端伪码序列的全相关结果并输出。

在伪码匹配运算步骤S202中，由于在1个发端伪码码元时隙内不是全部对该多个本地伪码段进行部分相关运算，因此在发端伪码序列的一个周期内并不能获得所需的所有部分相关运算结果，这样就需要在下1个或多个发端伪码序列周期内继续进行部分相关运算，该过程可以通过以下优选实施例具体说明。

表3本发明一实施例中部分相关运算过程

首先，在该实施例中发端和本地伪码序列长度均为256bit，选取的本地伪码段的长度是本地伪码序列长度的1/4，即64bit，并且部分匹配滤波器的工作速率仅是发端伪码码元速率的2倍，这样在1个发端伪码码元时隙内只能完成2次本地伪码段的部分相关运算，需要占用下一个紧邻的发端伪码码元时隙完成另外2个本地伪码码段的部分相关运算。此处用s _j和r _i分别表示发端伪码序列的码元和本地伪码序列的码元，用P表示部分相关运算结果，运算过程可以用表3进行表示。

从表3可以看出，在时刻0发端伪码段s ₆₄，...，s ₁与2个本地伪码段r ₆₄，...，r ₁和r ₁₂₈，...，r ₆₅的进行部分相关运算，运算结果为P ₁ ⁰和P ₂ ^-64，在紧邻的下一时刻1，进行部分相关运算的发端伪码段保持不变，仍是s ₆₄，...，s ₁，本地伪码段变为r ₁₉₂，...，r ₁₂₉和r ₂₅₆，...，r ₁₉₃，相应的部分相关运算结果为P ₃ ^-128和P ₄ ^-192，因此占用两个发端伪码码元时隙s ₁和s ₂才完成与4个本地伪码段的部分相关运算，此处称之为一组本地伪码码段的部分相关运算。被占用的那个发端伪码码元s ₂在下一时刻2就不再使用了，而是以s ₃为开始码元的发端伪码码段与下一组4个本地伪码码段进行部分相关运算。这样，在1个发端伪码序列周期内(256个发端伪码码元时隙)只能完成128组(每组包括4个本地伪码段)本地伪码段的部分相关运算，这仅是所需全部部分相关运算总数的1/2，另外1/2需要在下一个发端伪码序列周期内完成。所不同的是当下一个发端伪码序列周期的第一个码元s ₁的到达时刻256，先丢弃该码元s ₁，而是从时刻257以码段s ₆₅，...，s ₂开始进行部分相关运算，这样就可以对前一发端伪码序列周期中时隙被占用的码元进行部分相关运算。另外，由于发端伪码序列是周期重复出现的，所以在码元s ₂₅₆之后是s ₁。

表4本发明一实施例中部分相关运算结果分布

表4部分表示了上述实施例在不同时刻获得的部分相关运算结果分布，从中可以看出在时刻0、64、129、193分别可以得到P ₁ ⁰、P ₂ ⁰、P ₃ ⁰、P ₄ ⁰，这4个部分相关运算结果相加P ₁ ⁰+P ₂ ⁰+P ₃ ⁰+P ₄ ⁰，就得到了本地伪码序列在0相位与发端伪码序列全相关结果。在时刻257、321、386、450获得P ₁ ¹、P ₂ ¹、P ₃ ¹、P ₄ ¹，这4个值相加P ₁ ¹+P ₂ ¹+P ₃ ¹+P ₄ ¹，得到本地伪码序列在另一个相位的全相关结果。可以按照相类似的规律得到其它相位的全相关结果。

从本发明直接序列扩频伪码捕获方法的上述实施例可以看出，利用多个本地伪码段与发端伪码码段进行部分相关运算需要进行多组部分相关运算，该多组部分相关运算在发端伪码序列的至少两个连续周期内完成，其中任一组部分相关运算是在接收发端伪码序列的至少两个连续码元时隙内完成的，并且，参与多组部分相关运算的发端伪码序列在前一周期结束后丢弃第一个码元后再开始下一周期的部分相关运算。

另外，从表3中也可以看出，在其中任一组部分相关运算中，该多个本地伪码段分别与同一发端伪码段进行部分相关运算。

从表3还可以看出，进行部分相关运算的两个相邻发端伪码码段，如s ₆₄，...，s ₁和s ₆₆，...，s ₃之间相差两个码元，也就是说在码元s ₆₆到达时需要将寄存发端伪码码段的移位寄存器中的码元依次移出两个，即s ₁和s ₂，这样才能将码段s ₆₄，...，s ₁替换成码段s ₆₆，...，s ₃，这就需要一个更高频率的移位脉冲才能实现。为此需要消耗一定的硬件资源，并且在伪码速率很高时，实现更高频率的移位脉冲也是困难的。对此，可以采取进一步的改进方法，即不再出现移位脉冲，而是通过改变本地伪码段的码相位的方法进行部分相关运算。以下通过另一实施例对该改进方法具体说明。

该实施例的基本条件仍然是：发端和本地伪码序列长度均为256bit，选取的本地伪码段的长度是本地伪码序列长度的1/4，即64bit，并且部分匹配滤波器的工作速率仅是发端伪码码元速率的2倍。此处用l_j和n_i分别表示发端伪码序列的码元和本地伪码序列的码元，用X表示部分相关运算结果。4个本地PN码段中，前两个本地PN码段是n₆₄，...，n₁和n₁₂₈，...，n₆₅，但后两个本地PN码段不是n₁₉₂，...，n₁₂₉和n₂₅₆，...，n₁₉₃，而是码元相位均后移1位，即n₁₉₃，...，n₁₃₀和n₁，...，n₁₉₄，部分相关运算过程通过表5说明。

从表5可以看出，每改变1个时刻，发端伪码依次进入1个码元，例如在时刻1，l₂码元进入，进行部分相关运算的发端伪码段由l₆₄，...，l₁变为l₆₅，...，l₂，但在时刻1进行部分相关运算的本地伪码段是n₁₉₃，...，n₁₃₀和n₁，...，n₁₉₄，这与前一实施例是不同的。另外，在发端伪码序列完成一个周期后，即在时刻256，同样也先丢弃码元l₁，而是从时刻257，

表5本发明另一实施例中部分相关运算过程

以码段l₆₅，...，l₂开始进行部分相关运算。表6也显示了该实施例部分相关运算结果的分布情况，与表4所示部分相关运算分布情况相同，表明该改进方法与前一实施例具有相同的效果，而实现起来相对容易。

从表5还可以看出本发明直接序列扩频伪码捕获方法实施例进一步包括：在任一组部分相关运算中，在至少两个连续码元时隙中的第一码元时隙内，参与相关运算的本地伪码段码元相位不变；在后续码元时隙内每增加一个码元时隙，参与该时隙相关运算的本地伪码段相对于存储的该本地伪码段后移一个码元相位。例如，下一本发明直接序列扩频伪码捕获方法优选实施例体现了这些技术特征。

在该优选实施例中，信息数据的速率是2.4Kbit/s，采用的伪码序列周期长度是4096bit，每一个信息数据用一个整周期长度的伪码序列进行扩频调制，因此直扩信号的码元速率是2.4×4096＝9.8304Mbit/s。为此在

表6本发明另一实施例中部分相关运算结果分布

该实施例中将本地伪码序列均分成16段，每个本地伪码段长度是256bit，相应的部分匹配滤波器长度也是256位。若是按照现有技术中在每个到达的发端伪码序列的码元时隙内完成16次不同的部分匹配相关运算，那么部分匹配滤波器将在1秒钟内完成9.8304×16＝157.2864兆次部分相关运算，这是难以实现的。因此，在该实施例中选取部分匹配滤波器的工作速率是发端伪码序列码元速率的4倍，因此需要发端伪码序列的连续4个码元时隙完成一组部分相关运算，并且在该组部分相关运算的第一个码元时隙内参与部分相关运算的第1-4个本地伪码段码元相位不变，在第二个码元时隙内参与部分相关运算的第5-8个本地伪码段码元后移一个码元相位，在第三个码元时隙内参与部分相关运算的第9-12个本地伪码段后移两个码元相位，在第四个码元时隙内参与部分相关运算的第13-16个本地伪码段后移三个码元相位。

图3是本发明直接序列扩频伪码捕获装置的一实施例的结构图。图3中包括本地伪码段存储器301、部分匹配滤波器302、接口电路303、中间结果存储器304和中心控制器305。其中，本地伪码段存储器301用于存储多个本地伪码段，中心控制器305通过码段选择地址线选择所需的本地伪码段到部分匹配滤波器302中参与部分相关运算；在部分匹配滤波器302中，利用多个本地伪码段与接收的发端伪码序列中的发端伪码段进行多组部分相关运算，该过程是通过部分相关运算控制电路受中心控制器305控制；接口电路303，用于将部分匹配滤波器302内完成的多组部分相关运算结果写入和读出中间结果存储器304，以及选择部分相关结果相加得到全相关结果输出，这一过程是通过输出结果控制电路受中心控制器305控制；中间结果存储器304，用于存储多组部分相关运算结果，对这些部分相关运算结果，中心控制器305是通过行指针、列指针以及当前位置指针进行控制管理的。

在部分匹配滤波器302中实现多组部分相关运算，这些多组部分相关运算在发端伪码序列的至少两个连续周期内完成，其中任一组部分相关运算是在接收发端伪码序列的至少两个连续码元时隙内完成的，并且，参与多组部分相关运算的发端伪码序列在前一周期结束后均丢弃第一个码元后再开始下一周期的部分相关运算。

图4是本发明直接序列扩频伪码捕获装置的另一实施例的结构图。图4所示实施例是对图3所示实施例的进一步改进，图4中包括本地伪码段存储器401、部分匹配滤波器402、接口电路403、中间结果存储器404和中心控制器405。这些组成单元的功能作用与图3中对应的单元基本相同，主要区别在于中心控制器405不仅能够通过码段选择地址线对本地伪码段存储器401中的本地伪码段进行选择，还能够通过码元相位选择地址线控制本地伪码段存储器401输出不同码元相位的本地伪码段，并控制在任一组部分相关运算中，在至少两个连续码元时隙中的第一码元时隙内，参与部分相关运算的本地伪码段的码元相位不变；在后续码元时隙内每增加一个码元时隙，参与该时隙部分相关运算的本地伪码码段相对于本地伪码段存储器401内存储的该本地伪码段后移一个码元相位。

本发明进一步提供了一种包括上述直接序列扩频伪码捕获装置的通信系统。

通过上述方式，本发明直接序列扩频伪码捕获方法和装置能够有效解决高速率、长周期伪码序列捕获中消耗硬件资源多、实现困难的技术难题，具有节省硬件资源、适用范围广、技术实现容易等优势。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (7)

1.一种直接序列扩频伪码捕获方法，包括：

伪码存储步骤，将本地伪码序列分成多个本地伪码段并存储；

部分相关运算步骤，在接收发端伪码序列过程中，对所述发端伪码序列中的发端伪码段与所述多个本地伪码段分别进行多组部分相关运算，并存储所述多组部分相关运算结果；

全相关运算步骤，从所述多组部分相关运算结果中选择所述部分相关运算结果进行相加，得到所述发端伪码序列与不同码相位的本地伪码序列的多个全相关值，由所述多个全相关值进行捕获判定；

其特征在于，所述多组部分相关运算在发端伪码序列的至少两个连续周期内完成，其中所述多组部分相关运算中的任一组部分相关运算是在接收所述发端伪码序列的至少两个连续码元时隙内完成的，并且，参与所述多组部分相关运算的所述发端伪码序列在前一周期结束后丢弃第一个码元后再开始下一周期的部分相关运算。

2.根据权利要求1所述的直接序列扩频伪码捕获方法，其特征在于，在所述任一组部分相关运算中，所述多个本地伪码段分别与同一发端伪码段进行部分相关运算。

3.根据权利要求1所述的直接序列扩频伪码捕获方法，其特征在于，在所述任一组部分相关运算中，在所述至少两个连续码元时隙中的第一码元时隙内，参与相关运算的本地伪码段码元相位不变；后续每增加一个码元时隙，参与所述码元时隙内相关运算的本地伪码码段相对于存储的所述本地伪码码段后移一个码元相位。

4.根据权利要求3所述的直接序列扩频伪码捕获方法，其特征在于，所述发端伪码序列长度为4096bit，所述本地伪码段为16个，每个所述本地伪码段长度是256bit，需连续4个码元时隙完成一组部分相关运算，且在第一个码元时隙内参与部分相关运算的第1-4个本地伪码段码元相位不变，在第二个码元时隙内参与部分相关运算的第5-8个本地伪码段后移一个码元相位，在第三个码元时隙内参与部分相关运算的第9-12个本地伪码段后移两个码元相位，在第四个码元时隙内参与部分相关运算的第13-16个本地伪码段后移三个码元相位。

5.一种直接序列扩频伪码捕获装置，包括：

本地伪码段存储器，用于存储多个本地伪码段；

部分匹配滤波器，利用所述多个本地伪码段与接收的发端伪码序列中的发端伪码段进行多组部分相关运算；

接口电路，用于将所述部分匹配滤波器内完成的所述多组部分相关运算结果写入和读出中间结果存储器，以及选择部分相关结果相加得到全相关结果输出；

中间结果存储器，用于存储部分相关运算结果；

中心控制器，用于对所述本地伪码段存储器、部分匹配滤波器、接口电路以及中间结果存储器进行控制操作；

其特征在于，在所述部分匹配滤波器内，所述多组部分相关运算在发端伪码序列的至少两个连续周期内完成，其中所述任一组部分相关运算是在接收所述发端伪码序列的至少两个连续码元时隙内完成的，并且，参与所述多组部分相关运算的所述发端伪码序列在前一周期结束后丢弃第一个码元后再开始下一周期的部分相关运算。

6.根据权利要求5所述的直接序列扩频伪码捕获装置，其特征在于，所述中心控制器通过码元相位选择地址线控制所述本地伪码段存储器输出不同码元相位的本地伪码段，并在所述任一组部分相关运算中，在所述至少两个连续码元时隙中的第一码元时隙内，参与部分相关运算的本地伪码段码元相位不变；后续每增加一个码元时隙，参与所述码元时隙内部分相关运算的本地伪码码段相对于所述的本地伪码段存储器内存储的所述本地伪码段后移一个码元相位。

7.一种直接序列扩频通信系统，其特征在于，所述直接序列扩频通信系统包括根据权利要求5-6中任一项所述的直接序列扩频伪码捕获装置。

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