CN102204204A

CN102204204A - 实现脉冲同步的方法和装置

Info

Publication number: CN102204204A
Application number: CN2011800007433A
Authority: CN
Inventors: 李阳; 梁柏熙; 冯天佑
Original assignee: Huawei Technologies Co Ltd
Current assignee: Changshu intellectual property operation center Co.,Ltd.
Priority date: 2011-05-20
Filing date: 2011-05-20
Publication date: 2011-09-28
Anticipated expiration: 2031-05-20
Also published as: WO2011144058A3; CN102204204B; US20120294402A1; US8520789B2; WO2011144058A2

Abstract

本发明公开了一种实现脉冲同步的方法和装置，涉及通信领域，降低了单芯片多通路设备的控制复杂度。一种实现脉冲同步的方法，包括：当所述多个端口中的基准符号端口对应的周期计数值达到既定脉冲周期长度值时，微处理器获取所述多个端口对应的周期计数值；根据既定脉冲周期长度值和所述多个端口对应的周期计数值，获得所述多个端口的临时同步周期长度值；将所述临时同步周期长度值发送至所述多个端口对应的逻辑电路。本发明实施例主要用于在通信系统中同步的输出脉冲符号。

Description

实现脉冲同步的方法和装置

技术领域

本发明涉及通信领域，尤其涉及一种实现脉冲同步的方法和装置。

背景技术

目前，正交频分复用(OFDM，Orthogonal Frequency Division Multiplexing)技术在通信领域得到了广泛的应用。其中，物理设备需要按一定的时间间隔为周期生成脉冲符号，并以相邻的两个脉冲符号为单位对待处理的数据信号进行界定，然后以被界定的一段数据信号为单位进行时域、频域间的变换处理。为满足大规模通信系统的要求，现有技术通常使用单芯片多通路设备来实现OFDM技术。在单芯片多通路设备中，每一条通路都输出独立的脉冲符号并针对一种数据信号进行界定操作。各个数据信号被各自对应的脉冲符号所界定，进而进行时域、频域间的变换处理。

在实现上述方案的过程中，发明人发现现有技术中至少存在如下问题：在单芯片多通路设备中，各个通路产生独立的脉冲符号，设备的微处理器需要对各条通路的脉冲符号分别进行控制；并且对于不同的通路，其使用的资源及配置信息也各不相同，需要额外的配置与管理，这些都导致了整个设备的控制复杂度的提升。

发明内容

本发明的实施例提供一种实现脉冲同步的方法和装置，降低了单芯片多通路设备的控制复杂度。

为达到上述目的，本发明的实施例采用如下技术方案：

一种实现脉冲同步的方法，包括：

当所述多个端口中的基准符号端口对应的周期计数值达到既定脉冲周期长度值时，微处理器获取所述多个端口所对应的周期计数值；

根据既定脉冲周期长度值和所述多个端口对应的周期计数值，获得所述多个端口的临时同步周期长度值；

将所述临时同步周期长度值发送至所述多个端口对应的逻辑电路，以使得所述多个端口对应的逻辑电路在当前的既定脉冲周期结束后进入临时同步周期，以使得所述多个端口所对应的逻辑电路与所述多个端口中的基准符号端口同步输出脉冲符号。

一种实现脉冲同步的装置，包括：

周期计数值获取单元，用于当所述多个端口中的基准符号端口对应的周期计数值达到既定脉冲周期长度值时，获取所述多个端口所对应的周期计数值；

临时同步周期生成单元，用于根据既定脉冲周期长度值和所述多个端口对应的周期计数值，获得所述多个端口的临时同步周期长度值；

临时同步周期发送单元，用于将所述临时同步周期长度值发送至所述多个端口对应的逻辑电路，以使得所述多个端口对应的逻辑电路在当前的既定脉冲周期结束后进入临时同步周期，以使得所述多个端口所对应的逻辑电路与所述多个端口中的基准符号端口同步输出脉冲符号。

本发明实施例提供的实现脉冲同步的方法和装置，通过将单芯片多通路设备中各个通路输出脉冲符号的周期进行调整，使各个通路能够同步的输出脉冲符号。从而使微处理器对各条通路的脉冲符号进行统一控制，各通路的脉冲符号所需的资源及配置信息也能够统一管理，降低了单芯片多通路设备的控制复杂度。

附图说明

图1为本发明实施例1中实现脉冲同步的方法的流程图；

图2为本发明实施例1中实现脉冲同步的装置的框图；

图3为本发明实施例2中一种元器件配置方案的示意图；

图4为本发明实施例2中实现脉冲同步的方法的流程图；

图5为本发明实施例2中根据同步调节开始信号实现对周期计数值的锁存的时序图；

图6为本发明实施例2中端口1、端口2和端口3实现脉冲符号的同步输出的示意图；

图7为本发明实施例2中在两个单芯片多通路设备间实现脉冲同步的配置方案的示意图；

图8为本发明实施例3中实现脉冲同步的装置的框图；

图9为本发明实施例3中实现脉冲同步的装置的框图。

具体实施方式

下面结合本发明实施例的附图对本发明实施例的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1：

本发明实施例提供了一种实现脉冲同步的方法，如图1所示，所述方法包括以下步骤：

101、微处理器获取所述多个端口所对应的周期计数值。

当单芯片多通路设备的多个端口中的基准符号端口的既定脉冲周期结束时，所述基准符号端口对应的周期计数值达到既定脉冲周期长度值，此时，微处理器获取所述多个端口分别对应的当前的周期计数值。其中，基准符号端口的选定可以由所述单芯片多通路设备的使用者/运营商来进行选取，本发明实施例对此不做限定。

102、根据既定脉冲周期长度值和所述多个端口对应的周期计数值，获得所述多个端口的临时同步周期长度值。

在单芯片多通路设备中，各个通路的端口以相同时长的既定脉冲周期分别输出独立的脉冲符号，不同通路的端口输出脉冲符号的时刻可能不同。为了实现不同通路的端口之间脉冲符号的同步，需要获取对应各个端口的临时同步周期长度值。

103、将所述临时同步周期长度值发送至所述多个端口对应的逻辑电路。

不同的端口输出脉冲符号的时刻不一定完全同步。通过向所述多个端口发送所述临时同步周期长度值，使得所述多个端口获得对应的临时同步周期，从而使所述多个端口在经过对应的临时同步周期后能够完全同步的输出脉冲符号。在单芯片多通路设备中的各个通路的端口同步输出脉冲符号的情况下，所述微处理器可以对所述多个端口同步输出的脉冲符号进行统一控制，并统一管理资源及配置信息。

本发明实施例还提供了一种实现脉冲同步的装置，如图2所示，包括：周期计数值获取单元21、临时同步周期生成单元22，临时同步周期发送单元23。

周期计数值获取单元21，用于当所述多个端口中的基准符号端口对应的周期计数值达到既定脉冲周期长度值时，获取所述多个端口所对应的周期计数值。

临时同步周期生成单元22，用于根据既定脉冲周期长度值和所述多个端口对应的周期计数值，获得所述多个端口的临时同步周期长度值。

临时同步周期发送单元23，用于将所述临时同步周期长度值发送至所述多个端口对应的逻辑电路，以使得所述多个端口对应的逻辑电路在当前的既定脉冲周期结束后进入临时同步周期，从而使所述多个端口所对应的逻辑电路与所述多个端口中的基准符号端口同步。

实施例2：

为在单芯片多通路设备中实现不同端口输出的脉冲符号的同步，可以在芯片的外围布设硬件元器件，同时配合相应的软件程序来实现。图3表示了一种芯片外围硬件元器件的布局方案，作为实际使用中的一种常见场景，该布局方案中的微处理器芯片与外围布设的硬件元器件可以作为一个片上系统(SOC，System on Chip)进行整体的集成封装。为描述方便，图3中的元器件中有三路端口可以输出脉冲符号，实际应用中并不以此为限。以端口0为例来说明，端口0的计数器31用于对脉冲符号的产生周期进行计时，并将计数结果传输给脉冲符号生成器34，当计数结果达到产生脉冲符号的条件时，脉冲符号生成器34生成一个脉冲符号并由端口0输出。端口0的控制寄存器组37由微处理器进行读写，以实现对端口0的脉冲符号输出的控制。端口1的控制寄存器组38、端口2的控制寄存器组39同样由微处理器进行读写。所述控制寄存器组可以向对应的脉冲符号生成器发送周期时长(包括既定脉冲周期和临时同步周期的周期时长)以使脉冲符号生成器在接收到计数器的周期计数值达到所述周期时长时生成一个脉冲符号；所述控制寄存器组还能对逻辑电路中的计数器和端口输出进行使能控制。另外，微处理器还对计数用寄存器组35进行读写操作。

在此种应用场景下，本发明实施例提供了一种实现脉冲同步的方法，如图4所示，包括如下步骤：

401、微处理器将一路端口设置为基准符号端口。

以图3为例，将端口0设置为基准符号端口，则获取计数器32、计数器33的当前的周期计数值与基准符号端口的计数器31的周期计数值的差值后，可以生成对应端口1和端口2的临时同步周期。当然，也可以选择端口1或端口2为基准符号端口。实际应用中，基准符号端口可以由所述单芯片多通路设备的使用者/运营商来进行选取，本发明实施例对此不做限定。

402、所述微处理器向锁存信号发生器发送同步调节开始信号。

所述同步调节开始信号的发送条件可以预置在软件代码中，当所述微处理器运行软件代码并触发所述发送条件时，所述同步调节开始信号将被发送至所述锁存信号发生器。

403、在接收所述同步调节开始信号后，所述锁存信号发生器生成锁存信号。

所述锁存信号发生器可以由硬件元器件构成。根据所述微处理器发送的同步调节开始信号生成并输出所述锁存信号。

在接收所述同步调节开始信号之前，所述锁存信号发生器还要获取各个端口输出的脉冲符号，以图3为例，端口0、端口1、端口2输出的脉冲符号都要发送至锁存信号发生器36。

404、所述锁存信号发生器向各个端口所在的逻辑电路中的锁存器发送所述锁存信号。

各个端口的计数器接收所述锁存信号后，将当前的周期计数值通过对应的端口的锁存器发送至计数用寄存器组。

作为一种可选的生成所述锁存信号并对各个端口的周期计数值进行锁存的方案，可以在所述锁存信号发生器中设置一个单比特的锁存控制寄存器，所述锁存控制寄存器的单比特位在默认情况下为低电平状态。所述同步调节开始信号可以是所述微处理器对所述锁存控制寄存器的一个写入操作。在该写入动作后，所述锁存控制寄存器的单比特位变化为高电平状态，并一直保持高电平状态直到基准符号端口输出一个脉冲符号。当检测到所述基准符号端口输出的脉冲符号后，所述锁存控制寄存器的单比特位重新变成低电平状态，并以所述单比特位由高电平状态变为低电平状态为触发条件，生成并输出所述锁存信号。在图3中，所述锁存信号被输入到各个端口的逻辑电路的锁存器(即D触发器310、D触发器311、D触发器312分别为对应的端口的逻辑电路中的锁存器)中。在所述锁存器没有接收到所述锁存信号时，所述锁存器不对计数器当前的周期计数值进行接收和存储；在所述锁存器接收到所述锁存信号时，各个计数器的当前的周期计数值被所述锁存器锁存并传输到所述计数用寄存器组35。

所述锁存控制寄存器的单比特位进行变化并对各个端口当前的周期计数值进行锁存的过程可参见图5。仍以图3中的3个端口为例，端口0设置为基准符号端口，当锁存信号的高电平出现后，计数器31、32、33的周期计数值都被锁存。

405、所述微处理器获取所述基准符号端口和所述其他各个端口的周期计数值。

在图3中，计数器31、32、33分别进行周期计数。在步骤404中锁存后的周期计数值传输到所述计数用寄存器组35后，所述微处理器从所述计数用寄存器组35中读取被锁存的3个端口的周期计数值。

406、获取所述基准符号端口的计数器当前的周期计数值与所述其他各个端口的计数器当前的周期计数值的计数差值。

407、根据所述计数差值生成所述临时同步周期长度值。

以图3中的3个端口为例来说明步骤406、407。所述微处理器从所述计数用寄存器组35中读取出端口0的计数器31当前的周期计数值VALUE0、端口1的计数器32当前的周期计数值VALUE1和端口2的计数器33当前的周期计数值VALUE2。在端口0为基准符号端口的情况下，所述微处理器执行对VALUE0-VALUE1以及VALUE0-VALUE2的计数差值的计算。完成所述计数差值的计算后，所述微处理器将根据各个计数差值获取临时同步周期长度值，从而得到所述临时同步周期。获取所述临时同步周期长度值的方法可以为以下两种：

4071、当所述计数差值小于所述既定脉冲周期长度值的一半时，将所述既定脉冲周期长度值减去所述计数差值得到的数值结果设置为所述临时同步周期长度值。

4072、当所述计数差值大于等于所述既定脉冲周期长度值的一半时，将两个所述既定脉冲周期长度值之和减去所述计数差值得到的数值结果设置为所述临时同步周期长度值。

下面举例来对步骤4071和4072进行说明。假设图3中的单芯片多通路设备中，既定脉冲周期Tcycle的时长为1000个时钟周期，并以端口0为基准符号端口。一种可选的计数方案是：计数器计满一个既定脉冲周期后输出脉冲符号，并且计数器进行计数清零操作，继续进行下一次计数。

当端口0的计算器31计数到1000个时钟周期时(即VALUE0＝1000)时，所述锁存信号发生器36生成所述锁存信号并且所述锁存信号传输至D触发器310、D触发器311、D触发器312，则此时各计数器的周期计数值被锁存并输入到所述计数用寄存器组35。

假设被锁存的VALUE1＝800，由于(VALUE0-VALUE 1)为200，小于所述既定脉冲周期的一半，那么根据步骤4072，对应端口1的临时同步周期Tcycle_temp1的计算方法为：

Tcycle_temp1＝Tcycle-(VALUE0-VALUE1)

得到Tcycle_temp1＝1000-(1000-800)＝800

假设被锁存的VALUE2＝400，由于(VALUE0-VALUE2)为600，大于等于所述既定周期的一半，那么根据步骤4071，对应端口2的临时同步周期Tcycle_temp2的计算方法为：

Tcycle_temp2＝2*Tcycle-(VALUE0-VALUE2)

得到Tcycle_temp2＝2*1000-(1000-400)＝1400

需要说明的是，作为基准符号端口的端口0，其临时同步周期的计算结果仍为Tcycle。此外，当计算得到的所述临时同步周期的数值大于2*Tcycle时，一种可选的实施方式是对所述临时同步周期进行化简(比如，在计算得到的Tcycle_temp1或Tcycle_temp2上减去整数个Tcycle，使得Tcycle_temp1或Tcycle_temp2数值的范围不超过2*Tcycle)，当然，也可以使用数值大于2*Tcycle的临时同步周期，本发明实施例对此不进行限定。

将Tcycle_temp1作为端口1发送所述脉冲符号的临时同步周期，将Tcycle_temp 2作为端口2发送所述脉冲符号的临时同步周期。所述微处理器执行完上述临时同步周期的计算后，转入步骤408。

408、将所述临时同步周期长度值发送至各个端口的逻辑电路。

在生成所述临时同步周期长度值后，将各个临时同步周期长度值发送至对应的端口的逻辑电路，以使各个端口在当前的既定脉冲周期结束后启用所述临时同步周期，并在对应的所述临时同步周期结束时同步输出脉冲符号。比如，在图3中的端口1、端口2对应的临时同步周期的时长分别为Tcycle_temp1、Tcycle_temp2的情况下，所述微处理器将Tcycle_temp1写入端口1的控制寄存器组38，并将Tcycle_temp 2写入端口2的控制寄存器组39。在端口1和端口2分别按各自的临时同步周期输出一个脉冲符号后，端口1和端口2实现了与端口0同步的输出脉冲符号。端口1、端口2和端口3之间实现脉冲符号的同步输出的过程可以参考图6。在图6中，当生成所述锁存信号后，端口1和端口2分别启动了各自的临时同步周期，并实现与端口0输出的脉冲符号的同步。

409、将所述既定脉冲周期长度值重新分配至各个端口所在的逻辑电路。

在各个端口按照各自的临时同步周期输出一个脉冲符号并实现与基准符号端口的同步后，所述微处理器将所述既定脉冲周期长度值重新分配至各个端口所在的逻辑电路，以使各个端口以所述既定脉冲周期为间隔，同步地输出所述脉冲符号。

如图6所示，在各个端口在对应的所述临时同步周期结束时同步的输出一个脉冲符号后，各个端口再次恢复到所述既定脉冲周期，以1000ms为间隔同步的输出脉冲符号。需要注意的是，前面提到的Tcycle_temp2的计算公式与Tcycle_temp1有所不同，是由于当VALUE0与VALUE2的差值超过Tcycle的一半(500ms)时，使用Tcycle_temp1的算法算得的结果将小于Tcycle的一半；在小于Tcycle的一半的Tcycle_temp1的时间段内，所述微处理器可能没有足够的处理时间将Tcycle重新分配给端口2的逻辑电路。因此，当所述计数差值大于等于所述既定脉冲周期的一半时，使用Tcycle_temp2的计算公式得到的Tcycle_temp2更为可靠。

可扩展的，在本发明实施例提出的方案的基础上，可以将两个以上的单芯片多通路设备进行连接，从而使多个单芯片多通路设备的所有端口实现脉冲符号的同步。下面对其中一种可能的实现方案进行描述。假设需要在两个单芯片多通路设备(设备A和设备B)上实现脉冲符号的同步，如图7所示。其中设备A的端口为端口A 0、端口A1等，设备B的端口为端口B 0、端口B1等；可以使用外部单线时钟驱动器为设备A和设备B提供时钟驱动信号。所述时钟驱动信号使用常见的秒脉冲(1PPS，1 pulse per second)与时间信息(TOD，time of date)的组合。所述外部单线时钟驱动器的信号发送机制为：每秒钟发出一个1PPS信号，并在发出1PPS信号一定时间后继续发出一个串行的TOD信息。所述TOD信息是当前时间值的二进制数据，精确到秒的级别。设备A和设备B接收所述TOD信息后，将其转换为并行的信号。同时，设备A和设备B中都需要增加一个秒计数器。所述秒计数器以芯片的时钟周期(一般的，微处理器的时钟周期都在纳秒数量级)为单位进行累加，每当接收到所述1PPS信号时，秒计数器被清零，这样，所述秒计数器可以以一秒为单位进行纳秒级别的计数。另外，在设备A和设备B中预先存储同一个预警时间数据，所述预警时间数据需要精确至与所述时钟周期相同的数量级。在图7中，所述预警时间数据存储在预警时间寄存器中。将所述TOD信息和所述秒计数器计得的纳秒级的计数值组合，从而得到精确到纳秒级别的时间信息；当所述精确到纳秒级别的时间信息等于所述预警时间数据时，设备A和设备B将同时发出锁存信号至各自的作为基准符号端口的逻辑电路中，在图7中，设备A的端口A0为基准符号端口，设备B的端口B0为基准符号端口。由此，设备A和设备B各自的基准符号端口之间实现了脉冲符号的同步。在此基础上，设备A和设备B分别运用本发明实施例中步骤402至步骤409的方案，分别实现脉冲符号的同步，从而使两个设备的所有端口都同步的输出脉冲符号。

本发明实施例提供的实现脉冲同步的方法，通过将单芯片多通路设备中各个通路输出脉冲符号的周期进行调整，使各个通路能够同步的输出脉冲符号。从而使微处理器对各条通路的脉冲符号进行统一控制，各通路的脉冲符号所需的资源及配置信息也能够统一管理，降低了单芯片多通路设备的控制复杂度，也使得各个端口可以共享硬件存储器等硬件资源，减少了电路布设面积。另外，本发明实施例提供的方法还能为多个单芯片多通路设备提供同步的脉冲符号，进一步降低了设备整体控制的复杂度。

实施例3：

图3所示芯片外围硬件元器件的布局方案，还需要在微处理器中执行相应的软件指令才能实现各个端口输出的脉冲符号的同步。因此，本发明实施例还提供了一种实现脉冲同步的装置，该装置处于所述微处理器中。如图8所示，该装置包括：周期计数值获取单元81、临时同步周期生成单元82、临时同步周期发送单元83、同步调节开始信号发送单元84、周期重分配单元85。

同步调节开始信号发送单元84用于向锁存信号发生器发送同步调节开始信号，以使得所述锁存信号发生器在接收所述同步调节开始信号后，生成锁存信号。周期计数值获取单元81用于当所述多个端口中的基准符号端口对应的周期计数值达到既定脉冲周期长度值时，获取所述多个端口所对应的周期计数值；具体的，对于图3所示的方案，所述周期计数值获取单元81用于获取所述计数用寄存器组35存储的所述各个端口的计数器当前的周期计数值。当所述周期计数值等于预设的既定脉冲周期长度值时，端口输出一个脉冲符号，并且各个端口都以所述既定脉冲周期为间隔周期性输出所述脉冲符号。实际应用中，基准符号端口可以由所述单芯片多通路设备的使用者/运营商来进行选取，本发明实施例对此不做限定。临时同步周期生成单元82用于根据所述既定脉冲周期长度值和所述多个端口对应的周期计数值，获得所述多个端口的临时同步周期长度值。临时同步周期发送单元83用于将所述临时同步周期长度值发送至各个端口的逻辑电路，以使各个端口在当前的既定脉冲周期结束后启用所述临时同步周期并在对应的所述临时同步周期结束时同步的输出一个脉冲符号。周期重分配单元85用于在所述多个端口所对应的逻辑电路与所述多个端口中的基准符号端口同步输出脉冲符号后，将所述既定脉冲周期长度值重新分配至多个端口所在的逻辑电路，以使多个端口以所述既定脉冲周期为间隔，同步地输出所述脉冲符号。

进一步的，如图9所示，所述装置中的临时同步周期生成单元82还包括：计数差值获取模块821、第一周期设置模块822、第二周期设置模块823。计数差值获取模块821用于获取所述基准符号端口的计数器当前的周期计数值与所述多个端口的计数器当前的周期计数值的计数差值。第一周期设置模块822用于当所述计数差值小于所述既定脉冲周期长度值的一半时，将所述既定脉冲周期长度值减去所述计数差值得到的数值结果设置为所述临时同步周期长度值；第二周期设置模块823用于当所述计数差值大于等于所述既定脉冲周期长度值的一半时，将两个所述既定脉冲周期长度值之和减去所述计数差值得到的数值结果设置为所述临时同步周期长度值。

本发明实施例中的装置集成在单芯片多通路设备的微处理器中，所述微处理器需要对其他外部元器件、寄存器等进行读写控制，以实现各个端口同步地输出脉冲符号的功能。关于所述微处理器读写寄存器并控制脉冲符号同步的相关描述，可以参照本发明实施例2，此处不再赘述。

本发明实施例提供的实现脉冲同步装置，通过将单芯片多通路设备中各个通路输出脉冲符号的周期进行调整，实现了各个通路同步的输出脉冲符号，使微处理器能对各条通路的脉冲符号进行统一控制，并且各通路的脉冲符号所需的资源及配置信息也实现了统一管理，从而降低了单芯片多通路设备的控制复杂度。

通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在可读取的存储介质中，如计算机的软盘，硬盘或光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims

1.一种实现脉冲同步的方法，用于同步多通路装置的多个端口，其特征在于，包括：

2.根据权利要求1所述的方法，其特征在于，所述微处理器获取多个端口所对应的周期计数值之前，还包括：

所述微处理器向锁存信号发生器发送同步调节开始信号；

在接收所述同步调节开始信号后，所述锁存信号发生器生成锁存信号；

所述锁存信号发生器向多个端口所在的逻辑电路中的锁存器发送所述锁存信号，以使多个端口的计数器当前的周期计数值通过对应的端口的锁存器发送至计数用寄存器组；所述计数器用于对脉冲符号的既定脉冲周期进行计时，

所述微处理器获取多个端口所对应的周期计数值包括：

获取所述计数用寄存器组存储的所述多个端口的计数器当前的周期计数值。

3.根据权利要求2所述的方法，其特征在于，还包括：

在接收所述同步调节开始信号之前，所述锁存信号发生器获取多个端口输出的脉冲符号，所述多个端口输出的脉冲符号包括所述基准符号端口输出的脉冲符号；

所述锁存信号发生器生成锁存信号为当检测到所述基准符号端口发出所述脉冲符号时，所述锁存信号发生器生成锁存信号。

4.根据权利要求1或2所述的方法，其特征在于，所述根据既定脉冲周期长度值和所述多个端口对应的周期计数值，获得所述多个端口的临时同步周期长度值包括：

获取所述基准符号端口的计数器当前的周期计数值与所述多个端口的计数器当前的周期计数值的计数差值；

当所述计数差值小于所述既定脉冲周期长度值的一半时，将所述既定脉冲周期长度值减去所述计数差值得到的数值结果设置为所述临时同步周期长度值；或者

当所述计数差值大于等于所述既定脉冲周期长度值的一半时，将两个所述既定脉冲周期长度值之和减去所述计数差值得到的数值结果设置为所述临时同步周期长度值。

5.根据权利要求1所述的方法，其特征在于，在所述多个端口所对应的逻辑电路与所述多个端口中的基准符号端口同步输出脉冲符号后，还包括：

所述微处理器将所述既定脉冲周期长度值重新分配至多个端口所在的逻辑电路，以使多个端口以所述既定脉冲周期为间隔，同步地输出所述脉冲符号。

6.一种实现脉冲同步的装置，用于同步多通路装置的多个端口，其特征在于，包括：

7.根据权利要求6所述的装置，其特征在于，还包括：

同步调节开始信号发送单元，用于在获取多个端口所对应的周期计数值之前，向锁存信号发生器发送同步调节开始信号；以使得所述锁存信号发生器在接收所述同步调节开始信号后，生成锁存信号；

8.根据权利要求7所述的装置，其特征在于，所述锁存信号发生器用于向多个端口所在的逻辑电路中的锁存器发送所述锁存信号，以使多个端口的计数器当前的周期计数值通过对应的端口的锁存器发送至计数用寄存器组；所述计数器用于对脉冲符号的既定脉冲周期进行计时。

9.根据权利要求6至8中任意一项所述的装置，其特征在于，所述周期计数值获取单元还用于获取所述计数用寄存器组存储的所述多个端口的计数器当前的周期计数值。

10.根据权利要求8或9所述的装置，其特征在于，所述锁存信号发生器还用于在接收所述同步调节开始信号之前，获取多个端口输出的脉冲符号；所述多个端口输出的脉冲符号包括所述基准符号端口输出的脉冲符号；

所述锁存信号发生器还用于当检测到所述基准符号端口发出所述脉冲符号时，生成锁存信号。

11.根据权利要求6或7所述的装置，其特征在于，所述临时同步周期生成单元还包括：

计数差值获取模块，用于获取所述基准符号端口的计数器当前的周期计数值与所述多个端口的计数器当前的周期计数值的计数差值；

第一周期设置模块，用于当所述计数差值小于所述既定脉冲周期长度值的一半时，将所述既定脉冲周期长度值减去所述计数差值得到的数值结果设置为所述临时同步周期长度值；

第二周期设置模块，用于当所述计数差值大于等于所述既定脉冲周期长度值的一半时，将两个所述既定脉冲周期长度值之和减去所述计数差值得到的数值结果设置为所述临时同步周期长度值。

12.根据权利要求6所述的装置，其特征在于，还包括：

周期重分配单元，用于在所述多个端口所对应的逻辑电路与所述多个端口中的基准符号端口同步输出脉冲符号后，将所述既定脉冲周期长度值重新分配至多个端口所在的逻辑电路，以使多个端口以所述既定脉冲周期为间隔，同步地输出所述脉冲符号。