CN101295997A - 耙式接收器 - Google Patents

Abstract

本发明提供一种耙式接收器，其中包括一共用型滑动平均滤波器，用于一多路技术，负责接收复数个导频信号相关器的输出并且对其进行滤波。本发明提升了共用的滤波存储器的使用效率、降低所需存储器的大小以减少对硅晶粒面积的影响。

Description

耙式接收器

技术领域

本发明是有关于耙式接收器(rake receiver)。

背景技术

无线电通信系统使用分码多工技术(Code Division Multiplex Access，CDMA)同时传送同一频带上的多个频道。

如图1所示，基频信号2经压缩4后再经调变6，形成一串符号(symbols)供传输使用。基频信号2可为数字信号。调变6所采用的技术可为四移相键码(Quaternary Phase Shifting Keying，QPSK)或正交振幅调变(QuadratureAmplitude Modulation，QAM)等技术。

上述符号具有同相的虚数成分，此成分遵循一符号率(symbol rate)。调变6所产生的符号在实际传输前尚需两道处理手续。

如图1所示，经展频码(spreading code)处理8后，各符号释出数据。释出的数据与扰码(scramble code)相乘10。扰码与目前手机或基地台所位于的传输单位(cell)有关。上述扰码相乘动作10将产生片段(chips)。Chips会被升频(upconversion)12至理想的传输频率。

经过仔细选择，上述展频码将令转换后的符号彼此正交；可用于所有chips在时间上校准(传统发射器可轻易达到此功能)，但发射器与接收器之间的传播通道的多种传送路径可有多重版本-同样的chips发送序列可以不同的时间延迟与振幅传送至接收器，图2即其图例。以上述技术为本，UMTS系统的片段率(chip rate)为每秒3.84M bits-即传送chip的无线电波以每片段周期(chipperiod)略多于75公尺的速度前进。因此，任何75公尺以上的路径差异将使得两个完全不一样的chip在同样的时间抵达接收器。

事实上，为了避免多重路径所产生的失真，传统技术甚至将时间延迟设计成片段周期的三百倍以上。

基于片段率，使用者/传输系统可在数据率(data rate)与展频码的长度之间寻求权衡。较短的展频码可提高数据率，但可能会在传输数据时亦会面临较高的位错误率。

为了修复传输的数据，常见的技术为耙式接收器结构，用以重整经多种时间位移处理过的原始信号。

图3图解耙式接收器；其中包括复数个处理通道(又称分支/fingers)30-1、30-2至30-N。每一分支对接收到的信号与解展频码(de-spreading code)进行相对时间校准。如此一来，每一使用的传输路径的信号能量可被修复并且被时间校准。

关于传统的耙式接收器，每一分支包括复数个关联器(correlators)，用以将输入信号的相关性乘积(correlation product)与解展频码和解扰码(descrambling code)整合。

图4图解耙式接收器的分支。每一分支包括数个相关器，使无线电通讯前端方块所提供的降频且数字化的信号R_xI与R_xQ与在地解扰码产生器(localdescrambling code generator)所提供的解扰信号作用。由于上述在地解扰码产生器为本技术领域者已知的技术，因此本说明书不再赘述。上述扰码与解扰码为由已知方法选择，其特性包括在正确暂态排列下其自相关函数(autocorrelation function)非常高，其他状况则趋近零。

每一分支的延迟由估计通道回应的程序设定。一旦设定完成，分支以闭回路控制确保与所要接收的信号的时间差距在1/2片段内。

三个相关器被用来接收不同版本的输入信号，其输入信号彼此存在时间偏移。第一时间相关器(例如“early”相关器)40接收射频前端(RF front end)所直接输入的信号。第一延迟元件42提供1/2片段的延迟，其输出输入第二时间相关器(例如“on time”相关器)44及数据撷取相关器Data-0、Data-1…Data-N。第一延迟元件42的输出更输入一第二1/2片段延迟元件46的输入端，元件46的输出端耦接第三时间相关器(例如“late”相关器)48。

因此，相较于第二时间相关器44，第一时间相关器40的输入端的信号领先第二时间相关器44的输入端信号，第三时间相关器48的输入端信号落后较第二时间相关器44。

上述第一、第二、第三时间相关器40、44与48检验输入的数据，以辨识一序列(称共通导频通道Common Pilot Channel，CPICH)，以描述通信通道的特征。基于CPICH的相关性计算以及滤波动作，接收器利用第一、第二、第三时间相关器的特性确认其是否与此分支所负责的信号的时间延迟版本适当地校准，并且于需要时藉由依内部参考时间校正解展频序列的时序以校正本身的时序。

传输的数据可由单一通道解码出，但在遵循高速数据封包撷取第六类规格(high speed datapacket access category 6)的节点上，数据可能在十二条数据通道中的任一通道内。为了确保能修复数据，各分支必须针对十二条通道中每一通道提供一相关器。

在时间多路导频(time multiplexed pilot)的例子中，若仅以一物理数据通道搭载此导频，此通道的相关器可更结合两个额外的相关器，用以分别检测发射分集系统(transmit diversity system)的A与B导频。

如图所示，每一分支由十七个相关器所组成；其中包括data 0至data 11、用于检测CPICH的第一、第二及第三时间相关器、以及检测TMP A与TMP B的相关器。

传统耙式接收器的所有分支都必须有一组上述架构，故占据大量硅晶圆空间。

耦接上述第一、第二以及第三时间相关器的滤波器50、52以及54为滑动平均滤波器(moving average filters)，根据512个片段对CPICH符号进行滤波。滤波器亦被采用在时间多路导频TMP A与TMP B方块60与62中，用以根据多个时隙(slots)的长度产生滑动平均。

耙式分支的架构下，导频符号CPICH与TMP用于相位旋转。滤波动作改善导频符号的噪声。根据移动装置的移动速度，可对多于两个的导频符号(快速移动)进行滤波、或多于十六个的导频符号(慢速移动)进行滤波。路径搜寻的过程并不需要滤波，需要的是连续累加所有CPICH符号；其原因是上述符号主要用于能量检测而非相位检测。

滤波器只在接收到片段的展频码长度时接收符号，可见滤波器很少更新。

发明内容

本发明的一种实施方式包括一种耙式接收器，其中包括一共用型滑动平均滤波器，用于一多路技术，负责接收复数个导频信号相关器的输出并且对其进行滤波。

本发明提升了共用的滤波存储器的使用效率、降低所需存储器的大小以减少对硅晶粒面积的影响。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出数个实施例，并配合所附图式作详细说明。

附图说明

图1图解一发射器，用于在CDMA通讯系统发射数据；

图2图解传输通道的多路径衰减；

图3图解传统耙式接收器；

图4图解传统耙式接收器的一分支的内部结构；

图5图解本发明耙式接收器的时间多路滤波器的实施方式；

图6图解图5方块的细部内容；

图7图解本发明滤波器存储器的一种实施方式，内容为其存储器配置；以及

图8图解本发明分集方块。

附图标号

2～基频信号；          4～压缩；

6～调变；              8～展频；

10～混合扰码；         12～升频；

15～不同时间延迟与振幅的chips发射序列；

30-1～30-N～分支；

40～第一时间相关器；    42～延迟元件；

44～第二时间相关器；    46～延迟元件；

48～第三时间相关器；    50-54～滤波器；

60～时间多路导频A相关器；

62～时间多路导频B相关器；

70～先进先出缓冲器；    72～多工器；

74～旋转器；            75～滤波串列器；

76～耦接方块78的第一输入端的信号；

78～分集方块；

80～耦接方块            82的第一输入端的信号；

82～多工器；            84～滤波存储器；

86～耦接方块78第二输入端的信号；

90～累加器；            94～先进先出缓冲器；

100～滤波处理器；

304～偶数级闩锁；       306～奇数级闩锁；

312～与门；             314～加法器；

320、322～多工器；      324～反相器；

326～与门；

Data-0-N～数据撷取相关器；以及

RAM～存储器。

具体实施方式

现存导频符号滤波技术在各分支重复采用相同的装置独立处理第一、第二、第三时间的CPICH符号、以及时间多路导频符号。滤波器对CPICH与数据通道上的导频符号产生一滑动平均。滤波器必须每256片段即处理CPICH符号(依第一、第二及第三时间)，并且每2560片段即处理数据通道的两个时间多路导频。通常每约1.5片段过滤一样本；在空时发射分集模式(space-timetransmit diversity mode)启动时则每三片段过滤一样本。

本发明的一种实施方式采用单一个处理单元处理多路技术中的每一个导频信号。图5图解本发明导频滤波装置的一种实施方式，其中包括一先进先出缓冲器(FIFO buffer)70，用以储存/缓冲耙式接收器分支的相关器所提供的取样。先进先出缓冲器70所输出的各通道将输入多工器72，多工器72将其选择结果输入旋转器(rotator)74。旋转器74的输出传送至分集方块(diversity)78的第一个输入端76与多工器82的第一个输入端80。多工器82的输出端耦接滤波存储器84的输入端。滤波存储器84的输出端传送至分集器78的第二输入端86并且传送至累加器90。分集方块78的输出亦输入累加器90。

其中，图4相关器所提供的导频符号以相当低的速度传送至此滤波器，却可以高速处理。先进先出缓冲器70负责接收相关器所提供的取样，使得导频取样得以被处理，不受限于数据相关性的处理速度。取样可被循序处理，其顺序如：第一时间CPICH、第二时间CPICH、第三时间CPICH、天线A的时间多路导频、以及天线B的时间多路导频。

图5所示的结构令所有导频符号的滤波动作得以共用旋转器、分集器、累加逻辑，并且共用存储器84的连续储存空间。

图6详述图5的实施方式；其中先进先出缓冲器70为多输入多输出FIFO，以平行方式接收前端所产生的所有导频符号，以待后续滤波动作使用。多工器72以及旋转器74组成一滤波串列器75，用以将先进先出缓冲器70所提供的信号以串列形式输出，并且将其旋转π/4且存入滤波器的存储器；上述串列顺序输出的数据相关于第一时间CPICH、第二时间CPICH、第三时间CPICH、天线A的时间多路导频、以及天线B的时间多路导频。

分支所提供的CPICH符号、TMP符号、与路径搜寻的CPICH滤波器皆可适用于上述设计。

上述旋转器遵循以下规则：

rotate＝(sample_i+sample_q)+J·(sample_q-sample_i)

一旦所有串列化动作完成，导频符号滤波器之前的相关器的先进先出缓冲器将被告知，并且相关器先进先出缓冲器所提供的控制信号将在滤波处理时输入控制FIFO 94。

平均动作仅在所处理的符号序列的数量为2的次方时发生。如此一来可确保平均动作可由位移位(bit shifting)完成，而不需特地设计除法器。对CPICH符号而言，此序列长度为512片段界限的倍数；对时间多路导频符号而言，平均动作的长度为时隙的倍数。每一时隙界限之间间隔2560片段界限。若滤波器用于路径搜寻，可采用512片段界限搜寻窗(512chip boundary window)；每搜寻窗长度作一次路径搜寻的滤波操作，路径搜寻操作没有滑动平均的功能、亦不能根据滤波长度进行除法动作。

不同的滤波操作需要储存不同的数据至存储器中。特别是，在系统启动之初、脱离压缩模式间隙(compressed mode gap)时，符号滤波的长度由1增加到理想的2幂数，其步进间隔为2的次方。此功能由一子模块操作，称为滤波器背景模块(filter context module)。滤波动作可巧妙地在任两个2的幂数的滤波长度之间切换，其中FIFO结构与上述长度相对应。如前所述，针对上述分支，分支处理在每接收512片段符号组时执行一次，其中求滑动平均的搜寻窗的长度为上述理想2幂数。路径搜寻的滤波每搜寻窗长度(亦为2的次方)执行一次。路径搜寻并没有执行滑动平均。

本发明为了提升共用的滤波存储器的使用效率、或使降低所需存储器的大小以减少对硅晶粒面积的影响，必须针对分支CPICH符号、分支时间多路导频符号、以及路径搜寻符号采用不同的存储器结构。

在串列化过程中旋转后的导频符号被储存至滤波存储器84。耙式接收器每一分支的导频符号(不论是个别的物理处理方块所实现的分支、或藉由时间多路技术执行单一物理分支所形成的逻辑分支)，滤波存储器由一组循环缓冲器所组成；其中每个天线导频实体搭配一循环缓冲器。举例说明的，天线A的第一时间CPICH信号对应一缓冲器，天线B的第一时间CPICH信号对应一缓冲器，天线A的第二时间CPICH信号对应一缓冲器…以此类推。以CPICH滤波技术为例，循环缓冲器需要16个实体；而关于时间多路导频信号，缓冲器仅需要两个实体。图7图解滤波存储器84的结构。图中所示的存储器地址为相对于存储器第一组内容的地址，图上所示的数值并非用来限定本发明范围，而是随着设计者的设计所改变。

存储器结构针对分支CPICH是针对每一天线提供16组连续的I与Q对取样。地址0X000储存天线A、分支的第一时间相关器的I与Q对取样0。下一个地址0X001储存天线A、分支0的第一时间相关器的I与Q对取样1。简言之，在地址0X000～0X51f中，本实施例首先标示第一、第二或第三时间(图中以early/on-time/late标示)，再标示分支号码，再标示天线，最后标示QI取样编号。如图所示，地址0X000至0X00F记录第一时间相关器、分支0、天线A、QI取样0-F(采用16进位)。接下来16个地址0X010至0X01F记录第一时间相关器、分支0、天线B、Q I取样0-F。地址0X020至0X02F记录第一时间相关器、分支1、天线A、Q I取样0-F。接下来16个地址记录第一时间相关器、分支1、天线B、QI取样0-F。接下来的地址以此类推，用以记录关于第一时间相关器的相关数据，直到完整记录至分支8、天线B。如图所示，关于CPICH的存储器配置更预留弹性空间，保留地址0X120至0X1FF(可储存七组分支的相关数据)。此保留空间可用来应付更多分支的状况，或路径搜寻上，其大小由使用者自行决定，上述大小并非用来限缩本发明的范围。如图所示，地址0X200至0X20F储存关于第二时间相关器、分支0、天线A、QI取样0-F的数据；接下来的区块分别储存数据：第二时间相关器、分支0、天线B、QI取样0-F；第二时间相关器、分支1、天线A、QI取样0-F；第二时间相关器、分支1、天线B、QI取样0-F；第二时间相关器、分支2、天线A、QI取样0-F；其后以此类推，直到地址0X310-0X31F储存第二时间相关器、分支8、天线B、QI取样0-F。同样地，此实施例预留一存储器区域供7组额外分支使用；故第三时间相关器的相关数据延至地址0X400开始纪录。关于第三时间相关器的数据的存储器配置与前述第一、第二时间相关器的存储器配置雷同；其相关存储器配置于地址0X51F结束。同样地，其后预留一块存储器空间供额外的七个分支使用。在本实施例中，存储器接下来的空间储存时间多路导频符号，其配置同样以天线与分支为依据。地址0X600储存时间多路导频分支0、天线A、QI取样0。地址0X601储存时间多路导频(以tmpilot标示)分支0、天线A、QI取样1。地址0X602储存时间多路导频分支0、天线B、QI取样0。地址0X603储存时间多路导频分支0、天线B、QI取样1。地址0X604储存时间多路导频分支1、天线A、QI取样0。

CPICH滤波的操作间隔为512片段，其中包括256片段偶数级符号组与256片段奇数级符号组；相关器所提供的奇数级与偶数级的256片段符号必须在针对空时发射分集(space time transmission diversity，STTD)进行解码前储存起来。相关器的片段符号亦储存在存储器中。使用者可自行设计相关数据的存储器配置，相对于存储器宽度与深度进行调整。图7实施方式的设计即藉由善用存储器的宽度以避免过度扩充存储器的深度。以地址0X000为例，扩充的部分用来储存相关器0、分支0、偶数QI取样。地址0X001的扩充部分储存相关器1、分支0、偶数QI取样。如图所示，扩充的存储器根据分支、取样的奇/偶数级、以及相关器编号依序储存相关数据；其中包括分支0、偶数取样、相关器0-F的数据；分支0、奇数取样、相关器0-F的数据；分支1、偶数取样、相关器0-F的数据；分支1、奇数取样、相关器0-F的数据；分支2、偶数取样、相关器0-F的数据；分支2、奇数取样、相关器0-F的数据；其后接分支3…等直到地址0X1FF储存分支F、奇数取样、相关器F的数据。此循环缓冲器的控制由一自由运算CPICH符号计数器(free running CPICHsymbol counter)以及自由运算轨迹计数器(free running slot counter)所控制；此控制信号经由分支计时器控制模块(finger timer control module)的先进先出缓冲器94传递至图6所示的滤波引擎。如图7所示，在串列化的过程中，偶数级CPICH符号依据自由运算天线A的地址填入存储器中，并且奇数级CPICH符号依据自由运算天线B的地址填入存储器中。

在STTD解码后，天线A符号依偶数级256片段符号的撷取地址存回，并且天线B符号依奇数级256片段符号的撷取地址存回。由于时间多路导频符号在前一级的相关器中已被划分成天线A或天线B符号，故不需要分集解码。

若图6所示的设计也如分支CPICH滤波被应用在路径搜寻CPICH滤波上；其功能方块大致相同，除了路径搜寻中累加方块是以即时(on-the-fly)模式运作。如此一来，可节省更多滤波存储器84的空间并且加速滤波动作。路径搜寻CPICH滤波存储器结构与分支CPICH滤波存储器结构相当不同。路径搜寻CPICH滤波长度的最大2幂数为8x512片段符号，即4096片段符号；将其全部储存起来需要相当大的存储器空间。由于路径搜寻CPICH滤波是一种单发(one shot)程序，因此不需使用到循环缓冲器。累加器以及累加动作于新的512片段符号处理过程中以on-the-fly方式执行，滤波缓冲可被重复使用。

参阅图7，地址0X200之后的存储器延伸空间用来储存路径搜寻所需的数据。所储存的数据依天线(A或B)、分支符号、累加器位状态(bit position，最小有效位lsb/最大有效位msb，预期相关器字以两部分储存)、相关器编号。如图所示，地址0X200至0X20F储存的数据为天线A、分支编号0、相关器0-F的累加器最小有效位。接下来16个地址空间0X210至0X21F储存天线A、分支0、相关器0-F的QI累加器最大有效位。依照上述规则，后面的存储器空间依序储存相关天线A、分支1-F的相关数据；接着储存与天线B相关的数据。如图所示，每执行新的路径搜寻滤波时，一累加值就会被输入再读出滤波存储器70。天线A的动态累加对应储存在分支on-time的相关延伸存储器空间，天线B的动态累加对应储存在分支late的相关存储器空间。分支early对应的储存空间包括偶数级256片段/天线A以及奇数级256片段/天线B的相关符号。CPICH符号的前/后STTD解码符号亦储存在存储器中。由于最大滤波CPICH的滤波长度为16，与路径搜寻相关器的数目相同，因此滤波存储器84没有浪费空间。

滤波处理器100达成本发明共用滤波器的主要技术，完成计算滤波导频输出所需的其余动作；其中可包括任何空时发射分集技术(STTD)。其中可包括累加以及其后以2的幂数进行除法的动作。关于分支CPICH第一时间滤波，额外未滤波的CPICH符号以及CPICH差值亦由滤波处理器100运算并且送出至整合介面(combiner interface)。

所述的滤波处理器100由三个有限状态运算机控制。其中的一为一单纯计数器，由0上数至3以分别对应关于early、on time、late、与时间多路导频计算的分支滤波。类似的计数器可被修改来针对路径搜寻滤波器由0计数至15，以计数CPICH相关器。

第二有限状态运算机为一状态切换，其中包括两个状态分别代表天线A与天线B的运算。第三个有限状态运算机用来控制多种运算方块的执行顺序。

当一输入写入控制FIFO，滤波处理器100产生一滤波FIFO有效信号(旗标标示，semaphore)。所有CPICH符号，无论是来自滤波器或路径搜寻，都经由STTD编码分配给天线A与天线B。若无STTD编码，则省略天线B编码。CPICH符号的解码由连续的偶数级/奇数级256片段CPICH符号对完成。在串列化过程中，上述数据储存在滤波存储器84。天线A符号储存位置相关于偶数级256片段符号的撷取位置；天线B符号的储存位置相关于奇数级256片段符号的储存位置。由于时间多路导频符号已在相关器的运算中分割为天线A与天线B符号，故不需进行分集解码。

运算滤波处理器的分支导频接着对CPICH或TMP滤波的适当滤波长度执行累加运算(其后为平均运算)，亦可以软件执行。路径搜寻CPICH滤波与分支CPICH滤波的最后方块大致相同，除了其中累加动作为on-the-fly；用意为减少滤波存储器的空间并且加速滤波动作。每当新的路径搜寻滤波动作发生时，动态累加值将存入/撷取自共用滤波存储器。动态累加的最小有效位的储存位置与分支ontime的储存位置有关。动态累加的最大有效位的储存位置与分支late的储存位置有关。分支early的储存地址有关于偶数级256片段/天线A以及奇数集256片段/天线B符号。由于最大的分支CPICH滤波器为16，并且路径搜寻相关器的数量亦为16，故共用滤波存储器的空间可完全使用。关于分支CPICH ontime滤波，额外未滤波的CPICH与CPICH差值会被计算并且送往整合介面。

在每一完整滤波过程中，传送数据的指示被送往上述整合介面(combinerinterface)或一能量储存介面(power binning interface)。此指示必须在滤波器引擎继续动作前被回应。一旦处理了所有滤波操作，滤波控制FIFO会被告知。

图6的设计更包括一分集计算方块。图8为其电路。

分集计算方块包括逻辑运算以及暂存器，用以执行原来由基地台执行的CPICH的STTD解码。天线A上一CPICH的编码将令256片段发射“++++++”之类，“+”代表发射没有修改的IQ符号。因此，针对天线A将连续的256片段加起来将得到2Pa，Pa代表CPICH符号的相位参考(phase reference)。天线B上CPICH的编码令256片段发射“+--++--+”之类，“-”代表各256片段的相反值。因此，对天线B而言，减去连续256片段后得+/-2Pb，每间隔512片段反相此减法动作得2Pb。偶数级与奇数级数据在用来分配天线A与B的STTD运算中每512片段结合在一起。对于连续的256CPICH符号对而言，分集解码的动作如下：

diversity_A，m·512＝rotate_{even，2，m·256}+rotate_{odd，2，m·256+1}

diversity_{B，2，n·512}＝rotate_{even，2，m·256}+rotate_{odd，2，m·256+1}

diversity_{B，2，n·512+1}＝rotate _{even，2，m·256}+rotate _{odd，2，m·256+1}

CPICH分集运算器具有一第一输入302，用以接收存储器84的输出。第一输入302根据时钟脉冲信号(图中未显示)输入偶数级闩锁(even latch)304或奇数级闩锁(odd latch)306。偶数级闩锁304输入多工器310的第一个输入端，并且经反相后输入多工器310的第二个输入端。

多工器310由一与门(AND gate)312的输出控制。与门310的输入信号为odd_pair与CPICH_antb。多工器320的输出耦接多工器322的第一个输入端与反相器(negator)324。反相器324的输出耦接多工器322的第二个输入端。多工器322由与门326的输出信号控制。与门326的输入端耦接CPICH_antb(CPICH天线B)信号与反相的odd_pair。多工器322的输出耦接加法器314的第二个输入端。接着，在符合适当的情况下，加法器会动作来产生分集信号，且此信号接着会被图6中的多工器选择而传递至滤波存储器84。

在起始或压缩模式间隙结束处，符号的长度自1增加至一理想2幂数，例如16，其步进间隔为2的幂数。滤波长度在滤波器得到足够的符号量时变化。滤波器的滤波可在任何滤波长度(满足2幂数的滤波长度)间巧妙切换。为了完成上述技术，必须注意共用存储器内已被累加的有效实体的数量，并且于设定最大滤波长度时令有效实体的数量逼近2幂数。

于启始、离开压缩模式间隙、间隙值为最小可能区间(如三个时隙)时，共用滤波存储器的实体的有效数量自0开始。CPICH的滤波长度最大为16个512片段(数量略多于3个时隙)。滤波存储器中，三时隙的最小间隙之后的资讯(information)目前不足以作通道预估(channel estimation)。为了最大比率合并(maximum ratio combining)的合理通道预估，CPICH滤波器需要在压缩模式间隙之后，第一数据符号之末，产生至少一滤波后的符号。为了完成CPICH相关器，必须在第一数据符号之前的时隙界限前，计算至少512片段的相关性。如此一来，CPICH滤波可被清除成长度1。

本发明虽以数个实施例揭露如上，然其并非用以限定本发明的范围，任何熟知此项技术者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。

Claims (12)

1.一种耙式接收器，其特征在于，所述的耙式接收器包括一共用型滑动平均滤波器，用于一多路技术，负责接收复数个导频信号相关器的输出并且对其进行滤波。

2.如权利要求1所述的耙式接收器，其特征在于，所述的耙式接收器包括至少一缓冲器，用以在上述导频信号相关器的输出输入上述共用型滑动平均滤波器之前将上述导频信号相关器的输出储存起来。

3.如权利要求1所述的耙式接收器，其特征在于，其设计更兼顾发射模式分集，上述共用型滑动平均滤波器更对时间多路导频进行平均。

4.如权利要求2所述的耙式接收器，其特征在于，所述的耙式接收器更包括一多工器，用以自上述缓冲器选择导频信号输入上述共用型滑动平均滤波器。

5.如权利要求1所述的耙式接收器，其特征在于，所述的耙式接收器与上述共用型滑动平均滤波器结合应用在路径搜寻上。

6.如权利要求1所述的耙式接收器，其特征在于，上述共用型滑动平均滤波器包括一累加器以及一储存单元，所述的储存单元负责储存复数个特定导频信号。

7.如权利要求6所述的耙式接收器，其特征在于，每一上述特定导频信号储存至上述储存单元的连续区域。

8.如权利要求7所述的耙式接收器，其特征在于，上述储存单元为一循环式缓冲器。

9.如权利要求1所述的耙式接收器，其特征在于，上述共用型滑动平均滤波器与一滤波处理器结合，用以将一累加值与一输入值相加。

10.如权利要求9所述的耙式接收器，其特征在于，上述滤波处理器执行一空时发射分集解码。

11.如权利要求10所述的耙式接收器，其特征在于，在空时发射分集解码后，依照偶数级片段符号的储存地址储存一第一天线的符号，并且依照奇数级片段符号的储存地址储存一第二天线的符号。

12.如权利要求6所述的耙式接收器，其特征在于，当耙式接收器应用于路径搜寻时，一缓冲器内CPICH滤波存储器的所在被用作累加器。

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