KR20010087153A - 가변 클록율 상관회로 및 그 동작방법 - Google Patents

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KR20010087153A
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강인철
켄넌로델
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박세광
현대 일렉트로닉스 아메리카 인코포레이티드
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Abstract

파워를 보존하기 위한 가변 율 상관 회로는 가변 클록 자원과, 로컬 피엔 자원, 및 상관기를 포함한다. 로컬 피엔 자원은 또한 로컬 발생기와 리샘플러를 더 포함한다. 가변 클록자원은 정규 클록율 및 더 낮은 클록율을 제공한다. 로컬 발생기는 정규 클록율에서 로컬 피엔시퀀스를 발생한다. 리샘플러는 정규 클록율에서 샘플된 로컬 피엔 시퀀스를 수신하고 더 낮은 클록율에서 샘플된 로컬 피엔시퀀스를 출력한다. 상관기는 더 낮은 샘플된 로컬 피엔시퀀스, 수신된 피엔시퀀스와 더 낮은 클록율 신호를 수신하고, 수신 및 로컬 피엔시퀀스들은 상관 결과를 출력하도록 더 낮은 클록율에서 상관한다.

Description

가변 클록율 상관회로 및 그 동작방법{A VARIABLE CLOCK RATE CORRELATION CIRCUIT AND METHOD OF OPERATION}
본 발명은 상관 회로에 관한 것으로서, 특히 휴대용 씨디엠에이 수신기내에 사용하는 가변 클록율 상관 회로에 관한 것이다.
상관 회로는 다수의 신호들중에서 전송이 특별한 수신기에 대해 의도되었는지 확인하기 위한 휴대용 통신 수신기내에 일반적으로 사용된다. 상관회로는 국부적으로 발생하는 신호를 발생하고 그 로컬 신호와 수신신호를 비교한다. 수신신호 및 국부적으로 발생된 신호가 서로 높은 상관성을 가질 때, 전송은 수신자에게 의도된 것으로 생각된다. 상관 결과가 낮으면, 전송은 수신자에게 의도된 것이 아니라고 생각되고 버려진다. 수신 및 국부적으로 발생된 신호들은 아날로그 신호들, 이를 테면 에프엠(FM) 통신 시스템들에 사용되는 신호들이거나 디지털 시스템, 이를 테면 코드 분할 다중 접속(씨디엠에이(CDMA))시스템에서의 이진 데이터시퀀스들중 하나 일 수도 있다.
상관 회로들은 수신기의 캐리어 록 루프(carrier lock loop) 및 지연 록 루프 회로(delay lock loop circuitry)를 포함하는 수신기를 통하여 사용된다. 캐리어 록 루프(CLL)는 수신된 신호의 캐리어 오프셋 주파수 및 위상(phase)을 제거하는데 사용된다. 지연 록 루프(DLL)는 신호 록을 유지하는데, 즉, 수신된 신호가 포착된 적이 있었던 수신되고 국부적으로 발생된 신호들사이의 정렬을 유지한다.
도 1A는 디지털 씨디엠에이 수신기용 캐리어 록 루프의 시스템 블록 다이어그램을 도시한다. 씨엘엘(CLL)은 복소 곱셈기(complex multiplier)(102), 상관회로(103), 아크 탄젠트 룩업 테이블(ATAN LUT)(104),루프 필터 (105), 및 수치제어 발진기(NCO)(106)를 포함한다. 씨디엠에이 수신기 전단에 사용하여(도시안됨), 씨디엠에이 신호가 수신되고 베이스 밴드 아이(I) 및 큐(Q) 데이터 시퀀스들(data sequences) (101a) 및 (101b)로 다운컨버트된다.
아이(I) 및 큐(Q) 데이터 시퀀스 (101a) 및 (101b)는 복소 곱셈기 sin (φ)(106a) 및 cos(φ)(106b)를 가진 복소 곱셈기 (102)에 공급된다. 복소 곱셈기 (106a) 및 (106b)는 캐리어 신호로부터 캐리어 주파수 및 위상 오프셋을 제거하는 동작을 한다. 아이(I) 및 큐(Q) 데이터 시퀀스 (101a) 및 (101b)는 복소 위상 에러성분 cos(φ)´(103a) 및 sin (φ)´(103b)를 생성하면서 국부적으로 발생된 시퀀스(도시 안됨)와 상관된다. 복소 위상 에러 성분들 (103a) 및 (103b)들은 아크 탄젠트 룩업 테이블(ATAN LUT)(104)에 공급되어 위상 에러 신호 (105a)를 생성한다. 위상 에러 신호 (104a)는 수신된 아이(I) 및 큐(Q) 데이터 캐리어 오프셋 위상이 국부적으로 발생된 위상(φ)에 대해 얼마나 가깝게 배치되었는지 측정하는 것이다. 위상 에러는 수신된 캐리어 위상과 φ가 정렬될 때 최소가 될 것이다.루프 필터(105)는 위상 에러 신호(103a)로부터 임의의 스퓨리어스 아웃오브밴드(out-of-band) 신호를 제거한다. 위상 에러 신호는 개선된 복소 곱셈기들 (106a) 및 (106b)의 집합을 생성하는 수치 제어발진기(numerically controlled oscillator)(NCO)(106)에 공급된다.
수신된 시퀀스는 로컬 피엔(PN)시퀀스와 정합되며, 두 시퀀스들 사이의 정렬이 가깝게 유지되어야 한다. 도 1 B는 두 시퀀스들이 정해진 범위내에 있을 때 수신 및 로컬 피엔 시퀀스들의 정렬을 역동적으로 유지하기 위한 지연 록 루프의 블록 다이어그램을 도시한 것이다. 지연 록 루프 (100)는 상관기(correlators)(110a-c), 필터(120a-c), 가산기(adder) (122), 루프필터(132), 전압 제어 발진기(VCO)(134), 및 로컬 의사-정규(local pseudo-normal)(PN) 코드 발생기(136)을 포함한다. 수신된 칩 시퀀스(102)는 동시적으로 상관기(110a-c)에 공급된다. 피엔 발생기(136)는 세가지 로컬 피엔 시퀀스(104a-c)를 발생한다. 제 1 로컬 피엔 시퀀스(104a)는 수신된 피엔 시퀀스 (102)와 시간적으로 일치한다. 상관기(110a)는 도 1 C에 도시된 응답을 생성한다.
수신된 피엔 시퀀스와 로컬 피엔 시퀀스들사이의 정렬이 -T에서 T까지 변할 때, 제 2 로컬 피엔 시퀀스 (104b)는 수신된 피엔 시퀀스 (102)에 대해 늦어져서, 도 1 D에 도시한 바와 같은 출력 응답 (125)을 발생한다. 제 3 로컬 피엔 시퀀스(104c)는 도 1 E에 도시한 바와 같은 출력응답 (125c)을 생성하고 수신된 피엔 시퀀스 (102)에 대해 약간 빠르다. 수신 및 국부적으로 생성된 시퀀스들의 빠르고 늦음은 이하 보여지는 것처럼 전형적으로 상관 회로들내에 사용되는 것이다.
가산기(122)는 도 1 F에 도시된 것처럼, 늦은 응답의 무효부분과 빠른 응답을 합하여 에러 신호(130)를 생성하는 데 사용된다. 도 1 F에 도시된 바와 같이, 에러 신호 (130)는 상관 주기 ±T/2에서 선형 전압 레벨 대 시간응답을 가진다. 국부적으로 발생되고 수신된 시퀀스들이 이 범위내에 있을 때, 디엘엘(DLL)은 역동적으로 둘 사이에 완전한 정렬이 나타나면서 에러 신호 (130)가 0에 도달할 때까지 그들을 재정렬한다.
루프 필터 (132)는 상관 과정동안 일어 날 수도 있는 에러 신호(130)로부터 스퓨리어스 잡음을 제거한다. 필터된 에러 신호는 에러 신호(130)에 대응하는 톤(tone)을 발생하는 브이씨오(VCO)(134)에 공급된다. 로컬 피엔 발생기 (136)는 브이씨오 (VCO) 톤을 수신하고, 응답으로 그의 내부적으로 발생된 로컬 피엔 시퀀스 (104a-c)의 타이밍을 조정하는데, 즉, 도 1 F의 에러 응답 신호에 따른 로컬 피엔 시퀀스 (104a-c)의 빠름 또는 지연중의 하나를 조정한다. 조정된 로컬 피엔 시퀀스(104a-c)들은 수신된 피엔시퀀스에 높은 상관도를 얻기 위하여 상관기들 (110a-c)에 출력한다.
상관 회로들은 그의 동작속도 또는 상관율의 함수로서 주로 전력을 소비한다. 높은 클록율에서 동작하는 상관회로는 낮은 클록율에서 동작하는 상관회로보다 더 많은 전력을 소비한다.
상기 설명한 씨엘엘과 디엘엘과 같은 종래 수신회로에 있어서, 상관율은 일정한 클록율로 유지되는데, 전형적으로 수신된 신호 또는 시퀀스는 칩율(chip rate)보다 몇배 더 높게 유지된다. 상대적으로 높은 클록율에서 동작하는 다수의 상관회로에 누적효과는 특별한 전력의 소비를 가져온다. 휴대용 이동 전화기들에 대해 이용가능한 제한된 전력 공급에 비추어, 현재의 상관 회로의 동작 방법은 많은 문제점이 된다.
새로운 상관 회로와 클록율내에서 감소를 허용하는 동작방법이 요구되며, 이에 따라 전력 소비가 줄어든다.
관련 출원에 대한 상호 참조
이 출원은 "가변 클록율 상관회로 및 그 동작방법"이라는 제목으로 1998년 7월 10일에 출원된 미국 가출원 번호 제 60/092,374호의 이익을 주장한다.
또한, 아래의 출원들은 모든 목적을 위해서 참조로 여기에 반영되었다:
1998년 7월 10일 출원, 출원번호 09/113,603호, "개선된 씨디엠에이(CDMA) 트랜시버(TRANSCEIVER) 및 주파수 플랜(PLAN); 및
1998년 7월 10일에 출원, 출원번호 09/113,791호, "개선된 시디엠에이 수신기 및 동작 방법".
본 발명은 두가지 다른 클록율에서의 동작에 의해 전력을 보존하는 가변 클록율 상관 회로를 제공한다. 초기 신호 획득 동안에, 가변 클록율 상관회로는 높은 클록율, 2 내지 그 이상의 칩 율에서 동작하여 가능한 조화를 위해 수신 및 국부적으로 발생된 시퀀스들이 상관하도록 동작한다. 수신 및 국부적으로 발생된 시퀀스들이 높은 상관도를 나타낼 때, 수신 및 국부적으로 발생된 시퀀스들의 상대적인 위치는 높은 정도로 알려진다. 그리고 나서 가변클록율 상관회로는 칩율의 두배이하로 전력 소비량을 감소시키는 더 낮은 클록율로 스위치하고, 한편, 높은 시간 정렬 정확성을 유지한다.
일 실시예에서, 상관 회로는 가변 클록 자원, 로컬 피엔 자원, 및 상관기를 포함한다. 로컬 피엔 자원은 로컬 발생기 및 리샘플러(resampler)를 더 포함한다. 가변 클록 자원은 정규 클록율과 더 낮은 클록율을 제공한다. 로컬 발생기는 정규 클록율에서 로컬 피엔 시퀀스를 공급한다. 리샘플러는 정규 클록율에서 샘플된(sampled) 로컬 피엔 시퀀스를 수신하고 더 낮은 클록율에서 샘플된 로컬 피엔 시퀀스를 출력한다. 상관기는 더 낮은 샘플된 로컬 피엔 시퀀스와, 수신된 피엔시퀀스, 및 더 낮은 클록율 신호를 수신하고, 더 낮은 클록율에서 수신 및 로컬 피엔시퀀스가 상관하여 상관된 결과를 생성하도록 한다.
본 발명의 특징 및 장점들에 대한 더 자세한 이해는 명세서의 이하의 부분과 첨부된 도면을 참고로 하여 실현될 수 있을 것이다.
도면의 간단한 설명
도 1A는 디지털 씨디엠에이 수신기를 위한 캐리어 록 루프에 대한 알려진 회로 아키텍처를 도시하고 있다.
도 1B는 씨디엠에이 지연 록 루프에 대한 알려진 회로 아키텍처를 도시하고 있다.
도 1C-F는 도 1B에 도시된 씨디엠에이 지연 록 루프의 응답을 도시하고 있다.
도 2 는 본 발명에 따른 가변 클록율 상관 회로의 동작을 설명하는 흐름도를 도시하고 있다.
도 3 은 본 발명에 따른 가변 클록율 상관회로의 실시예를 도시하고 있다.
도 4 는 엘피엔(LPN) 리샘플러의 동작을 이해하는데 유용한 타이밍도를 도시하고 있다.
도 5 는 본 발명에 따른 엘피엔(LPN) 리샘플러의 실시예를 도시하고 있다.
도 2 는 본 발명에 따른 가변 클록율 상관회로의 동작을 설명하는 흐름도를 도시하고 있다. 시작 (205) 또는 수신 및 로컬 발생 피엔 시퀀스사이의 이전의 상관이 일어나지않는 임의의 다른 기간동안에, 상관 회로는 초기적으로 획득모드에서 동작한다. 획득 모드 동작 동안에, 로컬 피엔 발생기는 수신된 피엔 시퀀스에 비해 높은 클록율로 샘플된 로컬 피엔시퀀스를 발생한다(단계 210). 바람직한 실시예에서, 로컬 피엔시퀀스는 수신된 피엔 시퀀스의 칩율에 4×로 샘플된다. 샘플되면, 로컬 피엔시퀀스와 수신 피엔 시퀀스들은 상관기에 공급된다. 상관기는 두 시퀀스를 높은 클록율에서 관련시키고, 바람직하게는 로컬 피엔시퀀스 샘플링에서 사용된 칩율의 4배("4×")로 관련시킨다.(단계 215). 만약 결과적인 교차-상관 생성물이 수신 및 로컬 피엔 시퀀스들이 도 1 B에 도시된 것처럼 ±T/2내에 있지 않은 것으로 나타나면, 상관 회로는 상기 설명한 바와 같이 다시 획득 모드내에서 동작하고 단계 (205) 및 단계 (215)를 수행한다.
만약 교차 상관 생성물이 수신 및 로컬 피엔 시퀀스들이 ±T/2내에 있는 것으로 나타나면, 두 시퀀스는 정렬될 수 있고 상관 회로는 록 신호 모드의 동작으로 스위치한다. 록 신호모드에 있어서, 수신된 시퀀스의 위치는 큰 정도로 알려져 있는데, 즉 칩 구간의 ±1/2 내에 있다. 따라서, 수신 및 로컬 시퀀스사이의 상관은적거나 에러율이 없는 감소된 클록율로 일어날 수 있다. 상관 회로가 록 신호 모드에서 동작할 때, 상관 클록율이 감소되는데, 바람직하게는 획득모드 동안에 4×칩율로부터 록 모드동안에 (32/31)×칩율까지 감소된다.
상관 회로가 감소된 칩율에서 동작할 때, 로컬 피엔 시퀀스는 교차상관 회로가 정확한 교차 상관 생성물을 생성하기위하여 감소된 칩율에서 리샘플되어야만 한다. 따라서, 로컬 시퀀스는 감소된 클록율에서 리샘플되는데, 바람직하게는 수신된 피엔시퀀스의 (32/31)×칩율에서이다. 리샘플된 로컬 시퀀스는 교차 상관 생성물을 생성하는 감소된 클록율에서 수신된 시퀀스와 상관된다 (단계 230). 만약 결과적인 교차 상관 생성물이 정해진 범위내에 두 시퀀스들사이에 정렬로서 나타나면, 상관 회로는 시퀀스 샘플 기간동안 록 단일 모드내에서 동작을 계속한다. 만약 교차 상관 생성물이 정해진 범위밖에 있으면, 상관회로는 위에 설명한 것처럼 단일 획득 모드로 스위치한다.
도 3 은 본 발명에 따른 가변 클록율 상관 회로의 일 실시예를 도시하고 있다. 상관 회로는 상관기 (320), 클록 자원(340) 및 로컬 피엔 자원 (360)을 포함한다.
상관기 (320)는 수신된 피엔 칩시퀀스를 수신하는 제 1 입력(321a)과 로컬 피엔 칩시퀀스를 수신하는 제 2 입력(321b)를 가지는 비트와이즈(bitwise) 익스클루시스-오아(XOR)연산기(321)를 포함한다. 수신된 시퀀스는 오프셋 2의 보수에 의해 표현되는데, 바람직하게는 -512부터 +512까지의 값을 표현하는 10비트 길이이다. XOR 연산기(321)는 두 시퀀스에 대한 교차 상관을 수행하고, 두 시퀀스가 정렬될 때 큰 교차 상관 생성물을 생성한다. 각 상관의 결과는 가산기(322)에 의해 합산되고, 동일 클록 주기내에서 일어나는 이전 상관의 동작의 총합은 레지스터(323)에 저장된다. 클록율(CLK)(349)에서 동작하는 카운터(324)는 단자 카운트 신호(327)시간이 높게 올라갈 때 N-1에서 0까지 다운 카운트하여 레지스터(326)이 N 샘플이상 누적 결과를 출력하도록 활성화한다.
CLK 신호(349)는 클록 자원(340)에 의해 발생된다. 클록 자원(340)은 전압제어발진기(VCO)(342), 31 나누기 회로(344), 카운터(346) 및 샘플모드 선택스위치(348)을 포함한다. VCO(342)는 기준신호(343)를 카운터(346) 및 31 나누기회로(344)에 공급한다. 바람직한 실시예에서, 기준신호는 32×칩율(1.2288MHz),또는 39.3216MHz의 주파수에서 동작한다. 31 나누기 회로(344)는 (32/31)×칩율과 동등한 비트 클록 신호(345)를 발생하는데 이하 더 설명된다. 32×기준 주파수(343)로부터 카운터(346)는 1×,2×,4×,8×및 16×클록 신호들(347a-c)를 발생한다.
제어신호(341), 클록자원 스위치(348)은 비트클록(345) 또는 상관율을 위하여 사용된 클록율(CLK)로서 카운터 율(347a-e)들중 하나를 선택한다. 바라직한 실시예에서, 비트 클록율은 (32/31)×칩율이고, 비록 다른 클록율들이 사용될 수도 있지만, 4×칩율은 클록자원 스위치(348)의 제2입력으로서 사용된다.
로컬 피엔(LPN) 자원(360)은 LPN 발생기(361), LPN 리샘플러(364), LPN 신호지연(366) 및 LPN스위치(368)를 포함한다. LPN 발생기(361)는 클록신호(361a)를 수신하고 로컬 피엔 칩시퀀스(362)를 발생한다. 클록 신호(361a)는 클록율의 부분적인 간격에서 로컬 시퀀스(362)의 시작을 전진 또는 지체시키는데 사용되며, 바람직한 실시예에는 8×칩율이다.
로컬 시퀀스(362)는 LPN 리샘플러(364) 및 LPN 신호 지연(366)에 공급된다. LPN 신호지연(366)은 LPN 리샘플러(364)에서 일어나는 지연을 보상하기 위하여 N-주기 지연으로서 동작한다. 지연된 시퀀스(367)는 만약 LPN 스위치(368)에 의해 선택될 때 상관기(320)으로의 입력을 위하여 LPN 스위치(368)에 공급된다. 바람직한 실시예에서, 지연된 시퀀스(367)는 신호 획득모드내에서의 동작 동안에 상관기의 LPN 입력(321b)로의 입력을 위하여 선택된다.
LPN 리샘플러(364)는 또한 로컬 피엔 시퀀스(362), 1×칩율 클록신호(347e) 및 비트클록신호(345)를 수신한다. 1×칩율 클록신호(347e)는 기준 클록신호를 리샘플러에 공급하는데 사용된다. 비트 클록신호(345)는 로컬 피엔 칩시퀀스(362)가 리샘플된 감소된 클록율이다. 클록신호모드에서, LPN 리샘플러(364)는 감소된 율, 바람직한 실시예에서는 (32/31)×칩율로 로컬 시퀀스를 샘플하며, 리샘플된 로컬 시퀀스(365)를 생성한다. 리샘플된 로컬시퀀스(365)는 LPN 스위치(368)를 경유해 상관기의 LPN 입력(321b)로 라우트(routed)된다. 신호 획득모드에서, 지연된 시퀀스(367)는 LPN 스위치(368)를 경유해 상관기의 LPN 입력(321b)에 공급된다. 다른 실시예에서, LPN 리샘플러는 신호 획득모드 동안에 적당한 시간 주기로 지연된 로컬 피엔시퀀스(362)를 LPN 스위치(368)로 라우트하는 바이패스 특징을 포함할 수도 있는데, 이에 따라 신호 지연(366)을 위한 요구가 없어진다.
도 4 는 LPN 리샘플러(364)의 동작을 이해하는데 유용한 타이밍도를 도시하고 있다. 제1 펄스시퀀스(402)는 1×칩율 클록의 상승에지를 나타내며, 그 율은 LPN 발생기(361)내에 발생되고 그로부터 출력되는 것이다. 도시된 바와 같이, 제 1 펄스시퀀스는 1×칩율로서 나타냈지만, 다른 실시예에서는 N×칩율이 될 수 있다.
제 2 펄스시퀀스(404)는 (10/9)×칩율을 도시하기 위한 목적으로서 비트 클록을 나타내고 있다. 이 율은 나누기 9 함수를 사용하는 마스터 클록으로부터 얻어진 것이고 로컬 피엔시퀀스(362)가 샘플되고 수신 및 로컬 시퀀스들사이에 정렬이 이루어질때 수신된 피엔과 상관되는 감소된 샘플링율이다. 바람직한 실시예에서, 비트클록은 마스터 클록(VCO)(342) 및 31 나누기 회로(344)(도 3)로부터 얻어진 (32/31)×칩율이다.
1×칩율 펄스와 비트 클록펄스들을 발생하는 점들은 동시적으로 경계선들 (430) 및 (440)을 형성한다. 이들 경계선들(430) 및 (440)은 도시된 것처럼 LPN 칩 시퀀스의 프레임들을 정의한다. 중간 프레임 경계선(450)은 각 프레임의 중앙에 생긴다.
상관회로들은 로컬 및 수신된 시퀀스의 빠름(early)과 늦음(late)형태를 사용하여 동작한다. 각각의 빠름과 늦음형태는 이하 설명하는 바와 같이 탭된(tapped) 지연선을 사용하여 발생될 수 있다. 칩 시퀀스(406) 및 (408)은 로컬 피엔시퀀스(365)의 빠름과 늦음 형태로서(도 3), 칩의 1/2 시간만큼 전진 또는 지연된 형태이다.
수신된 빠름/늦음 시퀀스들은 시퀀스들 (410) 및 (412)에 도시되었다. 수신된 시퀀스(410) 및 (412)들은 이하 더 자세히 설명되는 것처럼 도 4에서 로컬 시퀀스들과 관련하여 지연된 것을 보여준다.
로컬 및 수신된 시퀀스들이 완전하게 정렬된 때, LPN 리샘플러는 수신된 피엔 시퀀스(410) 및 (412)와 동일한 "리샘플된" 로컬 시퀀스를 생성할 것이고, 원래 클록율(402) 대신에 비트 클록율(404)에서 샘플된 것이다. 리샘플된 로컬시퀀스의 빠름/늦음 형태들은 시퀀스(422) 및 (424)로서 도시된다. 리샘플된 로컬 시퀀스들(422) 및 (424)들은 상관기(320, 도 3)에 공급되어, 수신된 피엔 시퀀스의 빠름/늦음 형태를 가지고 그들사이의 상관도를 명확하게 하기위하여 비트 클록율에서 상관된다. 도 4 의 실시예를 통하여, 비트 클록 (404) (F2)는 수신된 피엘시퀀스들 (410) 및 (412) (E2) 빠름/늦음 칩쌍에 인가하여 다음 칩 쌍들을 생성한다: (1,0), (2,1),(2,1),(3,2),(4,3),(5,4),(6,5),(7,6),(8,7),(0,8). 칩쌍 (2,1)은 제 2 비트 클록이 전이점(transistion point)에서 생기기 때문에 두번 선택되고, 바람직한 실시예에서 다음 일어나는 쌍은 비트 클록이 전이점에서 생길 때 선택된다.
그러나, 로컬 및 수신된 시퀀스는 완전하게 정렬되지 않을 수도 있다. 이 경우가 도 4에 도시되어있는데, 로컬 시퀀스(406) 및 (408)들은 수신된 시퀀스 (410) 및 (412)에 대해 칩 주기의 3/10정도 오정렬되었다(전진함).만약 두 시퀀스들이 오정렬되어 상관되면, 결과적인 정렬 교차 생성물은 잘못된 것이다. 그러므로 LPN 리샘플러는 위에 설명된 비트 클록율 (404)에서 샘플시 완전하게 정렬된 로컬 시퀀스들 (422) 및 (424)의 빠름/늦음 쌍을 생성해야만 한다. LPN 리샘플러는 초기적으로 추가 로컬 피엔시퀀스들을 발생하여 이것을 달성한다. LPN 리샘플러는 발생된 로컬 피엔 시퀀스들중에서 완전하게 정렬된 빠름/늦음 로컬 피엔시퀀스들과 동등한 상기설명된 빠름/늦음 칩 쌍들을 재구성하도록 칩들을 선택적으로 고른다.
바람직한 실시예에서, LPN 리샘플러는 두가지 추가 피엔시퀀스들을 생성하는데;즉, 더빠름 피엔시퀀스(414)와 더 늦음 피엔시퀀스(420)를 생성한다. 더 빠름 및 더 늦음 피엔 시퀀스들 (414) 및 (420)은 빠름/늦음 시퀀스들 (406) 및 (408)들에 비해 전진/지연된 하나의 칩이다. 더 빠름, 빠름, 늦음 및 더 늦음 형태의 피엔 시퀀스들은 바람직하게는 상기 설명된 칩 오프셋을 제공하도록 적당한 지점들에서 탭된 지연선을 이용하여 발생된다. 동일하거나 다른 칩 오프셋 주기들을 가지는 추가 피엔시퀀스들은 대안으로사용될 수도 있다.
4가지 피엔 시퀀스들이 발생된 때, LPN 리샘플러는 선택적으로 4가지 피엔시퀀스들 (414),(406),(408), 및 (420)들사이에서 완전하게 정렬된 빠름/늦음 로컬 피엔시퀀스와 동등한 위에 설명된 빠름/늦음 피엔 칩쌍들을 생성하도록 고른다. 멀티플렉서는 더빠름, 바름, 늦음, 더 늦음 피엔시퀀스들 (414),(406),(408), 및 (420)을 수신한다. 비트 클록 (404)는 비트 클록율에서 멀티 플렉서를 활성화시킨다. 이하 더 자세히 설명되는 것처럼, 먹스(mux) 제어 신호 (426)는 4가지 피엔시퀀스들 (414),(406),(408), 및 (420)로부터 칩 쌍들의 선택을 제어한다.
프레임 경계 (430)후에 제 1 비트 클록동안, (1,0) 칩 쌍은 빠름/늦음 피엔시퀀스 (406) 및 (408)로부터 선택된다. 이 선택은 완전하게 정렬된 로컬 피엔시퀀스들의 위에 설명한 빠름/늦음 칩쌍과 일치한다. 제 2 비트 클록 주기동안, (2,1) 칩 쌍은 빠름과 늦음 피엔시퀀스들 (406) 및 (408)로부터 선택된다. 제 3 비트 클록 주기동안, 늦음 및 더 늦음 피엔시퀀스들 (408) 및 (420)로부터 칩쌍 (2,1)이선택된다. 그 선택은 위에 도시된 것처럼 또한 완전하게 정렬된 로컬 피엔시퀀스가 리던던트(redundant) (2,1) 빠름/늦음 칩 쌍을 생성하기 때문에 정확하다. (3,2) 칩쌍은 제 4 비트 주기동안에 늦음/더늦음 피엔 시퀀스들 (408) 및 (420)으로부터 선택된다.
중간 프레임 주기동안에는, ( 도 4의 실시예에서 제 5 칩주기 및 바람직한 실시예에서 제 16 칩 주기), 두 비트 클록 펄스들 (404a) 및 (404b)가 생긴다. 이러한 주기 동안에는, 먹스 제어신호 (426)는 비트 클록에 의해 샘플된 두 칩 쌍(4,3) 및 (5,4)를 출력하도록 2×칩율에서 동작한다. 두 비트 클록 펄스들 (404a) 및 (404b)는 비트 클록의 약간의 오버샘플링(oversampling)때문에 중간 프레임 주기동안에 생긴다. 위의 나열된 완전하게 정렬된 빠름/늦음 피엔 시퀀스를 정확하게 재구성하기 위하여, (4,3) 칩 쌍은 제 1 출력으로서 선택되고 (5,4)칩쌍은 이러한 주기동안에 제 2 출력으로서 선택된다. 이 칩 선택 과정은 이전에 설명된 것처럼 계속된다. 이런 식으로, 리샘플된 빠름/늦음 로컬 피엔 시퀀스들 (422) 및 (424)는 위에 설명된 것처럼 완전하게 정렬된 빠름/늦음 로컬 피엔 시퀀스의 칩쌍들과 조화하는 칩 쌍을 가지고 재구성된다.
도 5 는 LPN 리샘플러(364)의 일실시예를 도시하고 있다. LPN 리샘플러(364)는 4가지 로컬 피엔 시퀀스들 (414),(406),(408), 및 (420)을 제공하는 탭된(tapped) 지연선(510)과, 리샘플된 빠름/늦음 피엔시퀀스들 (422) 및 (424)를 출력하는 멀티플렉서(530), 및 4 LPN 시퀀스들로부터 적당한 칩 쌍을 제어가능하게 선택하는 제어 회로(550)를 포함한다.
세가지 신호들은 LPN 리샘플러(364)로 수신되는데:즉, 로컬 피엔시퀀스(502), 에러 (error) 신호(504) 및 dec/advB 신호(508)이다. 로컬 피엔 시퀀스 (502)는 위에 설명한 바와 같이 LPN 발생기(364)에 의해 제공된다. 에러신호(504) 및 dec/advB 신호(508)는 위에 설명된 바와 같이 지연 록 루프(DLL)(도 1B)에 의해 제공되고, 도 4 의 실시예에서 칩 주기의 3/10인 수신 및 로컬 시퀀스들사이의 부분 칩 오정렬을 정의한다. 바람직한 실시예에서, 에러/dec_thresh 신호(504)는 DLL의 에러신호(130)의 크기를 가리키는 4 비트수이고(도 1B 및 도 1 F), 칩 주기의 N/32를 나타낸다. dec/advB 신호 (508)는 DLL의 에러 신호(130)의 부호를 표현하는 1 비트 신호이고(도 1B 및 도 1F), 수신된 피엔 칩 시퀀스의 프레임이 로컬 피엔 칩시퀀스 (502)의 프레임에 상대적으로 지연(-T) 또는 전진(+T)되는지를 가리킨다. 이들 두 신호들은 도 1 F에 도시한 바와 같이 상관 회로가 ±1/2 칩 주기범위내에서 동작하도록 허용한다. 가산기(505)는 값(15)와 에러/dec_thresh 신호(504)를 결합하여 adv_thresh 신호(506)를 생성하는데 사용된다.
바람직한 실시예에 있어서, 탭된 지연선(510)은 3개의 직렬연결된 레지스터(510a-c)를 포함하고, 각각은 발생된 로컬 시퀀스 (4140,(406),(408) 및 (420)에 대해 로컬시퀀스를 1 칩 주기 지연을 가지고 처리한다(도 4). 각 레지스터(510a-c)의 출력은 탭되고 멀티플렉서(530)에 연결된다.
바람직한 실시예에서 도시된 것처럼 멀티플렉서(530)는 5개의 듀얼(dual) 입력 멀티플렉서들 (530a-e)로 구성된다. 멀티플렉서들(530a-c) 각각은 로컬 시퀀스의 두가지 형태들을 수신하는데, 하나는 다른 형태에 비해 1칩 주기 지연된다. 제1 먹스 제어신호(550a)는 세개의 멀티플렉서들(530a-c)의 각각의 출력들사이에서 선택한다. 이들 세가지 출력들과 제 1 먹스 제어 신호(550b)는 멀티플렉서들 (530d-e)에 입력된다. 제 2 먹스 신호(550b)에 응답하여, 두개의 멀티플렉서들(530d-e)은 정확한 빠름/늦음 로컬 시퀀스들 (422) 및 (424)를 출력한다(도 4).
리샘플러 제어 회로(550)는 4가지 로컬 시퀀스로부터 정확한 칩 쌍을 제어가능하도록 선택하는데 사용된다. 바람직한 실시예에서, 리샘플러 제어회로(550)는 정렬 회로(551), 신호 지연들(552a-b), 멀티플렉서들(553a-c), 논리회로들(554a-b), 칩 카운터(555) 및 비교기들(557a-b)을 포함한다.
정렬회로(551)는 위에 설명한 바와 같이 1×칩 클록과 비트 클록의 펄스들이 일치하고 대응하여 제 1 경계 신호(430)이 발생될 때를 검사한다(도 4). 신호 지연들 (552a-b)은 중간 및 단부 프레임 경계 펄스들 (450) 및 (440)을 발생한다. 중간 및 단부 프레임 펄스들 (450) 및 (440)은 제 1 먹스(553a)에 공급된다. dec/advB 신호는 그 dec/advB신호가 하이(high)일 때 단부 프레임 경계 신호(450)를 출력하고 dec/advB신호가 로우(low)일 때 중간 프레임 펄스를 출력하도록 제 1 먹스(553a)를 제어한다.
칩 카운터(555)는 칩 쌍들을 정확하게 정렬하도록 허용된 1/2[*(N+1)]이 최대 해상도의 N과 동등한 카운트 값으로 로딩된다(loaded). 로컬 및 수신된 피엔 시퀀스가 칩의 3/10으로 오정렬된 도 4의 일실시예에서, 카운트 값은 4이다. 바람직한 실시예에서, 카운트 값은 15이다.
dec/advB가 논리적으로 하이일 때, 칩 카운터(555)는 프레임 초기부터 시작하여 N부터 0까지 다운 카운트한다. 카운트 값은 제 1 및 제 2 비교기들 (556a-b)에 연속적으로 공급된다. 제 1 비교기(556a)는 카운트 값이 dec_thresh 값보다 적은지 또는 같은지 시험하고, 만약 그렇다면, 하이 신호(high signal)가 출력된다. 제 2 비교기 (556b)는 카운트 값이 adv_thresh보다 큰지를 시험하고, 만약 그렇다면, 하이신호가 출력된다. dec/advB 신호(508)에 응답하여, 제 3 먹스(553c)는 제 1 및 제 2 비교기 신호들사이에서 선택한다. 비교기의 출력 펄스, 중간 프레임 펄스 및 dec/advB 펄스들은 두 먹스 제어신호들 (550a) 및 (550b)를 출력하는 먹스 선택 논리 회로(554b)에 공급된다. 먹스 제어신호(550a)는 dec/advB 신호(508)의 상태에 의해 결정된다. 바람직한 실시예에서, 만약 dec/advB가 하이이면, 먹스 신호(550a)가 시퀀스들 (406) 및 (408) 또는 (408) 및 (420)으로부터 칩 쌍들을 선택한다. 만약 dec/advB 신호가 로우이면, 시퀀스들 (406) 및 (408) 또는 (408) 및 (420)으로부터 칩쌍들이 선택된다. 먹스 신호(550b)는 도 4에서 설명된 먹스 제어신호 (426)이고, [X + .5] 칩들의 존속기간을 가지는데, X는 부분적인 칩 오정렬(dec_thresh 값)을 표현하고, 도 4 의 실시예에서의 2.5 칩들을 표현한다.
위에 설명된 과정은 칩 카운터가 0이 될 때까지 계속한다. 칩 카운터(555)가 0으로 다운 카운트할 때, 카운터(555)는 카운트 값을 로드하고 다음 프레임 경계에 이를 때까지 그 자신은 디스에이블(disable)하는데, dec/advb는 하이 상태로 가정하고 그 과정이 반복된다.
한편 상기 설명된 것은 본 발명의 바람직한 실시예에 완전한 설명으로서, 다양한 대안들, 변형 및 그와 동일한 것들이 이용될 수 있다. 예를 들면, 상기 설명된 상관 회로는 아날로그 통신 시스템내에서 동작하도록 쉽게 변형될 수 있을 것이다. 아날로그 영역(analog domain)에서의 더 빠름, 빠름, 늦음, 더 늦음 형태의 수신신호들은 나타낸 것처럼 신호 지연들 대신에 위상(phase)지연들을 사용하는 것으로 실현될 수 있을 것이다. 본 발명은 위에 설명한 실시예에 대해 적당한 변형을 만드는 것에 의해 동등하게 적용할 수 있다는 것은 명백하다. 따라서, 상기 설명은 첨부된 청구범위의 경계에 의해 정의된 본 발명의 범위를 제한하는 것으로 되서는 안될 것이다.

Claims (16)

  1. 신호 획득 모드 동안에 제 1 클록율에서, 록 신호모드 동안에는 제 2 클록 율에서 국부적으로(locally) 발생된 신호를 수신된 신호와 상관하기 위한 방법으로서, 그 방법은 :
    상기 신호 획득모드내에서 동작하는 단계를 포함하고,
    그 단계들은:
    상기 제 1 수신된 신호를 제공하고;
    상기 제 1 클록율에서 상기 로컬 신호를 발생하고;
    상기 제 1 클록율에서, 제 1 교차 상관 생성물을 생성하도록 상기 제 1 수신신호와 상기 제 1 클록 신호를 상관하고, 상기 교차 상관 생성물은 상기 제 1 수신 신호 및 상기 제 1 로컬 신호가 소정 범위내에서 정렬된 것을 나타내며; 및
    이후에, 상기 록 신호모드내에서의 동작에서 포함하는 단계들은:
    제 2 수신신호를 제공하고;
    제 2 클록율에서 제 2 로컬 신호를 발생하고;
    상기 제 2 클록율에서 제 2 교차 상관 생성물을 생성하도록 상기 제 2 수신신호와 상기 제 2 로컬 신호를 상관하는 단계를 포함하는 것을 특징으로 수신된 신호와 로컬 신호를 상관하는 방법.
  2. 제 1 항에 있어서, 상기 로컬 및 수신된 신호들은 각각 다수의 칩들로 구성되는 디지털(digital) 피엔 시퀀스들로 구성된 것을 특징으로 하는 수신된 신호와 로컬 신호를 상관하는 방법.
  3. 제 2 항에 있어서, 상기 제 2 로컬 신호를 발생하는 단계는 다음 단계들로 이루어지는데:
    상기 제 2 클록율에서 상기 제 2 로컬 피엔시퀀스를 리샘플링하고, 상기 리샘플링단계를 또한 다음 단계들로 이루어지는데:
    상기 제 2 로컬 피엔시퀀스들의 빠름(early)형태를 제공하고;
    상기 제 2 로컬 피엔시퀀스들의 더 빠름(earilier) 형태를 제공하고;
    상기 제 2 로컬 피엔시퀀스들의 늦음(late)형태를 제공하고;
    상기 제 2 로컬 피엔시퀀스들의 더 늦음(later)형태를 제공하고;
    상기 제 2 클록율에서, 상기 제 2 로컬 피엔시퀀스들의 상기 빠름, 더빠름, 늦음, 더 늦음 형태로부터 다수의 칩들을 선택하고, 상기 선택된 쌍의 시간은 상기 제 2 클록율에서 샘플된 상기 제 2 수신된 피엔시퀀스들의 시간과 상관하는 것을 특징으로 하는 수신된 신호와 로컬 신호를 상관하는 방법.
  4. 제 3 항에 있어서, 상기 제 1 클록율을 제공하는 단계들은 칩당 엠(M)샘플들의 클록율을 제공하는 단계로 이루어지고 제 2 클록율을 제공하는 단계는 칩당 (N+1)/N의 클록율의 제공하는 단계로 이루어지는 것을 특징으로 하는 수신된 신호와 로컬 신호를 상관하는 방법.
  5. 제 4 항에 있어서, 상기 엠(M)은 4와 같고, 상기 엔(N)은 31과 같은 것을 특징으로 하는 수신된 신호와 로컬 신호를 상관하는 방법.
  6. 가변 클록율에서 수신된 신호와 로컬 신호를 상관하는 상관회로에 있어서, 그 상관회로는:
    제 1 클록율과 제 2 클록율을 제공하는 클록 자원과;
    상기 제 2 클록율에서 상기 로컬 클록율을 생성하는 로컬 피엔 자원으로 이루어지고, 로컬 피엘 자원은:
    상기 제 1 클록율에서 상기 로컬 신호를 공급하는 로컬 피엔 발생기; 및
    상기 로컬 신호를 수신하도록 연결된 제 1 입력과 상기 제 2 클록율을 수신하도록 연결된 제 2 입력을 가지며, 상기 제 2 클록율에서 상기 로컬 신호를 제공하는 리샘플러;를 포함하고
    상기 수신신호를 수신하도록 연결된 제 1 입력과, 상기 제2 클록율에서 제공된 상기 로컬 신호를 수신하도록 연결된 제 2 입력, 상기 제 2 클록율을 수신하도록 연결된 제 3 입력을 가지는 상관기를 포함하여 이루어지고,
    상기 상관기는 상기 제 2 클록율에서 상기 수신된 신호 및 상기 로컬 신호의 상관 결과를 생성하는 것을 특징으로 하는 수신된 신호와 로컬 신호를 상관하는 상관회로.
  7. 제 6 항에 있어서, 상기 로컬 및 수신 신호들은 각각 다수의 칩들로 구성되는 디지털(digital) 피엔 시퀀스들로 구성된 것을 특징으로 하는 수신된 신호와 로컬 신호를 상관하는 상관회로.
  8. 제 7 항에 있어서, 상기 로컬 피엔 자원은:
    상기 제 1 클록율에서 발생된 상기 로컬 피엔 시퀀스를 수신하도록 연결된 제 1 입력을 가지며, N 샘플 주기들만큼 지연된 상기 제 1 클록율에서 상기 로컬 피엔시퀀스를 출력하는 N-주기 지연과;
    상기 신호 지연에 연결된 제 1 입력과, 상기 리샘플러에 연결된 제 2 입력과, 제어 신호를 수신하는 제 3 입력과, 상기 상관기의 상기 제 2 입력에 연결된 출력을 가지는 제 1 스위치를 포함하여 이루어지는 것을 특징으로 하는 수신된 신호와 로컬 신호를 상관하는 상관회로.
  9. 제 7 항에 있어서, 상기 리샘플러는:
    상기 로컬 피엔 시퀀스를 수신하기 위해 연결된 입력과, 상기 로컬 피엔시퀀스의 다수의 지연된 형태를 제공하기 위한 다수의 출력들을 가지는 지연선;
    상기 피엔시퀀스들의 상기 지연된 다수의 형태를 수신하기 위하여 상기 지연선에 연결된 다수의 신호 입력들을 가지며, 먹스 제어 신호들을 수신하기 위한 적어도 하나의 제어 입력과 상기 로컬 피엔 시퀀스의 상기 수신 및 지연된 형태로부터 다수의 칩들을 출력하고, 다수의 출력칩들은 상기 수신된 피엔시퀀스들과 정렬된 로컬 피엔시퀀스의 칩들에 대응하기 위한 다수의 신호 출력들을 가지는 멀티플렉서 회로; 및
    상기 멀티플렉서에 상기 먹스 제어 신호를 공급하기 위하여 상기 멀티플렉서 에 연결된 제어 회로를 포함하여 이루어진 것을 특징으로 하는 수신된 신호와 로컬 신호를 상관하는 상관회로.
  10. 제 9 항에 있어서, 상기 지연선은:
    상기 로컬 피엔 시퀀스와 상기 제 1 지연된 출력을 수신하도록 연결된 입력과, 그들과 연관된 소정의 지연을 가지는 제 1 레지스터;
    상기 제 1 레지스터의 상기 출력과 제 2 지연된 출력에 연결된 입력과, 그들과 연관된 소정의 지연을 가지는 제 2 레지스터; 및
    상기 제 2 레지스터의 상기 출력과 제 3 지연된 출력에 연결된 입력과, 그들과 연관된 소정의 지연을 가지는 제 3 레지스터를 포함하여 이루어진 것을 특징으로하는 수신된 신호와 로컬 신호를 상관하는 상관회로.
  11. 제 10 항에 있어서, 상기 멀티플렉서는:
    상기 로컬 피엔시퀀스를 수신하도록 연결된 제 1 입력과, 상기 제 1 지연된 출력에 연결된 제 2 입력과, 제 1 먹스 제어입력, 및 제 1 먹스 출력을 가지는 제 1 멀티플렉서;
    상기 제 1 지연된 출력에 연결된 제 1 입력과, 상기 제 2 지연된 출력에 연결된 제 2 입력과, 제 2 먹스 제어입력, 및 제 2 먹스 출력을 가지는 제 2 멀티플렉서;
    상기 제 2 지연된 출력에 연결된 제 1 입력과, 상기 제 2 지연된 출력에 연결된 제 2 입력과, 제 3 먹스 제어입력, 및 제 3 먹스 출력을 가지는 제 3 멀티플렉서로 이루어지는 제 1 먹스 뱅크; 및
    상기 제 1 먹스 출력에 연결된 입력과, 상기 제 2 먹스 출력에 연결된 제 2 입력과, 제 4 먹스 제어입력, 및 제 1 칩 출력을 가지는 제 4 멀티플렉서;
    상기 제 2 먹스 출력에 연결된 입력과, 상기 제 3 먹스 출력에 연결된 제 2 입력과, 제 5 먹스 제어입력, 및 제 2 칩 출력을 가지는 제 5 멀티플렉서로 이루어지는 제 2 먹스 뱅크를 포함하여 이루어지는 것을 특징으로 하는 수신된 신호와 로컬 신호를 상관하는 상관회로.
  12. 제 11 항에 있어서, 상기 제어 회로는:
    상기 로컬 피엔 시퀀스를 수신하도록 연결되고, 상기 수신된 피엔 시퀀스와 상기 로컬 피엔시퀀스들사이에 칩 오정렬의 크기를 검출하며, 카운트 값을 생성하여 응답하는 정렬회로;
    상기 카운트 값을 수신하도록 연결되고 상기 카운트 값에 응답하는 제어 신호를 제공하는 칩 카운터; 및
    상기 제어 신호를 수신하도록 연결되고 응답하여 상기 제 1, 제 2 및 상기 제 3 먹스 제어 입력들에 연결된 제 1 먹스 신호와 상기 제 4 및 상기 제 5 먹스 제어 신호에 연결된 제 2 먹스 제어 신호를 생성하는 논리 회로를 포함하여 이루어진 것을 특징으로 하는 수신된 신호와 로컬 신호를 상관하는 상관회로.
  13. 씨디엠에이(CDMA) 데이터를 처리하는 씨디엠에이 수신기에 있어서, 가변 클록율에서, 수신된 씨디엠에이 피엔시퀀스와 로컬 피엔시퀀스를 상관하는 상관회로는:
    제 1 클록율과 제 2 클록율을 제공하는 클록 자원과;
    상기 제 2 클록율에서 상기 로컬 클록율을 생성하는 로컬 피엔 자원으로 이루어지고, 로컬 피엘 자원은:
    상기 제 1 클록율에서 상기 로컬 신호를 공급하는 로컬 발생기; 및
    상기 로컬 신호를 수신하도록 연결된 제 1 입력과 상기 제 2 클록율을 수신하도록 연결된 제 2 입력을 가지며, 상기 제 2 클록율에서 상기 로컬 신호를 제공하는 리샘플러 수단;을 포함하고
    상기 수신신호를 수신하도록 연결된 제 1 입력과, 상기 제2 클록율에서 제공된 상기 로컬 신호를 수신하도록 연결된 제 2 입력, 상기 제 2 클록율을 수신하도록 연결된 제 3 입력을 가지는 상관기를 포함하여 이루어지고,
    상기 상관기는 상기 제 2 클록율에서 상기 수신된 신호 및 상기 로컬 신호의 상관 결과를 생성하는 것을 특징으로 하는 수신된 씨디엠에이 피엔시퀀스와 로컬피엔시퀀스를 상관하는 상관회로.
  14. 제 13 항에 있어서, 상기 리샘플링 수단은:
    상기 로컬 피엔 시퀀스를 수신하도록 연결된 입력과 상기 로컬 피엔의 다수의 지연된 형태를 제공하기 위한 다수의 출력을 가지는 시퀀스(sequence) 지연 수단;
    상기 로컬 피엔시퀀스의 상기 다수의 지연된 형태들을 수신하기 위한 상기 지연선에 연결된 다수의 신호 입력들과, 먹스 제어신호들을 수신하기 위한 적어도 하나의 제어 입력, 및 상기 로컬 피엔 시퀀스의 상기 수신 및 지연된 형태로부터 다수의 칩을 출력하고 상기 출력된 칩들은 수신된 피엔시퀀스에 정렬된 로컬 피엔시퀀스의 칩들에 대응하는 다수의 신호 출력들을 가지는 멀티플렉싱 수단; 및
    상기 먹스 제어 신호를 상기 멀티플렉싱 수단에 공급하기 위하여 상기 멀티플렉싱 수단에 연결된 제어 회로 수단을 포함하여 이루어지는 것을 특징으로 하는 수신된 씨디엠에이 피엔시퀀스와 로컬 피엔시퀀스를 상관하는 상관회로.
  15. 제 14 항에 있어서, 상기 시퀀스 지연 수단은:
    상기 로컬 피엔 시퀀스를 수신하도록 연결된 입력과, 제 1 지연된 출력과, 그들과 연관된 소정의 지연을 가지는 상기 제 1 레지스터를 가지는 제 1 지연 수단;
    상기 제 1 지연수단의 상기 출력에 연결된 입력과, 제 2 지연된 출력을 가지는 제 2 지연 수단; 및
    상기 제 2 지연수단의 상기 출력에 연결된 입력과, 제 3 지연된 출력을 가지는 제 3 지연 수단을 포함하여 이루어지는 것을 특징으로 하는 수신된 씨디엠에이 피엔시퀀스와 로컬 피엔시퀀스를 상관하는 상관회로.
  16. 제 15 항에 있어서, 상기 제어 수단은:
    상기 수신된 피엔 시퀀스와 상기 로컬 피엔시퀀스들사이에 칩 오정렬의 크기를 검출하기 위한 시퀀스 정렬수단;
    상기 검출된 오정렬에 응답하여 제어신호를 제공하기 위하여 상기 시퀀스 정렬 수단에 연결된 카운팅 수단; 및
    상기 카운팅 수단 및 상기 제어 신호에 응답하여 상기 출력칩을 선택하기 위한 상기 멀티플렉싱 수단에 먹스 제어 신호를 공급하기 위하여 상기 멀티플렉싱 수단에 연결된 논리 회로 수단을 포함하여 이루어지는 것을 특징으로 하는 수신된 씨디엠에이 피엔시퀀스와 로컬 피엔시퀀스를 상관하는 상관회로.
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