JP5142483B2 - 半導体装置及び表示装置 - Google Patents

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Description

本発明は、半導体装置及び表示装置に関し、特に画像信号を出力する半導体装置及び表示装置に関する。
従来より、携帯電話等の電子機器が広く利用されており、携帯電話では、画像を表示器に表示するための画像処理等の種々の処理が行われる。その画像処理等は、半導体装置により実現されている。
その画像処理が行われる場合、半導体装置は、表示器(例えば、液晶表示装置(以下、LCDという))へ制御部から複数の画像信号を出力する際、カラー画像場合の1画素(すなわち1pixel)毎に、画像信号をまとめて出力している。例えば、RGBの3つの色の各色が8ビット信号で表現される場合、1画素の表示のためには24ビットの画像信号が必要であり、画素毎に24ビットの画像信号がパラレルに出力される。RGBの各色が6ビット信号で表現される場合、1画素の表示のために18ビットの画像信号が必要であり、画素毎に18ビットの画像信号がパラレルに出力される。RBの各色が5ビット信号で、Gが6ビット信号で表現される場合、1画素の表示のために16ビットの画像信号が必要であり、画素毎に16ビットの画像信号がパラレルに出力される。
従って、半導体装置は、複数の画像信号を同時にかつパラレルに出力している。
しかし、複数の画像信号を、同時にかつパラレルに出力することは、半導体装置内で部分的に、瞬間的に電力が大量に消費される。瞬間的に電力の大量消費が半導体装置内で部分的に行われると、半導体装置内の他の回路部分で電力の供給不足が生じてしまう場合がある。もしも、半導体装置の一部に必要な電力が供給されない場合、半導体装置内の回路の誤動作が生じる虞がある。
また、表示装置における、このような最大瞬間消費電力を低減する方法として、特開2002-341820号公報に、異なる信号電極群に対してタイミングをずらしてデータ信号を供給する方法が提案されている。しかし、その提案の構成では、データロード命令を複数の分け、複数の信号側駆動手段が独立して駆動されるようにしているが、複数の画像信号が同時にかつパラレルに送受信されるとき、半導体装置等内で部分的に瞬間的に電力が大量に消費される場合の上述した問題については、具体的な手段はなんら提示されていない。
単純に、複数の画像信号を分割して、分割した単位の画像信号を出力するようにすることも考えられるが、分割出力は、画像処理の速度上好ましくなく、また、表示器の画面サイズが大きくなるにつれて、さらに画像処理の速度上好ましくなくなる。
特開2002-341820号公報
本発明は、以上のような問題に鑑みてなされたものであり、複数の画像信号をパラレルに出力する画像信号出力回路を有する半導体装置における複数の画像信号の出力において、瞬間的な消費電流の抑制ができる半導体装置を提供することを目的とする。
本発明の一態様に係る半導体装置は、複数の画像信号をパラレルに出力する画像信号出力回路と、パラレルに出力される前記複数の画像信号のそれぞれに対応する複数の信号線と、該複数の信号線のそれぞれに接続された複数の第1の端子部と、各信号線に流れる各電流値の和が所定の電流値を超えない範囲で複数のグループに分けられ、前記複数の第1の端子部から出力される複数の画像信号を、前記複数のグループの中で最初のグループが画像信号の出力を開始してから最後のグループが画像信号の出力を開始するまでの全遅延時間が前記複数の画像信号を出力するタイミングを規定するクロックパルス周期の10%となるように前記複数のグループ間で互いに所定の遅延時間だけ遅延させるための、前記複数の画像信号のそれぞれを保持しないバッファ回路又はインバータ回路から構成された遅延回路とを有する。

複数の画像信号をパラレルに出力する画像信号出力回路を有する半導体装置における複数の画像信号の出力において、瞬間的な消費電流の抑制ができる半導体装置を実現することができる。
以下、本発明の実施の形態を図面を用いて説明する。
図1は、本発明の実施の形態に係わる電子機器の構成例を示すブロック図である。図1に示す電子機器の例は、携帯電話1である。携帯電話1は、二つ折り型の機器であり、主として表示部2と操作部3とから構成され、画像を表示する表示装置の1つである。表示部2と操作部3は、ヒンジ部4によって連結されており、表示部2は、操作部3に対して表示部2の表示面を開いたり、閉じたりすることができるようになっている。
操作部3には、図示しない操作キー等が設けられ、操作部3は、各種操作処理、画像処理等の各種処理を行う制御部としてのCPU5を、主として有する。表示部2は、表示器としてのLCD6と、そのLCD6を制御するLCD制御用のコントローラ(以下、LCDCと略す)7を、主として有する。CPU5は、画像処理等を実行し、複数の画像信号を生成している。なお、制御部としては、CPUに代えてDSP等であってもよい。
CPU5からの画像信号と制御信号(クロック信号のみ、またはクロック信号とアドレス信号等)は、それぞれ、画像信号線である高速シリアル線8と、制御信号線9とを介してLCDC7へ供給され、LCDC7は、制御信号による制御の下、シリアル信号として入力された画像信号を、パラレルの画像信号に変換して、所定の制御信号と共にLCD6へ出力する。制御信号としては、垂直同期信号VSYNC、水平同期信号HSYNC、クロック信号DCLK、イネーブル信号DENがある。LCD6は、入力されたパラレルの画像信号に基づく画像を表示領域に表示する。
図2は、LCDC7の構成例を示すブロック図である。LCDC7は、例えば半導体装置である半導体チップである。本実施の形態に係るLCDC7は、LCD6の制御用のコントローラ機能を有する回路部であるLCDC7aに加えて、DRAM11と、DRAM11を制御するDRAM制御用のコントローラ(以下、DRAMCと略す)12と、遅延処理部13とを含む。1つの半導体チップであるLCDC7には、LCD6への各種信号を出力するための複数の端子部14からなる端子群15が設けられている。各端子部14は、ここでは、半導体チップの端子である電極パッドである。DRAMC12は、外部と内部のデータを調停するデータ制御部を含む。
CPU5からのシリアルの画像信号は、一旦DRAMC12の制御の下でDRAM11に記憶され、その後、LCDC7aへシリアル信号として供給される。LCDC7aは、所定の処理を行い、複数の画像信号を保持する。画像信号出力回路としてのLCDC7aは、端子群15に接続された複数の信号線16を介して、複数の制御信号と複数の画像信号をそれぞれパラレル信号として出力する。
その結果、端子群15の各端子部14から、垂直同期信号VSYNC、水平同期信号HSYNC、クロック信号DCLK、イネーブル信号DEN、RGBの各画像信号がLCD6へ出力される。
LCDC7aと端子群15との間には、複数の画像信号を、グループ毎に所定の遅延時間だけ遅らせる遅延処理部13が設けられている。遅延処理部13は、複数の遅延回路17を含む。
なお、CPU5からの複数の画像信号に対応する複数の信号は、端子部18から入力され、DRAMC12及びDRAM11を介して、半導体装置としてのLCDC7に入力される。そして、CPU5からの制御信号は、端子部19から入力され、DRAMC12へ入力される。
さらに、図3を用いて、画像信号の遅延処理部13について説明する。図3は、遅延処理部13の構成を説明するための回路図である。ここでは、RGBのカラーの画像信号が、それぞれ8ビットの信号であり、全体で24ビットの信号でカラー画像の1画素を表す。
本実施の形態では、各信号線に流れる電流値が同じで、4つの画像信号毎に1つのグループが形成される。従って、24ビットの画像信号は、6つのグループにグルーピングされて分けられている。8つのR信号は、2つのグループG1,G2に、8つのG信号は、2つのグループG3,G4に、8つのB信号は、2つのグループG5,G6に分けられている。
そして、グループG1の各画像信号は、対応する各信号線16を介して端子群15の各端子部14に供給されている。グループG2の各画像信号は、対応する各信号線16を介して端子群15の各端子部14に供給されているが、グループG1の各画像信号に対して、所定の遅延時間t1だけ遅れて各端子部14に供給されるように、遅延回路17が各信号線16の途中に設けられている。具体的には、グループG2に対応する各信号線16に、遅延回路17が1つ設けられている。すなわち、1つの遅延回路17により、その所定の遅延時間t1を得ている。ここでは、遅延回路17としてのバッファ回路が用いられており、バッファ回路は、例えば、出力波形が反転しないように、2つのインバータ回路からなる。
また、グループG3の各画像信号は、対応する各信号線を介して端子群15の各端子部14に供給されているが、グループG2の各画像信号に対して、同様に、所定の遅延時間t1だけ遅れて各端子部14に供給されるように、遅延回路17が信号線の途中に設けられている。グループG3に対応する各信号線に、遅延回路17が2つ設けられている。すなわち、2つの遅延回路17により、所定の遅延時間t1の2倍の遅延時間を得ている。
以下、同様に、グループG4の画像信号はグループG3の画像信号に対して、所定の遅延時間t1だけ遅れ、グループG5の画像信号はグループG4の画像信号に対して、所定の遅延時間t1だけ遅れ、グループG6の画像信号はグループG5の画像信号に対して、所定の遅延時間t1だけ遅れるように、複数の遅延回路17が、対応する信号線の途中に設けられている。図3に示すように、グループG4の画像信号に対応する信号線の途中には、3つの遅延回路17が設けられ、グループG5の画像信号に対応する信号線の途中には、4つの遅延回路17が設けられ、グループG6の画像信号に対応する信号線の途中には、5つの遅延回路17が設けられている。
ここで、複数の画像信号の出力タイミングについて説明する。図4は、画像信号の出力タイミングを説明するためのタイミングチャートである。図4において、所定のクロックパルスDCLKの信号波形の立ち上がりのタイミングtsでLCDC7aから複数の信号線16に、24ビットのRGBの画像信号の出力がそれぞれ同時に開始される。図4では、クロックパルスDCLKの周期Pcの立ち上がりのタイミングtsで、24個の画像信号が出力される。グループG1の4つの画像信号は、それぞれ対応する信号線16を介して端子部14に直接出力される。
しかし、それぞれが対応する信号線16に出力されたグループG2からG6の各画像信号は、タイミングtsの時から互いに遅延時間が異なるように設けられた、1つ又は複数の遅延回路17を介して各端子部14に供給される。よって、6つのグループの間では、各端子部14に画像信号が到達する時間が異なる。特に、上述したように、グループG1の各画像信号が各端子部14から出力されてから、グループG6の各画像信号が各端子部14から出力されるまでの時間(以下、全遅延時間という)TPは、図3の場合は遅延時間t1の5倍の時間(5×t1)となる。
図5は、RGBの各画像信号の出力タイミングを説明するための図である。図5は、図4の遅延期間TPにおける各端子部14から出力される画像信号のタイミングを説明するための図である。図5に示すように、グループ間では遅延時間t1だけ、各端子部14からの各画像信号の出力タイミングがずれ、グループ全体では、全遅延時間TPだけ掛かって1画素の全画像信号がLCD6へ出力される。図5に示すように、最初に出力されるグループG1の画像信号が出力されてから、最後に出力されるグループG6の画像信号が出力されるまで、時間TPが掛かっている。
そして、各信号線に流れる電流値が同じであるので、グループ毎の出力時の電流値の総和は、同じとなる。例えば、1つの画像信号の出力電流が4mAであったとすると、各グループの4本の信号線のそれぞれに流れる電流値の和は、16mAとなる。よって、従来では、24個の画像信号が、同時に出力されたときには、96mAの電流が一時に消費されるが、本実施の形態によれば、一時に消費される電流値は、16mAである。よって、回路設計上規定された、一時に消費される所定の電流値に応じて、その所定の電流値を超えないように、画像信号を出力する信号線のグルーピングをすることによって、複数の画像信号の同時出力時の大量な電流消費に依る、半導体装置の誤動作等を防止することができる。
なお、ここで、回路設計上規定された、一時に消費される所定の電流値は、携帯電話1の通常の使用時における電流値だけでなく、製造工程におけるテスト時に消費される電流値を含むものでもよい。テスト用の電極パッドを用いてテストが行われるが、テスト時には、テストのために回路接続が通常使用時とは異なるように変更され、通常使用時よりも大きなテスト用電流が流れる場合がある。よって、そのようなテスト時の各配線の電流も考慮して、所定の電流値が決められるのが望ましい。いずれにしろ、所定の電流値は、一時に消費される電流値が他の回路に誤動作を生じさせないようにするために設定される値である。
さらになお、本実施の形態では、全遅延時間TPは、クロックパルス周期の略10%になっている。全遅延時間TPをクロックパルス周期Pcの略10%の時間にすると、例えば、クロックパルス周期Pcが20nsの場合、全遅延時間TPは2nsとなる。5つのグループの画像信号を均等に遅らせた場合、グループ間の遅延時間t1は、0.4nsとなる。
全遅延時間TPをクロックパルス周期Pcの略10%にするのは、受信側回路(ここでは、LCD6)の受信タイミングが、クロックパルスDCLKの周期の半分の位置のタイミングであるときにおいても、受信側回路で確実に画像信号が受信できるようにし、かつ十分な遅延時間を持って複数の画像信号を出力できるからである。例えば、受信側回路がクロックパルスDCLKの立ち上がりのタイミングで画像信号の出力を行う場合、クロックパルスDCLKの立ち上がりのタイミングからクロックパルス周期Pcの略10%の時間の間に全ての画像信号を出力しておけば、クロックパルス周期Pcの真ん中で読み取りのイネーブル信号DENのタイミングがあったときに、受信側回路で画像信号を確実に受信することができる。
なお、ダブルクロックの場合であれば、クロックの立ち上がりと立ち下がりの間の周期の略10%が、全遅延時間TPとなる。
以上のように、本実施の形態に係わる半導体装置によれば、半導体装置内で部分的に、瞬間的に電力が大量に消費されることによる、他の回路部分での電力の供給不足が生じることを防ぐことができ、その結果、半導体装置内の回路の誤動作を防止することができる。
次に、変形例を説明する。
上述した例は、各信号線に流れる電流の電流値が同じ場合であり、複数の信号線を、半導体装置内において物理的な位置における端から順番に、かつ信号線の数が同じになるようにグルーピングした例である。
第1の変形例は、各信号線に流れる電流の電流値が同じでない場合に、複数の信号線をそのような端から順番にグルーピングするが、グループ毎の出力時の電流値の総和が所定の電流値を超えないようにグルーピングする例である。
図6は、第1の変形例に係るRGBの各画像信号の出力タイミングを説明するための図である。図7は、第1の変形例に係る遅延処理部の構成を説明するための回路図である。図6に示すように、グループ間では遅延時間t1だけ、各端子部14からの各画像信号の出力タイミングがずれ、グループ全体では、全遅延時間TPだけ掛かって全画像信号がLCD6へ出力される。しかし、グループG1の中の1つの信号線の中に、他の信号線よりも多く電流を消費する線が含まれているため、グループG1は、3本の信号線で1つのグループとして構成されている。例えば、R(5)の画像信号に対応する信号線には、8mAの電流が流れ、他のR(7)とR(6)には、4mAの電流が流れるとすれば、所定の電流値が16mAの場合、3本のR(7)からR(5)の信号線に流れる電流の和が所定の電流値になってしまう。よって、R(7)からR(5)の信号線で、グループG1を形成している。
また、R(4)とR(3)の画像信号に対応するそれぞれの信号線には、2mAの電流が流れ、R(2)からR(0) の画像信号に対応するそれぞれの信号線には、4mAの電流が流れるとすれば、信号線R(4)からR(0)に流れる電流の和は、16mAであるので、信号線R(4)からR(0)の信号線で、グループG2を形成している。
さらに、信号線G(7)からG(4)に流れる電流の和は、16mAであるので、信号線G(7)からG(4)の信号線で、グループG3を形成している。以下、グループG4からG6もそれぞれ、電流値の和は16mAである。
以上のように、各信号線に流れる電流が異なる場合に、複数の信号線を順番に、かつグループ毎の画像信号の出力時の電流値の総和が所定の電流値を超えないような信号線の数でグルーピングするようにしてもよい。
第2の変形例として、各信号線に流れる電流の電流値が同じでない場合に、複数の信号線を、半導体装置内において物理的な位置における端から順番でなく、グループ毎の出力時の電流値の総和が所定の電流値を超えないような信号線の数でグルーピングする例がある。
図8は、第2の変形例に係るRGBの各画像信号の出力タイミングを説明するための図である。図8は、第2の変形例に係る遅延処理部の構成を説明するための回路図である。図8は、図7と異なって、複数の信号線を、半導体装置内において物理的な位置における端から順番でなく、かつグループ毎の出力時の電流値の総和が所定の電流値を超えないような信号線の数でグルーピングされている。
具体的には、グループG1は、遅延時間無しのグループで、信号線R(7),R(4),G(5),G(0)を含む。グループG2は、遅延時間t1のグループで、信号線R(6),R(3),R(0),B(2)を含む。グループG3は、遅延時間(2×t1)のグループで、信号線R(5),G(7),G(2),B(1)を含む。グループG4は、遅延時間(3×t1)のグループで、信号線R(2),R(1),G(3),B(4)を含む。グループG5は、遅延時間(4×t1)のグループで、信号線G(4),B(7),B(6),B(5),B(3)を含む。グループG6は、遅延時間(5×t1)のグループで、信号線G(6),B(0)を含む。
すなわち、グルーピングは複数の信号線を、物理的な位置における端から順番に行わなくてもよく、かつグループ毎の出力時の電流値の総和が所定の電流値を超えないようにグルーピングされていてもよい。
第3の変形例として、上述したような、1画素の信号、例えば24ビットの信号をパラレルに出力するのではなく、RGBの3つの色信号毎にはシリアルで、RGB間ではパラレルに出力するようにグルーピングする例がある。
図9は、画像信号出力回路としてのLCDC7bが、RGBの画像信号を、RGB毎には、シリアルで出力するが、RGB間では、遅延時間を持たせている場合の、LCDC7Aの構成例を示すブロック図である。LCDC7bは、RGBの各信号はそれぞれ3本の信号線16を介して各端子部14から出力される。LCDC7Aは、遅延処理部13Cを有し、Rの画像信号に対応する信号線16上には遅延回路は設けられていない。Gの画像信号に対応する信号線16上には遅延回路17が1つ設けられており、Bの画像信号に対応する信号線16上には遅延回路17が2つ設けられている。このときの出力信号の波形を図10に示す。図10は、図9のRGBの画像信号の出力波形を示す波形図である。図10に示すように、3つの信号の全遅延時間TPは、(2×t1)となり、RGBの各色毎に8ビットの画像信号がシリアルで出力されている。
以上のように、全ての画像信号がパラレルに出力されていない場合であっても、パラレルに出力される画像信号間において、複数の信号線を、半導体装置内において物理的な位置における端から順番に、かつグループ毎の出力時の電流値の総和が所定の電流値を超えないような信号線の数でグルーピングするようにしてもよい。なお、本実施の形態においても、複数の信号線をそのような端から順番にグルーピングしなくてもよく、例えば、図9の場合、Bの画像信号に対応する信号線16上に1つの遅延回路を設け、Gの画像信号に対応する信号線16上に2つの遅延回路を設けるようにしてもよい。
シリアルで複数ビットを転送する場合、通常、各回路には高い駆動能力が必要となる。よって、上述したようなグルーピングを行うことによって、図10に示すように、パラレルに出力される画像信号間を少しずらすことによって、瞬間的な消費電力の上昇を抑制することができる。
なお、上述した例では、RGBの画像信号は、それぞれ8ビットであったが、RGBの各色が6,9,10,11,あるいは12ビット信号で表現される場合、またはRBの各色が5ビット信号で、Gが6ビット信号で表現される場合でも本変形例は適用できるものである。
さらに、第4の変形例として、上述したような、RGBの3つの色信号毎にシリアルで、RGB間でパラレルに出力するようにグルーピングするのではなく、RGBのそれぞれの中にサブグループを形成するようにグルーピングしてもよい。
図11は、第4の変形例に係るLCDC7Bの構成例を示すブロック図である。図11では、画像信号出力回路としてのLCDC7cは、RGBの画像信号を、3を超える複数のグループに分け、各グループ内ではシリアルで出力するが、各グループ間ではパラレルに出力する。RGBの各信号がそれぞれ2つのグループに分けられ、LCDC7cは、6つの信号線16を介して各端子部14から各信号を出力する。
LCDC7Bは、遅延処理部13Dを有し、Rの画像信号中、第1のグループに属する、上位7から4番目の信号(R[7:4])に対応する信号線16上には遅延回路は設けられていない。Rの画像信号中、第1のグループに属する、上位7から4番目の信号(R[7:4])に対応する信号線16上には遅延回路17が1つ設けられている。Gの画像信号中、第1のグループに属する、上位7から4番目の信号(G[7:4])に対応する信号線16上には遅延回路17が2つ設けられている。Bの画像信号中、第1のグループに属する、上位7から4番目の信号(B[7:4])に対応する信号線16上には遅延回路17が2つ設けられている。Rの画像信号中、第2のグループに属する、上位3から0番目の信号(R[3:0])に対応する信号線16上には遅延回路17が3つ設けられている。Gの画像信号中、第2のグループに属する、上位3から0番目の信号(G[3:0])に対応する信号線16上には遅延回路17が4つ設けられている。Bの画像信号中、第2のグループに属する、上位3から0番目の信号(B[3:0])に対応する信号線16上には遅延回路17が5つ設けられている。このときの出力信号の波形において、6つの信号の全遅延時間TPは、(5×t1)となる。
以上のように、図11の場合も、全ての画像信号がパラレルに出力されていない場合であっても、パラレルに出力される画像信号間において、複数の信号線を、半導体装置内において物理的な位置における端から順番に、かつグループ毎の出力時の電流値の総和が所定の電流値を超えないような信号線の数でグルーピングされている。
よって、第4の変形例も第3の変形例と同様に、一部の画像信号がシリアルで転送される場合、各回路には高い駆動能力が必要となるので、上述したようなグルーピングを行うことによって、グループ内の画像信号はシリアルに出力されるが、パラレルに出力される画像信号間を少しずらすことによって、瞬間的な消費電力の上昇を抑制することができる。
なお、本変形例においても、複数の信号線を端から順番にグルーピングしなくてもよく、例えば、図11の場合、G[7:4]からB[3:0]の順番で遅延回路の数が増えているが、その順番を変更してもよい。例えば、B[3:0]からG[7:4]の順番で遅延回路の数が増えるようにしたり、端から順番でなく遅延回路の数が増えるようにしてもよい。
さらになお、図11では、RGBの各色の画像信号は、4ビットずつの2つのグループに分けられていたが、ビット数が均等になるように分けないで、RGBの各色毎に、3ビット、3ビット及び2ビットの3つに分けるようにしてもよい。具体的には、例えば、1画素が24ビットである場合、R[7:5]、G[7:5]、B[7:5]、R[4:2]、G[4:2]、B[4:2]、R[1:0]、G[1:0]、B[1:0]というように、9つに分けるようにしてもよい。
以上のように、第3と第4の変形例では、LCDC7b、7cは、表示すべき画像の各画素を複数のビット(例えば、24ビット)で表現した画像信号を所定の数(例えば、RGBの3つ、あるいはRGBを6つ)に分割して、複数の画像信号を、その分割された複数のビットのグループ内ではシリアルで出力され、グループ間ではパラレルに出力するようにしている。言い換えれば、LCDC7b、7cは、表示すべき画像の各画素を複数のビットで表現した画像信号の一部を端子群15からシリアルに出力している。
さらに、上述した実施の形態及び各変形例では、各LCD制御用のコントローラLCDC7、7A等に、制御部であるCPU5からはシリアルに画像信号等が入力されているが、コントローラ7、7A等へ入力される画像信号等は、パラレルでもよい。図12から図14は、それぞれ、そのようなCPUからLCDCへの画像信号等の入力がパラレルの場合の変形例を示す。
図12は、図2のLCDC7に入力される画像信号等が、パラレルに入力される場合を説明するためのブロック図である。図13は、図9のLCDC7Aに入力される画像信号が、パラレルに入力される場合を説明するためのブロック図である。図14は、図11のLCDC7Bに入力される画像信号が、パラレルに入力される場合を説明するためのブロック図である。
図12に示すように、複数の画像信号線8aと複数の端子部18aを介して、CPU5aからの画像信号は、LCDC7のDRAMC12aにパラレルに入力される。なお、DRAMC12aは、外部と内部のデータを調停するデータ制御部を含む。同様に、複数の制御信号線9aと複数の端子部19aを介して、CPU5aからの各種制御信号は、DRAMC12aにパラレルに入力される。そして、図13及び図14のそれぞれにおいても、同様に、複数の画像信号線8aと複数の端子部18aを介して、CPU5aからの画像信号は、LCDC7A,7BのDRAMC12aにパラレルに入力され、複数の制御信号線9aと複数の端子部19aを介して、CPU5aからの画像信号は、LCDC7A,7BのDRAM12aに入力される。
図12から図14のような構成においても、端子群15から出力される複数の画像信号の信号線をグルーピングして、グループ毎の出力時の電流値の総和が、所定の電流値を超えないようになっているので、半導体装置において、部分的に瞬間的に電力が大量に消費されることによる、部分的な電力供給不足が生じることがない。
以上のように、本実施の形態及び各変形例に係わる半導体装置によれば、半導体装置内で部分的に、瞬間的に電力が大量に消費されることによる、他の回路部分での電力の供給不足が生じることを防ぐことができ、その結果、半導体装置内の回路の誤動作を防止することができる。
なお、以上説明した実施の形態及び各変形例では、グルーピングされた画像信号は、略均等の間隔で出力されている。すなわち、各グループ間の遅延時間は、同一の時間t1である。しかし、各グループ間の遅延時間が互いに異なっていてもよい。すなわち、各グループ間の遅延時間は、同一の時間t1でなく、時間t1とは異なる時間t2、t3、t4等であってもよい。
また、画像信号は、LCDにおける画像表示のための信号であったが、表示装置の表示器としては、LCDに限られず、有機EL装置、SED(SED(Surface-Conduction Electron-emitter Display))装置、プラズマ装置等であってもよい。
さらに、以上説明した実施の形態及び各変形例では、表示装置は、携帯電話を例として挙げているが、PDA(personal digital assistant)、デジタルカメラ、テレビ受像器でもよい。
さらになお、本実施の形態及び各変形例によれば、瞬間的に電力が大量に消費されることによる、他の回路部分での電力の供給不足が生じることを防ぐことができ、その結果、半導体装置内の回路の誤動作を防止するという効果が生じるが、さらに、表示装置全体の消費電力を下げるというメリットもあるので、本実施の形態及び各変形例は、いわゆるコンセントから電力を受ける通常のテレビ受像機等の表示装置にも有効である。これは、近年の表示装置の高精細化に伴い、画素数が多くなってきており、瞬間的に同時に電力が消費されるので、そのようなテレビ受像機等においても消費電力の低減という効果を期待できるからである。
本発明の実施の形態に係わる電子機器の構成例を示すブロック図である。 LCDCの構成例を示すブロック図である。 遅延処理部の構成を説明するための回路図である。 画像信号の出力タイミングを説明するためのタイミングチャートである。 RGBの各画像信号の出力タイミングを説明するための図である。 第1の変形例に係るRGBの各画像信号の出力タイミングを説明するための図である。 第1の変形例に係る遅延処理部の構成を説明するための回路図である。 第2の変形例に係るRGBの各画像信号の出力タイミングを説明するための図である。 第3の変形例に係るLCDCの構成例を示すブロック図である。 図9のRGBの画像信号の出力波形を示す波形図である。 第4の変形例に係るLCDCの構成例を示すブロック図である。 図2のLCDC7に入力される画像信号等が、パラレルに入力される場合を説明するためのブロック図である。 図9のLCDC7Aに入力される画像信号が、パラレルに入力される場合を説明するためのブロック図である。 図11のLCDC7Bに入力される画像信号が、パラレルに入力される場合を説明するためのブロック図である。
符号の説明
1 携帯電話、2 表示部、3 操作部、4 ヒンジ部、5 CPU、6 LCD、7、7A、7B(7a、7b、7c) LCDC、11 DRAM、12 DRAMC、13、13A、13B、13C、13D 遅延処理部、14 端子部、15 端子群、16 信号線、17 遅延回路

Claims (5)

  1. 複数の画像信号をパラレルに出力する画像信号出力回路と、
    パラレルに出力される前記複数の画像信号のそれぞれに対応する複数の信号線と、
    該複数の信号線のそれぞれに接続された複数の第1の端子部と、
    各信号線に流れる各電流値の和が所定の電流値を超えない範囲で複数のグループに分けられ、前記複数の第1の端子部から出力される複数の画像信号を、前記複数のグループの中で最初のグループが画像信号の出力を開始してから最後のグループが画像信号の出力を開始するまでの全遅延時間が前記複数の画像信号を出力するタイミングを規定するクロックパルス周期の10%となるように前記複数のグループ間で互いに所定の遅延時間だけ遅延させるための、前記複数の画像信号のそれぞれを保持しないバッファ回路又はインバータ回路から構成された遅延回路を有することを特徴とする半導体装置。
  2. 前記複数の画像信号に対応する複数の信号が入力され、該複数の信号を前記画像信号出力回路に入力するように前記画像信号出力回路に接続された第2の端子部を有することを特徴とする請求項1に記載の半導体装置。
  3. 前記画像信号出力回路は、表示すべき画像の各画素を複数のビットで表現した画像信号の全てを前記複数の第1の端子部からパラレルに出力することを特徴とする請求項1又は請求項2に記載の半導体装置。
  4. 前記画像信号出力回路は、表示すべき画像の各画素を複数のビットで表現した画像信号の一部を前記複数の第1の端子部からシリアルに出力することを特徴とする請求項1又は請求項2に記載の半導体装置。
  5. 請求項1から請求項4のいずれか1つに記載の前記半導体装置を搭載した表示装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016126171A (ja) * 2014-12-29 2016-07-11 株式会社新陽社 Ledユニット及び当該ledユニットを制御する制御手段
CN104599623B (zh) * 2015-02-27 2017-07-04 京东方科技集团股份有限公司 一种图像显示方法、装置及电子设备
TWI643013B (zh) * 2017-03-29 2018-12-01 友達光電股份有限公司 顯示器
CN114822426B (zh) * 2021-01-28 2024-06-04 咸阳彩虹光电科技有限公司 数据处理方法、数据处理装置及显示面板

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63127656A (ja) * 1986-11-17 1988-05-31 Ricoh Co Ltd イメ−ジセンサ駆動回路
JPH0644149A (ja) * 1992-04-20 1994-02-18 Nec Corp 同時切替制限器
US7095783B1 (en) * 1992-06-30 2006-08-22 Discovision Associates Multistandard video decoder and decompression system for processing encoded bit streams including start codes and methods relating thereto
US6263422B1 (en) * 1992-06-30 2001-07-17 Discovision Associates Pipeline processing machine with interactive stages operable in response to tokens and system and methods relating thereto
US6067417A (en) * 1992-06-30 2000-05-23 Discovision Associates Picture start token
JP3135748B2 (ja) * 1993-06-21 2001-02-19 株式会社東芝 表示データ駆動用集積回路
JP3254865B2 (ja) * 1993-12-17 2002-02-12 ソニー株式会社 カメラ装置
US5805130A (en) * 1994-04-27 1998-09-08 Sharp Kabushiki Kaisha Liquid crystal display device and method for driving the same
JPH10161614A (ja) * 1996-12-04 1998-06-19 Seiko Epson Corp 画像表示装置、そのためのサンプリングクロック調整回路および遅延回路
JPH117349A (ja) * 1997-06-18 1999-01-12 Toppan Printing Co Ltd バス配線のノイズ低減電子回路及び集積回路
JP3517568B2 (ja) * 1997-10-24 2004-04-12 キヤノン株式会社 画像処理装置
JP3993297B2 (ja) * 1998-04-01 2007-10-17 三菱電機株式会社 制御回路
US6657986B1 (en) 1998-07-10 2003-12-02 Hyundai Electronics America Variable clock rate correlation circuit and method of operation
US6477656B1 (en) * 1998-09-29 2002-11-05 Konica Corporation System for generating clock pulse which the number of pulses outputted within a predetermined time period is based on the number of calculated delay stages
AU2001288963A1 (en) 2000-09-18 2002-04-02 Skybitz, Inc System and method for fast code phase and carrier frequency acquisition in gps receiver
JP2002169523A (ja) * 2000-11-30 2002-06-14 Toshiba Corp 表示制御器
AU2002230682A1 (en) 2000-12-05 2002-06-18 The Johns Hopkins University Flexible architecture gps receiver
JP2002341820A (ja) 2001-05-16 2002-11-29 Matsushita Electric Ind Co Ltd 表示装置及びその駆動方法
US6989779B2 (en) * 2001-05-18 2006-01-24 Rohm Co., Ltd. Semiconductor device having DAC channels for video signals
US7130326B2 (en) 2002-03-13 2006-10-31 The Aerospace Corporation Gated time division multiplexed spread spectrum correlator
JP4447200B2 (ja) * 2002-07-19 2010-04-07 Necエレクトロニクス株式会社 映像データ転送方法、表示制御回路及び液晶表示装置
US7471411B2 (en) * 2002-10-29 2008-12-30 Konica Minolta Holdings Inc. Image printing apparatus and method of adjusting and correcting main-scanning offset in image printing apparatus
JP4425556B2 (ja) * 2003-03-28 2010-03-03 シャープ株式会社 駆動装置およびそれを備えた表示モジュール
US7098696B2 (en) * 2003-07-31 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor integrated circuit
JP4440058B2 (ja) * 2004-09-28 2010-03-24 パナソニック株式会社 半導体集積回路
JP2006133511A (ja) * 2004-11-05 2006-05-25 Sharp Corp アクティブマトリクス型の表示装置
US7750843B2 (en) 2005-10-14 2010-07-06 Accord Software & Systems Pvt. Ltd Weak signal acquisition

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