JP5142483B2 - 半導体装置及び表示装置 - Google Patents

Description

本発明は、半導体装置及び表示装置に関し、特に画像信号を出力する半導体装置及び表示装置に関する。

従来より、携帯電話等の電子機器が広く利用されており、携帯電話では、画像を表示器に表示するための画像処理等の種々の処理が行われる。その画像処理等は、半導体装置により実現されている。

その画像処理が行われる場合、半導体装置は、表示器（例えば、液晶表示装置（以下、LCDという））へ制御部から複数の画像信号を出力する際、カラー画像場合の１画素（すなわち１pixel）毎に、画像信号をまとめて出力している。例えば、RGBの３つの色の各色が８ビット信号で表現される場合、１画素の表示のためには２４ビットの画像信号が必要であり、画素毎に２４ビットの画像信号がパラレルに出力される。RGBの各色が６ビット信号で表現される場合、１画素の表示のために１８ビットの画像信号が必要であり、画素毎に１８ビットの画像信号がパラレルに出力される。RBの各色が５ビット信号で、Gが６ビット信号で表現される場合、１画素の表示のために１６ビットの画像信号が必要であり、画素毎に１６ビットの画像信号がパラレルに出力される。
従って、半導体装置は、複数の画像信号を同時にかつパラレルに出力している。

しかし、複数の画像信号を、同時にかつパラレルに出力することは、半導体装置内で部分的に、瞬間的に電力が大量に消費される。瞬間的に電力の大量消費が半導体装置内で部分的に行われると、半導体装置内の他の回路部分で電力の供給不足が生じてしまう場合がある。もしも、半導体装置の一部に必要な電力が供給されない場合、半導体装置内の回路の誤動作が生じる虞がある。
また、表示装置における、このような最大瞬間消費電力を低減する方法として、特開2002-341820号公報に、異なる信号電極群に対してタイミングをずらしてデータ信号を供給する方法が提案されている。しかし、その提案の構成では、データロード命令を複数の分け、複数の信号側駆動手段が独立して駆動されるようにしているが、複数の画像信号が同時にかつパラレルに送受信されるとき、半導体装置等内で部分的に瞬間的に電力が大量に消費される場合の上述した問題については、具体的な手段はなんら提示されていない。

単純に、複数の画像信号を分割して、分割した単位の画像信号を出力するようにすることも考えられるが、分割出力は、画像処理の速度上好ましくなく、また、表示器の画面サイズが大きくなるにつれて、さらに画像処理の速度上好ましくなくなる。
特開2002-341820号公報

本発明は、以上のような問題に鑑みてなされたものであり、複数の画像信号をパラレルに出力する画像信号出力回路を有する半導体装置における複数の画像信号の出力において、瞬間的な消費電流の抑制ができる半導体装置を提供することを目的とする。

本発明の一態様に係る半導体装置は、複数の画像信号をパラレルに出力する画像信号出力回路と、パラレルに出力される前記複数の画像信号のそれぞれに対応する複数の信号線と、該複数の信号線のそれぞれに接続された複数の第１の端子部と、各信号線に流れる各電流値の和が所定の電流値を超えない範囲で複数のグループに分けられ、前記複数の第１の端子部から出力される複数の画像信号を、前記複数のグループの中で最初のグループが画像信号の出力を開始してから最後のグループが画像信号の出力を開始するまでの全遅延時間が前記複数の画像信号を出力するタイミングを規定するクロックパルス周期の１０％となるように前記複数のグループ間で互いに所定の遅延時間だけ遅延させるための、前記複数の画像信号のそれぞれを保持しないバッファ回路又はインバータ回路から構成された遅延回路とを有する。

複数の画像信号をパラレルに出力する画像信号出力回路を有する半導体装置における複数の画像信号の出力において、瞬間的な消費電流の抑制ができる半導体装置を実現することができる。

以下、本発明の実施の形態を図面を用いて説明する。
図１は、本発明の実施の形態に係わる電子機器の構成例を示すブロック図である。図１に示す電子機器の例は、携帯電話１である。携帯電話１は、二つ折り型の機器であり、主として表示部２と操作部３とから構成され、画像を表示する表示装置の１つである。表示部２と操作部３は、ヒンジ部４によって連結されており、表示部２は、操作部３に対して表示部２の表示面を開いたり、閉じたりすることができるようになっている。

操作部３には、図示しない操作キー等が設けられ、操作部３は、各種操作処理、画像処理等の各種処理を行う制御部としてのCPU５を、主として有する。表示部２は、表示器としてのLCD６と、そのLCD６を制御するLCD制御用のコントローラ（以下、LCDCと略す）７を、主として有する。CPU５は、画像処理等を実行し、複数の画像信号を生成している。なお、制御部としては、CPUに代えてDSP等であってもよい。

CPU５からの画像信号と制御信号（クロック信号のみ、またはクロック信号とアドレス信号等）は、それぞれ、画像信号線である高速シリアル線８と、制御信号線９とを介してLCDC７へ供給され、LCDC７は、制御信号による制御の下、シリアル信号として入力された画像信号を、パラレルの画像信号に変換して、所定の制御信号と共にLCD６へ出力する。制御信号としては、垂直同期信号VSYNC、水平同期信号HSYNC、クロック信号DCLK、イネーブル信号DENがある。LCD６は、入力されたパラレルの画像信号に基づく画像を表示領域に表示する。

図２は、LCDC７の構成例を示すブロック図である。LCDC７は、例えば半導体装置である半導体チップである。本実施の形態に係るLCDC７は、LCD６の制御用のコントローラ機能を有する回路部であるLCDC７ａに加えて、DRAM１１と、DRAM１１を制御するDRAM制御用のコントローラ（以下、DRAMCと略す）１２と、遅延処理部１３とを含む。１つの半導体チップであるLCDC７には、LCD６への各種信号を出力するための複数の端子部１４からなる端子群１５が設けられている。各端子部１４は、ここでは、半導体チップの端子である電極パッドである。DRAMC１２は、外部と内部のデータを調停するデータ制御部を含む。

CPU５からのシリアルの画像信号は、一旦DRAMC１２の制御の下でDRAM１１に記憶され、その後、LCDC７ａへシリアル信号として供給される。LCDC７ａは、所定の処理を行い、複数の画像信号を保持する。画像信号出力回路としてのLCDC７ａは、端子群１５に接続された複数の信号線１６を介して、複数の制御信号と複数の画像信号をそれぞれパラレル信号として出力する。

その結果、端子群１５の各端子部１４から、垂直同期信号VSYNC、水平同期信号HSYNC、クロック信号DCLK、イネーブル信号DEN、RGBの各画像信号がLCD６へ出力される。

LCDC７ａと端子群１５との間には、複数の画像信号を、グループ毎に所定の遅延時間だけ遅らせる遅延処理部１３が設けられている。遅延処理部１３は、複数の遅延回路１７を含む。

なお、CPU５からの複数の画像信号に対応する複数の信号は、端子部１８から入力され、DRAMC12及びDRAM１１を介して、半導体装置としてのLCDC７に入力される。そして、CPU５からの制御信号は、端子部１９から入力され、DRAMC12へ入力される。

さらに、図３を用いて、画像信号の遅延処理部１３について説明する。図３は、遅延処理部１３の構成を説明するための回路図である。ここでは、RGBのカラーの画像信号が、それぞれ８ビットの信号であり、全体で２４ビットの信号でカラー画像の１画素を表す。

本実施の形態では、各信号線に流れる電流値が同じで、４つの画像信号毎に１つのグループが形成される。従って、２４ビットの画像信号は、６つのグループにグルーピングされて分けられている。８つのR信号は、２つのグループG1,G2に、８つのG信号は、２つのグループG3,G4に、８つのB信号は、２つのグループG5,G6に分けられている。

そして、グループG1の各画像信号は、対応する各信号線１６を介して端子群１５の各端子部１４に供給されている。グループG2の各画像信号は、対応する各信号線１６を介して端子群１５の各端子部１４に供給されているが、グループG1の各画像信号に対して、所定の遅延時間t1だけ遅れて各端子部１４に供給されるように、遅延回路１７が各信号線１６の途中に設けられている。具体的には、グループG2に対応する各信号線１６に、遅延回路１７が１つ設けられている。すなわち、１つの遅延回路１７により、その所定の遅延時間t1を得ている。ここでは、遅延回路１７としてのバッファ回路が用いられており、バッファ回路は、例えば、出力波形が反転しないように、２つのインバータ回路からなる。

また、グループG3の各画像信号は、対応する各信号線を介して端子群１５の各端子部１４に供給されているが、グループG2の各画像信号に対して、同様に、所定の遅延時間t1だけ遅れて各端子部１４に供給されるように、遅延回路１７が信号線の途中に設けられている。グループG3に対応する各信号線に、遅延回路１７が２つ設けられている。すなわち、２つの遅延回路１７により、所定の遅延時間t1の２倍の遅延時間を得ている。

以下、同様に、グループG4の画像信号はグループG3の画像信号に対して、所定の遅延時間t1だけ遅れ、グループG5の画像信号はグループG4の画像信号に対して、所定の遅延時間t1だけ遅れ、グループG6の画像信号はグループG5の画像信号に対して、所定の遅延時間t1だけ遅れるように、複数の遅延回路１７が、対応する信号線の途中に設けられている。図３に示すように、グループG4の画像信号に対応する信号線の途中には、３つの遅延回路１７が設けられ、グループG5の画像信号に対応する信号線の途中には、４つの遅延回路１７が設けられ、グループG6の画像信号に対応する信号線の途中には、５つの遅延回路１７が設けられている。

ここで、複数の画像信号の出力タイミングについて説明する。図４は、画像信号の出力タイミングを説明するためのタイミングチャートである。図４において、所定のクロックパルスDCLKの信号波形の立ち上がりのタイミングtsでLCDC７ａから複数の信号線１６に、２４ビットのRGBの画像信号の出力がそれぞれ同時に開始される。図４では、クロックパルスDCLKの周期Pcの立ち上がりのタイミングtsで、２４個の画像信号が出力される。グループG1の４つの画像信号は、それぞれ対応する信号線１６を介して端子部１４に直接出力される。

しかし、それぞれが対応する信号線１６に出力されたグループG2からG6の各画像信号は、タイミングtsの時から互いに遅延時間が異なるように設けられた、１つ又は複数の遅延回路１７を介して各端子部１４に供給される。よって、６つのグループの間では、各端子部１４に画像信号が到達する時間が異なる。特に、上述したように、グループG1の各画像信号が各端子部１４から出力されてから、グループG6の各画像信号が各端子部１４から出力されるまでの時間（以下、全遅延時間という）TPは、図３の場合は遅延時間t1の５倍の時間（５×t1）となる。

図５は、RGBの各画像信号の出力タイミングを説明するための図である。図５は、図４の遅延期間TPにおける各端子部１４から出力される画像信号のタイミングを説明するための図である。図５に示すように、グループ間では遅延時間t1だけ、各端子部１４からの各画像信号の出力タイミングがずれ、グループ全体では、全遅延時間TPだけ掛かって１画素の全画像信号がLCD６へ出力される。図５に示すように、最初に出力されるグループG1の画像信号が出力されてから、最後に出力されるグループG6の画像信号が出力されるまで、時間TPが掛かっている。

そして、各信号線に流れる電流値が同じであるので、グループ毎の出力時の電流値の総和は、同じとなる。例えば、１つの画像信号の出力電流が４ｍAであったとすると、各グループの４本の信号線のそれぞれに流れる電流値の和は、１６ｍAとなる。よって、従来では、２４個の画像信号が、同時に出力されたときには、９６ｍAの電流が一時に消費されるが、本実施の形態によれば、一時に消費される電流値は、１６ｍAである。よって、回路設計上規定された、一時に消費される所定の電流値に応じて、その所定の電流値を超えないように、画像信号を出力する信号線のグルーピングをすることによって、複数の画像信号の同時出力時の大量な電流消費に依る、半導体装置の誤動作等を防止することができる。

なお、ここで、回路設計上規定された、一時に消費される所定の電流値は、携帯電話１の通常の使用時における電流値だけでなく、製造工程におけるテスト時に消費される電流値を含むものでもよい。テスト用の電極パッドを用いてテストが行われるが、テスト時には、テストのために回路接続が通常使用時とは異なるように変更され、通常使用時よりも大きなテスト用電流が流れる場合がある。よって、そのようなテスト時の各配線の電流も考慮して、所定の電流値が決められるのが望ましい。いずれにしろ、所定の電流値は、一時に消費される電流値が他の回路に誤動作を生じさせないようにするために設定される値である。

さらになお、本実施の形態では、全遅延時間TPは、クロックパルス周期の略１０％になっている。全遅延時間TPをクロックパルス周期Pcの略１０％の時間にすると、例えば、クロックパルス周期Pcが２０nsの場合、全遅延時間TPは２nsとなる。５つのグループの画像信号を均等に遅らせた場合、グループ間の遅延時間t1は、０．４nsとなる。

全遅延時間TPをクロックパルス周期Pcの略１０％にするのは、受信側回路（ここでは、LCD６）の受信タイミングが、クロックパルスDCLKの周期の半分の位置のタイミングであるときにおいても、受信側回路で確実に画像信号が受信できるようにし、かつ十分な遅延時間を持って複数の画像信号を出力できるからである。例えば、受信側回路がクロックパルスDCLKの立ち上がりのタイミングで画像信号の出力を行う場合、クロックパルスDCLKの立ち上がりのタイミングからクロックパルス周期Pcの略１０％の時間の間に全ての画像信号を出力しておけば、クロックパルス周期Pcの真ん中で読み取りのイネーブル信号DENのタイミングがあったときに、受信側回路で画像信号を確実に受信することができる。

なお、ダブルクロックの場合であれば、クロックの立ち上がりと立ち下がりの間の周期の略１０％が、全遅延時間TPとなる。

以上のように、本実施の形態に係わる半導体装置によれば、半導体装置内で部分的に、瞬間的に電力が大量に消費されることによる、他の回路部分での電力の供給不足が生じることを防ぐことができ、その結果、半導体装置内の回路の誤動作を防止することができる。

次に、変形例を説明する。
上述した例は、各信号線に流れる電流の電流値が同じ場合であり、複数の信号線を、半導体装置内において物理的な位置における端から順番に、かつ信号線の数が同じになるようにグルーピングした例である。

第１の変形例は、各信号線に流れる電流の電流値が同じでない場合に、複数の信号線をそのような端から順番にグルーピングするが、グループ毎の出力時の電流値の総和が所定の電流値を超えないようにグルーピングする例である。

図６は、第１の変形例に係るRGBの各画像信号の出力タイミングを説明するための図である。図７は、第１の変形例に係る遅延処理部の構成を説明するための回路図である。図６に示すように、グループ間では遅延時間t1だけ、各端子部１４からの各画像信号の出力タイミングがずれ、グループ全体では、全遅延時間TPだけ掛かって全画像信号がLCD６へ出力される。しかし、グループG1の中の１つの信号線の中に、他の信号線よりも多く電流を消費する線が含まれているため、グループG1は、３本の信号線で１つのグループとして構成されている。例えば、R(5)の画像信号に対応する信号線には、８ｍAの電流が流れ、他のR(7)とR(6)には、４ｍAの電流が流れるとすれば、所定の電流値が１６ｍAの場合、３本のR(7)からR(5)の信号線に流れる電流の和が所定の電流値になってしまう。よって、R(7)からR(5)の信号線で、グループG1を形成している。

また、R(4)とR(3)の画像信号に対応するそれぞれの信号線には、２mAの電流が流れ、R(2)からR(0) の画像信号に対応するそれぞれの信号線には、４mAの電流が流れるとすれば、信号線R(4)からR(0)に流れる電流の和は、１６ｍAであるので、信号線R(4)からR(0)の信号線で、グループG2を形成している。

さらに、信号線G(7)からG(4)に流れる電流の和は、１６ｍAであるので、信号線G(7)からG(4)の信号線で、グループG3を形成している。以下、グループG4からG６もそれぞれ、電流値の和は１６ｍAである。

以上のように、各信号線に流れる電流が異なる場合に、複数の信号線を順番に、かつグループ毎の画像信号の出力時の電流値の総和が所定の電流値を超えないような信号線の数でグルーピングするようにしてもよい。

第２の変形例として、各信号線に流れる電流の電流値が同じでない場合に、複数の信号線を、半導体装置内において物理的な位置における端から順番でなく、グループ毎の出力時の電流値の総和が所定の電流値を超えないような信号線の数でグルーピングする例がある。

図８は、第２の変形例に係るRGBの各画像信号の出力タイミングを説明するための図である。図８は、第２の変形例に係る遅延処理部の構成を説明するための回路図である。図８は、図７と異なって、複数の信号線を、半導体装置内において物理的な位置における端から順番でなく、かつグループ毎の出力時の電流値の総和が所定の電流値を超えないような信号線の数でグルーピングされている。

具体的には、グループG1は、遅延時間無しのグループで、信号線R(7),R(4),G(5),G(0)を含む。グループG2は、遅延時間t1のグループで、信号線R(6),R(3),R(0),B(2)を含む。グループG3は、遅延時間(２×t1)のグループで、信号線R(5),G(7),G(2),B(1)を含む。グループG4は、遅延時間（３×t1）のグループで、信号線R(2),R(1),G(3),B(4)を含む。グループG5は、遅延時間（４×t1）のグループで、信号線G(4),B(7),B(6),B(5),B(3)を含む。グループG6は、遅延時間（５×t1）のグループで、信号線G(6),B(0)を含む。

すなわち、グルーピングは複数の信号線を、物理的な位置における端から順番に行わなくてもよく、かつグループ毎の出力時の電流値の総和が所定の電流値を超えないようにグルーピングされていてもよい。

第３の変形例として、上述したような、１画素の信号、例えば２４ビットの信号をパラレルに出力するのではなく、RGBの３つの色信号毎にはシリアルで、RGB間ではパラレルに出力するようにグルーピングする例がある。

図９は、画像信号出力回路としてのLCDC７ｂが、RGBの画像信号を、RGB毎には、シリアルで出力するが、RGB間では、遅延時間を持たせている場合の、LCDC７Aの構成例を示すブロック図である。LCDC７ｂは、RGBの各信号はそれぞれ３本の信号線１６を介して各端子部１４から出力される。LCDC７Aは、遅延処理部１３Cを有し、Rの画像信号に対応する信号線１６上には遅延回路は設けられていない。Gの画像信号に対応する信号線１６上には遅延回路１７が１つ設けられており、Bの画像信号に対応する信号線１６上には遅延回路１７が２つ設けられている。このときの出力信号の波形を図１０に示す。図１０は、図９のRGBの画像信号の出力波形を示す波形図である。図１０に示すように、３つの信号の全遅延時間TPは、（２×ｔ１）となり、RGBの各色毎に８ビットの画像信号がシリアルで出力されている。

以上のように、全ての画像信号がパラレルに出力されていない場合であっても、パラレルに出力される画像信号間において、複数の信号線を、半導体装置内において物理的な位置における端から順番に、かつグループ毎の出力時の電流値の総和が所定の電流値を超えないような信号線の数でグルーピングするようにしてもよい。なお、本実施の形態においても、複数の信号線をそのような端から順番にグルーピングしなくてもよく、例えば、図９の場合、Bの画像信号に対応する信号線１６上に１つの遅延回路を設け、Gの画像信号に対応する信号線１６上に２つの遅延回路を設けるようにしてもよい。

シリアルで複数ビットを転送する場合、通常、各回路には高い駆動能力が必要となる。よって、上述したようなグルーピングを行うことによって、図１０に示すように、パラレルに出力される画像信号間を少しずらすことによって、瞬間的な消費電力の上昇を抑制することができる。

なお、上述した例では、RGBの画像信号は、それぞれ８ビットであったが、RGBの各色が６，９，１０，１１，あるいは１２ビット信号で表現される場合、またはRBの各色が５ビット信号で、Gが６ビット信号で表現される場合でも本変形例は適用できるものである。

さらに、第４の変形例として、上述したような、RGBの３つの色信号毎にシリアルで、RGB間でパラレルに出力するようにグルーピングするのではなく、RGBのそれぞれの中にサブグループを形成するようにグルーピングしてもよい。

図１１は、第４の変形例に係るLCDC７Bの構成例を示すブロック図である。図１１では、画像信号出力回路としてのLCDC７ｃは、RGBの画像信号を、３を超える複数のグループに分け、各グループ内ではシリアルで出力するが、各グループ間ではパラレルに出力する。RGBの各信号がそれぞれ２つのグループに分けられ、LCDC７ｃは、６つの信号線１６を介して各端子部１４から各信号を出力する。

LCDC７Bは、遅延処理部１３Dを有し、Rの画像信号中、第１のグループに属する、上位７から４番目の信号（R[7:4]）に対応する信号線１６上には遅延回路は設けられていない。Rの画像信号中、第１のグループに属する、上位７から４番目の信号（R[7:4]）に対応する信号線１６上には遅延回路１７が１つ設けられている。Gの画像信号中、第１のグループに属する、上位７から４番目の信号（G[7:4]）に対応する信号線１６上には遅延回路１７が２つ設けられている。Bの画像信号中、第１のグループに属する、上位７から４番目の信号（B[7:4]）に対応する信号線１６上には遅延回路１７が２つ設けられている。Rの画像信号中、第２のグループに属する、上位３から０番目の信号（R[3:0]）に対応する信号線１６上には遅延回路１７が３つ設けられている。Gの画像信号中、第２のグループに属する、上位３から０番目の信号（G[3:0]）に対応する信号線１６上には遅延回路１７が４つ設けられている。Bの画像信号中、第２のグループに属する、上位３から０番目の信号（B[3:0]）に対応する信号線１６上には遅延回路１７が５つ設けられている。このときの出力信号の波形において、６つの信号の全遅延時間TPは、（５×ｔ１）となる。

以上のように、図１１の場合も、全ての画像信号がパラレルに出力されていない場合であっても、パラレルに出力される画像信号間において、複数の信号線を、半導体装置内において物理的な位置における端から順番に、かつグループ毎の出力時の電流値の総和が所定の電流値を超えないような信号線の数でグルーピングされている。

よって、第４の変形例も第３の変形例と同様に、一部の画像信号がシリアルで転送される場合、各回路には高い駆動能力が必要となるので、上述したようなグルーピングを行うことによって、グループ内の画像信号はシリアルに出力されるが、パラレルに出力される画像信号間を少しずらすことによって、瞬間的な消費電力の上昇を抑制することができる。

なお、本変形例においても、複数の信号線を端から順番にグルーピングしなくてもよく、例えば、図１１の場合、G[7:4]からB[3:0]の順番で遅延回路の数が増えているが、その順番を変更してもよい。例えば、B[3:0]からG[7:4]の順番で遅延回路の数が増えるようにしたり、端から順番でなく遅延回路の数が増えるようにしてもよい。

さらになお、図１１では、RGBの各色の画像信号は、４ビットずつの２つのグループに分けられていたが、ビット数が均等になるように分けないで、RGBの各色毎に、３ビット、３ビット及び２ビットの３つに分けるようにしてもよい。具体的には、例えば、１画素が２４ビットである場合、R[7:5]、G[7:5]、B[7:5]、R[4:2]、G[4:2]、B[4:2]、R[1:0]、G[1:0]、B[1:0]というように、９つに分けるようにしてもよい。

以上のように、第３と第４の変形例では、LCDC７ｂ、７ｃは、表示すべき画像の各画素を複数のビット（例えば、２４ビット）で表現した画像信号を所定の数（例えば、RGBの３つ、あるいはRGBを６つ）に分割して、複数の画像信号を、その分割された複数のビットのグループ内ではシリアルで出力され、グループ間ではパラレルに出力するようにしている。言い換えれば、LCDC７ｂ、７ｃは、表示すべき画像の各画素を複数のビットで表現した画像信号の一部を端子群１５からシリアルに出力している。

さらに、上述した実施の形態及び各変形例では、各LCD制御用のコントローラLCDC７、７A等に、制御部であるCPU５からはシリアルに画像信号等が入力されているが、コントローラ７、７A等へ入力される画像信号等は、パラレルでもよい。図１２から図１４は、それぞれ、そのようなCPUからLCDCへの画像信号等の入力がパラレルの場合の変形例を示す。

図１２は、図２のLCDC７に入力される画像信号等が、パラレルに入力される場合を説明するためのブロック図である。図１３は、図９のLCDC７Aに入力される画像信号が、パラレルに入力される場合を説明するためのブロック図である。図１４は、図１１のLCDC７Bに入力される画像信号が、パラレルに入力される場合を説明するためのブロック図である。

図１２に示すように、複数の画像信号線８ａと複数の端子部１８ａを介して、CPU５ａからの画像信号は、LCDC７のDRAMC１２ａにパラレルに入力される。なお、DRAMC１２ａは、外部と内部のデータを調停するデータ制御部を含む。同様に、複数の制御信号線９ａと複数の端子部１９ａを介して、CPU５ａからの各種制御信号は、DRAMC１２ａにパラレルに入力される。そして、図１３及び図１４のそれぞれにおいても、同様に、複数の画像信号線８ａと複数の端子部１８ａを介して、CPU５ａからの画像信号は、LCDC７A,７BのDRAMC１２ａにパラレルに入力され、複数の制御信号線９ａと複数の端子部１９ａを介して、CPU５ａからの画像信号は、LCDC７A,７BのDRAM１２ａに入力される。

図１２から図１４のような構成においても、端子群１５から出力される複数の画像信号の信号線をグルーピングして、グループ毎の出力時の電流値の総和が、所定の電流値を超えないようになっているので、半導体装置において、部分的に瞬間的に電力が大量に消費されることによる、部分的な電力供給不足が生じることがない。

以上のように、本実施の形態及び各変形例に係わる半導体装置によれば、半導体装置内で部分的に、瞬間的に電力が大量に消費されることによる、他の回路部分での電力の供給不足が生じることを防ぐことができ、その結果、半導体装置内の回路の誤動作を防止することができる。
なお、以上説明した実施の形態及び各変形例では、グルーピングされた画像信号は、略均等の間隔で出力されている。すなわち、各グループ間の遅延時間は、同一の時間t1である。しかし、各グループ間の遅延時間が互いに異なっていてもよい。すなわち、各グループ間の遅延時間は、同一の時間t1でなく、時間t1とは異なる時間t2、t3、t4等であってもよい。

また、画像信号は、LCDにおける画像表示のための信号であったが、表示装置の表示器としては、LCDに限られず、有機EL装置、SED（SED(Surface-Conduction Electron-emitter Display)）装置、プラズマ装置等であってもよい。

さらに、以上説明した実施の形態及び各変形例では、表示装置は、携帯電話を例として挙げているが、PDA（personal digital assistant）、デジタルカメラ、テレビ受像器でもよい。

さらになお、本実施の形態及び各変形例によれば、瞬間的に電力が大量に消費されることによる、他の回路部分での電力の供給不足が生じることを防ぐことができ、その結果、半導体装置内の回路の誤動作を防止するという効果が生じるが、さらに、表示装置全体の消費電力を下げるというメリットもあるので、本実施の形態及び各変形例は、いわゆるコンセントから電力を受ける通常のテレビ受像機等の表示装置にも有効である。これは、近年の表示装置の高精細化に伴い、画素数が多くなってきており、瞬間的に同時に電力が消費されるので、そのようなテレビ受像機等においても消費電力の低減という効果を期待できるからである。

本発明の実施の形態に係わる電子機器の構成例を示すブロック図である。 LCDCの構成例を示すブロック図である。 遅延処理部の構成を説明するための回路図である。 画像信号の出力タイミングを説明するためのタイミングチャートである。 RGBの各画像信号の出力タイミングを説明するための図である。 第１の変形例に係るRGBの各画像信号の出力タイミングを説明するための図である。 第１の変形例に係る遅延処理部の構成を説明するための回路図である。 第２の変形例に係るRGBの各画像信号の出力タイミングを説明するための図である。 第３の変形例に係るLCDCの構成例を示すブロック図である。 図９のRGBの画像信号の出力波形を示す波形図である。 第４の変形例に係るLCDCの構成例を示すブロック図である。 図２のLCDC７に入力される画像信号等が、パラレルに入力される場合を説明するためのブロック図である。 図９のLCDC７Aに入力される画像信号が、パラレルに入力される場合を説明するためのブロック図である。 図１１のLCDC７Bに入力される画像信号が、パラレルに入力される場合を説明するためのブロック図である。

符号の説明

１ 携帯電話、２ 表示部、３ 操作部、４ ヒンジ部、５ CPU、６ LCD、７、７Ａ、７Ｂ（７ａ、７ｂ、７ｃ） LCDC、１１ DRAM、１２ DRAMC、１３、１３A、１３B、１３C、１３D 遅延処理部、１４ 端子部、１５ 端子群、１６ 信号線、１７ 遅延回路

Claims (5)

1. 複数の画像信号をパラレルに出力する画像信号出力回路と、
   パラレルに出力される前記複数の画像信号のそれぞれに対応する複数の信号線と、
   該複数の信号線のそれぞれに接続された複数の第１の端子部と、
   各信号線に流れる各電流値の和が所定の電流値を超えない範囲で複数のグループに分けられ、前記複数の第１の端子部から出力される複数の画像信号を、前記複数のグループの中で最初のグループが画像信号の出力を開始してから最後のグループが画像信号の出力を開始するまでの全遅延時間が前記複数の画像信号を出力するタイミングを規定するクロックパルス周期の１０％となるように前記複数のグループ間で互いに所定の遅延時間だけ遅延させるための、前記複数の画像信号のそれぞれを保持しないバッファ回路又はインバータ回路から構成された遅延回路を有することを特徴とする半導体装置。
2. 前記複数の画像信号に対応する複数の信号が入力され、該複数の信号を前記画像信号出力回路に入力するように前記画像信号出力回路に接続された第２の端子部を有することを特徴とする請求項１に記載の半導体装置。
3. 前記画像信号出力回路は、表示すべき画像の各画素を複数のビットで表現した画像信号の全てを前記複数の第１の端子部からパラレルに出力することを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記画像信号出力回路は、表示すべき画像の各画素を複数のビットで表現した画像信号の一部を前記複数の第１の端子部からシリアルに出力することを特徴とする請求項１又は請求項２に記載の半導体装置。
5. 請求項１から請求項４のいずれか１つに記載の前記半導体装置を搭載した表示装置。

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