WO2012172976A1 - 半導体集積装置、表示装置、および半導体集積装置のデバッグ方法 - Google Patents

半導体集積装置、表示装置、および半導体集積装置のデバッグ方法 Download PDF

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真介 横沼
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シャープ株式会社
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    • G09G2370/14—Use of low voltage differential signaling [LVDS] for display data communication

Definitions

  • the present invention relates to a semiconductor integrated device, a display device, and a semiconductor integrated device debugging method, and more particularly to a semiconductor integrated device compliant with the DSI (Display Serial Interface) standard, a display device including the semiconductor integrated device, and the semiconductor integrated device. It relates to the debugging method.
  • DSI Display Serial Interface
  • the display data transmission interface in a display device such as a liquid crystal display device is shifting from a parallel transmission method with a large number of signal lines to a serial transmission method with a small number of signal lines.
  • This serial transmission system is extremely important especially for mobile devices such as mobile phones that require a reduction in wiring space.
  • DSI Display Serial Interface
  • MIPI Mobile Industry Processor Interface
  • HS high speed
  • LP low power
  • a semiconductor integrated device corresponding to the DSI standard is described in, for example, Patent Document 1.
  • the signals transmitted in the DSI standard are more complicated and higher in frequency than those in the conventional interface. For this reason, when debugging a driver for a liquid crystal display device that complies with the DSI standard, it is necessary to analyze the waveform using equipment and devices that are more expensive than conventional ones. In addition, this analysis takes more time than before.
  • Patent Document 2 discloses a high-speed serial controller provided with a test circuit. This test circuit is connected to an interface section between a PHY (physical layer) circuit and a LINC (data link layer) circuit. According to this high-speed serial controller, debugging can be performed by directly observing the parallel data flowing through the interface unit through a serial test interface that can be connected to the outside.
  • PHY physical layer
  • LINC data link layer
  • Patent Document 2 requires a test circuit and a serial test interface dedicated for debugging, which increases costs.
  • an object of the present invention is to provide a semiconductor integrated device, a display device, and a semiconductor integrated device debugging method that can be easily debugged at low cost, corresponding to the high-speed serial interface standard.
  • a first aspect of the present invention is a semiconductor integrated device, A display control unit for controlling the display of an image on an external display panel;
  • the display control unit A first interface connected to an externally connectable first bus and capable of serially receiving a signal group consisting of a differential signal and a first single-ended signal transmitted by the first bus;
  • the first interface is capable of receiving a first command issued by the external host connected to the first bus for switching the operation mode of the display control unit.
  • the operation mode of the display control unit shifts to a debug mode in which debugging can be performed without using the first bus based on the first command.
  • the first interface is an interface based on the DSI standard.
  • the display control unit further includes a second interface connected to an externally connectable second bus and capable of receiving a second single-ended signal transmitted on the second bus, In the debug mode, debugging using a signal transmitted on the second bus is possible based on a second command issued on the second bus.
  • the second interface includes a serial interface capable of receiving the second single-ended signal serially.
  • the serial interface is an interface based on the SPI standard.
  • a sixth aspect of the present invention is the fourth aspect of the present invention.
  • the serial interface is an interface based on the I2C standard.
  • the second interface includes a parallel interface capable of receiving the second single-ended signal in parallel.
  • the signal processing unit A register for storing command data received from the host via the first interface for controlling the operation of the signal processing unit; An image signal generation unit for generating the image signal;
  • the image signal generator is An image processing unit for generating the image signal based on image signal generation data to generate the image signal;
  • the operation mode of the display control unit is the debug mode
  • the command data is supplied to the image processing unit as the image signal generation data
  • the operation mode of the display control unit is not the debug mode
  • the first interface is provided.
  • a first selector that supplies data corresponding to an image to be displayed on the display panel received from the host to the image processing unit as the image signal generation data.
  • a ninth aspect of the present invention is the eighth aspect of the present invention,
  • the image processing unit corrects the image signal generation data based on a predetermined setting
  • the image signal generation unit sets the predetermined setting as the first setting when the operation mode of the display control unit is the debug mode, and sets the predetermined setting when the operation mode of the display control unit is not the debug mode.
  • a second selector having two settings;
  • the first setting is a setting for correcting the image signal generation data to data of at least two colors,
  • the second setting is a setting for correcting a gradation of the image signal generation data based on a gamma characteristic of the display panel.
  • a tenth aspect of the present invention is the eighth aspect of the present invention,
  • the image signal generation unit further includes a two-dimensional code conversion unit for converting the command data to be supplied to the image processing unit via the first selector into a two-dimensional code.
  • An eleventh aspect of the present invention is any one of the first to tenth aspects of the present invention, A drive unit connected to the display control unit and driving the display panel based on the control signal and the image signal is further provided.
  • a twelfth aspect of the present invention is a display device, A semiconductor integrated device according to an eleventh aspect of the present invention; The display panel is provided.
  • a thirteenth aspect of the present invention is a display device, A semiconductor integrated device according to any one of the first to tenth aspects of the present invention; The display panel; And a drive unit connected to the display control unit and driving the display panel based on the control signal and the image signal.
  • a fourteenth aspect of the present invention there is provided a first bus that is connected to an externally connectable first bus and that can serially receive a signal group including a differential signal and a first single-ended signal transmitted through the first bus.
  • a debugging method of a semiconductor integrated device comprising a display control unit including a signal processing unit that generates a corresponding image signal, Receiving a first command for switching an operation mode of the display control unit issued by an external host connected to the first bus at the first interface; The step of shifting the operation mode of the display control unit to a debug mode in which debugging can be performed without using the first bus based on the first command is provided.
  • a fifteenth aspect of the present invention is the fourteenth aspect of the present invention.
  • the display control unit further includes a second interface connected to an externally connectable second bus and capable of receiving a second single-ended signal transmitted on the second bus,
  • the method further includes a step of performing debugging using a signal transmitted on the second bus based on a second command issued on the second bus. It is characterized by.
  • a sixteenth aspect of the present invention is the fourteenth aspect of the present invention.
  • the signal processing unit has a register for storing command data received from the host via the first interface for controlling the operation of the signal processing unit, When the operation mode of the display control unit is the debug mode, the image signal is generated based on the command data. When the operation mode of the display control unit is not the debug mode, the image signal is generated from the host via the first interface.
  • the method further includes the step of generating the image signal based on the received data corresponding to the image to be displayed on the display panel.
  • a semiconductor integrated device provided with a first interface capable of serially receiving a signal group composed of a differential signal and a first single-ended signal transmitted through a first bus. It is possible to shift to a debug mode in which debugging can be performed without using one bus. Therefore, debugging can be easily performed at low cost without performing waveform analysis of a complicated signal group in the debug mode.
  • debugging in debug mode, debugging can be easily performed at low cost without performing waveform analysis of a complex signal group transmitted through the first bus connected to the interface based on the DSI standard. It becomes possible.
  • a signal transmitted through the second bus without performing waveform analysis of a complex signal group transmitted through the first bus connected to the interface based on the DSI standard. Debugging using is possible.
  • the command data stored in the register is displayed as an image on the external display panel in the debug mode. Therefore, debugging can be easily performed at low cost by visually recognizing this image or reading it with a scanner or the like.
  • the setting for correcting the image signal generation data is switched between the first setting and the second setting based on whether or not the second selector is in the debug mode. For this reason, it is possible to surely perform image display in each of the modes other than the debug mode and the debug mode.
  • the two-dimensional code is displayed on the external display panel in the debug mode.
  • This two-dimensional code can be easily read by a scanner or the like. Therefore, debugging can be performed more easily than in the eighth invention.
  • the same effect as any of the first to tenth aspects of the present invention can be achieved.
  • the display device can achieve the same effects as those of the eleventh aspect of the present invention.
  • the display device can achieve the same effects as any of the first to tenth aspects of the present invention.
  • the semiconductor integrated device debugging method has the same effects as the first aspect, the third aspect, and the eighth aspect of the present invention. be able to.
  • FIG. 6 is a signal waveform diagram for demonstrating the mode of the data transmission in the low power mode in the DSI bus transmission circuit in the said 1st Embodiment.
  • FIG. 6 is a signal waveform diagram for describing switching between a high speed mode and a low power mode in the DSI bus transmission circuit in the first embodiment. It is a schematic diagram for demonstrating the display operation using the DSI bus transmission circuit in the said 1st Embodiment. It is a block diagram which shows the structure of the SPI bus transmission circuit in the said 1st Embodiment. It is a signal waveform diagram for demonstrating the mode of the signal transmission in the SPI bus transmission circuit in the said 1st Embodiment.
  • FIG. 1 is a block diagram for explaining the overall configuration of the liquid crystal display device according to the first embodiment of the present invention.
  • the liquid crystal display device 2 according to the present embodiment includes an LCD (Liquid Crystal Display) driver 20 and a liquid crystal display panel 30 as semiconductor integrated devices.
  • the LCD driver 20 (more specifically, a display control circuit 200 described later in the LCD driver 20) can operate in two types of operation modes, a normal mode and a debug mode, as described later.
  • the LCD driver 20 is realized as an IC (Integrated Circuit), and includes a display control circuit 200 (display control unit), a driver group (drive unit) 300, and a RAM (Random Access Memory) 400.
  • the driver group 300 includes a source driver 310 and a gate driver 320.
  • a host 1 constituted by a CPU (Central Processing Unit) is provided outside the liquid crystal display device 2.
  • the host 1 is connected to the display control circuit 200.
  • the liquid crystal display device 2 and the host 1 according to the present embodiment constitute an electronic device (for example, a portable electronic device).
  • the display control circuit 200, the source driver 310, the gate driver 320, and the RAM 400 are formed as one IC, but the present invention is not limited to this.
  • either or both of the source driver 310 and the gate driver 320 may be formed as an IC separate from the display control circuit 200.
  • either or both of the source driver 310 and the gate driver 320 are integrally formed with the liquid crystal display panel 30 using amorphous silicon, polycrystalline silicon, microcrystalline silicon, an oxide semiconductor (for example, IGZO), or the like. May be.
  • the RAM 400 is provided in the liquid crystal display device 2, more specifically, in the LCD driver 20, but the RAM 400 may be provided outside the liquid crystal display device 2.
  • the liquid crystal display panel 30 includes n source lines (video signal lines) SL1 to SLn, m gate lines (scanning signal lines) GL1 to GLm, and intersections of these source lines SL1 to SLn and gate lines. And m ⁇ n pixel forming portions provided corresponding to each of. The plurality of pixel forming portions are arranged in a matrix to form a pixel array.
  • Each pixel forming portion is connected to a gate terminal connected to a gate line passing through a corresponding intersection and a switching element having a source terminal connected to a source line passing through the intersection and a drain terminal of the thin film transistor
  • a common electrode Ec which is a common electrode provided in the plurality of pixel formation portions, and a common electrode Ec provided in common in the plurality of pixel formation portions. It consists of a liquid crystal layer sandwiched between them.
  • a pixel capacitor Cp is constituted by a liquid crystal capacitor formed by the pixel electrode and the common electrode Ec.
  • an auxiliary capacitor is provided in parallel with the liquid crystal capacitor in order to reliably hold the voltage in the pixel capacitor Cp.
  • the display control circuit 200 receives a signal group SG sent from the host 1 via a DSI bus circuit described later, and displays an image signal DV corresponding to an image to be displayed on the liquid crystal display panel 30 and an image display on the liquid crystal display panel 30.
  • a control signal CS for controlling is output.
  • the control signal CS includes, for example, a source start pulse signal SSP, a source clock signal SCK, a latch strobe signal LS, a gate start pulse signal GSP, a gate end pulse signal GEP, and a gate clock signal GCK.
  • the source driver 310 receives the image signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 200, and the video signals SS (1) to SLn are respectively supplied to the source lines SL1 to SLn. Apply SS (n).
  • the gate driver 320 Based on the gate start pulse signal GSP, the gate end pulse signal GEP, and the gate clock signal GCK output from the display control circuit 200, the gate driver 320 generates a gate bus for the active scanning signals GOUT (1) to GOUT (m). The application to each of the lines GL1 to GLm is repeated with one vertical scanning period as a cycle.
  • the video signals SS (1) to SS (n) are applied to the source lines SL1 to SLn, respectively, and the scanning signals GOUT (1) to GOUT (m) are applied to the gate lines GL1 to GLm, respectively.
  • an image based on the image signal DV is displayed on the liquid crystal display panel 30.
  • FIG. 2 is a block diagram for explaining the configuration of the display control circuit 200 in the present embodiment.
  • the display control circuit 200 includes a host input / output unit 210, a signal processing unit 220, and a driver output unit 230.
  • the host input / output unit 210 is connected to the signal processing unit 220, and the signal processing unit 220 is connected to the driver output unit 230.
  • the signal processing unit 220 is connected to the RAM 400, and the driver output unit 230 is connected to the driver group 300.
  • the host input / output unit 210 is connected to the external host 1.
  • the display control circuit 200 receives the above signal group SG from the host 1 via the host input / output unit 210.
  • This signal group SG includes image data DAT and command data COM. A detailed description of the host input / output unit 210 will be described later.
  • the signal processing unit 220 generates an image signal DV and a control signal CS for controlling operations of the source driver 310 and the gate driver 320 constituting the driver group 300 in accordance with the image data DAT and command data COM received from the host 1.
  • the signal processing unit 220 includes a logic controller 221, a register 222, a control signal generation unit 223, an image signal generation unit 224, and the like.
  • the driver output unit 230 outputs the image signal DV and the control signal CS generated by the signal processing unit 220 to the driver group 300.
  • the RAM 400 connected to the signal processing unit 220 functions as a frame buffer for displaying an image and also functions as a work area of the signal processing unit 220.
  • the display control circuit 200 receives the image data DAT and the command data COM from the host 1 via the host input / output unit 210 as described above.
  • the image data DAT is data corresponding to an image to be displayed on the liquid crystal display panel 30. More specifically, the image data DAT is data corresponding to an image to be displayed on the liquid crystal display panel 30 in a normal mode to be described later.
  • the command data COM is data for setting the contents of the register 222 for controlling the driver group 300 (source driver 310 and gate driver 320), the operation mode (normal mode and debug mode) of the display control circuit 200, and the like. .
  • the display control circuit 200 When receiving the image data DAT, the display control circuit 200 stores the image data DAT in the RAM 400 that functions as a frame buffer. On the other hand, when the command data COM is received, the display control circuit 200 stores the command data COM in the register 222 (may be stored in the RAM 400).
  • the logic controller 221 causes the control signal generator 223 to generate the control signal CS and the image signal generator 224 to generate the timing signal TS in accordance with the contents set in the register 222.
  • the logic controller 221 causes the image signal generation unit 224 to generate the image signal DV.
  • the image signal generation unit 224 performs gradation correction based on the gamma characteristic of the liquid crystal display panel 30 on the image data DAT stored in the RAM 400 based on the timing signal TS generated by the control signal generation unit, thereby generating an image.
  • a signal DV is generated.
  • the logic controller 221 outputs the generated image signal DV and control signal CS to the driver group 300 (source driver 310 and gate driver 320) via the driver output unit 230.
  • FIG. 3 is a block diagram for explaining the configuration of the host input / output unit 210 in the present embodiment.
  • the host input / output unit 210 in the present embodiment includes a display control circuit side DSI interface (first interface) 211 and a display control circuit side single end interface (second interface) 212.
  • the display control circuit side DSI interface 211 is a serial interface based on the DSI (Display Serial Interface) standard.
  • the display control circuit side single-ended interface 212 includes a display control circuit side SPI interface 2120 and a display control circuit side I2C interface 2121.
  • the display control circuit side SPI interface 2120 is a serial interface based on the SPI (Serial Peripheral Interface) standard.
  • the display control circuit side I2C interface 2121 is a serial interface based on the I2C (Inter Integrated Circuit) standard.
  • a host-side DSI interface 111 and a host-side single-ended interface 112 are provided in the host 1.
  • the host-side DSI interface 111 is a serial interface based on the DSI standard.
  • the host-side single-ended interface 112 includes a host-side SPI interface 1120 and a host-side I2C interface 1121.
  • the host-side SPI interface 1120 is an interface based on the SPI standard.
  • the host-side I2C interface 1121 is an interface based on the I2C standard.
  • the host-side DSI interface 111 and the display control circuit-side DSI interface 211 are connected to each other by a DSI bus (first bus) L1.
  • a DSI bus transmission circuit is realized by the host side DSI interface 111, the DSI bus L1, and the display control circuit side DSI interface 211.
  • the host-side single-ended interface 112 and the display control circuit-side single-ended interface 212 are connected to each other by a single-ended bus (second bus) L2. More specifically, as shown in FIG. 4, the single-ended bus L2 includes an SPI bus L2a and an I2C bus L2b.
  • the host-side SPI interface 1120 and the display control circuit-side SPI interface 2120 are connected to each other by the SPI bus L2a.
  • An SPI bus transmission circuit is realized by the host side SPI interface 1120, the SPI bus L2a, and the display control side SPI interface. Since the SPI bus transmission circuit is a transmission circuit for use in a debug mode, which will be described later, the host-side SPI interface 1120 and the display control circuit-side SPI interface 2120 do not always have to be connected, and at least in the debug mode. It only has to be connected.
  • the host side I2C interface 1121 and the display control circuit side I2C interface 2121 are connected to each other by the I2C bus L2b.
  • the host side I2C interface 1121, the I2C bus L2b, and the display control circuit side I2C interface 2121 realize an I2C bus transmission circuit. Since the I2C bus transmission circuit is a transmission circuit for use in the debug mode described later, like the SPI bus transmission circuit, the host side I2C interface 1121 and the display control circuit side I2C interface 2121 are always connected. It is not necessary to be connected at least in the debug mode.
  • the DSI bus transmission circuit is used in a normal mode described later, and the SPI bus transmission circuit or the I2C bus transmission circuit is used in a debug mode described later.
  • the LCD driver 20 display control circuit 200 in this embodiment has a specification that may perform the same operation as that in the normal mode described later using an SPI bus transmission circuit or an I2C bus transmission circuit.
  • FIG. 5 is a block diagram showing the configuration of the DSI bus transmission circuit in the present embodiment.
  • the DSI bus transmission circuit includes the host-side DSI interface 111, the DSI bus L1, and the display control circuit-side DSI interface 211.
  • the host-side DSI interface 111 includes a data transmission circuit 1110 and a clock transmission circuit 1111.
  • the display control circuit side DSI interface 211 includes a data reception circuit 2110 and a clock reception circuit 2111.
  • This DSI bus transmission circuit can perform data transmission in a high speed (HS) mode by a differential method and data transmission in a low power (LP) mode by a single end method.
  • HS high speed
  • LP low power
  • FIG. 6 is a signal waveform diagram for explaining the state of data transmission in the HS mode in the DSI bus transmission circuit.
  • the data differential signal Dp / Dn is transmitted from the data transmission circuit 1110 to the data reception circuit 2110 with a voltage amplitude of 100 to 300 mV and a frequency of about 200 MHz to 500 MHz.
  • a clock differential signal CKp / CKn corresponding to a later-described reception clock CKr for taking in later-described received data Dr converted from the differential signal in the signal processing unit 220 is, for example, a voltage amplitude of 100 to 300 mV, 100 MHz.
  • the signal is transmitted from the clock transmission circuit 1111 to the clock reception circuit 2111 at a certain frequency. Since the data differential signal Dp / Dn is taken in the signal processing unit 220 at both the rising edge and falling edge of the clock differential signal CKp / CKn, if the frequency of the clock differential signal CKp / CKn is 100 MHz. The data transfer rate is 200 Mbps.
  • the data transmission circuit 1110 converts the transmission data Dt into a data differential signal Dp / Dn and receives the data via the DSI bus L1. Transmit to circuit 2110.
  • the data receiving circuit 2110 converts the received data differential signal Dp / Dn into received data Dr and outputs it. This received data Dr is given to the signal processing unit 220.
  • the transmission clock CKt is supplied to the clock transmission circuit 1111
  • the clock transmission circuit 1111 converts the transmission clock CKt into a clock differential signal CKp / CKn and transmits it to the clock reception circuit 2111 via the DSI bus L 1.
  • the clock reception circuit 2111 converts the received clock differential signal CKp / CKn into a reception clock CKr and outputs it. This reception clock CKr is given to the signal processing unit 220.
  • This HS mode is mainly used for transmission of image data DAT.
  • command data COM may be transmitted in the HS mode.
  • FIG. 7 is a signal waveform diagram for explaining the state of data transmission in the LP mode in the DSI bus transmission circuit.
  • the first single-end data signal Df and the second single-end data signal Db are transmitted from the data transmission circuit 1110 to the data reception circuit 2110 with a voltage amplitude of 1.2 V and a frequency of about 10 MHz.
  • the first single end data signal Df corresponds to, for example, command data COM transmitted from the host 1 side to the display control circuit 200 side
  • the second single end data signal Db is transmitted from the display control circuit 200 side to the host 1 side, for example.
  • transmission of the clock differential signal CKp / CKn is typically stopped (regardless of the state of the transmission path through which the above-described clock differential signal CKp / CKn is transmitted). ing).
  • a transmission path (hereinafter referred to as “Dp line”) used for transmission of the positive data differential signal Dp of the data differential signals Dp / Dn described above. Is used.
  • a transmission path (hereinafter referred to as “Dn line”) used for transmission of the negative data differential signal Dn of the data differential signals Dp / Dn described above. Is used). For this reason, in the DSI bus transmission circuit, the number of signal lines can be reduced.
  • FIG. 8 is a signal waveform diagram for explaining switching between the HS mode and the LP mode in the DSI bus transmission circuit.
  • Vhsh and Vhsl indicate high level potential and low level potential in the HS mode, respectively
  • Vlph and Vlpl indicate high level potential and low level potential in the LP mode, respectively.
  • the upper side in FIG. 8 shows a signal waveform diagram of the Dp line
  • the lower side shows a signal waveform diagram of the Dn line.
  • the transition from the LP mode to the HS mode is realized by the HS mode transition sequence.
  • the HS mode transition sequence is composed of periods LP-11, LP-01, LP-00, and HS-0.
  • the Dp line in the HS mode transition sequence changes from the LP mode high level potential Vlph to the LP mode low level potential Vlpl in the period LP-11, and is the LP mode low level potential Vlpl in the periods LP-01 and LP-00.
  • the LP mode low level potential Vlpl changes to the HS mode low level potential Vhsl.
  • the Dn line in the HS mode transition sequence changes from the LP mode high level potential Vlph to the LP mode low level potential Vlpl during the period LP-11, and changes from the LP mode high level potential Vlph to the LP mode low level potential Vlpl during the period LP-01.
  • 00 is the LP mode low level potential Vlpl
  • the LP mode low level potential Vlpl changes to the HS mode high level potential Vhsh.
  • the transition from the HS mode to the LP mode is realized by the HS mode end sequence.
  • the HS mode end sequence is realized by the periods HS-0 and LP-11.
  • the Dp line in the HS mode end sequence changes to the HS mode low level potential Vhsl during the period HS-0, and changes from the HS mode low level potential Vhsl to the LP mode high level potential Vlph during the period LP-11.
  • the Dn line in the HS mode end sequence changes to the HS mode high level potential Vhsh during the period HS-0, and changes from the HS mode high level potential Vhsh to the LP mode high level potential Vlph during the period LP-11.
  • data transmission is performed in the LP mode on the Dp line and the Dn line.
  • the DSI bus transmission circuit performs data transmission in the HS mode or the LP mode. In general, such switching between the HS mode and the LP mode is not performed in the transmission path through which the clock differential signal CKp / CKn is transmitted.
  • FIG. 9 is a schematic diagram for explaining a display operation using the DSI bus transmission circuit.
  • Image display for one frame is realized by the vertical synchronization period VSY, the vertical back porch period VBP, the display period VACT, and the vertical front porch period VFP in FIG.
  • the horizontal operation period HSY, the horizontal back porch period HBP, the image data transfer period RGB, the blanking period BL, and the horizontal front porch period HFP are repeated in order.
  • data is transmitted in the LP mode. Also, data is transmitted in the LP mode during the period excluding the image data transfer period RGB in the display period VACT, that is, during the normal operation period HSY, the horizontal back porch period HBP, the blanking period BL, and the horizontal front porch period HFP.
  • FIG. 10 is a block diagram showing the configuration of the SPI bus transmission circuit in the present embodiment.
  • the SPI bus transmission circuit includes the host-side SPI interface (master) 1120, the SPI bus L2a, and the display control circuit-side SPI interface 2120 (slave).
  • the SPI bus L2a includes four transmission paths for transmitting the SPI clock SCKs, the input data signal SDI, the output data signal SDO, and the chip select signal SCS.
  • transmission paths for transmitting the SPI clock SCKs, the input data signal SDI, the output data signal SDO, and the chip select signal SCS are “SCKs line”, “SDI line”, “SDO line”, and “SCS line”, respectively.
  • the SPI clock SCKs, the input data signal SDI, the output data signal SDO, and the chip select signal SCS are transmitted by a single end system.
  • the SPI clock SCKs, the input data signal SDI, and the chip select signal are transmitted from the host side SPI interface 1120 to the display control circuit side SPI interface 2120.
  • the output data signal SDO is transmitted from the display control circuit side SPI interface 2120 to the host side SPI interface 1120.
  • the transmission data Dt and the transmission clock CKt given to the host side SPI interface 1120 are transmitted to the display control circuit side SPI interface 2120 via the SPI bus L2a, and this display control is performed.
  • the circuit side SPI interface 2120 outputs the received data Dr and the received clock CKr, respectively.
  • FIG. 11 is a signal waveform diagram for explaining a state of signal transmission in the SPI bus transmission circuit in the present embodiment.
  • Data transmission / reception between the host-side SPI interface 1120 and the display control circuit-side SPI interface 2120 is synchronized with the SPI clock SCKs only when the chip select signal SCS is activated (at a low level). Done.
  • the chip select signal SCS changes from high level to low level (is activated).
  • the input data signal SDI is taken in at the rise timing of the SPI clock SCKs.
  • a period from the time when the chip select signal SCS changes from the high level to the low level to the time when the SPI clock SCKs first rises is referred to as a “setup period”.
  • the input data signal SDI is taken in at the rise timing of the SPI clock SCKs in the display control circuit side SPI interface 2120.
  • the first 1-byte data is slave address data, and actual data transmission is performed from the second byte onward.
  • the period from the second byte to the last one bit is referred to as a “data transmission period”.
  • the second and subsequent bytes of the input data signal SDI transmitted from the host-side SPI interface 1120 are taken into the display control circuit-side SPI interface 2120 at the rise timing of the SPI clock SCKs, and at the same time, the display control circuit-side SPI.
  • the output data signal SDO transmitted from the interface 2120 is taken into the host-side SPI interface 1120 at the rising edge of the SPI clock SCKs.
  • the SDO line is in a high impedance state except for the data transmission period.
  • the chip select signal SCS changes from the low level to the high level, whereby the data transmission / reception between the host side SPI interface 1120 and the display control circuit side SPI interface 2120 is completed.
  • the period from the end of the data transmission period to the time when the chip select signal changes from low level to high level is referred to as a “hold period”.
  • the SPI bus L2a can be connected not only to the display control circuit side SPI interface 2120 but also to a plurality of other slaves.
  • FIG. 12 is a block diagram showing a configuration of the I2C bus transmission circuit in the present embodiment.
  • the I2C bus transmission circuit includes the host side I2C interface (master) 1121, the I2C bus L2b, and the display control circuit side I2C interface (slave) 2121.
  • the I2C bus L2b is composed of two transmission paths for transmitting the I2C clock SCKi and the input / output data signal SDA, respectively.
  • the transmission paths for transmitting the I2C clock SCKi and the input / output data signal SDA are referred to as “SCKI line” and “SDA line”, respectively.
  • the I2C clock SCKi and the input / output data signal SDA are transmitted by a single end system.
  • the input / output data signal SDA is transmitted bidirectionally between the host side I2C interface 1121 and the display control circuit side I2C interface 2121.
  • the transmission data Dt and the transmission clock CKt given to the host side I2C interface 1121 are transmitted to the display control circuit side I2C interface 2121 via the I2C bus L2b.
  • the circuit side I2C interface 2121 outputs the received data Dr and the received clock CKr, respectively.
  • FIG. 13 is a signal waveform diagram for explaining the state of signal transmission in the I2C bus transmission circuit in the present embodiment.
  • Data transmission / reception between the host-side I2C interface 1121 and the display control circuit-side I2C interface 2121 is performed bi-directionally in a time-division manner only while the I2C clock SCKi is supplied.
  • a start condition and a stop condition respectively indicating the start and end of communication are provided before and after data transmission.
  • a start condition occurs when the SDA line changes from a high level to a low level when the SCKi line is at a high level.
  • a start condition occurs.
  • a stop condition is set.
  • An ACK bit indicating the success or failure of data reception is added as the ninth bit for each data transmission (in units of 8 bits).
  • the R / W bit which is the eighth bit during one data transmission, represents the data transmission direction.
  • the first one byte of data is the slave address data, and the actual data transmission is performed after the second byte. After this data transmission is performed, the data transmission is completed by a stop condition.
  • the I2C bus L2b can be connected not only to the display control circuit side I2C interface 2121 but also to a plurality of other slaves.
  • the display control circuit 200 in the LCD driver 20 in this embodiment can operate in two types of modes, the normal mode and the debug mode.
  • the “normal mode” in the present embodiment means that a desired image is displayed on the liquid crystal display panel 30 based on the image data DAT and command data COM given from the host 1 to the LCD driver 20 via the DSI bus transmission circuit. A mode for displaying.
  • the “debug mode” in the present embodiment refers to a mode in which the LCD driver 20 can be debugged in the single-ended bus L2 (SPI bus L2a or / and I2C bus L2b).
  • the signal waveform transmitted through the DSI bus L1 is complicated, so that equipment and devices that are more expensive than conventional ones are required.
  • debugging can be performed on the single-ended bus L2 that transmits a signal having a simpler waveform than the signal transmitted on the DSI bus L1.
  • FIG. 14 is a flowchart for explaining steps of transition from the normal mode to the debug mode in the present embodiment.
  • FIG. 15 is a schematic diagram for explaining the state of each bus (SPI bus L2a, I2C bus L2b, and DSI bus L1) when shifting from the normal mode to the debug mode in the present embodiment.
  • SPI bus L2a, I2C bus L2b, and DSI bus L1 When shifting from the normal mode to the debug mode in the present embodiment.
  • step S1 a desired image is displayed on the liquid crystal display panel 30 based on the image data DAT and command data COM given from the host 1 to the LCD driver 20 via the DSI bus transmission circuit.
  • the operation to display is performed.
  • the state of the DSI bus L1 in the normal mode is the HS mode or the LP mode. As shown in FIG.
  • the SCS line, SCKs line, SDI line, SCKi line, and SDA line are fixed at a high level potential, and the SDO line is in a high impedance state.
  • the high level potential in the normal mode is given from the outside (host 1) through, for example, an FPC (Flexible Printed Circuit).
  • debug mode 0 command a command for starting debug mode 0 which is a preparation mode for shifting from the normal mode to the debug mode on the DSI bus L1.
  • this debug mode 0 command is issued by the host 1 on the DSI bus L1.
  • This debug mode 0 command may be issued in the LP mode or may be issued in the HS mode.
  • the SCS line, SCKs line, SDI line, SCKi line, and SDA line are fixed at a high level potential, and the SDO line is in a high impedance state.
  • the high level potential in the debug mode 0 is given from the inside of the LCD driver 20.
  • the LCD driver 20 does not accept a signal from the outside (host 1) via the single-ended bus L2.
  • a test device 400 for debugging to the single-ended bus L2 are made. Therefore, as shown in FIG. 16, the test device is electrically connected to the single-ended bus L2. Connect to.
  • debug mode ON command a command for starting debug mode ON, which is a mode for shifting from the normal mode to the debug mode, is used on the DSI bus L1. Issued (step S3). More specifically, this debug mode ON command is issued by the host 1 on the DSI bus L1. This debug mode ON command may be issued in the LP mode or may be issued in the HS mode. In the debug mode ON, the SCS line, the SCKs line, the SDI line, the SCKi line, and the SDA line are fixed to the high level potential as in the normal mode and the debug mode 0.
  • the high level potential in the debug mode is given from the inspection device 500.
  • the supply of the high level potential from the inside of the LCD driver 20 is stopped based on the debug mode ON command.
  • the SDO line is in a state of waiting for an output from the LCD driver 20 (display control circuit side SPI interface 2120). After this debug mode is turned on, the mode shifts to the debug mode.
  • the debug mode when the inspection device 500 issues a command for starting debugging in the single-ended bus L2, debugging is started as shown in FIG. More specifically, a test pattern is given from the inspection device 500 to the single-ended bus L2, and debugging is performed by checking the transmission state of this test pattern in the inspection device 500.
  • the DSI bus L1 In this debug mode, the DSI bus L1 is stopped, but it may be in the HS mode or the LP mode.
  • debugging can be performed on the single-ended bus L2.
  • the transition from the debug mode to the normal mode is, for example, a command for shifting to the normal mode in the DSI bus L1 after the command for stopping debugging in the single-ended bus L2 is issued by the inspection device 500 (hereinafter referred to as a command for shifting to the normal mode).
  • the “normal mode ON command” is issued by the host 1.
  • FIG. 17 is a diagram illustrating a correspondence relationship table between each terminal of the LCD driver 20 (display control circuit side single-ended interface 212) and the bus in the implementation example of the present embodiment.
  • the LCD driver 20 is provided with an SDA terminal, a CSX terminal, a WRX terminal, an RDX terminal, and an SDO terminal.
  • the CSX terminal, WRX terminal, RDX terminal, and SDO terminal correspond to the SCS line, SCKs line, SDI line, and SDO line in the SPI bus L2a, respectively.
  • the SDA terminal and the WRX terminal correspond to the SDA line and the SCKi line in the I2C bus L2b, respectively. That is, the WRX terminal is shared by the SCKs line and the SCKi line.
  • FIG. 18 is a block diagram showing a part of wiring examples in this implementation example.
  • FIG. 19 shows an FPC pattern corresponding to the block diagram shown in FIG.
  • a high-level potential IOVCI signal is connected to the wiring group 600 (FPC) from the outside (host 1) to the SDA terminal, CSX terminal, WRX terminal, RDX terminal, and SDO terminal of the LCD driver 20. Is given through.
  • the inspection device 500 is connected to the wiring group 600 when the debug mode is 0.
  • the cut portion or the jumper resistance is connected to the portion from which the mark is removed.
  • the aspect using the jumper resistance is more desirable from the viewpoint of ease of work.
  • the liquid crystal display panel 30 is desired based on the image data DAT and the command data COM given from the host 1 to the LCD driver 20 via the DSI bus transmission circuit. It is possible to shift from the normal mode, which is a mode for displaying the image, to the debug mode, which is a mode dedicated to debugging. In this debug mode, debugging using a single-ended serial bus (SPI bus or I2C bus) connected to the LCD driver 20 is possible. Since the waveform of the signal transmitted through the SPI bus or the I2C bus is simpler than the waveform of the signal transmitted through the DSI bus, the waveform analysis can be performed using conventional equipment and devices. Therefore, debugging can be easily performed at low cost.
  • SPI bus or I2C bus single-ended serial bus
  • FIG. 20 is a block diagram for explaining the configuration of the display control circuit side DSI interface 211 in a modification of the first embodiment of the present invention.
  • the display control circuit side single-ended interface 212 in the present modification further includes a display control circuit side parallel interface 2122.
  • the host-side single-ended interface 112 further includes a host-side parallel interface 1122
  • the single-ended bus L2 further includes a parallel bus L2c.
  • a parallel bus transmission circuit is realized by the host side parallel interface 1122, the parallel bus L2c, and the display control circuit side parallel interface 2122. Since the parallel bus transmission circuit is a transmission circuit for use in the debug mode, the host side parallel interface 1122 and the display control circuit side parallel interface 2122 do not need to be connected at all times, and are connected at least in the debug mode. It should be.
  • FIG. 21 is a block diagram showing a configuration of a parallel bus transmission circuit in the present modification.
  • the parallel bus L2c is composed of 27 transmission paths for transmitting a parallel clock signal CLK, for example, 24-bit data signals D0 to D23, a READY signal, and a STROBE signal.
  • the 24-bit data signals D0 to D23, the READY signal, and the STROBE signal are transmitted by a single end system.
  • transmission data Dt and transmission clock CKt given to the host side parallel interface 1122 are transmitted in parallel to the display control circuit side parallel interface 2122 via the parallel bus L2c, and this display control circuit side parallel is sent.
  • the data is output from the interface 2122 as reception data Dr and reception clock CKr, respectively.
  • FIG. 22 is a signal waveform diagram for explaining a state of signal transmission in the parallel bus transmission circuit in the present modification. Transmission of the data signals D0 to D23 from the host side parallel interface 1122 to the display control circuit side parallel interface 2122 is performed during a period in which both the READY signal and the STROBE signal are at a high level.
  • FIG. 23 is a block diagram illustrating the configuration of the host input / output unit 210 according to the second embodiment of this invention.
  • the portions other than the host input / output unit 210, the transition from the normal mode to the debug mode, and the image signal generation unit 224 are the same as those in the first embodiment, and thus the description thereof is omitted.
  • the display control circuit side DSI interface 211 is provided in the host input / output unit 210 in this embodiment, and the display control circuit side single-ended interface 212 is not provided.
  • DSI bus transmission circuit host side DSI interface 111, DSI bus L1, and display control circuit side DSI interface 211
  • SPI bus transmission circuit an SPI bus transmission circuit, an I2C bus transmission circuit, and a parallel bus transmission circuit may be provided.
  • the “debug mode” in the present embodiment refers to a mode in which debugging is possible by causing the liquid crystal display panel 30 to display register data Dre (command data COM, etc.) stored in the register 222 as an image. Note that the normal mode in the present embodiment is the same as that in the first embodiment.
  • FIG. 24 is a block diagram illustrating a configuration of the image signal generation unit 224 inside the signal processing unit 220 in the present embodiment.
  • the image signal generation unit 224 includes an image processing unit 2241, a data selector 2242, a correction selector 2243, a multiple color correction setting unit (first setting unit) 2244, and a gamma correction setting unit (second setting). Part) 2245.
  • a data selector 2242 and a correction selector 2243 are connected to the image processing unit 2241.
  • a multi-color correction setting unit 2244 and a gamma correction setting unit 2245 are connected to the correction selector 2243.
  • the image processing unit 2241 generates the image signal DV by correcting the image signal generation data GDAT given from the data selector 2242 based on the setting selected by the correction selector 2243.
  • the data selector 2242 Based on the command data COM given from the host 1 via the DSI bus transmission circuit, the data selector 2242 sends a signal to be given to the image processing unit 2241 to the image data DAT or the register data Dre (command data COM stored in the register 222). Etc.). More specifically, the data selector 2242 gives the image data DAT as the image signal generation data GDAT to the image processing unit 2241 during the period from the issuance of the normal mode ON command to the issuance of the debug mode ON command, and the debug mode ON command issuance. The register data Dre is given to the image processing unit 2241 as the image signal generation data GDAT during the period after the normal mode ON command issuance.
  • the correction selector 2243 uses a multi-color correction setting unit 2244 or a gamma correction as a reference source (hereinafter simply referred to as “reference source”) for setting correction to be performed on the signal received by the image processing unit 2241. Selection is made from the setting unit 2245. More specifically, the correction selector 2243 uses the gamma correction setting unit 2245 as a reference source during the period from the issuance of the normal mode ON command to before the issuance of the debug mode ON command, and after the issuance of the debug mode ON command and before the issuance of the normal mode ON command. In the period up to, the gamma correction setting unit 2245 is used as a reference source.
  • the gamma correction setting unit 2245 stores, for example, a correction table for performing gradation correction based on the gamma characteristic of the liquid crystal display panel 30 for the data received by the image processing unit 2241.
  • the gamma correction setting unit 2245 implements the second setting.
  • the normal mode corresponds to a period from when the above-described normal mode ON command is issued until before the debug mode ON command is issued.
  • the data selector 2242 supplies the image data DAT to the image processing unit 2241, and the correction selector 2243 selects the gamma correction setting unit 2245 as a reference source. Therefore, the image processing unit 2241 generates the image signal DV by performing correction based on the setting of the gamma correction setting unit 2245 on the image data DAT.
  • the image signal DV is given to the source driver 310 by the logic controller 221 via the driver output unit 230.
  • the debug mode corresponds to a period from when the debug mode ON command is issued until before the normal mode ON command is issued.
  • the data selector 2242 gives the register data Dre to the image processing unit 2241, and the correction selector 2243 selects the multiple color correction setting unit 2244 as a reference source. Therefore, the image processing unit 2241 generates the image signal DV by performing correction based on the setting of the multiple color correction setting unit 2244 on the register data Ere. More specifically, the image signal DV is generated by converting each bit included in the register data Ere into 8-bit data representing white or black. In addition, you may convert into 16 bit data etc. irrespective of 8 bit data.
  • the image signal DV is given to the source driver 310 by the logic controller 221 via the driver output unit 230. That is, in this debug mode, an image based on the register data Dre is displayed on the liquid crystal display panel 30.
  • FIG. 25 is a schematic diagram illustrating an example of an image based on the register data Dre displayed on the liquid crystal display panel 30 in the debug mode.
  • a square surrounded by a broken line is one pixel. That is, a display example by 24 ⁇ 24 pixels is shown (the same applies to FIG. 27 described later). However, this number of pixels is an example, and the present invention is not limited to this.
  • Each square (9 pixels) surrounded by a solid line in FIG. 25 represents 1 bit, white represents 0, and black represents 1.
  • arrows in FIG. 25 indicate the X direction and the Y direction.
  • square columns arranged in the X direction are referred to as “rows”.
  • Each row represents information of one byte in the register data Dre. For example, the first line represents “00010010” and the fifth line represents “10011010”.
  • the liquid crystal display panel 30 is desired based on the image data DAT and the command data COM given from the host 1 to the LCD driver 20 via the DSI bus transmission circuit. It is possible to shift from the normal mode, which is a mode for displaying the image, to the debug mode, which is a mode dedicated to debugging.
  • the debug mode the register data Dre stored in the register 222 in the signal processing unit 220 is displayed on the liquid crystal display panel 30 as an image. Therefore, debugging can be performed by visually recognizing this image or reading it with a scanner or the like. As a result, debugging can be easily performed at low cost.
  • the correction selector 2243 selects the gamma correction setting unit 2245 as the reference source in the normal mode, and selects the multi-color correction setting unit 2244 as the reference source in the debug mode. For this reason, it is possible to reliably perform image display in each of the normal mode and the debug mode.
  • FIG. 26 is a diagram illustrating a correspondence table between 3 bits included in the register data Dre and colors assigned to the 3 bits in the present modification.
  • 3 bits included in the register data Dre are expressed in 8 colors. That is, as shown in FIG. 26, if 3 bits are “000”, “black”, “001” “blue”, “010” “green”, “011”. For example, “light blue” is assigned to “100”, “red” is assigned to “100”, “purple” is assigned to “101”, “yellow” is assigned to “110”, and “white” is assigned to “111”. .
  • colors other than white and black are indicated by hatching. The color assigned to the data and the number of display colors are not limited to this modification.
  • FIG. 27 is a schematic diagram showing an example of an image based on the register data Dre displayed on the liquid crystal display panel 30 in the debug mode in the present modification.
  • two solid squares located on the left and right sides of the drawing represent 1 bit
  • two solid squares located on the left and right sides of the center of the drawing represent 3 bits. Note that two solid squares located on the left and right sides of the drawing indicate that white is 0 and black is 1, as in the second embodiment.
  • Each row represents information of one byte in the register data Dre. For example, the first line represents “10010011” and the fifth line represents “00011011”.
  • debugging can be performed by visually recognizing an image realized in 8 colors displayed on the liquid crystal display panel 30 or by reading it with a scanner or the like.
  • FIG. 28 is a block diagram illustrating a configuration of the image signal generation unit 224 inside the signal processing unit 220 according to the third embodiment of the present invention. Note that the present embodiment is the same as the second embodiment except for the later-described two-dimensional code conversion unit 2246, and a description thereof will be omitted. As shown in FIG. 28, the image signal generation unit 224 in the present embodiment is obtained by adding a two-dimensional code conversion unit 2246 to the image signal generation unit 224 in the second embodiment.
  • the two-dimensional code conversion unit 2246 is given register data Dre (command data COM, etc.) stored in the register 222.
  • the two-dimensional code conversion unit 2246 converts the received register data Dre (binary code) into a two-dimensional code Dco arranged as a pattern on a two-dimensional matrix. Such conversion to the two-dimensional code Dco is realized by the technique described in Patent Document 3.
  • the data selector 2242 selects a signal to be given to the image processing unit 2241 from the image data DAT or the two-dimensional code Dco based on the command data COM given from the host 1 via the DSI bus transmission circuit. More specifically, the data selector 2242 gives the image data DAT to the image processing unit 2241 in the period from the issuance of the normal mode ON command to the issuance of the debug mode ON command, and the normal mode ON command issuance after the issuance of the debug mode ON command. In the previous period, the two-dimensional code Dco is given to the image processing unit 2241.
  • the operation of the correction selector 2243 is the same as that in the second embodiment.
  • the debug mode corresponds to a period from when the debug mode ON command is issued until before the normal mode ON command is issued.
  • the data selector 2242 gives the two-dimensional code Dco to the image processing unit 2241, and the correction selector 2243 selects the multiple color correction setting unit 2244 as a reference source. Therefore, the image processing unit 2241 generates the image signal DV by performing correction based on the setting of the multiple color correction setting unit 2244 on the two-dimensional code Dco.
  • the image signal DV is given to the source driver 310 by the logic controller 221 via the driver output unit 230. That is, in this debug mode, an image based on the two-dimensional code Dco is displayed on the liquid crystal display panel 30 as shown in FIG. 29, for example.
  • the two-dimensional code Dco is displayed on the liquid crystal display panel 30 as an image in the debug mode.
  • the two-dimensional code Dco can be read by a scanner or the like even if the size is small. For this reason, debugging can be performed more easily than in the second embodiment.
  • the one-phase data differential signal Dp / Dn is transmitted by the DSI bus transmission circuit.
  • the two- to four-phase data differential signal Dp / Dn is transmitted by the DSI bus. It may be transmitted by a circuit.
  • the display control circuit side single-ended interface 212 is described as being configured by the display control circuit side SPI interface 2120 and the display control circuit side I2C interface 2121.
  • the display control circuit side single-ended interface 212 is at least one of the display control circuit side SPI interface 2120, the display control circuit side I2C interface 2121, and the display control circuit side parallel interface 2122 in the modified example of the first embodiment. What is necessary is just to be comprised by one.
  • the register data Dre is displayed on the liquid crystal display panel 30 as a monochrome image or an image consisting of eight colors.
  • the register data Dre is displayed on the liquid crystal display panel 30 as a two-dimensional code Dco.
  • the present invention is not limited to these display methods, and other display methods may be used.
  • the liquid crystal display device has been described as an example, but the present invention is not limited to this.
  • the present invention can also be applied to other display devices such as organic EL (Electro Luminescence) display devices.
  • the present invention can be applied to a semiconductor integrated device corresponding to the DSI standard.
  • Display control circuit side I2C interface (serial interface) 2122 ... Display control circuit side parallel interface 2241 ... Image processor 2242 ... Data selector (first selector) 2243 ... Correction selector (second selector) 2244 ... Multiple color correction setting section (first setting section) 2245: Gamma correction setting section (second setting section) L1 ... DSI bus (first bus) L2 ... Single-ended bus (second bus) L2a ... SPI bus L2b ... I2C bus L2c ... Parallel bus

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Abstract

　高速シリアルインターフェース規格に対応した、低コストかつ容易にデバッグが可能な半導体集積装置を提供する。　ＬＣＤドライバ（２０）には、表示制御回路側ＤＳＩインターフェース（２１１）および表示制御回路側シングルエンドインターフェース（２１２）が設けられている。表示制御回路側ＤＳＩインターフェース（２１１）に接続されたＤＳＩバス（Ｌ１）で、デバッグモード０コマンドが発行され、表示制御回路側シングルエンドインターフェース（２１２）に接続されたシングルエンドバス（Ｌ２）に検査デバイス（５００）を接続するための準備がなされる。その後、ＤＳＩバス（Ｌ１）でデバッグモードＯＮコマンドが発行されることにより、表示制御回路（２００）の動作モードがデバッグモードに移行する。デバッグモードでは、シングルエンドバス（Ｌ２）を伝送する信号を用いてデバッグが行われる。

Description

半導体集積装置、表示装置、および半導体集積装置のデバッグ方法
　本発明は、半導体集積装置、表示装置、および半導体集積装置のデバッグ方法に関し、特にＤＳＩ（Ｄｉｓｐｌａｙ　Ｓｅｒｉａｌ　Ｉｎｔｅｒｆａｃｅ）規格に対応した半導体集積装置、その半導体集積装置を備える表示装置、およびその半導体集積装置のデバッグ方法に関する。
　液晶表示装置等の表示装置における表示データの伝送インターフェースは、信号線数の多いパラレル伝送方式から、信号線数の少ないシリアル伝送方式に移行しつつある。配線スペースの縮小が要求される携帯電話等のモバイル機器にとっては特に、このシリアル伝送方式は極めて重要である。
　近年、高速シリアルインターフェースとして、ＤＳＩ（Ｄｉｓｐｌａｙ　Ｓｅｒｉａｌ　Ｉｎｔｅｒｆａｃｅ：ディスプレイ・シリアル・インターフェース）が注目されている。このＤＳＩは、ＭＩＰＩ（Ｍｏｂｉｌｅ　Ｉｎｄｕｓｔｒｙ　Ｐｒｏｃｅｓｓｏｒ　Ｉｎｔｅｒｆａｃｅ）　Ａｌｌｉａｎｃｅによって提案された規格である。このＤＳＩでは、差動方式によるハイスピード（ＨＳ）モードでのデータ伝送とシングルエンド方式によるローパワー（ＬＰ）モードでのデータ伝送とが可能である。ＨＳモードは画像データ等の高速伝送に使用され、ＬＰモードは制御信号（コマンド）の伝送に使用される。なお、このＤＳＩ規格に対応した半導体集積装置は、例えば特許文献１に記載されている。
　ＤＳＩ規格において伝送される信号は、従来のインターフェースにおけるものに比べて複雑化・高周波化している。このため、ＤＳＩ規格に対応した液晶表示装置用のドライバのデバッグを行う場合、従来よりも高コストな設備および装置を使用して波形を解析する必要がある。また、この解析には従来よりも時間がかかる。
　本願発明に関連して、特許文献２には、テスト回路が設けられた高速シリアルコントローラが開示されている。このテスト回路は、ＰＨＹ（物理層）回路とＬＩＮＣ（データリンク層）回路との間のインターフェース部に接続されている。この高速シリアルコントローラによれば、当該インターフェース部を流れるパラレルデータを外部と接続可能なシリアルテストインターフェースにより直接観測することによってデバッグが可能となる。
日本の特開２０１１－９０２５２号公報 日本の特開２００４－２７１２８２号公報 日本の特開平７－２５４０３７号公報
　しかし、上記特許文献２に記載の高速シリアルコントローラでは、デバッグ専用のテスト回路およびシリアルテストインターフェースが必要となるので、コストが増大する。
　そこで、本発明は、高速シリアルインターフェース規格に対応した、低コストかつ容易にデバッグが可能な半導体集積装置、表示装置、および半導体集積装置のデバッグ方法を提供することを目的とする。
　本発明の第１の局面は、半導体集積装置であって、
　外部の表示パネルにおける画像の表示を制御するための表示制御部を備え、
　前記表示制御部は、
　　外部に接続可能な第１バスに接続され、該第１バスで伝送される差動信号および第１シングルエンド信号からなる信号群をシリアルに受信可能な第１インターフェースと、
　　前記第１インターフェースに接続され、該第１インターフェースが受信した前記信号群に基づいて、前記表示パネルにおける画像の表示を制御するための制御信号および該表示パネルに表示すべき画像に対応した画像信号を生成する信号処理部とを含み、
　前記第１インターフェースは、前記第１バスに接続された外部のホストが該第１バスで発行した、前記表示制御部の動作モードを切り替えるための第１コマンドを受信可能であり、
　前記表示制御部の動作モードは、前記第１コマンドに基づき、該第１バスを用いることなくデバッグが可能なデバッグモードに移行することを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記第１インターフェースはＤＳＩ規格に基づくインターフェースであることを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記表示制御部は、外部に接続可能な第２バスに接続され、該第２バスで伝送される第２シングルエンド信号を受信可能な第２インターフェースをさらに含み、
　前記デバッグモードにおいて、前記第２バスで発行された第２コマンドに基づき、該第２バスで伝送される信号を用いたデバッグが可能であることを特徴とする。
　本発明の第４の局面は、本発明の第３の局面において、
　前記第２インターフェースは、前記第２シングルエンド信号をシリアルに受信可能なシリアルインターフェースを有することを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記シリアルインターフェースはＳＰＩ規格に基づくインターフェースであることを特徴とする。
　本発明の第６の局面は、本発明の第４の局面において、
　前記シリアルインターフェースはＩ２Ｃ規格に基づくインターフェースであることを特徴とする。
　本発明の第７の局面は、本発明の第３の局面において、
　前記第２インターフェースは、前記第２シングルエンド信号をパラレルに受信可能なパラレルインターフェースを有することを特徴とする。
　本発明の第８の局面は、本発明の第１の局面において、
　前記信号処理部は、
　　前記第１インターフェースを介して前記ホストから受け取った、該信号処理部の動作を制御するためのコマンドデータを格納するためのレジスタと、
　　前記画像信号を生成するための画像信号生成部と有し、
　前記画像信号生成部は、
　　前記画像信号を生成するため画像信号生成用データに基づいて前記画像信号を生成する画像処理部と、
　　前記表示制御部の動作モードが前記デバッグモードであるときには前記コマンドデータを前記画像信号生成用データとして前記画像処理部に与え、該表示制御部の動作モードが該デバッグモードでないときには前記第１インターフェースを介して前記ホストから受け取った前記表示パネルに表示すべき画像に対応するデータを該画像信号生成用データとして該画像処理部に与える第１セレクタとを有することを特徴とする。
　本発明の第９の局面は、本発明の第８の局面において、
　前記画像処理部は、所定の設定に基づいて前記画像信号生成用データを補正し、
　前記画像信号生成部は、前記表示制御部の動作モードが前記デバッグモードであるときには前記所定の設定を第１設定とし、該表示制御部の動作モードが該デバッグモードでないときには該所定の設定を第２設定とする第２セレクタをさらに有し、
　前記第１設定は、前記画像信号生成用データを少なくとも２色のデータに補正するための設定であり、
　前記第２設定は、前記表示パネルのガンマ特性に基づいて前記画像信号生成用データの階調を補正するための設定であることを特徴とする。
　本発明の第１０の局面は、本発明の第８の局面において、
　前記画像信号生成部は、前記第１セレクタを介して前記画像処理部に与えるべき前記コマンドデータを２次元コードに変換するための２次元コード変換部をさらに有することを特徴とする。
　本発明の第１１の局面は、本発明の第１の局面から第１０の局面までのいずれかにおいて、
　前記表示制御部に接続され、前記制御信号および前記画像信号に基づいて前記表示パネルを駆動する駆動部をさらに備えることを特徴とする。
　本発明の第１２の局面は、表示装置であって、
　本発明の第１１の局面に係る半導体集積装置と、
　前記表示パネルとを備えることを特徴とする。
　本発明の第１３の局面は、表示装置であって、
　本発明の第１の局面から第１０の局面までのいずれか係る半導体集積装置と、
　前記表示パネルと、
　前記表示制御部に接続され、前記制御信号および前記画像信号に基づいて前記表示パネルを駆動する駆動部とを備えることを特徴とする。
　本発明の第１４の局面は、外部に接続可能な第１バスに接続され、該第１バスで伝送される差動信号および第１シングルエンド信号からなる信号群をシリアルに受信可能な第１インターフェースと、該第１インターフェースに接続され、該第１インターフェースが受信した前記信号群に基づいて、外部の表示パネルにおける画像の表示を制御するための制御信号および該表示パネルに表示すべき画像に対応した画像信号を生成する信号処理部とを含む表示制御部を備える半導体集積装置のデバッグ方法であって、
　前記第１インターフェースにおいて、前記第１バスに接続された外部のホストが該第１バスで発行した、前記表示制御部の動作モードを切り替えるための第１コマンドを受信するステップと、
　前記第１コマンドに基づいて、前記表示制御部の動作モードを、該第１バスを用いることなくデバッグが可能なデバッグモードに移行させるステップを備えることを特徴とする。
　本発明の第１５の局面は、本発明の第１４の局面において、
　前記表示制御部は、外部に接続可能な第２バスに接続され、該第２バスで伝送される第２シングルエンド信号を受信可能な第２インターフェースをさらに含み、
　前記表示制御部の動作モードが前記デバッグモードであるときに、前記第２バスで発行された第２コマンドに基づき、該第２バスで伝送される信号を用いたデバッグを行うステップをさらに備えることを特徴とする。
　本発明の第１６の局面は、本発明の第１４の局面において、
　前記信号処理部は、前記第１インターフェースを介して前記ホストから受け取った、該信号処理部の動作を制御するためのコマンドデータを格納するためのレジスタを有し、
　前記表示制御部の動作モードが前記デバッグモードであるときには前記コマンドデータに基づいて前記画像信号を生成し、該表示制御部の動作モードが該デバッグモードでないときには前記第１インターフェースを介して前記ホストから受け取った前記表示パネルに表示すべき画像に対応するデータに基づいて該画像信号を生成するステップをさらに備えることを特徴とする。
　本発明の第１の局面によれば、第１バスで伝送される差動信号および第１シングルエンド信号からなる信号群をシリアルに受信可能な第１インターフェースが設けられた半導体集積装置において、第１バスを用いることなくデバッグが可能なデバッグモードに移行できる。このため、デバッグモードにおいて、複雑な信号群の波形解析を行うことなく、低コストかつ容易にデバッグが可能となる。
　本発明の第２の局面によれば、デバッグモードにおいて、ＤＳＩ規格に基づくインターフェースに接続された第１バスで伝送される複雑な信号群の波形解析を行うことなく、低コストかつ容易にデバッグが可能となる。
　本発明の第３の局面によれば、デバッグモードにおいて、ＤＳＩ規格に基づくインターフェースに接続された第１バスを伝送する複雑な信号群の波形解析を行うことなく、第２バスで伝送される信号を用いたデバッグが可能となる。
　本発明の第４の局面によれば、シリアルインターフェースに接続された第２バスで伝送される信号を用いたデバッグが可能となる。
　本発明の第５の局面によれば、ＳＰＩ規格に基づくシリアルインターフェースに接続された第２バスで伝送される信号を用いたデバッグが可能となる。
　本発明の第６の局面によれば、Ｉ２Ｃ規格に基づくシリアルインターフェースに接続された第２バスで伝送される信号を用いたデバッグが可能となる。
　本発明の第７の局面によれば、パラレルインターフェースに接続された第２バスで伝送される信号を用いたデバッグが可能となる。
　本発明の第８の局面によれば、デバッグモードにおいて、レジスタに格納されたコマンドデータが外部の表示パネルに画像として表示される。このため、この画像を視認するまたはスキャナー等により読み取ることにより、低コストかつ容易にデバッグが可能となる。
　本発明の第９の局面によれば、第２セレクタが、デバッグモードであるか否かに基づいて、画像信号生成用データを補正するための設定を第１設定と第２設定とで切り替える。このため、デバッグモードおよびデバッグモード以外のそれぞれにおける画像表示を確実に行うことができる。
　本発明の第１０の局面によれば、デバッグモードにおいて、２次元コードが外部の表示パネルに表示される。この２次元コードはスキャナー等により容易に読み取り可能である。このため、上記第８の発明よりもさらに容易にデバッグが可能となる。
　本発明の第１１の局面によれば、駆動部をさらに備えた半導体集積装置において、本発明の第１の局面から第１０の局面までのいずれかと同様の効果を奏することができる。
　本発明の第１２の局面によれば、表示装置において、本発明の第１１の局面と同様の効果を奏することができる。
　本発明の第１３の局面によれば、表示装置において、本発明の第１の局面から第１０の局面までのいずれかと同様の効果を奏することができる。
　本発明の第１４の局面から第１６の局面までによれば、半導体集積装置のデバッグ方法において、本発明の第１の局面、第３の局面、および第８の局面とそれぞれ同様の効果を奏することができる。
本発明の第１の実施形態に係る液晶表示装置の構成を説明するためのブロック図である。 上記第１の実施形態における表示制御回路の構成を説明するためのブロック図である。 上記第１の実施形態におけるホスト入出力部の構成を説明するためのブロック図である。 上記第１の実施形態における、表示制御回路側シングルエンドインターフェースの構成を説明するためのブロック図である。 上記第１の実施形態におけるＤＳＩバス伝送回路の構成を示すブロック図である。 上記第１の実施形態における、ＤＳＩバス伝送回路におけるハイスピードモードでのデータ伝送の様子を説明するための信号波形図である。 上記第１の実施形態における、ＤＳＩバス伝送回路におけるローパワーモードでのデータ伝送の様子を説明するための信号波形図である。 上記第１の実施形態における、ＤＳＩバス伝送回路におけるハイスピードモードとローパワーモードとの切り替えについて説明するための信号波形図である。 上記第１の実施形態における、ＤＳＩバス伝送回路を用いた表示動作を説明するための模式図である。 上記第１の実施形態におけるＳＰＩバス伝送回路の構成を示すブロック図である。 上記第１の実施形態におけるＳＰＩバス伝送回路での信号伝送の様子を説明するための信号波形図である。 上記第１の実施形態におけるＩ２Ｃバス伝送回路の構成を示すブロック図である。 上記第１の実施形態におけるＩ２Ｃバス伝送回路での信号伝送の様子を説明するための信号波形図である。 上記第１の実施形態における、通常モードからデバッグモードへの移行のステップを説明するためのフローチャートである。 上記第１の実施形態における、通常モードからデバッグモードへの移行時の各バスの状態を説明するための模式図である。 上記第１の実施形態において、検査デバイスを接続する箇所を説明するためのブロック図である。 上記第１の実施形態の実現例における端子とバスとの対応関係表を示す図である。 上記第１の実施形態の実現例における一部の配線例を示すブロック図である。 上記第１の実施形態の実現例におけるフレキシブルプリント基板のパターンを示す模式図である。 上記第１の実施形態の変形例における、表示制御回路側シングルエンドインターフェースの構成を説明するためのブロック図である。 上記第１の実施形態の変形例におけるパラレルバス伝送回路の構成を示すブロック図である。 上記第１の実施形態の変形例における、パラレルバス伝送回路での信号伝送の様子を説明するための信号波形図である。 本発明の第２の実施形態におけるホスト入出力部の構成を説明するためのブロック図である。 上記第２の実施形態における画像信号生成部の構成を示すブロック図である。 上記第２の実施形態におけるレジスタデータの表示例を示す模式図である。 上記第２の実施形態の変形例における、レジスタデータに含まれる３ビットと割り当てる色との対応関係表を示す図である。 上記第２の実施形態の変形例におけるレジスタデータの表示例を示す模式図である。 本発明の第３の実施形態における画像信号生成部の構成を示すブロック図である。 上記第３の実施形態におけるレジスタデータの表示例を示す模式図である。
　以下、添付図面を参照しながら、本発明の実施形態について説明する。
　＜１．第１の実施形態＞
　＜１．１　液晶表示装置の全体構成＞
　図１は、本発明の第１の実施形態に係る液晶表示装置の全体構成を説明するためのブロック図である。図１に示すように、本実施形態に係る液晶表示装置２は、半導体集積装置としてのＬＣＤ（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ）ドライバ２０および液晶表示パネル３０により構成されている。このＬＣＤドライバ２０（より詳細にはこのＬＣＤドライバ２０内の後述の表示制御回路２００）は、後述のように通常モードおよびデバッグモードの２種類の動作モードでの動作が可能である。また、このＬＣＤドライバ２０はＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）として実現されており、表示制御回路２００（表示制御部）、ドライバ群（駆動部）３００、およびＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）４００により構成されている。このドライバ群３００は、ソースドライバ３１０およびゲートドライバ３２０により構成されている。液晶表示装置２の外部には、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）により構成されるホスト１が設けられている。このホスト１は表示制御回路２００に接続されている。本実施形態に係る液晶表示装置２およびホスト１により電子機器（例えば携帯型電子機器）が構成されている。
　なお、本実施形態では上述のように表示制御回路２００、ソースドライバ３１０、ゲートドライバ３２０、およびＲＡＭ４００が１つのＩＣとして形成されているが、本発明はこれに限定されるものではない。例えば、ソースドライバ３１０およびゲートドライバ３２０のいずれかまたは双方が表示制御回路２００と別個のＩＣとして形成されていても良い。また、ソースドライバ３１０およびゲートドライバ３２０のいずれかまたは双方が、アモルファスシリコン、多結晶シリコン、微結晶シリコン、または酸化物半導体（例えばＩＧＺＯ）等を用いて液晶表示パネル３０と一体的に形成されていても良い。
　また、本実施形態では、液晶表示装置２の内部、より詳細にはＬＣＤドライバ２０の内部にＲＡＭ４００が設けられているが、このＲＡＭ４００は液晶表示装置２の外部に設けられていても良い。
　液晶表示パネル３０には、ｎ本のソースライン（映像信号線）ＳＬ１～ＳＬｎと、ｍ本のゲートライン（走査信号線）ＧＬ１～ＧＬｍと、これらのソースラインＳＬ１～ＳＬｎとゲートラインとの交差点にそれぞれ対応して設けられたｍ×ｎ個の画素形成部とが形成されている。上記複数個の画素形成部は、マトリクス状に配置されることにより画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートラインにゲート端子が接続されると共に当該交差点を通過するソースラインにソース端子が接続されたスイッチング素子である薄膜トランジスタと、その薄膜トランジスタのドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお、典型的には、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられる。
　表示制御回路２００は、ホスト１から後述のＤＳＩバス回路を介して送られる信号群ＳＧを受け取り、液晶表示パネル３０において表示すべき画像に対応した画像信号ＤＶと、液晶表示パネル３０における画像表示を制御するための制御信号ＣＳを出力する。この制御信号ＣＳは、例えば、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、ゲートエンドパルス信号ＧＥＰ、およびゲートクロック信号ＧＣＫからなる。この表示制御回路２００についての詳しい説明は後述する。
　ソースドライバ３１０は、表示制御回路２００から出力される画像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、ソースラインＳＬ１～ＳＬｎにそれぞれ映像信号ＳＳ（１）～ＳＳ（ｎ）を印加する。
　ゲートドライバ３２０は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ、ゲートエンドパルス信号ＧＥＰ、およびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｍ）のゲートバスラインＧＬ１～ＧＬｍそれぞれへの印加を１垂直走査期間を周期として繰り返す。
　以上のようにして、ソースラインＳＬ１～ＳＬｎに映像信号ＳＳ（１）～ＳＳ（ｎ）がそれぞれ印加され、ゲートラインＧＬ１～ＧＬｍに走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｍ）がそれぞれ印加されることにより、画像信号ＤＶに基づく画像が液晶表示パネル３０に表示される。
　＜１．２　表示制御回路の構成＞
　図２は、本実施形態における表示制御回路２００の構成を説明するためのブロック図である。図２に示すように、本実施形態における表示制御回路２００は、ホスト入出力部２１０、信号処理部２２０、およびドライバ出力部２３０により構成されている。ホスト入出力部２１０は信号処理部２２０に接続され、信号処理部２２０はドライバ出力部２３０に接続されている。また、信号処理部２２０はＲＡＭ４００に接続され、ドライバ出力部２３０はドライバ群３００に接続されている。
　ホスト入出力部２１０は外部のホスト１に接続されている。表示制御回路２００は、このホスト入出力部２１０を介してホスト１から上述の信号群ＳＧを受け取る。この信号群ＳＧには、画像データＤＡＴおよびコマンドデータＣＯＭが含まれている。このホスト入出力部２１０についての詳しい説明は後述する。
　信号処理部２２０は、ホスト１から受け取った画像データＤＡＴおよびコマンドデータＣＯＭに従い、ドライバ群３００を構成するソースドライバ３１０およびゲートドライバ３２０の動作を制御するための画像信号ＤＶおよび制御信号ＣＳを生成する。この信号処理部２２０は、ロジックコントローラ２２１、レジスタ２２２、制御信号生成部２２３、および画像信号生成部２２４等により構成されている。
　ドライバ出力部２３０は、信号処理部２２０によって生成された画像信号ＤＶおよび制御信号ＣＳをドライバ群３００に出力する。
　信号処理部２２０に接続されたＲＡＭ４００は、画像表示を行うためのフレームバッファとして機能すると共に、信号処理部２２０の作業領域としても機能する。
　ここで、表示制御回路２００の動作についてさらに説明する。表示制御回路２００は、上述のようにホスト入出力部２１０を介してホスト１から画像データＤＡＴおよびコマンドデータＣＯＭを受け取る。画像データＤＡＴは液晶表示パネル３０において表示すべき画像に対応したデータである。より詳細には、この画像データＤＡＴは、後述の通常モードにおいて液晶表示パネル３０において表示すべき画像に対応したデータである。コマンドデータＣＯＭは、ドライバ群３００（ソースドライバ３１０およびゲートドライバ３２０）を制御するためのレジスタ２２２の内容および表示制御回路２００の動作モード（通常モードおよびデバッグモード）等を設定するためのデータである。
　表示制御回路２００は、画像データＤＡＴを受け取った場合には、この画像データＤＡＴをフレームバッファとして機能するＲＡＭ４００に格納する。これに対して、コマンドデータＣＯＭを受け取った場合には、表示制御回路２００はこのコマンドデータＣＯＭをレジスタ２２２に格納する（ＲＡＭ４００に格納しても良い）。
　ロジックコントローラ２２１は、レジスタ２２２に設定された内容に従って、制御信号生成部２２３に制御信号ＣＳと、画像信号生成部２２４に画像信号生成タイミングを与えるためのタイミング信号ＴＳとを生成させる。また、ロジックコントローラ２２１は、画像信号生成部２２４に画像信号ＤＶを生成させる。この画像信号生成部２２４は、制御信号生成部において生成されたタイミング信号ＴＳに基づき、ＲＡＭ４００に格納された画像データＤＡＴに、液晶表示パネル３０のガンマ特性に基づく階調補正等を施すことにより画像信号ＤＶを生成する。さらに、ロジックコントローラ２２１は、生成された画像信号ＤＶおよび制御信号ＣＳをドライバ出力部２３０を介してドライバ群３００（ソースドライバ３１０およびゲートドライバ３２０）に出力する。
　＜１．３　ホスト入出力部の構成＞
　図３は、本実施形態におけるホスト入出力部２１０の構成を説明するためのブロック図である。図３に示すように、本実施形態におけるホスト入出力部２１０は、表示制御回路側ＤＳＩインターフェース（第１インターフェース）２１１および表示制御回路側シングルエンドインターフェース（第２インターフェース）２１２により構成されている。表示制御回路側ＤＳＩインターフェース２１１はＤＳＩ（Ｄｉｓｐｌａｙ　Ｓｅｒｉａｌ　Ｉｎｔｅｒｆａｃｅ：ディスプレイ・シリアル・インターフェース）規格に基づくシリアルインターフェースである。表示制御回路側シングルエンドインターフェース２１２は、図４に示すように、表示制御回路側ＳＰＩインターフェース２１２０および表示制御回路側Ｉ２Ｃインターフェース２１２１により構成されている。表示制御回路側ＳＰＩインターフェース２１２０はＳＰＩ（Ｓｅｒｉａｌ　Ｐｅｒｉｐｈｅｒａｌ　Ｉｎｔｅｒｆａｃｅ：シリアル・ペリフェラル・インタフェース）規格に基づくシリアルインターフェースである。表示制御回路側Ｉ２Ｃインターフェース２１２１はＩ２Ｃ（Ｉｎｔｅｒ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：アイ・スクウェアド・シー）規格に基づくシリアルインターフェースである。
　図３に示すように、ホスト１内部には、ホスト側ＤＳＩインターフェース１１１およびホスト側シングルエンドインターフェース１１２が設けられている。ホスト側ＤＳＩインターフェース１１１はＤＳＩ規格に基づくシリアルインターフェースである。ホスト側シングルエンドインターフェース１１２は、図４に示すように、ホスト側ＳＰＩインターフェース１１２０およびホスト側Ｉ２Ｃインターフェース１１２１により構成されている。ホスト側ＳＰＩインターフェース１１２０はＳＰＩ規格に基づくインターフェースである。ホスト側Ｉ２Ｃインターフェース１１２１はＩ２Ｃ規格に基づくインターフェースである。
　図３に示すように、ホスト側ＤＳＩインターフェース１１１と表示制御回路側ＤＳＩインターフェース２１１とはＤＳＩバス（第１バス）Ｌ１により互いに接続されている。これらのホスト側ＤＳＩインターフェース１１１、ＤＳＩバスＬ１、および表示制御回路側ＤＳＩインターフェース２１１によりＤＳＩバス伝送回路が実現されている。また、図３に示すように、ホスト側シングルエンドインターフェース１１２と表示制御回路側シングルエンドインターフェース２１２とはシングルエンドバス（第２バス）Ｌ２により互いに接続されている。より詳細には、図４に示すように、このシングルエンドバスＬ２はＳＰＩバスＬ２ａおよびＩ２ＣバスＬ２ｂにより構成されている。
　ＳＰＩバスＬ２ａにより、ホスト側ＳＰＩインターフェース１１２０と表示制御回路側ＳＰＩインターフェース２１２０とが互いに接続されている。これらのホスト側ＳＰＩインターフェース１１２０、ＳＰＩバスＬ２ａ、および表示制御側ＳＰＩインターフェースによりＳＰＩバス伝送回路が実現されている。なお、このＳＰＩバス伝送回路は後述のデバッグモードにおいて使用するための伝送回路なので、ホスト側ＳＰＩインターフェース１１２０と表示制御回路側ＳＰＩインターフェース２１２０とは常時は接続されている必要はなく、少なくともデバッグモード時に接続されていれば良い。
　Ｉ２ＣバスＬ２ｂにより、ホスト側Ｉ２Ｃインターフェース１１２１と表示制御回路側Ｉ２Ｃインターフェース２１２１とが互いに接続されている。これらのホスト側Ｉ２Ｃインターフェース１１２１、Ｉ２ＣバスＬ２ｂ、および表示制御回路側Ｉ２Ｃインターフェース２１２１によりＩ２Ｃバス伝送回路が実現されている。なお、このＩ２Ｃバス伝送回路は、上記ＳＰＩバス伝送回路と同様に後述のデバッグモードにおいて使用するための伝送回路なので、ホスト側Ｉ２Ｃインターフェース１１２１と表示制御回路側Ｉ２Ｃインターフェース２１２１とは常時は接続されている必要はなく、少なくともデバッグモード時に接続されていれば良い。
　ＤＳＩバス伝送回路は後述の通常モードにおいて使用され、ＳＰＩバス伝送回路またはＩ２Ｃバス伝送回路は後述のデバッグモードにおいて使用される。ただし、本実施形態におけるＬＣＤドライバ２０（表示制御回路２００）は、ＳＰＩバス伝送回路またはＩ２Ｃバス伝送回路を用いて後述の通常モードと同様の動作を行っても良い仕様となっている。
　＜１．４　ＤＳＩバス伝送回路＞
　図５は、本実施形態におけるＤＳＩバス伝送回路の構成を示すブロック図である。上述のように、このＤＳＩバス伝送回路は、ホスト側ＤＳＩインターフェース１１１、ＤＳＩバスＬ１、および表示制御回路側ＤＳＩインターフェース２１１により構成されている。図５に示すように、ホスト側ＤＳＩインターフェース１１１は、データ送信回路１１１０およびクロック送信回路１１１１により構成されている。表示制御回路側ＤＳＩインターフェース２１１は、データ受信回路２１１０およびクロック受信回路２１１１により構成されている。このＤＳＩバス伝送回路では、差動方式によるハイスピード（ＨＳ）モードでのデータ伝送とシングルエンド方式によるローパワー（ＬＰ）モードでのデータ伝送とが可能である。
　＜１．４．１　ＨＳモード＞
　図６は、ＤＳＩバス伝送回路におけるＨＳモードでのデータ伝送の様子を説明するための信号波形図である。このＨＳモードでは、例えば１００～３００ｍＶの電圧振幅、２００ＭＨｚ～５００ＭＨｚ程度の周波数でデータ差動信号Ｄｐ／Ｄｎがデータ送信回路１１１０からデータ受信回路２１１０に送信される。また、この差動信号から変換された後述の受信データＤｒを信号処理部２２０において取り込むための後述の受信クロックＣＫｒに対応するクロック差動信号ＣＫｐ／ＣＫｎが、例えば１００～３００ｍＶの電圧振幅、１００ＭＨｚ程度の周波数でクロック送信回路１１１１からクロック受信回路２１１１に送信される。なお、クロック差動信号ＣＫｐ／ＣＫｎにおける立ち上がりエッジおよび立ち下がりエッジの両方でデータ差動信号Ｄｐ／Ｄｎが信号処理部２２０において取り込まれるので、クロック差動信号ＣＫｐ／ＣＫｎの周波数が１００ＭＨｚであれば、データ転送レートは２００Ｍｂｐｓとなる。
　送信データＤｔ（典型的には画像データＤＡＴ）がデータ送信回路１１１０に与えられると、データ送信回路１１１０は送信データＤｔをデータ差動信号Ｄｐ／Ｄｎに変換し、ＤＳＩバスＬ１を介してデータ受信回路２１１０に送信する。データ受信回路２１１０は、受け取ったデータ差動信号Ｄｐ／Ｄｎを受信データＤｒに変換し出力する。この受信データＤｒは信号処理部２２０に与えられる。同様に、送信クロックＣＫｔがクロック送信回路１１１１に与えられると、クロック送信回路１１１１は送信クロックＣＫｔをクロック差動信号ＣＫｐ／ＣＫｎに変換し、ＤＳＩバスＬ１を介してクロック受信回路２１１１に送信する。クロック受信回路２１１１は、受け取ったクロック差動信号ＣＫｐ／ＣＫｎを受信クロックＣＫｒに変換し出力する。この受信クロックＣＫｒは信号処理部２２０に与えられる。
　このＨＳモードは主に画像データＤＡＴの伝送に用いられる。ただし、このＨＳモードにおいてコマンドデータＣＯＭを伝送しても良い。
　＜１．４．２　ＬＰモード＞
　図７は、ＤＳＩバス伝送回路におけるＬＰモードでのデータ伝送の様子を説明するための信号波形図である。このＬＰモードでは、例えば１．２Ｖの電圧振幅、１０ＭＨｚ程度の周波数で第１シングルエンドデータ信号Ｄｆおよび第２シングルエンドデータ信号Ｄｂがデータ送信回路１１１０からデータ受信回路２１１０に伝送される。第１シングルエンドデータ信号Ｄｆは例えばホスト１側から表示制御回路２００側に送信されるコマンドデータＣＯＭに対応し、第２シングルエンドデータ信号Ｄｂは例えば表示制御回路２００側からホスト１側に送信されるコマンドデータＣＯＭに対応する。このＬＰモードでは、上述のクロック差動信号ＣＫｐ／ＣＫｎが伝送される伝送路の状態は関係なく、典型的にはこのクロック差動信号ＣＫｐ／ＣＫｎの伝送は停止している（固定電位となっている）。
　ＤＳＩバス伝送回路では、ＨＳモードとＬＰモードとで共通の伝送路を用いてデータが伝送される。ＬＰモードにおける第１シングルエンドデータ信号Ｄｆの伝送には、例えば上述のデータ差動信号Ｄｐ／Ｄｎのうちの正側データ差動信号Ｄｐの伝送に用いられる伝送路（以下「Ｄｐライン」という）が用いられる。また、ＬＰモードにおける第２シングルエンドデータ信号Ｄｂの伝送には、例えば上述のデータ差動信号Ｄｐ／Ｄｎのうちの負側データ差動信号Ｄｎの伝送に用いられる伝送路（以下「Ｄｎライン」という）が用いられる。このため、ＤＳＩバス伝送回路では信号線の本数を低減することができる。
　＜１．４．３　ＨＳモードとＬＰモードとの切り替え＞
　図８は、ＤＳＩバス伝送回路における、ＨＳモードとＬＰモードとの切り替えについて説明するための信号波形図である。図８において、ＶｈｓｈおよびＶｈｓｌはそれぞれＨＳモードにおけるハイレベル電位およびローレベル電位を示し、ＶｌｐｈおよびＶｌｐｌはそれぞれＬＰモードにおけるハイレベル電位およびローレベル電位を示している。また、図８における上側はＤｐラインの信号波形図を示し、下側はＤｎラインの信号波形図を示している。
　ＬＰモードからＨＳモードへの移行はＨＳモード移行シーケンスにより実現される。ＨＳモード移行シーケンスは、期間ＬＰ－１１、ＬＰ－０１、ＬＰ－００、およびＨＳ－０により構成されている。ＨＳモード移行シーケンスにおけるＤｐラインは、期間ＬＰ－１１ではＬＰモードハイレベル電位ＶｌｐｈからＬＰモードローレベル電位Ｖｌｐｌに変化し、期間ＬＰ－０１およびＬＰ－００ではＬＰモードローレベル電位Ｖｌｐｌであり、期間ＨＳ－０ではＬＰモードローレベル電位ＶｌｐｌからＨＳモードローレベル電位Ｖｈｓｌに変化する。一方、ＨＳモード移行シーケンスにおけるＤｎラインは、期間ＬＰ－１１ではＬＰモードハイレベル電位Ｖｌｐｈであり、期間ＬＰ－０１ではＬＰモードハイレベル電位ＶｌｐｈからＬＰモードローレベル電位Ｖｌｐｌに変化し、期間ＬＰ－００ではＬＰモードローレベル電位Ｖｌｐｌであり、期間ＨＳ－０ではＬＰモードローレベル電位ＶｌｐｌからＨＳモードハイレベル電位Ｖｈｓｈに変化する。ＨＳモード移行シーケンスの後、ＤｐラインおよびＤｎラインではＨＳモードによりデータ伝送が行われる。
　ＨＳモードからＬＰモードへの移行はＨＳモード終了シーケンスにより実現される。ＨＳモード終了シーケンスは、期間ＨＳ－０およびＬＰ－１１により実現される。ＨＳモード終了シーケンスにおけるＤｐラインは、期間ＨＳ－０ではＨＳモードローレベル電位Ｖｈｓｌであり、期間ＬＰ－１１ではＨＳモードローレベル電位ＶｈｓｌからＬＰモードハイレベル電位Ｖｌｐｈに変化する。一方、ＨＳモード終了シーケンスにおけるＤｎラインは、期間ＨＳ－０ではＨＳモードハイレベル電位Ｖｈｓｈであり、期間ＬＰ－１１ではＨＳモードハイレベル電位ＶｈｓｈからＬＰモードハイレベル電位Ｖｌｐｈに変化する。ＨＳモード終了シーケンスの後、ＤｐラインおよびＤｎラインではＬＰモードによりデータ伝送が行われる。
　このようにして、ＤＳＩバス伝送回路ではＨＳモードまたはＬＰモードによりデータ伝送が行われる。なお、上述のクロック差動信号ＣＫｐ／ＣＫｎが伝送される伝送路では一般的に、このようなＨＳモードとＬＰモードとの切り替えは行われない。
　＜１．４．４　ＤＳＩバス伝送回路を用いた表示動作＞
　図９は、ＤＳＩバス伝送回路を用いた表示動作を説明するための模式図である。図９における垂直同期期間ＶＳＹ、垂直バックポーチ期間ＶＢＰ、表示期間ＶＡＣＴ、および垂直フロントポーチ期間ＶＦＰにより１フレーム分の画像表示が実現される。表示期間ＶＡＣＴでは、水平動作期間ＨＳＹ、水平バックポーチ期間ＨＢＰ、画像データ転送期間ＲＧＢ、ブランキング期間ＢＬ、および水平フロントポーチ期間ＨＦＰが順に繰り返される。
　垂直同期期間ＶＳＹ、垂直バックポーチ期間ＶＢＰ、および垂直フロントポーチ期間ＶＦＰではＬＰモードによりデータが伝送される。また、表示期間ＶＡＣＴにおける画像データ転送期間ＲＧＢを除く期間、すなわち平動作期間ＨＳＹ、水平バックポーチ期間ＨＢＰ、ブランキング期間ＢＬ、および水平フロントポーチ期間ＨＦＰでもＬＰモードによりデータが伝送される。
　これに対して、表示期間ＶＡＣＴにおける画像データ転送期間ＲＧＢではＨＳモードによりデータが伝送される。この画像データ転送期間ＲＧＢでは、画像データＤＡＴがデータ差動信号Ｄｐ／Ｄｎとして伝送される。このため、この画像データＤＡＴを高速に伝送することが可能となる。
　＜１．５　ＳＰＩバス伝送回路＞
　図１０は、本実施形態におけるＳＰＩバス伝送回路の構成を示すブロック図である。上述のように、このＳＰＩバス伝送回路は、ホスト側ＳＰＩインターフェース（マスタ）１１２０、ＳＰＩバスＬ２ａ、および表示制御回路側ＳＰＩインターフェース２１２０（スレーブ）により構成されている。ＳＰＩバスＬ２ａは、ＳＰＩクロックＳＣＫｓ、入力データ信号ＳＤＩ、出力データ信号ＳＤＯ、およびチップセレクト信号ＳＣＳをそれぞれ伝送するための４本の伝送路により構成されている。以下では、ＳＰＩクロックＳＣＫｓ、入力データ信号ＳＤＩ、出力データ信号ＳＤＯ、およびチップセレクト信号ＳＣＳを伝送するための伝送路をそれぞれ「ＳＣＫｓライン」、「ＳＤＩライン」、「ＳＤＯライン」、および「ＳＣＳライン」という。ＳＰＩクロックＳＣＫｓ、入力データ信号ＳＤＩ、出力データ信号ＳＤＯ、およびチップセレクト信号ＳＣＳはシングルエンド方式により伝送される。ＳＰＩクロックＳＣＫｓ、入力データ信号ＳＤＩ、およびチップセレクト信号はホスト側ＳＰＩインターフェース１１２０から表示制御回路側ＳＰＩインターフェース２１２０に送信される。一方、出力データ信号ＳＤＯは表示制御回路側ＳＰＩインターフェース２１２０からホスト側ＳＰＩインターフェース１１２０に送信される。
　ＳＰＩバス伝送回路では、図１０に示すように、ホスト側ＳＰＩインターフェース１１２０に与えられた送信データＤｔおよび送信クロックＣＫｔがＳＰＩバスＬ２ａを介して表示制御回路側ＳＰＩインターフェース２１２０に送信され、この表示制御回路側ＳＰＩインターフェース２１２０からそれぞれ受信データＤｒおよび受信クロックＣＫｒとして出力される。
　図１１は、本実施形態におけるＳＰＩバス伝送回路での信号伝送の様子を説明するための信号波形図である。ホスト側ＳＰＩインターフェース１１２０と表示制御回路側ＳＰＩインターフェース２１２０との間のデータの送受信は、チップセレクト信号ＳＣＳが活性化している（ローレベルになっている）ときにのみ、ＳＰＩクロックＳＣＫｓに同期して行われる。
　まず、チップセレクト信号ＳＣＳがハイレベルからローレベルに変化する（活性化する）。次に、ＳＰＩクロックＳＣＫｓが立ち上がると、このＳＰＩクロックＳＣＫｓの立ち上がりのタイミングで入力データ信号ＳＤＩが取り込まれる。チップセレクト信号ＳＣＳがハイレベルからローレベルに変化する時点からＳＰＩクロックＳＣＫｓが最初に立ち上がる時点までの期間を「セットアップ期間」という。
　セットアップ期間の終了後、表示制御回路側ＳＰＩインターフェース２１２０においてＳＰＩクロックＳＣＫｓの立ち上がりのタイミングで入力データ信号ＳＤＩが取り込まれる。ここで、最初の１バイト分のデータはスレーブのアドレスデータであり、実際のデータ伝送は２バイト目以降で行われる。以下では、２バイト目以降かつ最後の１ビットまでの期間を「データ伝送期間」という。データ伝送期間では、ホスト側ＳＰＩインターフェース１１２０から送信された入力データ信号ＳＤＩの２バイト目以降が、表示制御回路側ＳＰＩインターフェース２１２０にＳＰＩクロックＳＣＫｓの立ち上がりのタイミングで取り込まれると共に、表示制御回路側ＳＰＩインターフェース２１２０から送信された出力データ信号ＳＤＯが、ホスト側ＳＰＩインターフェース１１２０にＳＰＩクロックＳＣＫｓの立ち上がりのタイミングで取り込まれる。なお、ＳＤＯラインは、データ伝送期間を除きハイインピーダンス状態となっている。
　データ伝送期間の終了後、チップセレクト信号ＳＣＳがローレベルからハイレベルに変化することにより、ホスト側ＳＰＩインターフェース１１２０と表示制御回路側ＳＰＩインターフェース２１２０との間のデータの送受信が終了する。データ伝送期間終了時点からチップセレクト信号がローレベルからハイレベルに変化する時点までを「ホールド期間」という。
　このようにして、ＳＰＩバス伝送回路でデータ伝送が行われる。なお、ＳＰＩバスＬ２ａには、表示制御回路側ＳＰＩインターフェース２１２０に限らず他の複数のスレーブを接続することが可能である。
　＜１．６　Ｉ２Ｃバス伝送回路＞
　図１２は、本実施形態におけるＩ２Ｃバス伝送回路の構成を示すブロック図である。上述のように、このＩ２Ｃバス伝送回路は、ホスト側Ｉ２Ｃインターフェース（マスタ）１１２１、Ｉ２ＣバスＬ２ｂ、および表示制御回路側Ｉ２Ｃインターフェース（スレーブ）２１２１により構成されている。Ｉ２ＣバスＬ２ｂは、Ｉ２ＣクロックＳＣＫｉおよび入出力データ信号ＳＤＡをそれぞれ伝送するための２本の伝送路により構成されている。以下では、Ｉ２ＣクロックＳＣＫｉおよび入出力データ信号ＳＤＡを伝送するため伝送路をそれぞれ「ＳＣＫｉライン」および「ＳＤＡライン」という。Ｉ２ＣクロックＳＣＫｉおよび入出力データ信号ＳＤＡはシングルエンド方式により伝送される。入出力データ信号ＳＤＡは、ホスト側Ｉ２Ｃインターフェース１１２１と表示制御回路側Ｉ２Ｃインターフェース２１２１とで双方向に伝送される。
　Ｉ２Ｃバス伝送回路では、図１２に示すように、ホスト側Ｉ２Ｃインターフェース１１２１に与えられた送信データＤｔおよび送信クロックＣＫｔがＩ２ＣバスＬ２ｂを介して表示制御回路側Ｉ２Ｃインターフェース２１２１に送信され、この表示制御回路側Ｉ２Ｃインターフェース２１２１からそれぞれ受信データＤｒおよび受信クロックＣＫｒとして出力される。
　図１３は、本実施形態におけるＩ２Ｃバス伝送回路での信号伝送の様子を説明するための信号波形図である。ホスト側Ｉ２Ｃインターフェース１１２１と表示制御回路側Ｉ２Ｃインターフェース２１２１と間のデータの送受信は、Ｉ２ＣクロックＳＣＫｉが供給されている間だけ、時分割で双方向に行われる。図１３に示すように、通信の開始および終了をそれぞれ示すスタートコンディションおよびストップコンディションがデータ伝送の前後にそれぞれ設けられている。ＳＣＫｉラインがハイレベルであるときにＳＤＡラインがハイレベルからローレベルに変化すると、スタートコンディションになる。一方、ＳＣＫｉラインがハイレベルであるときにＳＤＡラインがローレベルからハイレベルに変化すると、ストップコンディションになる。また、１回（８ビット単位）のデータ伝送毎に、データ受信の成否を示すＡＣＫビットが９個目のビットとして付加されている。１回のデータ伝送中の８ビット目であるＲ／Ｗビットは、データ伝送方向を表す。
　スタートコンディション後のデータ伝送において、最初の１バイト分のデータはスレーブのアドレスデータであり、実際のデータ伝送は２バイト目以降で行われる。このデータ伝送が行われた後、ストップコンディションになることによりデータ伝送が終了する。
　このようにして、Ｉ２Ｃバス伝送回路でデータ伝送が行われる。なお、Ｉ２ＣバスＬ２ｂには、表示制御回路側Ｉ２Ｃインターフェース２１２１に限らず他の複数のスレーブを接続することが可能である。
　＜１．７　通常モードからデバッグモードへの移行＞
　本実施形態におけるＬＣＤドライバ２０内の表示制御回路２００は、上述のように、通常モードおよびデバッグモードの２種類のモードでの動作が可能である。ここで、本実施形態における「通常モード」とは、ホスト１からＤＳＩバス伝送回路を介してＬＣＤドライバ２０に与えられた画像データＤＡＴおよびコマンドデータＣＯＭに基づいて液晶表示パネル３０に所望の画像を表示させるためのモードをいう。一方、本実施形態における「デバッグモード」とは、上記シングルエンドバスＬ２（ＳＰＩバスＬ２ａまたは／およびＩ２ＣバスＬ２ｂ）においてＬＣＤドライバ２０のデバッグが可能であるモードをいう。ＤＳＩバス伝送回路を構成するＤＳＩバスＬ１においてデバッグを行う場合、このＤＳＩバスＬ１で伝送される信号波形が複雑であるために、従来よりも高コストな設備および装置が必要となる。しかし、本実施形態では、デバッグモード時に、ＤＳＩバスＬ１で伝送される信号よりも単純な波形の信号が伝送されるシングルエンドバスＬ２においてデバッグを行うことができる。
　図１４は、本実施形態における通常モードからデバッグモードへの移行のステップを説明するためのフローチャートである。図１５は、本実施形態における、通常モードからデバッグモードへの移行時の各バス（ＳＰＩバスＬ２ａ、Ｉ２ＣバスＬ２ｂ、およびＤＳＩバスＬ１）の状態を説明するための模式図である。まず、通常モード（ステップＳ１）では、上述のように、ホスト１からＤＳＩバス伝送回路を介してＬＣＤドライバ２０に与えられた画像データＤＡＴおよびコマンドデータＣＯＭに基づいて液晶表示パネル３０に所望の画像を表示させるための動作が行われている。この通常モードにおけるＤＳＩバスＬ１の状態はＨＳモードまたはＬＰモードになっている。また、図１５に示すように、ＳＣＳライン、ＳＣＫｓライン、ＳＤＩライン、ＳＣＫｉラインおよびＳＤＡラインがハイレベル電位に固定され、ＳＤＯラインはハイインピーダンス状態になっている。通常モードにおける当該ハイレベル電位は、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ：フレキシブルプリント基板）を介して外部（ホスト１）から与えられる。
　次に、図１４および図１５に示すように、ＤＳＩバスＬ１で、通常モードからデバッグモードに移行するための準備モードであるデバッグモード０を開始するためのコマンド（以下では「デバッグモード０コマンド」という）が発行される（ステップＳ２）。より詳細には、このデバッグモード０コマンドは、ホスト１によりＤＳＩバスＬ１において発行される。このデバッグモード０コマンドはＬＰモードで発行されても良く、ＨＳモードで発行されても良い。デバッグモード０では、通常モードと同様に、ＳＣＳライン、ＳＣＫｓライン、ＳＤＩライン、ＳＣＫｉラインおよびＳＤＡラインがハイレベル電位に固定され、ＳＤＯラインはハイインピーダンス状態になる。ただし、このデバッグモード０における当該ハイレベル電位は、通常モードとは異なり、ＬＣＤドライバ２０の内部から与えられる。また、これと同時に、ＬＣＤドライバ２０は、外部（ホスト１）からシングルエンドバスＬ２を介して信号を受け付けない状態となる。このデバッグモード０時に、シングルエンドバスＬ２にデバッグのための検査デバイス（オシロスコープ等）４００を接続するための準備がなされるので、図１６に示すように、シングルエンドバスＬ２に検査デバイスを電気的に接続する。
　次に、図１４および図１５に示すように、ＤＳＩバスＬ１で、通常モードからデバッグモードに移行するモードであるデバッグモードＯＮを開始するためのコマンド（以下では「デバッグモードＯＮコマンド」という）が発行される（ステップＳ３）。より詳細には、このデバッグモードＯＮコマンドは、ホスト１によりＤＳＩバスＬ１において発行される。このデバッグモードＯＮコマンドはＬＰモードで発行されても良く、ＨＳモードで発行されても良い。このデバッグモードＯＮでは、通常モードおよびデバッグモード０と同様に、ＳＣＳライン、ＳＣＫｓライン、ＳＤＩライン、ＳＣＫｉラインおよびＳＤＡラインがハイレベル電位に固定される。ただし、このデバッグモードにおける当該ハイレベル電位は、通常モードおよびデバッグモード０と異なり、検査デバイス５００から与えられる。なお、ＬＣＤドライバ２０の内部からのハイレベル電位の供給は、デバッグモードＯＮコマンドに基づいて停止される。また、ＳＤＯラインは通常モードおよびデバッグモード０と異なり、ＬＣＤドライバ２０（表示制御回路側ＳＰＩインターフェース２１２０）からの出力待ち状態となる。このデバッグモードＯＮの後、デバッグモードに移行する。
　デバッグモードでは、シングルエンドバスＬ２においてデバッグを開始するためのコマンドが検査デバイス５００により発行されることにより、図１５に示すように、デバッグが開始される。より詳細には、検査デバイス５００からシングルエンドバスＬ２にテストパターンが与えられ、このテストパターンの伝送状態を検査デバイス５００において確認することによりデバッグを行う。このデバッグモードではＤＳＩバスＬ１が停止状態となっているが、ＨＳモードまたはＬＰモードとなっていても良い。
　以上のように、本実施形態では、シングルエンドバスＬ２においてデバッグを行うことができる。なお、デバッグモードから通常モードへの移行は、例えば、シングルエンドバスＬ２においてデバッグを停止するためのコマンドが検査デバイス５００により発行された後に、ＤＳＩバスＬ１において通常モードに移行するためのコマンド（以下では「通常モードＯＮコマンド」という）がホスト１により発行されることにより実現される。
　＜１．８　実現例＞
　図１７は、本実施形態の実現例における、ＬＣＤドライバ２０（表示制御回路側シングルエンドインターフェース２１２）の各端子とバスとの対応関係表を示す図である。本実現例では、ＬＣＤドライバ２０にＳＤＡ端子、ＣＳＸ端子、ＷＲＸ端子、ＲＤＸ端子、およびＳＤＯ端子が設けられている。図１７に示すように、ＣＳＸ端子、ＷＲＸ端子、ＲＤＸ端子、およびＳＤＯ端子が、ＳＰＩバスＬ２ａにおけるＳＣＳライン、ＳＣＫｓライン、ＳＤＩライン、およびＳＤＯラインにそれぞれ対応している。また、ＳＤＡ端子およびＷＲＸ端子がＩ２ＣバスＬ２ｂにおけるＳＤＡラインおよびＳＣＫｉラインにそれぞれ対応している。すなわち、ＳＣＫｓラインとＳＣＫｉラインとでＷＲＸ端子を共有している。
　図１８は、本実現例における一部の配線例を示すブロック図である。図１９は、図１８に示すブロック図に対応するＦＰＣパターンを示す図である。図１８に示すように、ＬＣＤドライバ２０のＳＤＡ端子、ＣＳＸ端子、ＷＲＸ端子、ＲＤＸ端子、およびＳＤＯ端子には、ハイレベル電位であるＩＯＶＣＩ信号が外部（ホスト１）から配線群６００（ＦＰＣ）を介して与えられている。この配線群６００に、デバッグモード０時に検査デバイス５００を接続する。具体的には、このデバッグモード０時にＦＰＣパターンをカットするまたは事前に配線群６００に設けておいたジャンパ抵抗（０Ω抵抗）を取り除く等の作業をＦＰＣにおいて行った後、当該カット部分またはジャンパ抵抗を取り除いた部分に検査デバイス５００を接続する。なお、作業の容易性の観点から、ジャンパ抵抗を用いた態様の方が望ましい。
　＜１．９　効果＞
　本実施形態によれば、ＤＳＩ規格に対応したＬＣＤドライバ２０において、ホスト１からＤＳＩバス伝送回路を介してＬＣＤドライバ２０に与えられた画像データＤＡＴおよびコマンドデータＣＯＭに基づいて液晶表示パネル３０に所望の画像を表示させるためのモードである通常モードから、デバッグ専用のモードであるデバッグモードに移行できる。このデバッグモードでは、ＬＣＤドライバ２０に接続されたシングルエンド方式のシリアルバス（ＳＰＩバスまたはＩ２Ｃバス）を用いたデバッグが可能となる。これらのＳＰＩバスまたはＩ２Ｃバスを伝送する信号の波形はＤＳＩバスを伝送する信号の波形よりも単純であるため、従来の設備および装置を使用して波形解析を行うことができる。このため、低コストかつ容易にデバッグが可能となる。
　＜１．１０　変形例＞
　図２０は、本発明の第１の実施形態の変形例における表示制御回路側ＤＳＩインターフェース２１１の構成を説明するためのブロック図である。図２０に示すように、本変形例における表示制御回路側シングルエンドインターフェース２１２は、表示制御回路側パラレルインターフェース２１２２をさらに含んでいる。同様に、ホスト側シングルエンドインターフェース１１２はホスト側パラレルインターフェース１１２２をさらに含み、シングルエンドバスＬ２はパラレルバスＬ２ｃをさらに含んでいる。これらのホスト側パラレルインターフェース１１２２、パラレルバスＬ２ｃ、および表示制御回路側パラレルインターフェース２１２２によりパラレルバス伝送回路が実現されている。なお、このパラレルバス伝送回路はデバッグモードにおいて使用するための伝送回路なので、ホスト側パラレルインターフェース１１２２と表示制御回路側パラレルインターフェース２１２２とは常時は接続されている必要はなく、少なくともデバッグモード時に接続されていれば良い。
　図２１は、本変形例におけるパラレルバス伝送回路の構成を示すブロック図である。パラレルバスＬ２ｃは、パラレルクロック信号ＣＬＫ、例えば２４ビットのデータ信号Ｄ０～Ｄ２３、ＲＥＡＤＹ信号、およびＳＴＲＯＢＥ信号をそれぞれ伝送するための２７本の伝送路により構成されている。２４ビットのデータ信号Ｄ０～Ｄ２３、ＲＥＡＤＹ信号、およびＳＴＲＯＢＥ信号はシングルエンド方式により伝送される。このパラレルバス伝送回路では、ホスト側パラレルインターフェース１１２２に与えられた送信データＤｔおよび送信クロックＣＫｔが、パラレルバスＬ２ｃを介して表示制御回路側パラレルインターフェース２１２２にパラレルに送信され、この表示制御回路側パラレルインターフェース２１２２からそれぞれ受信データＤｒおよび受信クロックＣＫｒとして出力される。
　図２２は、本変形例におけるパラレルバス伝送回路での信号伝送の様子を説明するための信号波形図である。ホスト側パラレルインターフェース１１２２から表示制御回路側パラレルインターフェース２１２２へのデータ信号Ｄ０～Ｄ２３の送信は、ＲＥＡＤＹ信号およびＳＴＲＯＢＥ信号が共にハイレベルである期間に行われる。
　本変形例によれば、シリアルバスのみならず、パラレルバスを用いたデバッグも可能となる。
　＜２．第２の実施形態＞
　＜２．１　ホスト入出力部の構成＞
　図２３は、本発明の第２の実施形態におけるホスト入出力部２１０の構成を説明するためのブロック図である。なお、本実施形態は、ホスト入出力部２１０、通常モードからデバッグモードへの移行、および画像信号生成部２２４を除く部分については上記第１の実施形態と同様であるのでその説明を省略する。図２３に示すように、本実施形態におけるホスト入出力部２１０内部には表示制御回路側ＤＳＩインターフェース２１１のみ設けられ、表示制御回路側シングルエンドインターフェース２１２は設けられていない。すなわち、本実施形態では、バス伝送回路としてＤＳＩバス伝送回路（ホスト側ＤＳＩインターフェース１１１、ＤＳＩバスＬ１、および表示制御回路側ＤＳＩインターフェース２１１）のみが設けられている。ただし、本実施形態においても、ＳＰＩバス伝送回路、Ｉ２Ｃバス伝送回路、およびパラレルバス伝送回路が設けられていても良い。
　＜２．２　通常モードからデバッグモードへの移行＞
　本実施形態における「デバッグモード」とは、レジスタ２２２に格納されたレジスタデータＤｒｅ（コマンドデータＣＯＭ等）を液晶表示パネル３０に画像として表示させることによりデバッグが可能であるモードをいう。なお、本実施形態における通常モードは上記第１の実施形態におけるものと同様である。
　上記第１の実施形態における通常モードからデバッグモードへの移行は、通常モードからデバッグモードに移行するための準備モードであるデバッグモード０および通常モードからデバッグモードに移行するモードであるデバッグモードＯＮにより実現されていたが、本実施形態では、デバッグモードＯＮのみにより実現される。したがって、本実施形態において、通常モードからデバッグモードへの移行のためのコマンドはデバッグモードＯＮコマンドの１種類である。なお、デバッグモードから通常モードへの移行は、通常モードＯＮコマンドがホスト１により発行されることにより実現される。
　＜２．３　画像信号生成部の構成＞
　図２４は、本実施形態における信号処理部２２０内部の画像信号生成部２２４の構成を示すブロック図である。図２４に示すように、この画像信号生成部２２４は、画像処理部２２４１、データセレクタ２２４２、補正セレクタ２２４３、複数色補正設定部（第１設定部）２２４４、およびガンマ補正設定部（第２設定部）２２４５により構成されている。画像処理部２２４１にはデータセレクタ２２４２および補正セレクタ２２４３が接続されている。補正セレクタ２２４３には複数色補正設定部２２４４およびガンマ補正設定部２２４５が接続されている。
　画像処理部２２４１は、データセレクタ２２４２から与えられた画像信号生成用データＧＤＡＴを補正セレクタ２２４３によって選択された設定に基づき補正することにより画像信号ＤＶを生成する。
　データセレクタ２２４２は、ＤＳＩバス伝送回路を介してホスト１から与えられたコマンドデータＣＯＭに基づき、画像処理部２２４１に与えるべき信号を画像データＤＡＴまたはレジスタ２２２に格納されたレジスタデータＤｒｅ（コマンドデータＣＯＭ等）から選択する。より詳細には、データセレクタ２２４２は、通常モードＯＮコマンド発行後からデバッグモードＯＮコマンド発行前までの期間では画像データＤＡＴを画像処理部２２４１に画像信号生成用データＧＤＡＴとして与え、デバッグモードＯＮコマンド発行後から通常モードＯＮコマンド発行前までの期間ではレジスタデータＤｒｅを画像処理部２２４１に画像信号生成用データＧＤＡＴとして与える。
　補正セレクタ２２４３は、コマンドデータＣＯＭに基づき、画像処理部２２４１が受け取った信号に対して行うべき補正の設定の参照元（以下では単に「参照元」という）を複数色補正設定部２２４４またはガンマ補正設定部２２４５から選択する。より詳細には、補正セレクタ２２４３は、通常モードＯＮコマンド発行後からデバッグモードＯＮコマンド発行前までの期間ではガンマ補正設定部２２４５を参照元とし、デバッグモードＯＮコマンド発行後から通常モードＯＮコマンド発行前までの期間ではガンマ補正設定部２２４５を参照元とする。
　複数色補正設定部２２４４には、例えば、画像処理部２２４１が受け取ったデータに対して、２色のデータへの変換を行うための補正テーブルが格納されている。このレジスタデータＤｒｅは例えば８バイト（＝６４ビット）からなるので、６４ビット中の各ビットを白または黒で表すための補正がなされる。この複数色補正設定部２２４４により第１設定が実現されている。
　ガンマ補正設定部２２４５には、例えば、画像処理部２２４１が受け取ったデータに対して、液晶表示パネル３０のガンマ特性に基づく階調補正を行うための補正テーブルが格納されている。このガンマ補正設定部２２４５により第２設定が実現されている。
　まず、通常モードにおける画像信号生成部２２４の動作について説明する。通常モードは、上述の通常モードＯＮコマンド発行後からデバッグモードＯＮコマンド発行前までの期間に相当する。このとき、データセレクタ２２４２は画像データＤＡＴを画像処理部２２４１に与え、補正セレクタ２２４３はガンマ補正設定部２２４５を参照元として選択する。このため、画像処理部２２４１では、画像データＤＡＴにガンマ補正設定部２２４５の設定に基づく補正が行われることにより画像信号ＤＶが生成される。この画像信号ＤＶはロジックコントローラ２２１により、ドライバ出力部２３０を介してソースドライバ３１０に与えられる。
　次に、デバッグモードにおける画像信号生成部２２４の動作について説明する。デバッグモードは、上述のデバッグモードＯＮコマンド発行後から通常モードＯＮコマンド発行前までの期間に相当する。このとき、データセレクタ２２４２はレジスタデータＤｒｅを画像処理部２２４１に与え、補正セレクタ２２４３は複数色補正設定部２２４４を参照元として選択する。このため、画像処理部２２４１では、レジスタデータＥｒｅに複数色補正設定部２２４４の設定に基づく補正が行われることにより画像信号ＤＶが生成される。
より詳細には、レジスタデータＥｒｅに含まれる各ビットを白または黒を表す８ビットデータに変換することにより、画像信号ＤＶが生成される。なお、８ビットデータに関わらず、１６ビットデータ等に変換しても良い。この画像信号ＤＶはロジックコントローラ２２１により、ドライバ出力部２３０を介してソースドライバ３１０に与えられる。すなわち、このデバッグモードでは、レジスタデータＤｒｅに基づく画像が液晶表示パネル３０に表示される。
　＜２．４　デバッグモードの表示例＞
　図２５は、デバッグモードにおいて液晶表示パネル３０に表示されるレジスタデータＤｒｅに基づく画像の例を示す模式図である。図２５では、破線で囲まれた正方形を１画素としている。すなわち、２４×２４画素による表示例を示している（後述の図２７についても同様である）。ただし、この画素数は例示であり、本発明はこれに限定されるものではない。図２５における実線で囲まれた各正方形（９画素）が１ビットを表し、白は０、黒は１であることを表している。また、図２５における矢印はＸ方向およびＹ方向を表している。以下の説明では、Ｘ方向に並んだ正方形列を「行」という。この例では、８バイト（＝６４ビット）のレジスタデータＤｒｅが白黒表示されている。各行はレジスタデータＤｒｅ中の１バイト分の情報を表している。例えば１行目は「０００１００１０」を表し、５行目は「１００１１０１０」を表している。
　＜２．５　効果＞
　本実施形態によれば、ＤＳＩ規格に対応したＬＣＤドライバ２０において、ホスト１からＤＳＩバス伝送回路を介してＬＣＤドライバ２０に与えられた画像データＤＡＴおよびコマンドデータＣＯＭに基づいて液晶表示パネル３０に所望の画像を表示させるためのモードである通常モードから、デバッグ専用のモードであるデバッグモードに移行できる。このデバッグモードでは、信号処理部２２０内部のレジスタ２２２に格納されたレジスタデータＤｒｅが液晶表示パネル３０に画像として表示される。このため、この画像を視認するまたはスキャナー等により読み取ることによりデバッグできる。これにより、低コストかつ容易にデバッグが可能となる。
　また、本実施形態によれば、補正セレクタ２２４３が、通常モードではガンマ補正設定部２２４５を参照元として選択し、デバッグモードであれば複数色補正設定部２２４４を参照元として選択する。このため、通常モードおよびデバッグモードのそれぞれにおける画像表示を確実に行うことができる。
　＜２．６　変形例＞
　本発明の第２の実施形態の変形では、上記第２の実施形態と異なり、デバッグモードにおけるレジスタデータＤｒｅを８色表示する。図２６は、本変形例における、レジスタデータＤｒｅに含まれる３ビットとこれに割り当てる色との対応関係表を示す図である。本変形例では、レジスタデータＤｒｅに含まれる３ビットを８色で表現する。すなわち、図２６に示すように、３ビットが「０００」であれば「黒」を、「００１」であれば「青」を、「０１０」であれば「緑」を、「０１１」であれば「水色」を、「１００」であれば「赤」を、「１０１」であれば「紫」を、「１１０」であれば「黄」を、「１１１」であれば「白」を割り当てる。なお、図２６および後述の図２７では、白および黒以外の色をハッチングで示している。なお、データに割り当てる色および表示色数は本変形例に限定されるものではない。
　図２７は、本変形例でのデバッグモードにおいて液晶表示パネル３０に表示されるレジスタデータＤｒｅに基づく画像の例を示す模式図である。図２７における各行において、図面左側および右側のそれぞれに位置する２つの実線の正方形は１ビットを表し、図面中央左側および右側のそれぞれに位置する２つの実線の正方形は３ビットを表している。なお、図面左側および右側のそれぞれに位置する２つの実線の正方形では、上記第２の実施形態と同様に、白は０、黒は１であることを表している。この例では、８バイト（＝６４ビット）のレジスタデータＤｒｅが８色表示されている。各行はレジスタデータＤｒｅ中の１バイト分の情報を表している。例えば１行目は「１００１００１１」を表し、５行目は「０００１１０１１」を表している。
　本変形例によれば、液晶表示パネル３０に表示された、８色で実現された画像を視認するまたはスキャナー等により読み取ることによりデバッグできる。
　＜３．第３の実施形態＞
　＜３．１　画像信号生成部の構成＞
　図２８は、本発明の第３の実施形態における信号処理部２２０内部の画像信号生成部２２４の構成を示すブロック図である。なお、本実施形態は、後述の２次元コード変換部２２４６を除く部分については上記第２の実施形態と同様であるのでその説明を省略する。図２８に示すように、本実施形態における画像信号生成部２２４は、上記第２の実施形態における画像信号生成部２２４に２次元コード変換部２２４６を追加したものである。
　２次元コード変換部２２４６には、レジスタ２２２に格納されたレジスタデータＤｒｅ（コマンドデータＣＯＭ等）が与えられる。この２次元コード変換部２２４６は、受け取ったレジスタデータＤｒｅ（２進コード）を２次元のマトリクス上にパターンとして配置した２次元コードＤｃｏに変換する。このような２次元コードＤｃｏへの変換は、特許文献３に記載の技術により実現される。
　データセレクタ２２４２は、ＤＳＩバス伝送回路を介してホスト１から与えられたコマンドデータＣＯＭに基づき、画像処理部２２４１に与えるべき信号を画像データＤＡＴまたは２次元コードＤｃｏから選択する。より詳細には、データセレクタ２２４２は、通常モードＯＮコマンド発行後からデバッグモードＯＮコマンド発行前までの期間では画像データＤＡＴを画像処理部２２４１に与え、デバッグモードＯＮコマンド発行後から通常モードＯＮコマンド発行前までの期間では２次元コードＤｃｏを画像処理部２２４１に与える。なお、補正セレクタ２２４３の動作は上記第２の実施形態におけるものと同様である。
　本実施形態における通常モードにおける画像信号生成部２２４の動作は上記第２の実施形態におけるものと同様なので、デバッグモードにおける画像信号生成部２２４の動作についてのみ説明する。デバッグモードは、上述のデバッグモードＯＮコマンド発行後から通常モードＯＮコマンド発行前までの期間に相当する。このとき、データセレクタ２２４２は２次元コードＤｃｏを画像処理部２２４１に与え、補正セレクタ２２４３は複数色補正設定部２２４４を参照元として選択する。このため、画像処理部２２４１では、２次元コードＤｃｏに複数色補正設定部２２４４の設定に基づく補正が行われることにより画像信号ＤＶが生成される。この画像信号ＤＶはロジックコントローラ２２１により、ドライバ出力部２３０を介してソースドライバ３１０に与えられる。すなわち、このデバッグモードでは、２次元コードＤｃｏに基づく画像が、例えば図２９に示すように液晶表示パネル３０に表示される。
　＜３．２　効果＞
　本実施形態によれば、デバッグモードにおいて２次元コードＤｃｏが液晶表示パネル３０に画像として表示される。この２次元コードＤｃｏはサイズが小さくてもスキャナー等により読み取り可能である。このため、上記第２の実施形態よりもより容易にデバッグが可能となる。
　＜４．その他＞
　上記第１の実施形態では１相のデータ差動信号Ｄｐ／ＤｎがＤＳＩバス伝送回路で伝送されるものとして説明したが、例えば、２～４相のデータ差動信号Ｄｐ／ＤｎがＤＳＩバス伝送回路で伝送されても良い。
　上記第１の実施形態では、表示制御回路側シングルエンドインターフェース２１２が表示制御回路側ＳＰＩインターフェース２１２０および表示制御回路側Ｉ２Ｃインターフェース２１２１により構成されているものとして説明したが、本発明はこれに限定されるものではない。表示制御回路側シングルエンドインターフェース２１２が、表示制御回路側ＳＰＩインターフェース２１２０、表示制御回路側Ｉ２Ｃインターフェース２１２１、上記第１の実施形態の変形例における表示制御回路側パラレルインターフェース２１２２のうちの少なくともいずれか１つにより構成されていれば良い。
　上記第２の実施形態ではレジスタデータＤｒｅを白黒の２色からなる画像または８色からなる画像として、上記第３の実施形態ではレジスタデータＤｒｅを２次元コードＤｃｏとして液晶表示パネル３０に表示させているが、これらの表示方法に限らず、他の表示方法を用いても良い。
　上記各実施形態では液晶表示装置を例に挙げて説明したが、本発明はこれに限定されるものではない。有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の他の表示装置にも本発明を適用することができる。
　その他、本発明の趣旨を逸脱しない範囲で上記各実施形態を種々変形して実施することができる。
　以上より、高速シリアルインターフェース規格に対応した、低コストかつ容易にデバッグが可能な半導体集積装置、表示装置、および半導体集積装置のデバッグ方法を提供することができる。
　本発明は、ＤＳＩ規格に対応した半導体集積装置に適用することができる。
１…ホスト
２…液晶表示装置
２０…ＬＣＤドライバ（半導体集積装置）
３０…液晶表示パネル
２００…表示制御回路（表示制御部）
２１０…ホスト入出力部
２１１…表示制御回路側ＤＳＩインターフェース（第１インターフェース）
２１２…表示制御回路側シングルエンドインターフェース（第２インターフェース）
２２０…信号処理部
２２１…ロジックコントローラ
２２２…レジスタ
２２３…制御信号生成部
２２４…画像信号生成部
２３０…ドライバ出力部
３００…ドライバ群（駆動部）
３１０…ソースドライバ
３２０…ゲートドライバ
４００…ＲＡＭ
２１２０…表示制御回路側ＳＰＩインターフェース（シリアルインターフェース）
２１２１…表示制御回路側Ｉ２Ｃインターフェース（シリアルインターフェース）
２１２２…表示制御回路側パラレルインターフェース
２２４１…画像処理部
２２４２…データセレクタ（第１セレクタ）
２２４３…補正セレクタ（第２セレクタ）
２２４４…複数色補正設定部（第１設定部）
２２４５…ガンマ補正設定部（第２設定部）
Ｌ１…ＤＳＩバス（第１バス）
Ｌ２…シングルエンドバス（第２バス）
Ｌ２ａ…ＳＰＩバス
Ｌ２ｂ…Ｉ２Ｃバス
Ｌ２ｃ…パラレルバス

Claims (16)

  1. 　外部の表示パネルにおける画像の表示を制御するための表示制御部を備え、
    　前記表示制御部は、
    　　外部に接続可能な第１バスに接続され、該第１バスで伝送される差動信号および第１シングルエンド信号からなる信号群をシリアルに受信可能な第１インターフェースと、
    　　前記第１インターフェースに接続され、該第１インターフェースが受信した前記信号群に基づいて、前記表示パネルにおける画像の表示を制御するための制御信号および該表示パネルに表示すべき画像に対応した画像信号を生成する信号処理部とを含み、
    　前記第１インターフェースは、前記第１バスに接続された外部のホストが該第１バスで発行した、前記表示制御部の動作モードを切り替えるための第１コマンドを受信可能であり、
    　前記表示制御部の動作モードは、前記第１コマンドに基づき、該第１バスを用いることなくデバッグが可能なデバッグモードに移行することを特徴とする、半導体集積装置。
  2. 　前記第１インターフェースはＤＳＩ規格に基づくインターフェースであることを特徴とする、請求項１に記載の半導体集積装置。
  3. 　前記表示制御部は、外部に接続可能な第２バスに接続され、該第２バスで伝送される第２シングルエンド信号を受信可能な第２インターフェースをさらに含み、
    　前記デバッグモードにおいて、前記第２バスで発行された第２コマンドに基づき、該第２バスで伝送される信号を用いたデバッグが可能であることを特徴とする、請求項１に記載の半導体集積装置。
  4. 　前記第２インターフェースは、前記第２シングルエンド信号をシリアルに受信可能なシリアルインターフェースを有することを特徴とする、請求項３に記載の半導体集積装置。
  5. 　前記シリアルインターフェースはＳＰＩ規格に基づくインターフェースであることを特徴とする、請求項４に記載の半導体集積装置。
  6. 　前記シリアルインターフェースはＩ２Ｃ規格に基づくインターフェースであることを特徴とする、請求項４に記載の半導体集積装置。
  7. 　前記第２インターフェースは、前記第２シングルエンド信号をパラレルに受信可能なパラレルインターフェースを有することを特徴とする、請求項３に記載の半導体集積装置。
  8. 　前記信号処理部は、
    　　前記第１インターフェースを介して前記ホストから受け取った、該信号処理部の動作を制御するためのコマンドデータを格納するためのレジスタと、
    　　前記画像信号を生成するための画像信号生成部と有し、
    　前記画像信号生成部は、
    　　前記画像信号を生成するため画像信号生成用データに基づいて前記画像信号を生成する画像処理部と、
    　　前記表示制御部の動作モードが前記デバッグモードであるときには前記コマンドデータを前記画像信号生成用データとして前記画像処理部に与え、該表示制御部の動作モードが該デバッグモードでないときには前記第１インターフェースを介して前記ホストから受け取った前記表示パネルに表示すべき画像に対応するデータを該画像信号生成用データとして該画像処理部に与える第１セレクタとを有することを特徴とする、請求項１に記載の半導体集積装置。
  9. 　前記画像処理部は、所定の設定に基づいて前記画像信号生成用データを補正し、
    　前記画像信号生成部は、前記表示制御部の動作モードが前記デバッグモードであるときには前記所定の設定を第１設定とし、該表示制御部の動作モードが該デバッグモードでないときには該所定の設定を第２設定とする第２セレクタをさらに有し、
    　前記第１設定は、前記画像信号生成用データを少なくとも２色のデータに補正するための設定であり、
    　前記第２設定は、前記表示パネルのガンマ特性に基づいて前記画像信号生成用データの階調を補正するための設定であることを特徴とする、請求項８に記載の半導体集積装置。
  10. 　前記画像信号生成部は、前記第１セレクタを介して前記画像処理部に与えるべき前記コマンドデータを２次元コードに変換するための２次元コード変換部をさらに有することを特徴とする、請求項８に記載の半導体集積装置。
  11. 　前記表示制御部に接続され、前記制御信号および前記画像信号に基づいて前記表示パネルを駆動する駆動部をさらに備えることを特徴とする、請求項１から１０までのいずれか１項に記載の半導体集積装置。
  12. 　請求項１１に記載の半導体集積装置と、
    　前記表示パネルとを備えることを特徴とする、表示装置。
  13. 　請求項１から１０までのいずれか１項に記載の半導体集積装置と、
    　前記表示パネルと、
    　前記表示制御部に接続され、前記制御信号および前記画像信号に基づいて前記表示パネルを駆動する駆動部とを備えることを特徴とする、表示装置。
  14. 　外部に接続可能な第１バスに接続され、該第１バスで伝送される差動信号および第１シングルエンド信号からなる信号群をシリアルに受信可能な第１インターフェースと、該第１インターフェースに接続され、該第１インターフェースが受信した前記信号群に基づいて、外部の表示パネルにおける画像の表示を制御するための制御信号および該表示パネルに表示すべき画像に対応した画像信号を生成する信号処理部とを含む表示制御部を備える半導体集積装置のデバッグ方法であって、
    　前記第１インターフェースにおいて、前記第１バスに接続された外部のホストが該第１バスで発行した、前記表示制御部の動作モードを切り替えるための第１コマンドを受信するステップと、
    　前記第１コマンドに基づいて、前記表示制御部の動作モードを、該第１バスを用いることなくデバッグが可能なデバッグモードに移行させるステップを備えることを特徴とする、デバッグ方法。
  15. 　前記表示制御部は、外部に接続可能な第２バスに接続され、該第２バスで伝送される第２シングルエンド信号を受信可能な第２インターフェースをさらに含み、
    　前記表示制御部の動作モードが前記デバッグモードであるときに、前記第２バスで発行された第２コマンドに基づき、該第２バスで伝送される信号を用いたデバッグを行うステップをさらに備えることを特徴とする、請求項１４に記載のデバッグ方法。
  16. 　前記信号処理部は、前記第１インターフェースを介して前記ホストから受け取った、該信号処理部の動作を制御するためのコマンドデータを格納するためのレジスタを有し、
    　前記表示制御部の動作モードが前記デバッグモードであるときには前記コマンドデータに基づいて前記画像信号を生成し、該表示制御部の動作モードが該デバッグモードでないときには前記第１インターフェースを介して前記ホストから受け取った前記表示パネルに表示すべき画像に対応するデータに基づいて該画像信号を生成するステップをさらに備えることを特徴とする、請求項１４に記載のデバッグ方法。
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