TWI643013B - 顯示器 - Google Patents

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Abstract

一種顯示器包括N*M個畫素區塊、資料驅動電路、多條資料線、閘極驅動電路、多條閘極線、多個閘極緩衝電路、多個資料緩衝電路、閘極訊號延遲電路以及資料訊號延遲電路。閘極緩衝電路電性耦接N*M個畫素區塊中兩畫素區塊之間。資料緩衝電路電性耦接N*M個畫素區塊中兩畫素區塊之間。閘極訊號延遲電路電性耦接閘極驅動電路。資料訊號延遲電路電性耦接資料驅動電路。

Description

顯示器
本發明涉及一種顯示器，特別是涉及一種具緩衝電路的顯示器。
顯示器的應用日漸廣泛，舉例言，顯示器當前整合了相機、通訊、或者是顯示的功能。而顯示器的解析度也日漸的提高，由Full HD提升致4K*2K顯示器更甚至提升到8K*4K顯示器。隨著解析度的提高，畫素可以更新的時間將變得更短，並且隨著解析度的提升，顯示器內部訊號的傳遞上，也容易發生衰減，因此，此課題成為一個討論的主題。
本發明提供一種顯示器，可以降低訊號的延遲造成的不匹配性。
本發明實施例提供一種顯示器包括：N*M個畫素區塊、資料驅動電路、多條資料線、閘極驅動電路、閘極線、多個閘極緩衝電路、多個資料緩衝電路、閘極訊號延遲電路以及資料訊號延遲電路。N*M個畫素區塊排列為具有N行及M列的畫素區塊矩陣，每一該些畫素 區塊具有多個畫素，其中N及M為大於2之整數；一閘極驅動電路，電性耦接畫素區塊；資料驅動電路電性耦接該些畫素區塊；每一該些閘極線電性耦接閘極驅動電路，並且電性耦接該些畫素區塊中的多個畫素；每一該些資料線電性耦接資料驅動電路，並且電性耦接些畫素區塊中的多個畫素；每一該些閘極緩衝電路電性耦接N*M個畫素區塊中兩畫素區塊之間，每一該些閘極線透過該些閘極緩衝電路電性耦接該些畫素；每一該些資料緩衝電路電性耦接N*M個畫素區塊中兩畫素區塊之間，每一該些資料線透過該些資料緩衝電路電性耦接該些畫素；閘極訊號延遲電路電性耦接閘極驅動電路，該些閘極線透過閘極訊號延遲電路電性耦接該些畫素區塊；資料訊號延遲電路電性耦接資料驅動電路，該些資料線透過資料訊號延遲電路電性耦接該些畫素區塊。
在一種選用的實施方式中，電性耦接第1至N行的畫素區塊的資料線所經由的資料訊號延遲電路的級數遞增。
在一種選用的實施方式中，資料訊號延遲電路對於電性耦接第1行畫素區塊的資料線的延遲量實質上等於0。
在一種選用的實施方式中，資料訊號延遲電路具有多個第一延遲單元，其中電性耦接第2至N行畫素 區塊的資料線分別透過1至N-1級第一延遲單元電性耦接對應的畫素區塊。
在一種選用的實施方式中，電性耦接第1至M列的畫素區塊的閘極線所經由的閘極訊號延遲電路的級數遞增。
在一種選用的實施方式中，閘極訊號延遲電路對於電性耦接第1列畫素區塊的閘極線的延遲量實質上等於0。
在一種選用的實施方式中，閘極訊號延遲電路具有多個第二延遲單元，其中電性耦接第2至M列畫素區塊的閘極線分別透過1至M-1級第二延遲單元電性耦接對應的畫素區塊。
在一種選用的實施方式中，資料訊號延遲電路具有多個第一解多工器，每一該些第一解多工器的一輸入端電性耦接該些資料線其中之一，每一該些第一解多工器的多個輸出端分別電性耦接具有不同延遲量的傳輸路徑。
在一種選用的實施方式中，閘極訊號延遲電路及資料訊號延遲電路分別具有多個延遲單元，該些延遲單元電性耦接該些畫素區塊，每一該些延遲單元具有至少一緩衝電路單元。
在一種選用的實施方式中，閘級訊號延遲電 路具有多個第二解多工器，每一該些第二解多工器的一輸入端電性耦接該些閘極線其中之一，每一該些第二解多工器的多個輸出端分別電性耦接具有不同延遲量的傳輸路徑。
100‧‧‧顯示器
110‧‧‧閘極驅動電路
112‧‧‧閘極線
114‧‧‧閘極緩衝電路
116‧‧‧閘極緩衝電路單元
120‧‧‧資料驅動電路
122‧‧‧資料線
124‧‧‧資料緩衝電路
126‧‧‧資料緩衝電路單元
200‧‧‧顯示器
210‧‧‧閘極驅動電路
212‧‧‧閘極線
214‧‧‧閘極緩衝電路
216‧‧‧閘極訊號延遲電路
218‧‧‧第二延遲單元
220‧‧‧資料驅動電路
222‧‧‧資料線
224‧‧‧資料緩衝電路
226‧‧‧資料訊號延遲電路
228‧‧‧第一延遲單元
300‧‧‧顯示器
320‧‧‧第一解多工器
B11~BMN‧‧‧畫素區塊
PX‧‧‧畫素
S1_1~S2_3‧‧‧訊號
VGH1、VGH2‧‧‧電壓準位
VGL‧‧‧電壓準位
SGin、SDin‧‧‧訊號
SGout、SDout‧‧‧訊號
Vdata‧‧‧訊號
D‧‧‧延遲
圖1係為本發明第一實施例顯示器示意圖；圖2係為本發明第一實施例顯示器細部示意圖；圖3A與圖3B為本發明實施例資料緩衝電路單元及閘極緩衝電路單元的電路圖；圖4係為緩衝電路單元輸入訊號以及輸出訊號波形圖；圖5為顯示器閘極訊號及資料訊號波形圖；圖6A為顯示器訊號延遲關係示意圖；圖6B為本發明第二實施例顯示器示意圖；圖7係為本發明第二實施例顯示器局部詳細結構圖；圖8係為本發明第三實施例顯示器示意圖；以及圖9係為本發明第三實施例顯示器細部示意圖。
本揭示中所的用語一般具有其在本揭示背景領域中的通常意思，以及其在特定背景中使用時的意 義。某些特定用以描述本揭示的用語將於後定義及討論，或是在說明書中的其他地方討論，以供做為本領域技術人員了解本揭示說明。除此之外，同一事物可能會以超過一種方式來說明，其意義應了解為可選擇是多種說明方式的其中之一或整體意思。因此，在本文中會使用可替換性的語言以及同義詞來表現任何一個或多個的用語，不論此用語是否有在本文中進行精闢的闡述或是討論，使用可替換性的語言以及同義詞均不具特定意義。本揭示提供某些用語的同義詞。一或多個常用的同義詞並不排除其他同義詞的使用。本說明書中任何部分所提到的例子，包含所討論的任何用語的例子，均僅用來說明，並無限制本揭示的範圍及意義或是任何當作例子來說明的用語。同樣地，本揭示也不受限於本說明書所提供的各種實施例。
可被理解的是，當稱一元件(電性)耦接於另一元件時，其並不限制為為直接(電性)耦接其他元件，可能或友介於其中間之元件可出現在其間。相反地，當稱一元件直接(電性)耦接於另一元件時，並無介於中間之元件出現。其解讀應視發明本質以及本領域技術人員的通常知識而定，舉例而言，在電子電機領域，訊號的路徑之間可能可以加上開關、放大器及/或解多工器等中間元件，但此中介元件的存在，併不排除其兩端的電子 元件之間的耦接關係。另一可被理解的是，本文對於訊號傳遞或提供的描述，經傳輸的訊號可能會產生衰減或失真，但仍與傳輸之前的訊號具有對應的關係，通常不因傳輸過程中產生的衰減或失真情形而排除訊號發射端與訊號接收端兩訊號的對應關係。
另一可被理解的是，當稱一元件位於另一元件上時，其可為直接位於其他元件上、或介於其中間之元件可出現在其間。相反地，當稱一元件直接位於另一元件上時，並無介於中間之元件出現。如於本文所使用，用語「和/或」包含一個或多個相關之列出項目的任一與所有組合。
另一可被理解的是，當本文指稱一第一元件被一第二元件包圍、圍繞及環繞，並非指稱第二元件緊密的圍住第一元件，而使得第二元件之間全然沒有間隙。
另一可被理解的是，雖然在本揭示使用「第一」、「第二」和「第三」等用語來描述各種元件、零件、區域、層和/或部分，但此些用語不應限制此些元件、零件、區域、層和/或部分。此些用語僅用以區別一元件、零件、區域、層和/或部分與另一元件、零件、區域、層和/或部分。因此，可在不偏離本揭示所教示的情況下，將以下討論之第一元件、零件、區域、層和/或部分稱為 第二元件、零件、區域、層和/或部分。
於本文所使用之用語僅用於描述特定實施例之目的，並非用以限制本揭示。如於本文所使用，除非內容清楚指定，單數形式「一」與「該」亦欲包含複數形式。將進一步了解的是，用語「包含」或「具有」應用在說明書中時，明確說明所述特徵、區域、整體、步驟、操作、元素、及/或構件的存在，但並未排除一或更多其他特徵、區域、整體、步驟、操作、元件、零件及/或其族群的存在或加入。
此外，相對用語例如「下」或「底部」、「上」或「頂部」、和「左」或「右」，於本文中可用以描述如圖中所繪示的一元件與另一元件的關係。可被理解的是，除了圖中所描繪的方位外，相對用語意欲包含元件的不同方位。例如：若圖中的元件翻轉，被描述為在此另一元件之「下」側的元件接下來將位於此另一元件之「上」側的方位。因此，例示性用語「下」根據圖之特定方位可包含「下」和「上」的兩方位。相同地，若圖中的元件翻轉，被描述為在另一元件「之下」或「下方」的元件接下來將位於此另一元件「上方」的方位。因此，例示性用語「之下」或「下方」可包含上方和下方的兩方位。
除非另有定義，否則在本文中所使用之所有 用語(包含科技與科學用語)具有相同於熟習本揭示所屬技術領域者所廣為了解的意義。可進一步被理解的是，例如由常用辭典所定義等用語，應解釋成具有與他們在相關領域和本揭露上下文中一致的意義，且將不會被以理想化或過度正式的意義來加以解讀，除非在本文中被特別定義。
如在本文中所使用的用語「大約」、「約」或「近乎」應大體上意指在給定值或範圍的百分之二十以內，較佳為在百分之十以內，更佳為在百分之五以內。在此所提供的數量為近似，意指若無特別陳述，可以用語「大約」、「約」或「近乎」加以表示。
如在本文使用之用語，並不限定於內文特定舉出之示例。換言之，對於發明或者用數的具體範例，僅用以例示，並非用以限制本發明及申請專利範圍之解釋範圍。
請參考圖1，圖1係為本發明第一實施例顯示器示意圖。顯示器100包括N*M個畫素區塊B11~BMN、閘極驅動電路110、資料驅動電路120、多條閘極線112、多條資料線122、多個閘極緩衝電路114以及多個資料緩衝電路124。
畫素區塊B11~BMN排列為具有N行及M列的畫素區塊矩陣，每一該些畫素區塊B11~BMN具有多個畫 素PX，為方便說明，圖1中每個畫素區塊僅繪示一個畫素PX代表，其中N及M為大於2之整數，畫素PX可以是液晶畫素、自發光畫素(例如有機發光二極體)或者是其他類型的顯示畫素(如反射式顯示器)。
閘極驅動電路110電性耦接畫素區塊B11~BMN，閘極驅動電路110可以是單一的積體電路、多個積體電路之總成或者是直接以半導體製程(例如薄膜電晶體製程)形成於顯示器100的基板上的電路，當然也可以是上述實施方式的總成，閘極驅動電路110可用以提供畫素區塊B11~BMN中的多個畫素PX的閘極訊號，以致能畫素更新或發光等操作。在本例中，閘極訊號可以打開畫素PX的電晶體，而使得控制畫素PX灰階的訊號能夠寫入畫素PX的電容中。
資料驅動電路120電性耦接畫素區塊B11~BMN，資料驅動電路120可以是單一的積體電路、多個積體電路之總成或者是直接以半導體製程(例如薄膜電晶體製程)形成於顯示器100的基板上的電路，當然也可以是上述實施方式的總成，資料驅動電路120可用以提供畫素區塊B11~BMN中的多個畫素PX的顯示訊號，以使得畫素PX可以根據資料訊號來顯示特定的灰階。在液晶顯示器中，顯示訊號可以控制畫素PX的儲存電容以及液晶電容的電壓，進而控制液晶顯示器畫素PX 的液晶操作。
閘極線112電性耦接閘極驅動電路110，並且電性耦接畫素區塊B11~BMN中的多個畫素PX，請參考圖2，圖2係為本發明第一實施例顯示器細部示意圖，圖中以畫素區塊B11~B22為例，繪示詳細的顯示器電路結構，多條閘極線S1_1~S2_3分別電性耦接被定義為同一列的多個畫素PX，這些畫素PX可以是在不同的畫素區塊中(例如閘極線S1_1~S1_2電性耦接B11及B12之中定義為同一列的畫素PX)，閘極線112用以提供閘極驅動電路110所產生的閘極訊號給對應的畫素PX，以使得這些畫素能夠在適當的時間被驅動。
資料線122電性耦接資料驅動電路120，並且電性耦接畫素區塊B11~BMN中的多個畫素PX，請再參考圖2，多條資料線D1_1~D2_3分別電性耦接被定義為同一行的多個畫素PX，這些畫素PX可以是在不同的畫素區塊中(例如資料線D1_1~D1_2電性耦接B11及B21之中定義為同一行的畫素PX)，資料線122用以提供資料驅動電路120所產生的資料訊號給對應的畫素PX，以使得這些畫素能夠根據資料訊號顯示對應的灰階。除此之外，圖2中以每個畫素區塊具有9個畫素PX為例，但實際上並不以此為線，畫素區塊B11~BMN中的畫素個數可以依照實際需求設計。
閘極緩衝電路114電性耦接於畫素區塊B11~BMN中兩畫素區塊之間，閘極線112透過閘極緩衝電路114電性耦接畫素PX。舉例而言，閘極線112由畫素區塊B11朝畫素區塊B12延伸後，再進入畫素區塊B12之前會先連接閘極緩衝電路114，其訊號經過閘極緩衝電路114的作用/轉換之後再提供給畫素區塊B12，之後再進入各畫素區塊之前，都可以再經由閘極緩衝電路114作用，因而對於訊號產生緩衝(buffer)及/或強化(amplify)的作用。
資料緩衝電路124電性耦接畫素區塊B11~BMN中兩畫素區塊之間，資料線122透過資料緩衝電路124電性耦接畫素PX。舉例而言，資料線122由畫素區塊B11朝畫素區塊B21延伸後，其訊號再進入畫素區塊B21之前會先輸入資料緩衝電路124，經過資料緩衝電路124的作用/轉換之後再提供給畫素區塊B21，其訊號之後再進入各畫素區塊之前，都可以再經由資料緩衝電路124，因而對於訊號產生緩衝(buffer)及/或強化(amplify)的作用。
請參考圖2，閘極緩衝電路114及資料緩衝電路124的具體設置方式如圖所示，每條閘極線112可以搭配一個閘極緩衝電路單元116，閘極緩衝電路114可以具有多個閘極緩衝電路單元116，每一閘極緩衝電路單元 116提供對應的閘極線112緩衝(buffer)及/或強化(amplify)的作用。每條資料線122可以搭配一個資料緩衝電路單元126，資料緩衝電路124可以具有多個資料緩衝電路單元126，每一資料緩衝電路單元126提供對應的資料線122緩衝(buffer)及/或強化(amplify)的作用。閘極緩衝電路114及資料緩衝電路124可以設置於顯示器100之中，例如，以薄膜電晶體製程設置於畫素PX之間，或者以經過封裝之積體電路設置於顯示器100顯示區內。
請參考圖3A及圖3B，圖3A與圖3B為本發明實施例資料緩衝電路單元126及閘極緩衝電路單元116的電路圖。圖3A與圖3B僅為資料緩衝電路單元126及閘極緩衝電路單元116之示例。緩衝電路單元可以是多個(例如2個)反向器(Inveter)的串連，反向器可以例如是CMOS反向器、PMOS反向器或NMOS反向器等。圖中VGH、VGH1及VGH2係為一第一電壓準位(例如為高準位)，VGL係為一第二電壓準位(例如為低準位)，第一電壓準位及第二電壓準位分別作為系統電壓。而SGin及SDin分別為閘極線或資料線上輸入於緩衝電路單元的訊號，SGout及SDout分別為閘極線或資料線上輸出於緩衝電路單元的訊號，用以提供給緩衝電路單元所電性耦接的閘極線或訊號線。
請參考圖4，圖4係為緩衝電路單元輸入訊號 以及輸出訊號波形圖。由圖4可以看到，經由緩衝電路單元可以提供訊號較強的驅動力，使輸出訊號具有較佳的上升時間(rising time)，但由於電路的特性，可能會產生延遲時間D。
請參考圖5，圖5為顯示器閘極訊號及資料訊號波形圖。圖5示例顯示器100可以選用的其中一種驅動方式。但顯示器100之驅動方式並不以此限。例如，閘極訊號可以相互具有重疊時間、驅動上能夠具有預充時間等...，必須說明的是，驅動方式並不限於本說明書列之範例。圖5中閘極訊號S1_1~S3_1循序的驅動，而當閘極訊號開啟其所電性耦接的列畫素PX時，各資料線122提供該畫素列中，各畫素PX特定的資料電壓Vdata，以使得各畫素PX能夠被更新。
請參考圖6A，圖6A為顯示器訊號延遲關係示意圖。圖6A僅繪示顯示器100中，左上端5*5共25個畫素區塊B11~B55，其中每個畫素區塊標示了資料線波形(兩波形中位於下側的虛線)及閘極線波形(兩波形中位於上側的實線)傳遞到該畫素區塊後時間的延遲。透過這25個畫素區塊的表示，技術人員可以了解整體顯示器100各區塊中，因為緩衝電路造成的資料訊號及閘極訊號的延遲。舉例而言，位於對角線的畫素區塊，標示為synchronized，係因為資料訊號以及閘極訊號傳遞到該 區塊時，經過了個數相同的閘極緩衝電路114及資料緩衝電路124，在每級閘極緩衝電路114及資料緩衝電路124延遲量相同/相近的情形下，在對角線的區塊其閘極訊號以及資料訊號具有相同/相近的延遲量，因此大至同步。
但是位於對角線之上的畫素區塊中，閘極訊號傳遞到畫素區塊中所必須經過的閘極緩衝電路114多於資料訊號傳遞到該畫素區塊中所必須經過的資料緩衝電路124，因此，閘極訊號被產生了較多的延遲，圖6A中，以圓圈中的數字代表該區塊中，閘極訊號延遲於資料訊號的單位延遲量。相對的，位於對角線之下的畫素區塊中，資料訊號傳遞到該區塊中所必須經過的資料緩衝電路124多於閘極訊號傳遞到該區塊中所必須經過的閘極緩衝電路114，因此，資料訊號被產生了較多的延遲，圖6A中，以三角形中的數字代表該區塊中，資料訊號延遲於閘極訊號的單位延遲量。
不同的延遲量，導致不同區塊中，由資料驅動電路120提供的資料訊號及閘極驅動電路110提供的閘極訊號無法正確的同步，造成顯示器寫入時的異常。而且各畫素區塊B11~BMN的延遲量或者延遲形態也都不同，為了使畫素能夠被正確的寫入，上述問題是個需被解決的問題。
有鑑於此，以下提供本發明第二實施例之顯示器200。請參考圖6B，圖6B係為本發明第二實施例顯示器示意圖。顯示器200包括N*M個畫素區塊B11~BMN、閘極驅動電路210、資料驅動電路220、多條閘極線212、多條資料線222、多個閘極緩衝電路214、多個資料緩衝電路224，上述元件其說明大致如以上對於顯示器100之說明。除此之外，顯示器200還包括閘極訊號延遲電路216以及資料訊號延遲電路226。除閘極訊號延遲電路216以及資料訊號延遲電路226之外，顯示器200各構件可以如上述顯示器100的方式設置，或者基於顯示器100的方式變化。
閘極訊號延遲電路216電性耦接閘極驅動電路210，閘極線212透過閘極訊號延遲電路216電性耦接畫素區塊B11~BMN。舉例而言，閘極訊號延遲電路216電性耦接於畫素區塊B11~BMN跟閘極驅動電路210之間，閘極訊號延遲電路216用以接收閘極驅動電路210所提供的多個閘極訊號，並且經過閘極訊號延遲電路216的作用後，將通過閘極訊號延遲電路216的閘極訊號提供給對應的畫素區塊B11~BMN中對應的畫素PX。閘極訊號延遲電路216用以根據各畫素區塊B11~BMN的需求，提供適當的延遲，使得各畫素區塊B11~BMN的閘極訊號以及資料訊號能夠達到較佳的同步性。閘極訊號延 遲電路216可以是單一的積體電路、多個積體電路之總成或者是直接以半導體製程(例如薄膜電晶體製程)形成於顯示器200的基板上的電路，當然也可以是上述實施方式的總成。
資料訊號延遲電路226電性耦接資料驅動電路220，資料線222透過資料訊號延遲226電路電性耦接畫素區塊B11~BMN。舉例而言，資料訊號延遲電路226電性耦接於畫素區塊B11~BMN跟資料驅動電路220之間，資料訊號延遲電路226用以接收資料驅動電路220所提供的多個資料訊號，並且經過資料訊號延遲電路226的作用後，將通過資料訊號延遲電路226的資料訊號提供給對應的畫素區塊B11~BMN中對應的畫素PX。資料訊號延遲電路226用以根據各畫素區塊B11~BMN的需求，提供適當的延遲，使得各畫素區塊B11~BMN的資料訊號以及閘極訊號能夠達到較佳的同步性。資料訊號延遲電路226可以是單一的積體電路、多個積體電路之總成或者是直接以半導體製程(例如薄膜電晶體製程)形成於顯示器200的基板上的電路，當然也可以是上述實施方式的總成。
舉例而言，電性耦接第2至N行的畫素區塊B11~BMN的資料線所經由的資料訊號延遲電路226的級數遞增。詳言之，畫素區塊B11、B21...BM1定義為同一 行，畫素區塊B12、B22...BM2定義為同一行，也就是說畫素區塊標示為BXY中Y編碼為相同的區塊定義為同一行，而隨著同行區塊Y的編碼提升(也就是顯示器200由靠近閘極驅動電路210側的畫素區塊行到遠離閘極驅動電路210側的畫素區塊行)，用以提供這些區塊行的資料線222所經過的資料訊號延遲電路226的級數遞增。
更進一步的說，資料訊號延遲電路226具有多個第一延遲單元228，這些第一延遲單元228可以單獨使用也可以相互串接，當第一延遲單元228相互串接時，例如兩個第一延遲單元228串接，我們稱為級數為兩級，依此類推。由於越遠離閘極驅動電路210的畫素區塊所接收到的閘極訊號經過了越多的閘極緩衝電路214，因此，其所接收到的閘極訊號有越多的延遲，因此，這些畫素區塊所接收的資料訊號，在資料訊號延遲電路226中，通過較多的第一延遲單元228，以使資料訊號產生相對應的延遲而能夠搭配閘極訊號的時序。第一延遲單元228具體實施方式可以參考圖3A及圖3B之揭示。
舉例來說，電性耦接第2至N行畫素區塊BX2~BXN(其中X為1至M)的資料線222分別透過1至N-1級第一延遲單元228電性耦接對應的畫素區塊。詳言之，用來提供給第二行的畫素區塊B12、B22...BM2的資 料線222通過1級第一延遲單元228，而用來提供給第三行的畫素區塊B13、B23...BM3的資料線222通過2級第一延遲單元228，以此類推，而用來提供給第N行的畫素區塊B1N、B2N...BMN的資料線222通過N-1級第一延遲單元228。
除此之外，其中資料訊號延遲電路226對於電性耦接第1行畫素區塊B11、B21...BM1的資料線222的延遲量實質上等於0。也就是說，第一行的畫素區塊B11、B21...BM1可以不通過第一延遲單元228。
詳言之，請參考圖7，圖7係為本發明第二實施例顯示器局部詳細結構圖。圖7僅繪示畫素區塊B11、B12、B13、B21、B22及B23。其中如上所述，電性耦接畫素區塊B11中的畫素PX的資料線的延遲量實質上等於0，也就是不通過第一延遲單元228。
除此之外，電性耦接第2至M列的畫素區塊B11~BMN的閘極線212所經由的閘極訊號延遲電路226的級數遞增。詳言之，畫素區塊B11、B12...B1N定義為同一列，畫素區塊B21、B22...B2N定義為同一列，也就是說畫素區塊標示為BXY中X編碼為相同的區塊定義為同一列，而隨著同列區塊X的編碼提升(也就是顯示器200由靠近資料驅動電路220側的畫素區塊列到遠離資料驅動電路220側的畫素區塊列)，用以提供這些區塊列 的閘極線212所經過的閘極訊號延遲電路216的級數遞增。
更進一步的說閘極訊號延遲電路216具有多個第二延遲單元218，這些第二延遲單元218可以單獨使用也可以相互串接，當第二延遲單元218相互串接時，例如兩個第二延遲單元218串接，我們稱為級數為兩級，依此類推。由於越遠離資料驅動電路220的畫素區塊所接收到的資料訊號經過了越多的資料緩衝電路224，因此，其所接收到的資料訊號有越多的延遲，因此，這些畫素區塊所接收的閘極訊號，在閘極訊號延遲電路216中，通過較多的第二延遲單元218，以使閘極訊號產生相對應的延遲而能夠搭配資料訊號的時序。第二延遲單元218具體實施方式可以參考圖3A及圖3B之揭示。
舉例來說，電性耦接第2至M列畫素區塊B2Y~BMY(其中Y為1至N)的閘極線分別透過1至M-1級第二延遲單元218電性耦接對應的畫素區塊。詳言之，用來提供給第二列的畫素區塊B21、B22...B2N的閘極線212通過1級第二延遲單元218，而用來提供給第三行的畫素區塊B31、B32...B3N的閘極線212通過2級第二延遲單元218，以此類推，而用來提供給第M列的畫素區塊BM1、BM2...BMN的閘極線212通過M-1級第二延遲單元 218。
除此之外，其中閘極訊號延遲電路216對於電性耦接第1列畫素區塊B11、B12...B1N的資料線222的延遲量實質上等於0。也就是說，提供給第1列畫素區塊B11、B12...B1N的閘極線212可以不通過第二延遲單元218。
請參考圖8，圖8係為本發明第三實施例顯示器示意圖。與前述各實施例之顯示器架構大致相同。差異主要在於顯示器300的資料訊號延遲電路226具有多個第一解多工器320。請參考圖9，圖9係為本發明第三實施例顯示器細部示意圖。第一解多工器320的輸入端電性耦接資料線222其中之一，第一解多工器320的多個輸出端分別電性耦接具有不同延遲量的傳輸路徑。舉例來說，第一解多工器320可以直接電性耦接延伸進入顯示區的資料線222，而不以額外的第一延遲單元228造成延遲，而第一解多工器320的其他輸出端可以各別電性耦接具有一個第一延遲單元228、二個第一延遲單元228...至N-1個第一延遲單元228相互串接的路徑。據此，可以透過第一解多工器320的訊號選擇，控制資料線222提供的資料訊號的傳遞路徑，進而可以依照實際情形，透過第一解多工器320的訊號操作，提供所需要的訊號延遲量給各資料線222。
除此之外，顯示器300的閘級訊號延遲電路216具有多個第二解多工器310，第二解多工器310的一輸入端電性耦接閘極線212其中之一，第二解多工器310的多個輸出端分別電性耦接具有不同延遲量的傳輸路徑。舉例來說，第二解多工器310可以直接電性耦接延伸進入顯示區的閘極線212，而不以額外的第二延遲單元218造成延遲，而第二解多工器310的其他輸出端可以各別電性耦接具有一個第二延遲單元218、二個第二延遲單元218...至M-1個第二延遲單元218元相互串接的路徑。據此，可以透過第二解多工器310的訊號選擇，控制閘極線212提供的資料訊號的傳遞路徑，進而可以依照實際情形，透過第二解多工器310的訊號操作，提供所需要的訊號延遲量給各閘極線222。第一解多工器320及第二解多工器310可以分別以多個不同的開關T1、T2...Tn來實現，通過開關開關T1、T2...Tn的選擇可以使得訊號能夠通過不同延遲量的路徑。
上述各資料訊號延遲電路226以及閘極訊號延遲電路216可以薄膜電晶體製程設置於顯示面板上，也可以使用具有封裝的積體電路，經過貼合而設置於顯示面板上，除此之外，資料訊號延遲電路226以及閘極訊號延遲電路216也可以與資料驅動電路220及閘極驅動電路210整合一起。
本發明實施例透過資料訊號延遲電路以及閘極訊號延遲電路的設置，可以降低顯示面板內部訊號傳的所造成的不同步現象。

Claims (10)

  1. 一種顯示器，包括：N*M個畫素區塊，排列為具有N行及M列的畫素區塊矩陣，每一該些畫素區塊具有多個畫素，其中N及M為大於2之整數；一閘極驅動電路，電性耦接該些畫素區塊；一資料驅動電路，電性耦接該些畫素區塊；多條閘極線，每一該些閘極線電性耦接該閘極驅動電路，並且電性耦接該些畫素區塊中的多個畫素；多條資料線，每一該些資料線電性耦接該資料驅動電路，並且電性耦接該些畫素區塊中的多個畫素；多個閘極緩衝電路，每一該些閘極緩衝電路電性耦接該N*M個畫素區塊中兩畫素區塊之間，每一該些閘極線透過該些閘極緩衝電路電性耦接該些畫素；多個資料緩衝電路，每一該些資料緩衝電路電性耦接該N*M個畫素區塊中兩畫素區塊之間，每一該些資料線透過該些資料緩衝電路電性耦接該些畫素；一閘極訊號延遲電路，電性耦接該閘極驅動電路，該些閘極線透過該閘極訊號延遲電路電性耦接該些畫素區塊；以及一資料訊號延遲電路，電性耦接該資料驅動電路，該些資料線透過該資料訊號延遲電路電性耦接該些畫素區塊。
  2. 如請求項1所述之顯示器，其中該些資料線分別電性耦接第1行至第N行的該些畫素區塊中的該些畫素，其中電性耦接第2至N行的畫素區塊的該些資料線所經由的該資料訊號延遲電路的級數係為遞增。
  3. 如請求項2所述之顯示器，其中該資料訊號延遲電路對於電性耦接第1行畫素區塊的資料線的延遲量實質上等於0。
  4. 如請求項2所述之顯示器，其中該資料訊號延遲電路具有多個第一延遲單元，其中電性耦接第2至N行畫素區塊的資料線分別透過1至N-1級第一延遲單元電性耦接對應的畫素區塊。
  5. 如請求項1所述之顯示器，其中該些閘極線分別電性耦接第2列至第M列的該些畫素區塊中的該些畫素，其中電性耦接第2至M列的畫素區塊的該些閘極線所經由的閘極訊號延遲電路的級數係為遞增。
  6. 如請求項5所述之顯示器，其中該閘極訊號延遲電路對於電性耦接第1列畫素區塊的閘極線的延遲量實質上等於0。
  7. 如請求項5所述之顯示器，其中該閘極訊號延遲電路具有多個第二延遲單元，其中電性耦接第2至M列畫素區塊的閘極線分別透過1至M-1級第二延遲單元電性耦接對應的畫素區塊。
  8. 如請求項1所述之顯示器，其中該資料訊號延遲電路具有多個第一解多工器，每一該些第一解多工器的一輸入端電性耦接該些資料線其中之一，每一該些第一解多工器的多個輸出端分別電性耦接具有不同延遲量的傳輸路徑。
  9. 如請求項1所述之顯示器，其中該閘級訊號延遲電路具有多個第二解多工器，每一該些第二解多工器的一輸入端電性耦接該些閘極線其中之一，每一該些第二解多工器的多個輸出端分別電性耦接具有不同延遲量的傳輸路徑。
  10. 如請求項1所述之顯示器，其中該閘極訊號延遲電路及該資料訊號延遲電路分別具有多個延遲單元，該些延遲單元電性耦接該些畫素區塊，每一該些延遲單元具有至少一緩衝電路單元。
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