KR102376490B1 - 표시 장치 - Google Patents

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Abstract

일 실시예에 따른 표시 장치는 복수의 화소가 배열되어 있는 표시 패널, 상기 표시 패널에 위치하며 상기 복수의 화소에 게이트 신호를 전달하는 복수의 게이트선, 상기 표시 패널에 위치하며 게이트 신호를 생성하여 상기 복수의 게이트선에 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부, 그리고 상기 표시 패널에 위치하며 상기 복수의 스테이지에 클록 신호를 전달하는 클록 신호선을 포함한다. 각각의 스테이지는 상기 클록 신호선과 연결되어 클록 신호를 입력받는 클록 단자, 대응하는 게이트선과 연결되어 상기 게이트 신호를 출력하는 제1 출력 단자, 그리고 상기 제1 출력 단자에 연결되어 있는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 상기 복수의 스테이지는 실질적으로 동일한 면적을 갖고, 상기 표시 패널의 상단부에 위치하는 스테이지의 제2 트랜지스터의 크기와 상기 표시 패널의 하단부에 위치하는 스테이지의 제2 트랜지스터의 크기가 서로 다르다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
액정 표시 장치(LCD), 유기 발광 표시 장치(OLED) 같은 표시 장치는 영상이 표시되는 표시 패널(display panel)과 이를 구동하기 위한 게이트 구동부(gate driver), 데이터 구동부(data driver) 등의 구동부를 포함한다. 구동부는 별도의 칩으로 형성되어 표시 패널에 전기적으로 연결될 수 있다. 최근에는 게이트 구동부를 칩으로 형성하지 않고 표시 패널에 집적하는 기술이 개발되고 있다.
게이트 구동부는 스위칭 소자인 트랜지스터(transistor)와 저장 소자인 축전기(capacitor)를 포함한다. 게이트 구동부가 표시 패널에 집적되는 경우, 게이트 구동부는 표시 패널의 주변 영역(peripheral area), 즉 영상이 표시되는 표시 영역(display area) 외곽의 비표시 영역에 배치될 수 있다. 게이트 구동부에는 게이트 온 전압과 게이트 오프 전압을 포함하는 게이트 신호를 생성하는데 사용되는 신호들이 인가되고, 이들 신호를 전달하는 신호선들이 비표시 영역에 또한 형성될 수 있다.
신호선들 특히, 클록 신호를 전달하는 클록 신호선에 의한 RC 지연으로 인해서 게이트 구동부에서 출력되는 게이트 신호의 지연이 발생할 수 있으며, 그러한 지연은 예컨대 신호들이 입력되는 표시 패널의 하단부에서 상단부로 갈수록 증가할 수 있다. 표시 패널의 대형화 및 고해상도화에 따라서 표시 패널의 상단부과 하단부 간의 게이트 신호의 지연 차이는 더욱 커질 수 있다. 게이트 신호의 지연은 화소의 충전 시간 감소시키고 크로스토크 등을 유발할 수 있으며, 따라서 표시 품질이 저하될 수 있다.
표시 장치의 베젤(bezel) 폭을 줄이기 위해서 표시 패널의 주변 영역의 폭을 줄이는 것이 요구된다. 하지만 표시 패널의 주변 영역에 게이트 구동부가 배치되는 경우 게이트 구동부의 트랜지스터들을 형성하기 위한 영역이 제한적일 수 있다.
실시예들은 표시 패널의 위치에 따른 게이트 신호의 지연을 개선할 수 있고 동작 신뢰성을 확보할 수 있는 게이트 구동부를 포함하는 표시 장치를 제공하는 것이다.
일 실시예에 따른 표시 장치는 복수의 화소가 배열되어 있는 표시 패널, 상기 표시 패널에 위치하며 상기 복수의 화소에 게이트 신호를 전달하는 복수의 게이트선, 상기 표시 패널에 위치하며 게이트 신호를 생성하여 상기 복수의 게이트선에 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부, 그리고 상기 표시 패널에 위치하며 상기 복수의 스테이지에 클록 신호를 전달하는 클록 신호선을 포함한다. 각각의 스테이지는 상기 클록 신호선과 연결되어 클록 신호를 입력받는 클록 단자, 대응하는 게이트선과 연결되어 상기 게이트 신호를 출력하는 제1 출력 단자, 그리고 상기 제1 출력 단자에 연결되어 있는 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 상기 복수의 스테이지는 실질적으로 동일한 면적을 갖고, 상기 표시 패널의 상단부에 위치하는 스테이지의 제2 트랜지스터의 크기와 상기 표시 패널의 하단부에 위치하는 스테이지의 제2 트랜지스터의 크기가 서로 다르다.
다른 일 실시예에 따른 표시 장치는 복수의 화소 및 복수의 게이트선이 배치되어 있는 표시 영역 및 표시 영역 주변의 비표시 영역을 포함하는 표시 패널, 상기 비표시 영역에 집적되어 있으며 서로 간에 종속적으로 연결되어 있고 상기 복수의 게이트선에는 일대일로 연결되어 있는 복수의 스테이지를 포함하는 게이트 구동부, 그리고 상기 복수의 스테이지에 클록 신호를 전달하는 복수의 클록 신호선을 포함한다. 각각의 스테이지는 게이트 신호를 출력하는 제1 트랜지스터를 포함하는 출력부 및 상기 게이트 신호를 제1 저전압으로 낮추는 제2 트랜지스터를 포함하는 풀다운 구동부를 포함한다. 상기 표시 패널의 일단부에 위치하는 스테이지에서 타단부에 위치하는 스테이지로 갈수록 각각의 스테이지의 제2 트랜지스터의 크기가 점차적으로 증가한다.
실시예들에 따르면 게이트 구동부의 크기를 변경시키지 않고 표시 패널의 위치에 따른 게이트 신호의 지연을 구조적으로 개선할 수 있다. 또한, 게이트 구동부의 신뢰성 동작 마진을 확보할 수 있다. 실시예에들에 따른 표시 장치는 표시 패널의 대형화, 고해상도화, 좁은 베젤 등 다양한 요구에 부합할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 도면이다.
도 2는 도 1의 게이트 구동부 및 이에 입출력되는 신호들을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동부의 한 스테이지의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동부의 한 스테이지에서 사용되는 주요 신호들의 파형도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동부의 몇몇 스테이지의 부분 확대도이다.
도 6은 본 발명의 일 실시예에 따른 게이트 구동부의 몇몇 접촉부의 부분 확대도이다.
도 7 및 도 8은 각각 본 발명의 일 실시예에 따른 게이트 구동부의 한 스테이지의 회로도이다.
첨부한 도면을 참고로 하여, 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기서 설명하는 실시예들로 한정되지 않는다.
명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 부여한다. 도면에서 여러 층 및 영역의 두께나 크기는 이들의 배치와 상대적 위치를 명확하게 나타내기 위해 확대하거나 축소하여 도시되어 있을 수 있다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
명세서에서 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
명세서에서 "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
본 발명의 실시예들에 따른 표시 장치에 대하여 도면들을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 도면이다.
도 1을 참고하면, 표시 장치는 표시 패널(300), 데이터 구동부(460), 게이트 구동부(500), 신호 제어부(600) 등을 포함한다.
표시 패널(300)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함한다. 표시 패널(300)에는 외부로부터 신호들을 인가 받아 영상을 표시할 수 있는 여러 소자들과 배선들이 예컨대 기판 위에 형성되어 있다.
표시 영역(DA)에는 영상을 표시하는 화소들(PX)이 배치되어 있고, 화소들(PX)에 신호를 인가하기 위한 게이트선들(G1…Gn)과 데이터선들(D1…Dm)이 배치되어 있다. 게이트선들(G1…Gn)과 데이터선들(D1…Dm)은 서로 절연되게 교차되어 있을 수 있다.
액정 표시 장치의 경우, 화소(PX)는 트랜지스터, 액정 축전기, 그리고 유지 축전기를 포함한다. 트랜지스터의 제어 전극(제어 단자, 게이트 전극 등으로 불릴 수 있음)는 게이트선에 연결되고, 트랜지스터의 제1 전극(입력 단자, 소스 전극 등으로 불릴 수 있음)는 데이터선에 연결되며, 트랜지스터의 제2 전극(출력 단자, 드레인 전극 등으로 불릴 수 있음)는 액정 축전기의 제1 전극과 유지 축전기의 제1 전극에 연결될 수 있다. 액정 축전기의 제2 전극은 공통 전극에 연결되어 공통 전압을 인가 받을 수 있고, 유지 축전기의 제2 전극은 유지 전압을 인가 받을 수 있다. 유기 발광 표시 장치의 경우, 화소(PX)는 스위칭 트랜지스터와 구동 트랜지스터를 포함하는 적어도 두 개의 트랜지스터, 적어도 하나의 유지 축전기, 그리고 발광 소자(유기 발광 다이오드)를 포함하며, 적어도 하나의 보상 트랜지스터를 더 포함할 수 있다.
비표시 영역(NDA)에는 게이트선들(G1…Gn)에 게이트 신호를 인가하는 게이트 구동부(500)가 배치되어 있다. 게이트 구동부(500)는 비표시 영역(NDA)에 집적되어 있을 수 있다. 표시 영역(DA)의 데이터선들(D1…Dm)은 표시 패널(300)에 접합된 연성 인쇄회로기판(flexible printed circuit board, FPCB)(450) 위에 실장된 집적회로(IC) 칩일 수 있는 데이터 구동부(460)로부터 데이터 신호(즉, 화소에 인가되는 데이터 전압)를 인가받을 수 있다.
게이트 구동부(500) 및 데이터 구동부(460)는 신호 제어부(600)에 의하여 제어된다. FPCB(450) 외측에는 인쇄회로기판(PCB)(400)이 위치하여 신호 제어부(600)로부터의 신호들을 데이터 구동부(460) 및 게이트 구동부(500)로 전달할 수 있다. 신호 제어부(600)로부터 게이트 구동부(500)로 제공되는 신호들은 표시 패널(300)에 위치하는 구동부 제어 신호선(driver control signal line, DCL)을 통해 게이트 구동부(500)로 전달된다. 신호 제어부(600)에서 구동부 제어 신호선(DCL)을 통해 게이트 구동부(500)로 제공되는 신호는 수직 개시 신호, 클록 신호 등의 신호들과 특정 레벨의 저전압을 제공하는 신호들을 포함할 수 있다. 몇몇 신호는 신호 제어부(600)가 아닌 다른 장치로부터 제공될 수도 있다.
구동부 제어 신호선(DCL)은 예컨대 게이트 구동부(500)에 가깝게 위치하는 PFCB(450)에 연결되어 있을 수 있고, 게이트 구동부(500)가 뻗어 있는 방향으로 뻗어 있을 수 있다. 구동부 제어 신호선(DCL)은 예컨대 비표시 영역(NDA)에서 게이트 구동부(500)와 나란하게 뻗어 있을 수 있다. 도면의 복잡화를 피하기 위해 도 1에서 구동부 제어 신호선(DCL)이 하나의 선으로 도시되어 있으나, 구동부 제어 신호선(DCL)은 게이트 구동부(500)로 전달되는 신호의 종류에 대응하는 개수의 신호선을 포함할 수 있고, 그보다 많거나 적은 수의 신호선을 포함할 수도 있다. 구동부 제어 신호선(DCL)의 신호선들은 게이트 구동부(500)보다 표시 영역(DA)으로부터 외곽에 게이트 구동부(500)와 나란하게 위치할 수 있지만, 이에 제한되지 않으며, 예컨대, 어떤 신호선은 게이트 구동부(500)와 표시 영역(DA) 사이에 위치할 수 있고, 어떤 신호선은 게이트 구동부(500)를 관통하여 위치할 수도 있다.
게이트 구동부(500)는 수직 개시 신호, 클록 신호 및 게이트 오프 전압에 준하는 저전압을 구동부 제어 신호선(DCL)을 통해 전달받아 게이트 신호(게이트 온 전압 및 게이트 오프 전압)를 생성하여 게이트선들(G1…Gn)에 인가한다. 게이트 구동부(500)는 이들 신호를 이용하여 게이트 신호를 생성하고 출력하는 스테이지들(ST1…STn)을 포함한다. 스테이지들(ST1…STn)은 게이트선들(G1…Gn)과 일대일로 연결되어 있으며, 스테이지들(ST1…STn)은 게이트선들(G1…Gn)에 게이트 신호를 예컨대 순차적으로 출력한다.
게이트 구동부(500)는 표시 영역(DA)의 좌측 및/또는 우측에 위치할 수 있고, 상측 및/또는 하측에 위치할 수도 있다. 게이트 구동부(500)가 표시 패널의 좌측과 우측에 위치하는 경우, 표시 패널의 좌측에 위치하는 게이트 구동부는 홀수 번째 스테이지들(ST1, ST3, …)을 포함하고 표시 패널의 우측에 위치하는 게이트 구동부는 짝수 번째 스테이지들(ST2, ST4, …)을 포함할 수 있으며, 또는 그 반대일 수 있다. 하지만, 게이트 구동부(500)과 표시 패널의 좌측과 우측에 위치하더라도, 좌측 및 우측에 위치하는 게이트 구동부 각각은 전체 스테이지들(ST1…STn)을 포함할 수도 있다.
각각의 스테이지는 트랜지스터들 및 적어도 하나의 축전기를 포함한다. 각각의 스테이지는 실질적으로 직사각형일 수 있고, 모든 스테이지들(ST1…STn)은 서로 실질적으로 동일한 크기(면적)를 가질 수 있다. 다시 말해, 표시 패널(300)에서 각각의 스테이지를 구성하는 트랜지스터들 및 축전기가 형성되어 있는 영역의 크기가 스테이지들(ST1…STn) 간에 서로 동일할 수 있고, 그러한 영역은 실질적으로 직사각형일 수 있다. 예컨대, 1번째 스테이지(ST1)와 n번째 스테이지(STn), 그리고 1번째 스테이지(ST1)와 n번째 스테이지(STn) 사이에 위치하는 임의의 스테이지인 j번째 스테이지(STj)는 서로 실질적으로 동일한 직사각형 영역에 위치할 수 있다. 따라서 각각의 스테이지를 도 1에서 동일한 면적과 모양의 직사각형으로 블록화하여 도시하였다.
도 2는 도 1의 게이트 구동부 및 이에 입출력되는 신호들을 나타내는 블록도이다.
도 2를 참고하면, 게이트 구동부(500)는 서로 종속적으로 연결되어 있는 스테이지들(ST1…STn)을 포함하는 시프트 레지스터(shift register)를 포함한다. 1번째 내지 n번째 스테이지들(ST1…STn)은 제1 내지 제n 게이트선들(G1…Gn)과 각각 하나씩 연결되어 있다. 스테이지들(ST1…STn)은 게이트선들(G1…Gn)에 n개의 게이트 신호를 1번째 스테이지(ST1)으로부터 n번째 스테이지(STn)까지 순차적으로 출력할 수 있지만, 그 반대로, 즉 n번째 스테이지(STn)부터 1번째 스테이지(ST1)까지 순차적으로 출력할 수도 있다.
각각 스테이지는 제1 클록 단자(CT1), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 제1 출력 단자(OT1) 및 제2 출력 단자(OT2)를 포함한다.
제1 클록 단자(CT1)는 제1 클록 신호(CK) 또는 제1 클록 신호(CK)의 위상이 반전된 제2 클록 신호(CKB)를 수신할 수 있다. 예를 들면, 홀수 번째 스테이지들(ST1, ST3, …)의 제1 클록 단자(CT1)는 제1 클록 신호(CK)를 수신할 수 있고, 짝수 번째 스테이지들(ST2, ST4, …)의 제1 클록 단자(CT1)는 제2 클록 신호(CKB)를 수신할 수 있다. 제1 클록 신호(CK) 및 제2 클록 신호(CKB)는 하이(high) 신호와 로우(low) 신호의 조합으로 이루어질 수 있고, 듀티비가 50%일 수 있다.
클록 신호들(CK, CKB)은 구동부 제어 신호선(DCL) 중 제1 클록 신호선(CL1) 및 제2 클록 신호선(CL2)을 통해 전달되며, 따라서 클록 신호들(CK, CKB)는 RC 지연이 발생한다. 클록 신호들(CK, CKB)의 지연은 클록 신호선들(CL1, CL2)의 저항(resistance)으로 인해 클록 신호선들(CL1, CL2)의 시작점(starting point)(표시 패널(300)에서 클록 신호들(CK, CKB)의 입력단에 해당함)에서 멀어짐에 따라 커진다. 예컨대 도 1을 참고하면, 클록 신호선들(CL1, CL2)의 시작점에 가까이 위치하는 스테이지들(예컨대 STn)이 수신하는 클록 신호들(CK, CKB)의 지연보다 클록 신호선들(CL1, CL2)의 시작점에서 멀리 위치하는 스테이지들(예컨대 ST1)이 수신하는 클록 신호들(CK, CKB)의 지연이 크다. 이로 인해 표시 패널(300)의 상단부(Upper portion)에 위치하는 스테이지(ST1)가 출력하는 게이트 신호의 지연이 가장 크고, 하단부(Lower portion)에 위치하는 스테이지(STn)가 출력하는 지연이 가장 크다. 표시 패널(300)의 상단부와 하단부의 게이트 신호의 지연 차이는 표시 패널(300)의 크기와 해상도가 증가할수록 더욱 커질 수 있다. 본 명세서에서, 표시 패널(300)에서 클록 신호선들(CL1, CL2)의 시작점이 위치하는 부분을 상단부라고 하고 상단부에 대향하는 부분을 하단부라고 한다.
일 실시예에 따르면, 클록 신호선들(CL1, CL2)의 시작점에서 스테이지들(ST1…STn)이 멀어짐에 따라 각각의 스테이지에 포함되는 특정 트랜지스터(예컨대 후술하는 도 3의 제2 트랜지스터(T2))의 크기(특히 채널 폭)를 점차(gradually) 증가시킴으로써 게이트 신호의 지연을 개선할 수 있다. 예컨대, 스테이지들의 위치에 따른 게이트 신호의 지연에 있어서의 편차를 최소화할 수 있고, 모든 스테이지들의 게이트 신호가 실질적으로 동일한 출력 특성을 나타낼 수 있다. 이 경우, 스테이지들(ST1…STn)의 크기가 클록 신호선들(CL1, CL2)의 시작점에서 멀어질수록 점점 증가할 수 있으며, 이로 인해 베젤 크기가 증가할 수 있다. 트랜지스터의 크기 특히, 채널 폭을 증가시키기 위해서는 트랜지스터가 형성되어야 할 영역이 증가하기 때문이다. 따라서 일 실시예에 따르면, 각각의 스테이지에 포함되는 홀드 트랜지스터(예컨대 도 3의 T3, T10, T11)의 크기를 상보적으로 점차 감소시켜 스테이지들(ST1…STn)의 크기를 일정하게 할 수 있다. 다시 말해, 각각의 스테이지(ST1…STn)에 크기가 동일한 영역이 할당되고, 스테이지의 위치에 따라 게이트 신호의 지연에 영향이 큰 제2 트랜지스터(T2)의 크기(또한, 형성되는 영역)를 다르게 하고, 이에 대응하여 홀드 트랜지스터의 크기(또한, 형성되는 영역)를 다르게 하여, 스테이지들 간의 크기 변화가 없도록 할 수 있다.
제1 입력 단자(IN1)는 전단 스테이지의 제2 출력 단자(OT2)와 연결되어 캐리 신호(carry signal)를 수신할 수 있다. 1번째 스테이지(ST1)는 전단 스테이지가 존재하지 않으므로 제1 입력 단자(IN1)를 통해 수직 개시 신호(STV)를 수신할 수 있다.
제2 입력 단자(IN2)는 후단 스테이지의 제2 출력 단자(OT2)와 연결되어 캐리 신호를 수신할 수 있다. 마지막 스테이지인 n번째 스테이지는 후단 스테이지가 존재하지 않으므로 제2 입력 단자(IN2)로 수직 개시 신호(STV)를 수신할 수 있다. 제3 입력 단자(IN3)는 다다음단 스테이지의 제2 출력 단자(OT2)에 연결되어 캐리 신호를 수신할 수 있다.
도시된 실시예와 달리, n-1번째 스테이지(STn-1) 및 n번째 스테이지(STn)가 후단 및 다다음단 스테이지로부터 캐리 신호를 입력 받기 위하여 게이트 구동부(500)는 2개의 더미 스테이지(도시되지 않음)를 더 포함할 수 있다. 더미 스테이지는 다른 스테이지들(ST1-STn)과 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 즉, 다른 스테이지들(ST1-STn)에서 출력된 게이트 신호는 게이트선들(G1…Gn)을 통하여 전달되면서 화소들에 데이터 전압이 인가되어 영상을 표시하도록 하지만, 더미 스테이지는 게이트선에 연결되어 있지 않을 수 있으며, 게이트선과 연결되더라도 영상을 표시하지 않는 더미 화소(도시되지 않음)의 게이트선과 연결되어 있을 수 있다.
제1 전압 단자(VT1)는 제1 저전압(VSS1)을 수신할 수 있다. 제1 저전압(VSS1)은 게이트 신호의 방전 레벨에 대응할 수 있는 제1 로우 레벨을 가진다. 예컨대, 제1 로우 레벨은 약 -6V일 수 있다.
제2 전압 단자(VT2)는 제1 로우 레벨보다 낮은 제2 로우 레벨을 가지는 제2 저전압(VSS2)을 수신할 수 있다. 제2 로우 레벨은 스테이지에 포함된 제1 접점(Q)의 방전 레벨에 대응한다. 예를 들면, 제2 로우 레벨은 약 -10V일 수 있다.
제1 출력 단자(OT1)는 대응하는 게이트선과 전기적으로 연결되어 있으며, 게이트 신호를 출력한다. 1번째 스테이지 내지 n번째 스테이지들(ST1…STn)의 제1 출력 단자들(OT1)은 각각 제1 내지 제n 게이트 신호들(GO1…GOn)을 출력한다. 예컨대, 1번째 스테이지(ST1)의 제1 출력 단자(OT1)는 1번째 게이트선(G1)과 전기적으로 연결되어 제1 게이트 신호(GO1)를 출력하고, 2번째 스테이지(ST2)의 제1 출력 단자(OT1)는 2번째 게이트선(G2)과 전기적으로 연결되어 제2 게이트 신호(GO2)를 출력한다. 제1 게이트 신호(GO1)가 먼저 출력된 후, 제2 게이트 신호(GO2)가 출력될 수 있다. 이어, 제3 게이트 신호(GO3) 내지 제n 게이트 신호(GOn)가 순차적으로 출력될 수 있다.
제2 출력 단자(OT2)는 캐리 신호를 출력할 수 있다. n-1번째 스테이지(STn-1)의 제2 출력 단자(OT2)는 n번째 스테이지(STn)의 제1 입력 단자(IN1) 및 n-2번째 스테이지(STn-2)의 제2 입력 단자(IN2)와 연결되어 있을 수 있다. n번째 스테이지(STn)의 제2 출력 단자(OT2)는 n-1번째 스테이지(STn-1)의 제2 입력 단자(IN2) 및 n-2번째 스테이지(STn-2)의 제3 입력 단자(IN3)와 연결되어 있을 수 있다.
도 2를 참고하여 게이트 구동부(500)의 스테이지들(ST1…STn) 연결 구조에 대하여 살펴보았다. 이하에서는 도 3 내지 도 6을 참고하여 하나의 게이트선에 연결된 하나의 스테이지의 구조를 좀더 상세하게 설명한다. 특별한 언급이 없더라도, 도 1 및 도 2를 또한 참고하여 설명한다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동부의 한 스테이지의 회로도이고, 도 4는 본 발명의 일 실시예에 따른 게이트 구동부의 한 스테이지에서 사용되는 주요 신호들의 파형도이다. 도 5는 본 발명의 일 실시예에 따른 게이트 구동부의 몇몇 스테이지의 부분 확대도이고, 도 6은 본 발명의 일 실시예에 따른 게이트 구동부의 몇몇 접촉부의 부분 확대도이다.
도 3을 참고하면, 일 실시예에 따른 스테이지(STi)는 입력부(511), 풀업 구동부(512), 캐리 신호 생성부(513), 출력부(514) 및 풀다운 구동부(515)를 포함한다. 도 4는 이러한 스테이지(STi)에서 사용되는 주요 신호들을 파형을 나타내는데, 가로 방향은 시간 축으로 0H는 본단 스테이지(STi)에서 게이트 온 전압이 출력되는 구간이며, 이를 기준으로 우측으로 갈수록 1 수평 주기(1H)씩 증가하는 것을 도시한다. 위에서부터 각각 본단 스테이지(STi)에 입력되는 클록 신호(CK), 본단 스테이지(STi)의 인버터 신호(IVT), 전단 스테이지(STi-1)의 캐리 신호(CRi-1), 본단 제1 접점(Q)의 전압, 후단 스테이지(STi+1)의 캐리 신호(CRI+1), 본단 스테이지(STi)의 게이트 신호(GO)를 나타낸다.
도 3을 참고하면, 입력부(511)는 제4 트랜지스터(T4)를 포함한다. 제4 트랜지스터(T4)의 제1 전극 및 제어 전극은 제1 입력 단자(IN1)에 공통 연결(다이오드 연결)되어 있고, 제2 전극은 제1 접점(Q)에 연결되어 있다. 입력부(511)는 제1 입력 단자(IN1)로 전단 스테이지(STi-1)의 캐리 신호(CR)를 제1 접점(Q)으로 전달하는 역할을 한다. 입력부(511)는 버퍼부로도 불릴 수 있다.
풀업 구동부(512)는 제7 트랜지스터(T7) 및 제12 트랜지스터(T12)를 포함한다. 제12 트랜지스터(T12)의 제어 전극과 제1 전극은 공통 연결되어 제1 클록 단자(CT1)를 통하여 제1 클록 신호(CK) 또는 제2 클록 신호(CKB)를 입력받고, 제2 전극은 제7 트랜지스터(T7)의 제어 전극 및 풀다운 구동부(515)에 연결되어 있다. 제7 트랜지스터(T7)의 제1 전극은 제1 클록 단자(CT1)에 연결되어 있고, 제2 전극은 제2 접점(Q') 및 풀다운 구동부(515)에 연결되어 있고, 제어 전극은 제12 트랜지스터(T12)의 제2 전극 및 풀다운 구동부(515)에 연결되어 있다. 제7 트랜지스터(T7)의 제1 전극과 제어 전극 사이 및 제어 전극과 제2 전극 사이에는 각각 기생 축전기가 형성될 수 있다. 제1 클록 단자(CT1)에 하이 신호가 인가되면, 하이 신호는 풀업 구동부(512)의 제12 트랜지스터(T12)를 통해 제7 트랜지스터(T7)의 제어 전극 및 풀다운 구동부(515)로 전달된다. 제7 트랜지스터(T7)로 전달된 하이 신호는 제7 트랜지스터(T7)를 턴-온 시키며, 그 결과 제1 클록 단자(CT1)에서 인가된 하이 신호를 제2 접점(Q')으로 인가한다. 제2 접점(Q')의 신호는 인버터 신호(IVT)일 수 있으며, 제3 출력 단자(도시되지 않음)를 통하여 후단 스테이지(STi+1)로 전달될 수 있다. 한편, 전단 스테이지(STi-1)의 인버터 신호(IVT)는 출력 제어 신호(output control signal)의 요건을 가질 수 있다.
캐리 신호 생성부(513)는 제15 트랜지스터(T15)를 포함한다. 제15 트랜지스터(T15)의 제1 전극에는 제1 클록 단자(CT1)가 연결되어 제1 클록 신호(CK) 또는 제2 클록 신호(CKB)가 입력되고, 제어 전극은 입력부(511)의 출력인 제1 접점(Q)에 연결되어 있고, 제2 전극은 캐리 신호(CR)를 출력하는 제2 출력 단자(OT2)와 연결되어 있다. 제15 트랜지스터(T15)의 제어 전극과 제2 전극 사이에는 기생 축전기가 형성될 수 있다. 제15 트랜지스터(T15)의 제2 전극은 제2 출력 단자(OT2)뿐만 아니라 풀다운 구동부(515)와 연결되어 제2 저전압(VSS2)을 인가 받는다. 그 결과 캐리 신호(CR)의 로우일 때의 전압은 제2 저전압(VSS2)을 가진다.
출력부(514)는 제1 트랜지스터(T1) 및 제1 축전기(C1)를 포함한다. 제1 트랜지스터(T1)의 제어 전극은 제1 접점(Q)에 연결되어 있고, 제1 전극은 제1 클록 단자(CT1)를 통하여 제1 클록 신호(CK) 또는 제2 클록 신호(CKB)를 입력 받으며, 제2 전극은 게이트 신호(GO)를 출력하는 제1 출력 단자(OT1)와 연결되어 있다. 제1 축전기(C1)는 제1 트랜지스터(T1)의 제어 전극과 제2 전극 사이에 형성되어 있으며, 제1 접점(Q)의 전압을 저장하는 역할을 한다. 출력부(514)는 제1 접점(Q)에서의 전압 및 클록 신호(CK, CKB)에 따라 게이트 신호(GO)를 출력한다. 예컨대, 스테이지(SRi)에서, -1H 기간 동안 제1 접점(Q)에 전단 스테이지(STi-1)의 캐리 신호(CR)가 인가되어 제1 축전기(C1)에 고전압이 저장된 상태(프리차지)에서 0H 동안 제1 클록 단자(CT1)를 통해 클록 신호(CK)가 로우에서 하이로 변하면, 제1 트랜지스터(T1)의 제어 전극인 제1 접점(Q)의 전압이 부스트업되고 게이트 온 전압이 제1 출력 단자(OT1)로 출력된다. 제1 트랜지스터(T1)의 제2 전극은 풀다운 구동부(515)와 또한 연결되어 제1 저전압(VSS1)을 인가 받는다. 그 결과 게이트 신호(GO)의 게이트 오프 전압은 제1 저전압(VSS1)을 가진다.
풀다운 구동부(515)는 스테이지(SRi) 상에 존재하는 전하를 제거하여 게이트 오프 전압 및 캐리 신호(CR)의 로우 전압이 원활하게 출력되도록 하기 위한 부분으로 제1 접점(Q)의 전위를 낮추는 역할, 제2 접점(Q')(인버터 신호)의 전위를 낮추는 역할, 캐리 신호(CR)로 출력되는 전압을 낮추는 역할, 그리고 게이트선으로 출력되는 전압을 낮추는 역할을 한다. 풀다운 구동부(515)는 제1 출력 단자(OT1)를 제1 저전압(VSS1)으로 낮추지만, 제1 접점(Q), 제2 접점(Q') 및 제2 출력 단자(OT2)를 제1 저전압(VSS1)보다 낮은 제2 저전압(VSS2)으로 낮춘다. 그 결과 게이트 온 전압과 캐리 신호(CR)의 하이에서의 전압은 동일한 전압을 가질 수 있더라도, 게이트 오프 전압과 캐리 신호(CR)의 로우에서의 전압은 서로 다른 전압 값을 가질 수 있다. 풀다운 구동부(515)는 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제8 트랜지스터(T8), 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제11 트랜지스터(T11), 제13 트랜지스터(T13), 제16 트랜지스터(T16) 및 제17 트랜지스터(T17)를 포함할 수 있다.
먼저, 제1 접점(Q)을 풀다운시키는 트랜지스터를 살펴본다. 제1 접점(Q)을 풀다운시키는 트랜지스터는 제6 트랜지스터(T6), 제9 트랜지스터(T9), 제10 트랜지스터(T10) 및 제16 트랜지스터(T16)이다.
제6 트랜지스터(T6)의 제어 전극은 제3 입력 단자(IN3)와 연결되어 다다음단 스테이지(STi+2)의 캐리 신호(CR)가 인가되고, 제2 전극은 제2 전압 단자(VT2)와 연결되어 제2 저전압(VSS2)을 인가 받으며, 제1 전극은 제1 접점(Q)과 연결되어 있다. 제6 트랜지스터(T6)는 다다음단 스테이지(STi+2)에서 인가되는 캐리 신호(CR)에 따라서 턴-온 되어 제1 접점(Q)의 전압을 제2 저전압(VSS2)으로 낮춰주는 역할을 한다.
제9 트랜지스터(T9) 및 제16 트랜지스터(T16)는 함께 동작하여 제1 접점(Q)을 풀다운시킨다. 제9 트랜지스터(T9)의 제어 전극은 제2 입력 단자(IN2)와 연결되어 후단 스테이지(STi+1)의 캐리 신호(CR)를 인가 받고, 제1 전극은 제1 접점(Q)과 연결되어 있고, 제2 전극은 제16 트랜지스터(T16)의 제1 전극 및 제어 전극과 연결되어 있다. 제16 트랜지스터(T16)는 제어 전극과 제1 전극이 제9 트랜지스터(T9)의 제2 전극과 연결(다이오드 연결)되어 있고, 제2 전극은 제2 전압 단자(VT2)와 연결되어 제2 저전압(VSS2)을 인가 받는다. 제9 트랜지스터(T9) 및 제16 트랜지스터(T16)는 후단 스테이지(STi+1)에서 인가되는 캐리 신호(CR) 따라서 턴-온 되어 제1 접점(Q)의 전압을 제2 저전압(VSS2)으로 낮춰주는 역할을 한다.
제10 트랜지스터(T10)의 제1 전극은 제1 접점(Q)과 연결되고, 제2 전극은 제2 전압 단자(VT2)와 연결되어 제2 저전압(VSS2)을 인가 받고, 제어 전극은 제2 접점(Q')과 연결되어 본단 스테이지의 인버터 신호(IVT)를 인가 받는다. 그러므로 제10 트랜지스터(T10)는 제2 접점(Q')의 인버터 신호(IVT)가 하이 전압을 가지는 일반적인 구간에서는 계속 제1 접점(Q)의 전압을 제2 저전압(VSS2)으로 낮추고 있다가 제2 접점(Q')의 전압이 로우인 때에만 제1 접점(Q)의 전압을 낮추지 않는 역할을 한다. 제1 접점(Q)의 전압이 낮추어 지지 않는 때에 해당 스테이지(STi)는 게이트 온 전압 및 캐리 신호(CR)를 출력한다. 제10 트랜지스터(T10)는 제1 접점(Q)의 전압을 제2 저전압(VSS2)으로 유지 및 안정화시키는 트랜지스터이고 홀드 트랜지스터로 불릴 수 있다.
풀다운 구동부(515)에서 제2 접점(Q')(인버터 신호)을 풀다운시키는 트랜지스터를 살펴본다. 제2 접점(Q')을 풀다운시키는 트랜지스터는 제5 트랜지스터(T5), 제8 트랜지스터(T8) 및 제13 트랜지스터(T13)이다.
제5 트랜지스터(T5)의 제어 전극은 제1 입력 단자(IN1)와 연결되어 있고, 제1 전극은 제2 접점(Q')과 연결되어 있고, 제2 전극은 제2 전압 단자(VT2)와 연결되어 있다. 제5 트랜지스터(T5)는 전단 스테이지(STi-1)의 캐리 신호(CR)에 따라서 제2 접점(Q')의 전압을 제2 저전압(VSS2)으로 낮추는 역할을 한다.
제8 트랜지스터(T8)는 제2 출력 단자(OT2)와 연결된 제어 전극, 제2 접점(Q')에 연결된 제1 전극 및 제1 전압 단자(VT1)와 연결된 제2 전극을 가진다. 제8 트랜지스터(T8)는 본단 스테이지(STi)의 캐리 신호(CR)에 따라서 제2 접점(Q')의 전압을 제1 저전압(VSS1)으로 낮추는 역할을 한다.
제13 트랜지스터(T13)는 제2 출력 단자(OT2)와 연결된 제어 전극, 풀업 구동부(512)의 제12 트랜지스터(T12)의 제2 전극과 연결된 제1 전극 및 제1 전압 단자(VT1)와 연결된 제2 전극을 가진다. 제13 트랜지스터(T13)는 본단 스테이지(STi)의 캐리 신호(CR)에 따라서 풀업 구동부(512) 내부의 전위를 제1 저전압(VSS1)으로 낮추고, 풀업 구동부(512)와 연결된 제2 접점(Q')의 전압도 제1 저전압(VSS1)으로 낮추는 역할을 한다.
풀다운 구동부(515)에서 캐리 신호(CR)로 출력되는 전압을 낮추는 역할을 하는 트랜지스터들을 살펴본다. 그러한 트랜지스터들은 제11 트랜지스터(T11) 및 제17 트랜지스터(T17)이다.
제11 트랜지스터(T11)는 제2 접점(Q')과 연결된 제어 전극, 제2 출력 단자(OT2)와 연결된 제1 전극 및 제2 전압 단자(VT2)와 연결된 제2 전극을 가진다. 제11 트랜지스터(T11)는 제2 접점(Q')의 전압이 하이인 경우 제2 출력 단자(OT2)의 전압을 제2 저전압(VSS2)으로 낮추며, 그 결과 캐리 신호(CR)가 로우 레벨로 바뀌게 된다. 제11 트랜지스터(T11)는 제2 출력 단자(OT2)의 전압을 제2 저전압(VSS2)으로 유지시키는 트랜지스터이고 홀드 트랜지스터로 불릴 수 있다.
제17 트랜지스터(T17)는 제2 입력 단자(IN2)에 연결된 제어 전극, 제2 출력 단자(OT2)와 연결된 제1 전극 및 제2 전압 단자(VT2)와 연결된 제2 전극을 가진다. 제17 트랜지스터(T17)는 후단 스테이지(STi+1)의 캐리 신호(CR)에 따라서 제2 출력 단자(OT2)의 전압을 제2 저전압(VSS2)으로 낮추는 역할을 한다. 제17 트랜지스터(T17)는 제11 트랜지스터(T11)의 동작을 보조하는 역할을 수행하기 위하여 후단 스테이지(STi+1)의 캐리 신호(CR)에 기초하여 동작하도록 형성되어 있다.
풀다운 구동부(515)에서 게이트선으로 출력되는 전압을 낮추는 역할을 하는 트랜지스터들은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)이다.
제2 트랜지스터(T2)는 제2 입력 단자(IN2)와 연결된 제어 전극, 제1 출력 단자(OT1)와 연결되어 있는 제1 전극 및 제1 전압 단자(VT1)와 연결되어 있는 제2 전극을 가진다. 제2 트랜지스터(T2)는 후단 스테이지(STi+1)의 캐리 신호(CR)가 인가되면 게이트 신호(GO)를 제1 저전압(VSS1)으로 낮춰 주는 역할을 한다. 따라서 제2 트랜지스터(T2)는 게이트 신호의 지연(특히 falling time)에 큰 영향을 미치는 트랜지스터에 해당한다.
제2 트랜지스터(T2)의 크기가 크면 제2 트랜지스터(T2)를 흐르는 전류량이 증가하므로 요구하는 전압으로 빠르게 도달할 수 있다. 따라서 제2 트랜지스터(T2)를 크게 설계하는 것이 게이트 신호의 지연을 개선하는데 유리하다. 전술한 바와 같이, 게이트 신호의 지연은 클록 신호선들(CL1, CL2)의 시작점에서 멀리 있는 스테이지들에서 출력되는 게이트 신호에서 더 크게 나타난다. 클록 신호선들(CL1, CL2)의 시작점에 가까이 위치하는 스테이지의 제2 트랜지스터(T2)는 상대적으로 작게 설계하고, 클록 신호선들(CL1, CL2)의 시작점에서 멀리 위치하는 스테이지의 제2 트랜지스터(T2)는 상대적으로 크게 설계함으로써, 스테이지에 따른 게이트 신호에 있어 지연 편차를 개선할 수 있다. 제2 트랜지스터(T2)의 크기는 1번째 스테이지(ST1)에서 n번째 스테이지(STn)까지 매 스테이지마다, 또는 복수의 스테이지를 포함하는 스테이지 그룹마다 단계적으로 증가시킬 수 있다. 후자의 경우 각각의 스테이지 그룹에 포함되는 스테이지의 개수는 동일할 수 있지만 다를 수도 있다.
예컨대, 도 5를 참고하면, 클록 신호들(CK, CKB)의 입력단에 해당하는 클록 신호선들(CL1, CL2)의 시작점에 가장 가까이 위치하는 n번째 스테이지(STn)의 제2 트랜지스터(T2)는 크기가 가장 작고, 시작점에서 좀더 멀리 위치하는 j번째 스테이지(STj)의 제2 트랜지스터(T2)는 크기가 좀더 크고, 시작점에서 가장 멀리 위치하는 1번째 스테이지(ST1)의 제2 트랜지스터(T2)의 크기가 가장 클 수 있다. 1번째 스테이지(ST1)가 클록 신호선들(CL1, CL2)의 시작점에 가장 가까이 위치하는 경우에는 1번째 스테이지(ST1)의 제2 트랜지스터(T2)의 크기가 가장 작고, 스테이지가 증가할수록 제2 트랜지스터(T2)의 크기는 점차적으로 커질 수 있다.
제3 트랜지스터(T3)는 제2 접점(Q')에 연결되어 있는 제어 전극, 제1 출력 단자(OT1)와 연결되어 있는 제1 전극 및 제1 전압 단자(VT1)와 연결되어 있는 제2 전극을 가진다. 제3 트랜지스터(T3)는 제2 접점(Q')의 전압이 하이인 경우 출력되는 게이트 신호를 제1 저전압(VSS1)으로 유지시키는 역할을 하며, 따라서 홀드 트랜지스터로 불릴 수 있다.
풀다운 구동부(515)에서 제3 트랜지스터(T3), 제10 트랜지스터(T10) 및 제11 트랜지스터(T11)는 구동 신뢰성 확보를 위해 출력 단자들(OT1, OT2) 및 제1 접점(Q)의 전압을 안정화시키는 홀드 트랜지스터들이다. 홀드 트랜지스터들의 크기(예컨대 채널 폭)가 크면 고온 노이즈 불량을 초래하는 리플(ripple) 발생을 억제하는데 유리할 수 있다. 예컨대, 온도 상승 시 제1 접점(Q)에서 리플(ripple)이 발생하면 제1 트랜지스터(T1)의 누설이 증가한다. 또한, 제1 접점(Q) 전압 오프 레벨이 상승하여 제15 트랜지스터(T15)의 누설이 증가하고 이로 인해 제1 접점(Q) 전압이 부스트업되어 자기 타이밍 이후에 게이트 온 전압이 출력되는 고온 노이즈 불량이 발현될 수 있다. 그런데 고온 노이즈 불량을 초래하는 제1 접점(Q)의 리플은 게이트 신호의 출력이 시작되는 스테이지(예컨대, 도 1에서 표시 패널(300)의 상단부에 위치하는 1번째 스테이지(ST1))에서 시작하여 스테이지가 증가함에 따라 (예컨대, 도 1에서 표시 패널(300)의 하단부에 위치하는 n번째 스테이지(STn)로 갈수록) 점점 커진다. 또한, 클록 신호들(CK, CKB)의 파형의 슬루(slew)는 표시 패널(300)의 하단부로 갈수록 커지기 때문에, 하단부에 위치하는 스테이지들이 리플에 더 취약할 수 있다. 따라서 고온 노이즈 불량을 방지하기 위한 홀드 트랜지스터들은 스테이지가 증가할수록 (예컨대, 표시 패널(300)의 하단부로 갈수록) 크게 설계할 수 있고, 시작 스테이지(ST1)에 가까울수록 작게 설계할 수 있는 여유가 있다.
예컨대, 도 5를 참고하면, 제3 트랜지스터(T3)의 크기는 1번째 스테이지(ST1)에서 가장 작고, 스테이지가 증가함에 따라 단계적으로 커지며, n번째 스테이지(STn)에서 가장 클 수 있다. 제3 트랜지스터(T3)를 예시하였지만, 제10 트랜지스터(T10) 및/또는 제11 트랜지스터(T11)도 이와 같은 식으로 설계될 수 있다. 즉, 제3 트랜지스터(T3), 제10 트랜지스터(T10) 및 제11 트랜지스터(T11) 중 적어도 하나의 크기를 점차적으로 변화, 예컨대 표시 패널(300)의 상단부에서 하단부로 갈수록 점차적으로 증가시킬 수 있다.
전술한 제2 트랜지스터(T2)에 있어서, 클록 신호선들(CL1, CL2)의 시작점에서 멀어짐에 따라 그 크기를 점차 증가시킬 경우, 증가하는 크기에 대응하는 영역 확보가 필요할 수 있고, 이것은 표시 패널(300)에 집적되는 게이트 구동부(500)의 전체적인 크기 증가를 초래하여 결국 베젤 크기를 증가시킬 수 있다. 일 실시예에 따르면, 제2 트랜지스터(T2)의 크기를 점진적으로 증가시키는 대신, 적어도 하나의 홀드 트랜지스터의 크기를 상보적으로 점진적으로 감소시킴으로써 스테이지들(ST1-STn)의 크기를 서로 실질적으로 동일하게 설계할 수 있고, 이에 따라 게이트 구동부(500)의 크기 증가 없이 게이트 신호의 지연을 개선할 수 있다.
도 1을 참고하면, 표시 패널(300)의 하단부로 갈수록 클록 신호의 지연이 작으므로 제2 트랜지스터(T2)의 크기를 점차적으로 줄이고, 홀드 트랜지스터들(T3, T10, T11)의 크기는 점차적으로 키우면서 고온 마진을 확보할 수 있다. 제2 트랜지스터(T2)들의 크기 감소/증가와 홀드 트랜지스터들의 크기 증가/감소는 스테이지들(ST1-STn)의 크기가 일정하도록 서로 상보적일 수 있다.
홀드 트랜지스터들의 크기 변경과 함께 또는 독립적으로, 제1 축전기(C1)(특히, 면적)의 크기를 클록 신호선들(CL1, CL2)의 시작점에서 먼 표시 패널(300)의 상단부에 위치하는 스테이지들에서는 제2 트랜지스터(T2)의 크기 증가를 위해 줄이고, 표시 패널(300)의 하단부로 갈수록 신뢰성 개선을 위해 증가시킬 수 있다. 따라서 제1 축전기(C1)들의 크기 증가/감소는 제2 트랜지스터(T2)들의 크기 감소/증가와 상보적일 수 있다.
한편, 게이트 구동부(500)가 저온 구동에 취약할 경우, 전술한 것과 유사한 방식으로 스테이지들(ST1…STn)을 설계할 수 있다. 저온 불량은 스테이지가 증가할수록 (예컨대, 표시 패널(300)의 하단부로 갈수록) 출력이 저하되어 발생하는 현상이며, 제1 트랜지스터(T1), 제1 축전기(C1) 및 제15 트랜지스터(T15)가 크게 작용한다. 스테이지가 증가함에 따라 (예컨대 표시 패널(300)의 하단부로 갈수록) 제1 축전기(C1)의 크기는 줄이면서 제1 트랜지스터(T1) 및/또는 제15 트랜지스터(T15)의 크기를 증가시킴으로써 저온 마진을 확보할 수 있다.
제2 트랜지스터(T2)를 통해 게이트 신호의 지연을 개선함에 있어서, 제2 트랜지스터(T2)와 관련된 접촉 영역의 크기를 변경하여 전류량을 증가시키는 것이 고려될 수 있다. 예컨대 제2 트랜지스터(T2)의 제1 전극, 제2 전극 및/또는 제어 전극은 절연층에 형성된 접촉 구멍을 통해 스테이지(STi)의 다른 소자와 전기적으로 연결되어 신호를 인가 받을 수 있다. 이때, 접촉 영역의 크기가 클수록 접촉 저항이 감소하고 전류량이 증가하므로 게이트 신호가 소정의 전압 레벨(예컨대 VSS1)로 빠르게 도달할 수 있어 게이트 신호의 지연이 개선될 수 있다. 따라서 도 6을 참고하면, 표시 패널(300)의 상단부에 위치하는 스테이지의 제2 트랜지스터(T2)의 접촉 영역(CNT1)은 크게 형성하고, 표시 패널(300)의 하단부에 위치하는 스테이지의 제2 트랜지스터(T2)의 접촉 영역(CNT2)은 작게 형성함으로써 게이트 신호의 지연을 개선할 수 있다. 이러한 접촉 영역의 크기 변경은 스테이지들의 위치에 따라 점진적으로 설계될 수 있다. 접촉 영역의 크기 변경은 제2 트랜지스터(T2)의 전술한 크기 변경과 함께 또는 독립적으로 적용될 수 있다. 추가적으로, 스테이지들의 배선 저항을 점차적으로 변경하여 전류량을 점차적으로 변경함으로써 스테이지에 따라 편차가 있는 게이트 신호의 지연을 개선할 수도 있다.
전술한 스테이지(STi)는 예시적인 것이며, 스테이지(STi)는 전술한 트랜지스터들 중 몇몇 트랜지스터는 포함하지 않거나 추가 트랜지스터를 포함하도록 구성될 수 있고, 입력 및 출력 단자의 개수 및/또는 종류도 변경될 수 있다. 예컨대, 스테이지는 도 7에 도시된 바와 같이, 9개의 트랜지스터와 1개의 축전기를 포함할 수 있고, 도 8에 도시된 바와 같이, 7개의 트랜지스터와 1개의 축전기를 포함할 수 있으며, 도 7 및 도 8에 도시된 바와 같이 2개의 클록 단자(CT1, CT2)를 포함하여 제1 및 제2 클록 신호들(CK, CKB)을 모두 입력 받을 수 있다. 도 7 및 도 8에서 도 3에서와 같은 도면 부호가 부여된 트랜지스터들은 전술한 것과 실질적으로 동일한 기능을 수행할 수 있고, 같은 도면 부호가 부여된 입출력 단자들은 전술한 것과 실질적으로 동일한 신호들이 입출력될 수 있다. 따라서 도 3에 도시된 실시예와 관련하여 설명한 특정 트랜지스터들 및 축전기의 점차적인 크기 변화가 도 6 및 도 7에 도시된 것과 같은 스테이지를 포함하는 게이트 구동부에도 동일하게 적용될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 통상의 기술자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
300: 표시 패널
400: PCB
450: FPCB
460: 데이터 구동부
500: 게이트 구동부
CL1, CL2: 클록 신호선
ST: 스테이지

Claims (20)

  1. 복수의 화소가 배열되어 있는 표시 패널,
    상기 표시 패널에 위치하며, 상기 복수의 화소에 게이트 신호를 전달하는 복수의 게이트선,
    상기 표시 패널에 위치하며, 게이트 신호를 생성하여 상기 복수의 게이트선에 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부, 그리고
    상기 표시 패널에 위치하며, 상기 복수의 스테이지에 클록 신호를 전달하는 클록 신호선
    을 포함하며,
    각각의 스테이지는 상기 클록 신호선과 연결되어 클록 신호를 입력받는 클록 단자, 대응하는 게이트선과 연결되어 상기 게이트 신호를 출력하는 제1 출력 단자, 그리고 상기 제1 출력 단자에 연결되어 있는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고,
    상기 복수의 스테이지는 실질적으로 동일한 면적을 갖고,
    각각의 스테이지의 제2 트랜지스터의 크기가 상기 클록 신호선의 시작점으로부터 상기 클록 단자까지의 거리에 기초하여 변하고,
    각각의 스테이지의 제2 트랜지스터의 크기가 스테이지가 증가함에 따라 감소하고,
    각각의 스테이지의 제3 트랜지스터의 크기가 스테이지가 증가함에 따라 증가하는 표시 장치.
  2. 제1항에서,
    각각의 스테이지는 전단 스테이지의 캐리 신호를 입력받는 제1 입력 단자, 후단 스테이지의 캐리 신호를 입력받는 제2 입력 단자 및 제1 저전압을 입력받는 제1 전압 단자를 더 포함하고,
    상기 제2 트랜지스터는 상기 제1 출력 단자와 연결되어 있는 제1 전극, 상기 제1 전압 단자와 연결되어 있는 제2 전극 및 상기 제2 입력 단자와 연결되어 있는 제어 전극을 가지는 표시 장치.
  3. 제2항에서,
    상기 제1 트랜지스터는 상기 클록 단자와 연결되어 있는 제1 전극, 상기 제1 출력 단자와 연결되어 있는 제2 전극 및 제1 접점과 연결되어 있는 제어 전극을 가지는 표시 장치.
  4. 제3항에서,
    상기 클록 신호선의 시작점이 상기 표시 패널의 하단부에 위치하고, 상기 클록 신호는 상기 클록 신호선의 시작점을 통해 상기 표시 패널로 입력되는 표시 장치.
  5. 제4항에서,
    상기 표시 패널의 상단부에 위치하는 스테이지의 제2 트랜지스터의 크기가 상기 표시 패널의 하단부에 위치하는 스테이지의 제2 트랜지스터의 크기보다 큰 표시 장치.
  6. 제5항에서,
    상기 표시 패널의 하단부에 위치하는 스테이지에서 상단부에 위치하는 스테이지로 갈수록 각각의 스테이지의 제2 트랜지스터의 크기가 점차적으로 증가하는 표시 장치.
  7. 제5항에서,
    상기 제3 트랜지스터는 상기 제1 출력 단자와 연결되어 있는 제1 전극, 상기 제1 전압 단자와 연결되어 있는 제2 전극 및 제2 접점과 연결되어 있는 제어 전극을 가지며,
    상기 표시 패널의 상단부에 위치하는 스테이지의 제3 트랜지스터의 크기와 상기 표시 패널의 하단부에 위치하는 스테이지의 제3 트랜지스터의 크기가 서로 다른 표시 장치.
  8. 제7항에서,
    상기 표시 패널의 하단부에 위치하는 스테이지에서 상단부에 위치하는 스테이지로 갈수록 각각의 스테이지의 제3 트랜지스터의 크기가 점차적으로 감소하는 표시 장치.
  9. 제5항에서,
    각각의 스테이지는 제2 저전압을 입력받는 제2 전압 단자, 그리고 상기 제1 접점과 연결되어 있는 제1 전극, 상기 제2 전압 단자와 연결되어 있는 제2 전극 및 제2 접점과 연결되어 있는 제어 전극을 포함하는 제10 트랜지스터를 더 포함하며,
    상기 표시 패널의 상단부에 위치하는 스테이지의 제10 트랜지스터의 크기와 상기 표시 패널의 하단부에 위치하는 스테이지의 제10 트랜지스터의 크기가 서로 다른 표시 장치.
  10. 제9항에서,
    상기 표시 패널의 하단부에 위치하는 스테이지에서 상단부에 위치하는 스테이지로 갈수록 각각의 스테이지의 제10 트랜지스터의 크기가 점차적으로 감소하는 표시 장치.
  11. 제4항에서,
    각각의 스테이지는 캐리 신호를 출력하는 제2 출력 단자, 상기 제2 출력 단자에 연결되어 있는 제11 트랜지스터를 더 포함하고,
    상기 표시 패널의 상단부에 위치하는 스테이지의 제11 트랜지스터의 크기와 상기 표시 패널의 하단부에 위치하는 스테이지의 제11 트랜지스터의 크기가 서로 다른 표시 장치.
  12. 제11항에서,
    각각의 스테이지는 제2 저전압을 입력받는 제2 전압 단자를 더 포함하고,
    상기 제11 트랜지스터는 상기 제2 출력 단자와 연결되어 있는 제1 전극, 상기 제2 전압 단자와 연결되어 있는 제2 전극 및 제2 접점과 연결되어 있는 제어 전극을 가지며,
    상기 표시 패널의 하단부에 위치하는 스테이지에서 상단부에 위치하는 스테이지로 갈수록 각각의 스테이지의 제11 트랜지스터의 크기가 점차적으로 감소하는 표시 장치.
  13. 제11항에서,
    각각의 스테이지는 상기 클록 단자에 연결되어 있는 제1 전극, 상기 제2 출력 단자에 연결되어 있는 제2 전극 및 상기 제1 접점에 연결되어 있는 제어 전극을 가지는 제15 트랜지스터를 더 포함하고,
    상기 표시 패널의 상단부에 위치하는 스테이지에서 하단부에 위치하는 스테이지로 갈수록 각각의 스테이지의 제1 트랜지스터 및 제15 트랜지스터 중 적어도 하나의 크기가 점차적으로 증가하는 표시 장치.
  14. 제6항에서,
    각각의 스테이지는 상기 제1 트랜지스터의 제어 전극과 제2 전극 사이에 연결되어 있는 제1 축전기를 더 포함하며,
    상기 표시 패널의 하단부에 위치하는 스테이지에서 상단부에 위치하는 스테이지로 갈수록 각각의 스테이지의 제1 축전기의 크기가 점차적으로 감소하는 표시 장치.
  15. 복수의 화소 및 복수의 게이트선이 배치되어 있는 표시 영역 및 표시 영역 주변의 비표시 영역을 포함하는 표시 패널,
    상기 비표시 영역에 집적되어 있으며, 서로 간에 종속적으로 연결되어 있고 상기 복수의 게이트선에는 일대일로 연결되어 있는 복수의 스테이지를 포함하는 게이트 구동부, 그리고
    상기 복수의 스테이지에 클록 신호를 전달하는 복수의 클록 신호선
    을 포함하며,
    각각의 스테이지는 상기 클록 신호선과 연결되어 클록 신호를 입력받는 클록 단자를 포함하고,
    각각의 스테이지는 게이트 신호를 출력하는 제1 트랜지스터를 포함하는 출력부 및 상기 게이트 신호를 제1 저전압으로 낮추는 제2 트랜지스터 및 상기 게이트 신호를 상기 제1 저전압으로 유지시키는 제3 트랜지스터를 포함하는 풀다운 구동부를 포함하고,
    상기 표시 패널의 일단부에 위치하는 스테이지에서 타단부에 위치하는 스테이지로 갈수록 각각의 스테이지의 제2 트랜지스터의 크기가 점차적으로 증가하고,
    각각의 스테이지의 제2 트랜지스터의 크기가 상기 클록 신호선의 시작점으로부터 상기 클록 단자까지의 거리에 기초하여 변하고,
    각각의 스테이지의 제2 트랜지스터의 크기가 스테이지가 증가함에 따라 감소하고,
    각각의 스테이지의 제3 트랜지스터의 크기가 스테이지가 증가함에 따라 증가하는 표시 장치.
  16. 제15항에서,
    상기 제2 트랜지스터는 상기 게이트 신호의 출력 단자와 연결되어 있는 제1 전극, 상기 제1 저전압의 입력 단자와 연결되어 있는 제2 전극 및 후단 스테이지의 캐리 신호의 입력 단자와 연결되어 있는 제어 전극을 가지는 표시 장치.
  17. 제16항에서,
    상기 표시 패널의 일단부에 위치하는 스테이지에서 타단부에 위치하는 스테이지로 갈수록 각각의 스테이지의 제3 트랜지스터의 크기는 점차적으로 감소하는 표시 장치.
  18. 제17항에서,
    상기 제3 트랜지스터는 상기 게이트 신호의 출력 단자와 연결되어 있는 제1 전극, 상기 제1 저전압의 입력 단자와 연결되어 있는 제2 전극 및 제2 접점과 연결되어 있는 제어 전극을 가지는 표시 장치.
  19. 제15항에서,
    상기 제1 트랜지스터는 제1 접점에 연결되어 있는 제어 전극을 가지고,
    상기 풀다운 구동부는 상기 제1 접점의 전압을 제2 저전압으로 유지시키는 제10 트랜지스터를 더 포함하며,
    상기 표시 패널의 일단부에 위치하는 스테이지에서 타단부에 위치하는 스테이지로 갈수록 각각의 스테이지의 제10 트랜지스터의 크기가 점차적으로 감소하는 표시 장치.
  20. 제15항에서,
    각각의 스테이지는 캐리 신호를 출력하는 캐리 신호 생성부를 더 포함하고,
    상기 풀다운 구동부는 상기 캐리 신호의 출력 단자의 전압을 제2 저전압으로 유지시키는 제11 트랜지스터를 더 포함하며,
    상기 표시 패널의 일단부에 위치하는 스테이지에서 타단부에 위치하는 스테이지로 갈수록 각각의 스테이지의 제11 트랜지스터의 크기가 점차적으로 감소하는 표시 장치.
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