WO2018055769A1 - 駆動回路及び表示装置 - Google Patents

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WO2018055769A1
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input
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佳久 ▲高▼橋
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堺ディスプレイプロダクト株式会社
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Definitions

  • the present invention relates to a drive circuit and a display device.
  • liquid crystal display which is a representative flat panel display
  • LCD liquid crystal display
  • an active matrix type liquid crystal display device is widely used.
  • a display panel of an active matrix liquid crystal display device includes a plurality of source bus lines (video signal lines), a plurality of gate bus lines, a pixel formation portion, and the like.
  • the pixel formation portion is provided at a location where a plurality of source bus lines and a plurality of gate bus lines intersect, and is arranged in a matrix.
  • Each pixel forming unit includes a thin film transistor, a pixel capacitor for holding a pixel voltage value, and the like.
  • the gate terminal of the thin film transistor is connected to a gate bus line that passes through a location where the gate bus line and the source bus line intersect.
  • the source terminal of the thin film transistor is connected to a source bus line that passes through the location.
  • the active matrix liquid crystal display device includes a gate driver for driving the gate bus line, a source driver for driving the source bus line, and the like.
  • the gate driver (driving circuit) has a configuration in which a plurality of shift registers are connected so that the plurality of gate bus lines are sequentially selected for a predetermined period.
  • the gate driver sequentially outputs a drive signal from each stage shift register to each gate bus line based on a plurality of clock signals (see Patent Document 1).
  • an input signal line is arranged along one side of the peripheral edge of the display panel, and an input signal is supplied to one end side of the arranged input signal line.
  • a circuit is connected, and an input signal including a clock signal is supplied to the shift register at each stage of the gate driver through the input signal line.
  • the wiring length of the input signal line also increases, and the shift register (for example, close to one end side of the input signal line) of each stage from the input signal supply circuit (one end side of the input signal line).
  • the resistance (impedance) to the output terminal of the preceding stage shift register and the rear stage shift register far from one end side of the input signal line is different, and the delay degree of the drive signal output from each stage shift register is different. For this reason, the waveforms of the drive signals are different, which may cause problems such as display unevenness.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a driving circuit capable of equalizing the waveform of a driving signal and a display device including the driving circuit.
  • the drive circuit includes a plurality of shift registers each having an input end, an output end, and a switching element connected between the input end and the output end, and an input signal disposed on the display panel.
  • the input end of each shift register is connected to a plurality of branch points on the line
  • the output end of each shift register is connected to the plurality of output signal lines arranged on the display panel
  • the input end of each shift register is connected
  • a drive circuit that outputs a predetermined drive signal from the output terminal based on a predetermined signal input via the input terminal, wherein all or a part of the plurality of shift registers is the branch point to which the input terminal is connected.
  • the resistance value between the input end and the output end when the switching element is in an on state is different depending on the position of.
  • the display device includes the drive circuit according to the embodiment of the present invention.
  • the waveform of the drive signal can be made uniform.
  • FIG. 10 is an explanatory diagram illustrating an example of a channel width of a thin film transistor of the shift register of this embodiment.
  • FIG. 10 is an explanatory diagram illustrating an example of a channel length of a thin film transistor of the shift register of this embodiment. It is a circuit diagram which shows the other example of a structure of the shift register of this Embodiment. It is explanatory drawing which shows an example of the resistance value connected in series with the thin-film transistor of the shift register of this Embodiment.
  • FIG. 1 is a schematic diagram illustrating an example of a main part of a display device including the driving circuit of the present embodiment.
  • the display device of this embodiment is, for example, an active matrix liquid crystal display device.
  • the display device includes a gate driver (also referred to as a scanning signal line driving circuit) 100 as a driving circuit, an input signal generation circuit 150, a source driver (also referred to as a video signal line driving circuit) 200, and a display area 300.
  • the gate driver 100 is formed on the display panel using, for example, amorphous silicon, polycrystalline silicon, microcrystalline silicon, an oxide semiconductor, or the like. More specifically, the gate driver 100 is formed on a light-transmitting pixel substrate (also referred to as an active matrix substrate or a cell array substrate).
  • a plurality of (j in the example of FIG. 1) source bus lines (video signal lines) SL1 to SLj are connected between the display area 300 on the display panel and the source driver 200.
  • a plurality (j in the example of FIG. 1) of gate bus lines GL1 to GLi are connected between the display area 300 and the gate driver 100.
  • a pixel formation portion is provided at each of the intersections of the plurality of source bus lines and the plurality of gate bus lines. The pixel formation portion is arranged in a matrix and includes a TFT (Thin Film Transistor) and a pixel capacity for holding a pixel voltage value.
  • TFT Thin Film Transistor
  • the source driver 200 outputs driving video signals to the source bus lines SL1 to SLj based on signals such as a digital video signal, a source start pulse signal, and a source clock signal output from a display control circuit (not shown).
  • the gate driver 100 includes a plurality of shift registers 10, and the shift registers 10 are connected to each other.
  • An input signal generation circuit 150 (input signal source) is connected to one end side of the input signal line 5 disposed on the display panel.
  • a plurality of branch points N1, N2,... Ni are provided on the input signal line 5 in order from the side closer to the input signal generation circuit 150.
  • the branch points N1, N2,. ,..., SRi are connected to input terminals of a shift register 10.
  • a plurality of signal lines are collectively represented by a single input signal line 5.
  • the input signal generation circuit 150 supplies rectangular signals (predetermined signals) such as a clock signal, a gate start pulse signal, and a gate end pulse signal to each shift register 10 via the input signal line 5.
  • the gate driver 100 sequentially outputs drive signals to the gate bus lines GL1 to GLi as output signal lines provided on the display panel based on the predetermined signal.
  • the drive signal output to each of the gate bus lines GL1 to GLi is repeated every one vertical scanning period.
  • FIG. 2 is a circuit diagram showing an example of the basic configuration of the shift register 10, and FIG. 3 is a timing chart showing an example of the operation of the shift register 10 shown in FIG.
  • the timing chart shown in FIG. 3 shows the operation of the shift register 10 illustrated in FIG.
  • the shift register 10 includes thin film transistors M1 to M3 as one switching element and one capacitor cap1.
  • a predetermined clock signal CLK is input to the drain, a thin film transistor M1 that outputs a drive signal from the source to the output node (Gout / Qn), and a predetermined set signal (for example, the relevant signal)
  • the output of the shift register before the shift register such as the output of the shift register, indicated by reference numeral SE) is input, the thin film transistor M2 whose source is connected to the gate of the thin film transistor M1, and the gate is connected to the drain.
  • a drain is connected to an output control node (also referred to as netA) to which the gate is connected, a predetermined potential is applied to the source, and a predetermined reset signal (for example, an output of a shift register on the downstream side of the shift register, A thin film to which a symbol RE) is input Provided with such transistor M3.
  • a capacitor cap1 is connected between the gate and source of the thin film transistor M1.
  • a terminal to which the clock signal CLK is input is referred to as an input end of the shift register 10
  • an output node (Gout / Qn) is referred to as an output end of the shift register 10.
  • the thin film transistor M2 when the set signal SE is input at time t0, the thin film transistor M2 is turned on, and the capacitor cap1 is charged (precharged). Accordingly, the potential of the output control node (netA) changes from the low level to the high level, and the thin film transistor M1 is turned on. However, between the time points t0 and t1 (also referred to as a set period), since the clock signal CLK is at a low level, the potential of the output node (Gout / Qn) is maintained at a low level.
  • the set signal SE changes from the high level to the low level. Since the reset signal RE is at a low level, the thin film transistor M3 is in an off state. For this reason, the output control node (netA) is in a floating state.
  • the clock signal CLK changes from the low level to the high level, the charge charged in the capacitor cap1 maintains the potential difference between the output control node (netA) and the output node (Gout), and thus the drain of the thin film transistor M1.
  • the potential of the output control node (netA) also increases (netA is bootstrapped).
  • the thin film transistor M1 is turned on, and the potential of the output node (Gout / Qn) rises.
  • a period between the time point t1 and a later-described t2 is also referred to as a selection period.
  • the clock signal CLK changes from high level to low level.
  • the potential of the output node (Gout / Qn) decreases as the drain potential of the thin film transistor M1 decreases. Further, as the potential of the output node (Gout / Qn) decreases, the potential of the output control node (netA) also decreases.
  • a period during which the reset signal RE is at a high level is also referred to as a reset period.
  • signal delay in the gate driver 100 will be described by taking a clock signal as a predetermined signal as an example.
  • a comparative example an example in which this embodiment is not applied will be described as a comparative example.
  • FIG. 4 is a schematic diagram showing an example of signal delay in the gate driver 100 as a comparative example.
  • An input signal generation circuit 150 is connected to one end side of the input signal line 5 provided on the display panel.
  • a plurality of branch points N1, N2,... Ni are provided on the input signal line 5 in order from the side closer to the input signal generation circuit 150.
  • the branch points N1, N2,. ,..., SRi are connected to input terminals of a shift register 10.
  • the first-stage shift register SR1 and the final-stage shift register SRi are illustrated.
  • the resistance component (resistance value) of the input signal line 5 from the output side of the input signal generation circuit 150 to the branch point N1 is denoted by R1, and the resistance of the input signal line 5 from the output side of the input signal generation circuit 150 to the branch point Ni.
  • the component (resistance value) is represented by Ri (Ri> R1).
  • the input signal line 5 disposed on the display panel has a capacitance component (parasitic capacitance or stray capacitance) distributed in addition to the resistance component (resistance component of the input signal line 5 itself).
  • the resistance value between the input end and the output end of the shift registers SR1 and SRi is indicated by Rt.
  • the resistance value Rt can be, for example, a conduction resistance (on-resistance) in a state where the drain and the source of the thin film transistor M1 in the shift register are in conduction.
  • the rise time and the fall time of a predetermined signal on the input signal line 5 become longer and shorter depending on the resistance component and the capacitance component of the input signal line 5.
  • a resistance component R1 in the example of FIG. 4 between the output side of the input signal generation circuit 150 and a branch point (for example, the branch point N1) close to the input signal generation circuit 150, and Since the capacitance component (not shown) is relatively small, the rise time and the fall time of the drive signal output from the output terminal of the shift register SR1 to the gate bus line GL1 are short.
  • the drive signal is represented by a rectangular wave that is almost ideal.
  • the delay degree of the drive signal output from the shift register at each stage is different. For this reason, the waveforms of the drive signals are different, which may cause problems such as display unevenness.
  • the present embodiment solves this problem.
  • all or part of the plurality of shift registers 10 of the gate driver 100 includes the thin film transistor M1 included in the shift register 10 according to the position of the branch point to which the input terminal of the shift register 10 is connected.
  • the resistance value between the input terminal and the output terminal in the on state is different.
  • the resistance value between the input end and the output end of each of the plurality of shift registers 10 is set to be different.
  • a part of the plurality of shift registers 10 may include the shift register 10 having the same resistance value between the input end and the output end.
  • FIG. 5 is a schematic diagram showing a first example of signal delay in the gate driver 100 of the present embodiment.
  • the resistance value between the input terminal and the output terminal when the thin film transistor M1 included in the shift register 10 is on differs depending on the position of the branch point to which the input terminal of the shift register 10 is connected. .
  • the resistance value between the input end and the output end of the shift register SR1 connected to the branch point N1 is Rt1
  • the resistance value between the ends is Rti (Rt1> Rti).
  • the resistance component between the output side of the input signal generation circuit 150 and the output terminal of each shift register 10 is made the same or equivalent.
  • (1 / R1 + 1 / Rt1) (1 / Ri + 1 / Rti) is set. That is, depending on the position of the branch point, the resistance value between the input end and the output end of the shift register 10 is increased by an amount corresponding to the resistance component of the input signal line 5 being small, regardless of the position of the branch point.
  • the resistance component between the predetermined one end side of the input signal line 5 (for example, the side to which the input signal generation circuit 150 is connected) and the output end of each shift register 10 can be made the same or equivalent.
  • the rise time and the fall time of the drive signal output from the output end of the shift register SR1 to the gate bus line GL1 are the same as the rise time of the drive signal output from the output end of the shift register SRi to the gate bus line GLi.
  • the rise time and the fall time of the drive signal can be made the same or equivalent regardless of the position of the branch point, so that the waveform of the drive signal can be made uniform, display unevenness, etc. Can be prevented.
  • FIG. 6 is a schematic diagram showing a second example of signal delay in the gate driver 100 of the present embodiment.
  • the drive signals of the shift registers SR1 and SRi have the same waveform, and are omitted for convenience.
  • the capacitance (parasitic capacitance or stray capacitance) distributed in the input signal line 5 the resistance component of the gate bus line as the output signal line, and Consider the capacitance (parasitic capacitance or stray capacitance) distributed in the gate bus line.
  • a capacitance component distributed on the input signal line 5 from the output side of the input signal generation circuit 150 to the branch point N1 is denoted by C1, and distributed to the input signal line 5 from the output side of the input signal generation circuit 150 to the branch point Ni.
  • the capacitance component to be performed is denoted by Ci.
  • the resistance component of the gate bus line viewed from the output terminal of each shift register 10 is denoted by Rg
  • the capacitance component of the gate bus line viewed from the output terminal of each shift register 10 is denoted by Cg. Note that the resistance components or capacitance components of the gate bus lines viewed from the output terminal of the shift register 10 may be different, but in the example of FIG.
  • the rise time and fall time of the drive signal vary depending on the resistance component and capacitance component of the signal line (input signal line 5 and gate bus line).
  • the resistance component and the capacitance component of the signal line can be equivalently expressed by, for example, an RC circuit, and the signal delay varies depending on the time constant of the RC circuit. That is, in the example of FIG. 6, when the time constant is ⁇ , the time constant ⁇ can be expressed by the equation (1).
  • Equation (2) the condition for making the waveform of the drive signal of the shift register SR1 and the waveform of the drive signal of the shift register SRi the same or equivalent is simply expressed by Equation (2). Can be represented.
  • Rg is set to 0 and can be expressed as shown in Equation (4).
  • C1 and Ci are sufficiently smaller than the bus line capacitance Cg, and the difference can be ignored (C1 ⁇ Ci ⁇ Cg), which can be expressed as equation (5).
  • the reciprocal difference (1 / Rt1-1 / Rti) from the resistance value Rti can be a value based on (1 / Ri-1 / R1). Accordingly, the resistance component between the predetermined one end side of the input signal line 5 (for example, the side to which the input signal generation circuit 150 is connected) and the output end of each shift register is the same regardless of the position of the branch point. Or equivalent.
  • the resistance component of the gate bus line viewed from the output terminal of each shift register 10 is Rg and the capacitance component is Cg.
  • the present invention is not limited to this.
  • the resistance component or the capacitance component of the gate bus line viewed from the output terminal of the shift register 10 may not be the same or equivalent but may be different.
  • the gate driver 100 includes a dummy shift register (dummy stage shift register)
  • the load connected to the shift register is different
  • the charge sharing method includes a main gate and a sub-gate.
  • the resistance component or capacitance component of the gate bus line as viewed from the output terminal of the shift register 10 may be different.
  • the waveform of the drive signal is uniform even when a dummy shift register is provided, when the load connected to the shift register is different, or in the case of a charge sharing method including a main gate and a sub gate.
  • FIG. 7 is an explanatory diagram showing an example of the channel width of the thin film transistor M1 of the shift register 10 of the present embodiment.
  • SRi, SR2,... SRi are the shift registers 10 whose input ends are connected to the branch points N1, N2,... Ni on the input signal line 5, and the channel width of the thin film transistor M1 of the shift registers SR1, SR2,.
  • W1, W2,..., Wi are W1, W2,..., Wi.
  • the channel width is set so that W1 ⁇ W2 ⁇ . That is, the closer the branch point is to a predetermined one end side (for example, the side to which the input signal generation circuit 150 is connected), the shorter the channel width.
  • the on-resistance (drain-source resistance) of the thin film transistor M1 can be increased.
  • the resistance value between the input terminal and the output terminal of the shift register 10 can be increased by the amount of the resistance component of the input signal line 5 being small, and the input signal line 5 can be increased regardless of the position of the branch point.
  • the resistance component between the predetermined one end side and the output end of each shift register 10 can be the same or equivalent.
  • FIG. 8 is an explanatory diagram showing an example of the channel length of the thin film transistor M1 of the shift register 10 of the present embodiment.
  • SRi, SR2,..., SRi are the shift registers 10 whose input ends are connected to the branch points N1, N2,... Ni on the input signal line 5, and the channel length of the thin film transistor M1 of the shift registers SR1, SR2,.
  • L1, L2,..., Li are the channel length of the thin film transistor M1 of the shift registers SR1, SR2,.
  • the channel length is set so that L1 ⁇ L2 ⁇ . That is, the channel length is increased as the position of the branch point is closer to a predetermined one end side (for example, the side to which the input signal generation circuit 150 is connected).
  • the on-resistance (resistance between the drain and the source) of the thin film transistor M1 can be increased.
  • the resistance value between the input terminal and the output terminal of the shift register 10 can be increased by the amount of the resistance component of the input signal line 5 being small, and the input signal line 5 can be increased regardless of the position of the branch point.
  • the resistance component between the predetermined one end side and the output end of each shift register 10 can be the same or equivalent.
  • FIG. 9 is a circuit diagram showing another example of the configuration of the shift register 10 of the present embodiment, and FIG. 10 shows an example of a resistance value connected in series to the thin film transistor M1 of the shift register 10 of the present embodiment. It is explanatory drawing.
  • the shift register 10 includes a resistor r connected in series with the thin film transistor M1 between the input end and the output end. Note that all the shift registers 10 may include the resistor r, and some of the shift registers 10 may include the resistor r.
  • the shift register 10 whose input ends are connected to the respective branch points N1, N2,... Ni on the input signal line 5 is referred to as SR1, SR2,...
  • the resistance value between the input terminal and the output terminal of the shift register 10 can be increased by the amount of the resistance component of the input signal line 5 being small, and the input signal line 5 can be increased regardless of the position of the branch point.
  • the resistance component between the predetermined one end side and the output end of each shift register 10 can be the same or equivalent. In the case of the third example shown in FIGS.
  • Rt1 in the above equation (3) indicates the sum of the ON resistance of the thin film transistor M1 of the shift register SR1 and the series resistance r1, and Rti is the shift register SRi. The sum of the ON resistance and the series resistance ri of the thin film transistor M1 is shown.
  • FIGS. 7 to 10 may be used alone or in combination.
  • the drive circuit includes a plurality of shift registers each having an input end, an output end, and a switching element connected between the input end and the output end, on an input signal line provided on the display panel.
  • the input end of each shift register is connected to a plurality of branch points
  • the output end of each shift register is connected to a plurality of output signal lines arranged on the display panel
  • the input end of each shift register is connected via the input end
  • a predetermined signal (for example, a rectangular wave signal such as a clock signal) is transmitted from a predetermined input signal source to an input signal line disposed on the display panel.
  • Each shift register outputs a predetermined drive signal from the output terminal based on a predetermined signal input via the input terminal connected to the branch point on the input signal line. More specifically, each shift register outputs a predetermined signal input via the input end as a predetermined drive signal from the output end by turning on the switching element of the shift register.
  • All or some of the plurality of shift registers may be connected between the input terminal and the output terminal when the switching element of the shift register is in an on state according to the position of the branch point to which the input terminal of the shift register is connected. Resistance value is different. For example, all of the plurality of shift registers have different resistance values between the input terminals and the output terminals of the plurality of shift registers. Further, as some of the plurality of shift registers, there may be a shift register having the same resistance value between the input end and the output end.
  • the branch points on the input signal line are defined as N1, N2,... Ni from the side closer to the input signal source (the signal source that supplies a predetermined signal to the input signal line) to the far side, and the branch points N1, N2,.
  • SRi, SR2,... SRi are shift registers to which the input terminals are connected.
  • a resistance component resistance component of the input signal line itself
  • a capacitance component parasitic capacitance or stray capacitance
  • the resistance and capacitance components between the output side of the input signal source and the branch point close to the input signal source are relatively small, they are output from the output end of the shift register connected to the branch point close to the input signal source.
  • the drive signal rise time and fall time are short.
  • the resistance component and the capacitance component between the output side of the input signal source and the branch point far from the input signal source are relatively large, they are output from the output terminal of the shift register connected to the branch point far from the input signal source.
  • the drive signal rise time and fall time are long.
  • the resistance value between the input end and the output end in the ON state of the switching element of the shift register is different,
  • the resistance component between the output side of the input signal source and the output end of each shift register can be the same or equivalent.
  • “equivalent” means that it is not the same, but can be regarded as the same (within an allowable range).
  • the resistance value increases as the position of the branch point is closer to a predetermined one end side of the input signal line.
  • the predetermined one end side is, for example, the side of the input signal line to which the input signal source is connected. Since the resistance component and capacitance component of the input signal line are smaller as the input signal line is closer to the predetermined one end side, the resistance value between the input end and the output end of the shift register is increased by the smaller resistance component. Regardless of the position of the branch point, the resistance component between the predetermined one end side of the input signal line and the output end of each shift register can be made the same or equivalent.
  • the switching element is a thin film transistor, and the channel width of the thin film transistor is shorter as the position of the branch point is closer to the one end side.
  • the switching element is a thin film transistor, and the closer the branch point is to a predetermined one end side, the shorter the channel width of the thin film transistor.
  • the on-resistance (for example, drain-source resistance) of the thin film transistor can be increased.
  • the resistance value between the input terminal and the output terminal of the shift register can be increased by a small amount of the resistance component of the input signal line, and a predetermined end of the input signal line can be obtained regardless of the position of the branch point.
  • Side and the output component of each shift register can have the same or equivalent resistance component.
  • the switching element is a thin film transistor, and the closer the branch point is to the one end side, the longer the channel length of the thin film transistor.
  • the switching element is a thin film transistor, and the closer the branch point is to a predetermined one end side, the longer the channel length of the thin film transistor.
  • the on-resistance (eg, drain-source resistance) of the thin film transistor can be increased.
  • the resistance value between the input terminal and the output terminal of the shift register can be increased by a small amount of the resistance component of the input signal line, and a predetermined end of the input signal line can be obtained regardless of the position of the branch point.
  • Side and the output component of each shift register can have the same or equivalent resistance component.
  • the drive circuit according to the present embodiment includes a resistor connected in series with the switching element between the input end and the output end, and the resistance of the resistor increases as the position of the branch point is closer to the one end side.
  • the resistance value is large.
  • ⁇ Provided with a resistor connected in series with the switching element between the input and output terminals.
  • the resistance value of resistance is so large that the position of a branch point is near the predetermined one end side.
  • the resistance connected to the switching element is increased to increase the resistance component of the input signal line by a small amount.
  • the resistance value between the input end and output end of the input signal line can be increased, and the resistance component between the predetermined end of the input signal line and the output end of each shift register can be set regardless of the position of the branch point. Can be the same or equivalent.
  • the resistance value from the one end side to the first branch point on the input signal line is R1
  • the resistance value from the one end side to the second branch point on the input signal line is R2.
  • R2> R1 the resistance value between the input terminal and the output terminal of the first shift register connected to the first branch point and the second value connected to the second branch point.
  • the difference in the reciprocal of the resistance value between the input terminal and the output terminal of the shift register is a value based on (1 / R2-1 / R1).
  • the display device includes the drive circuit according to the present embodiment.
  • a display device that can make the waveform of the drive signal uniform can be realized.

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Abstract

駆動信号の波形を均一化することができる駆動回路及び表示装置を提供する。　入力端、出力端及び入力端と出力端との間に接続されたスイッチング素子を有するシフトレジスタを複数備え、表示パネルに配設された入力信号線上の複数の分岐点に各シフトレジスタの入力端を接続し、表示パネルに配設された複数の出力信号線に各シフトレジスタの出力端を接続し、各シフトレジスタの入力端を介して入力された所定の信号に基づいて出力端から所定の駆動信号を出力する駆動回路であって、複数のシフトレジスタの全部又は一部は、入力端が接続された分岐点の位置に応じて、スイッチング素子がオン状態での入力端と出力端との間の抵抗値が異なる。

Description

駆動回路及び表示装置
　本発明は、駆動回路及び表示装置に関する。
　近年、フラットパネルディスプレイの代表である液晶ディスプレイ（ＬＣＤ）は、中型の表示パネルまたは小型の表示パネルの分野だけでなくＴＶ用等の大型の表示パネルの分野でも広く用いられている。このような液晶ディスプレイでは、アクティブマトリクス型の液晶表示装置が広く使用されている。
　アクティブマトリクス型の液晶表示装置の表示パネルは、複数のソースバスライン（映像信号線）、複数のゲートバスライン及び画素形成部などを備える。画素形成部は、複数のソースバスラインと複数のゲートバスラインとが交差する箇所に設けられ、マトリクス状に配置されている。各画素形成部は、薄膜トランジスタ及び画素電圧値を保持するための画素容量などを備える。薄膜トランジスタのゲート端子は、ゲートバスラインとソースバスラインが交差する箇所を通過するゲートバスラインに接続されている。また、薄膜トランジスタのソース端子は、当該箇所を通過するソースバスラインに接続されている。また、アクティブマトリクス型の液晶表示装置は、ゲートバスラインを駆動するためゲートドライバ及びソースバスラインを駆動するためのソースドライバなど備える。
　一つのソースバスラインは、複数行分の画素電圧値を示す映像信号を同時に伝達することができない。このため、マトリクス状に配置された画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行う必要がある。そこで、複数のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバ（駆動回路）は、シフトレジスタが複数段接続された構成をなす。ゲートドライバは、複数のクロック信号に基づいて、各段のシフトレジスタから各ゲートバスラインへ駆動信号を順次出力する（特許文献１参照）。
特許第５１３２８１８号公報
　しかし、特許文献１に開示されたような従来の表示装置は、例えば、表示パネルの周縁部の一辺に沿って入力信号線を配設し、配設した入力信号線の一端側に入力信号供給回路を接続し、当該入力信号線を通じてゲートドライバの各段のシフトレジスタへクロック信号を含む入力信号を供給している。そして、表示パネルの大型化に伴って、入力信号線の配線長も長くなり、入力信号供給回路（入力信号線の一端側）から各段のシフトレジスタ（例えば、入力信号線の一端側に近い前段のシフトレジスタ及び入力信号線の一端側から遠い後段のシフトレジスタなど）の出力端までの抵抗（インピーダンス）が異なり、各段のシフトレジスタが出力する駆動信号の遅延度合いが異なる。このため、駆動信号の波形が異なることになり、表示ムラなどの不具合の原因となる場合がある。
　本発明は斯かる事情に鑑みてなされたものであり、駆動信号の波形を均一化することができる駆動回路及び該駆動回路を備える表示装置を提供することを目的とする。
　本発明の実施の形態に係る駆動回路は、入力端、出力端及び該入力端と出力端との間に接続されたスイッチング素子を有するシフトレジスタを複数備え、表示パネルに配設された入力信号線上の複数の分岐点に各シフトレジスタの前記入力端を接続し、前記表示パネルに配設された複数の出力信号線に各シフトレジスタの出力端を接続し、各シフトレジスタの前記入力端を介して入力された所定の信号に基づいて前記出力端から所定の駆動信号を出力する駆動回路であって、前記複数のシフトレジスタの全部又は一部は、前記入力端が接続された前記分岐点の位置に応じて、前記スイッチング素子がオン状態での前記入力端と前記出力端との間の抵抗値が異なる。
　本発明の実施の形態に係る表示装置は、本発明の実施の形態に係る駆動回路を備える。
　本発明によれば、駆動信号の波形を均一化することができる。
本実施の形態の駆動回路を備える表示装置の要部の一例を示す模式図である。 シフトレジスタの基本の構成の一例を示す回路図である。 図２に示すシフトレジスタの動作の一例を示すタイミングチャートである。 比較例としてのゲートドライバでの信号遅延の例を示す模式図である。 本実施の形態のゲートドライバでの信号遅延の第１例を示す模式図である。 本実施の形態のゲートドライバでの信号遅延の第２例を示す模式図である。 本実施の形態のシフトレジスタの薄膜トランジスタのチャネル幅の一例を示す説明図である。 本実施の形態のシフトレジスタの薄膜トランジスタのチャネル長の一例を示す説明図である。 本実施の形態のシフトレジスタの構成の他の例を示す回路図である。 本実施の形態のシフトレジスタの薄膜トランジスタに直列に接続された抵抗値の一例を示す説明図である。
　以下、本発明の実施の形態を図面に基づいて説明する。図１は本実施の形態の駆動回路を備える表示装置の要部の一例を示す模式図である。本実施の形態の表示装置は、例えば、アクティブマトリクス型の液晶表示装置である。図１に示すように、表示装置は、駆動回路としてのゲートドライバ（走査信号線駆動回路とも称する）１００、入力信号発生回路１５０、ソースドライバ（映像信号線駆動回路とも称する）２００、表示エリア３００などを備える。なお、ゲートドライバ１００は、例えば、アモルファスシリコン、多結晶シリコン、微結晶シリコン、酸化物半導体などを用いて、表示パネル上に形成されている。より具体的には、ゲートドライバ１００は、透光性の画素基板（アクティブマトリクス基板、セル・アレイ基板ともいう）上に形成されている。
　表示パネル上の表示エリア３００とソースドライバ２００との間には、複数（図１の例ではｊ）のソースバスライン（映像信号線）ＳＬ１～ＳＬｊが接続されている。また、表示エリア３００とゲートドライバ１００との間には、複数（図１の例ではｊ）のゲートバスラインＧＬ１～ＧＬｉが接続されている。複数のソースバスラインと複数のゲートバスラインとが交差する箇所それぞれには画素形成部が設けられている。画素形成部は、マトリクス状に配置され、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）及び画素電圧値を保持するための画素容量などを備える。
　ソースドライバ２００は、不図示の表示制御回路から出力されるデジタル映像信号、ソーススタートパルス信号、ソースクロック信号などの信号に基づいて、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号を出力する。
　ゲートドライバ１００は、複数のシフトレジスタ１０を備え、シフトレジスタ１０は互いに接続されている。
　表示パネルに配設された入力信号線５の一端側には、入力信号発生回路１５０（入力信号源）を接続してある。入力信号線５上には、入力信号発生回路１５０に近い方から順番に、複数の分岐点Ｎ１、Ｎ２、…Ｎｉが設けられ、各分岐点Ｎ１、Ｎ２、…Ｎｉには、符号ＳＲ１、ＳＲ２、…、ＳＲｉで示すシフトレジスタ１０の入力端が接続されている。なお、図１では、便宜上、複数の信号線を纏めて１本の入力信号線５で表している。
　入力信号発生回路１５０は、クロック信号、ゲートスタートパルス信号及びゲートエンドパルス信号などの矩形波状の信号（所定の信号）を、入力信号線５を介して各シフトレジスタ１０へ供給する。
　ゲートドライバ１００は、前述の所定の信号に基づいて、表示パネルに配設された出力信号線としての各ゲートバスラインＧＬ１～ＧＬｉへ駆動信号を順番に出力する。なお、各ゲートバスラインＧＬ１～ＧＬｉへ駆動信号の出力は、１垂直走査期間の都度繰り返される。
　次に、シフトレジスタ１０について説明する。図２はシフトレジスタ１０の基本の構成の一例を示す回路図であり、図３は図２に示すシフトレジスタ１０の動作の一例を示すタイミングチャートである。図３に示すタイミングチャートは、図２に例示したシフトレジスタ１０の動作を示す。図２に示すように、シフトレジスタ１０は、３個のスイッチング素子としての薄膜トランジスタＭ１～Ｍ３、１個のキャパシタｃａｐ１を備える。
　より具体的には、シフトレジスタ１０は、ドレインに所定のクロック信号ＣＬＫが入力され、ソースから出力ノード（Ｇｏｕｔ／Ｑｎ）へ駆動信号を出力する薄膜トランジスタＭ１、ドレインに所定のセット信号（例えば、当該シフトレジスタよりも前段側のシフトレジスタの出力など、符号ＳＥで示す）が入力され、ソースが薄膜トランジスタＭ１のゲートに接続され、ゲートがドレインに接続された薄膜トランジスタＭ２、薄膜トランジスタＭ２のソースと薄膜トランジスタＭ１のゲートとが接続された出力制御ノード（ｎｅｔＡとも称する）にドレインが接続され、ソースに所定電位が印加され、ゲートに所定のリセット信号（例えば、当該シフトレジスタよりも後段側のシフトレジスタの出力、符号ＲＥで示す）が入力される薄膜トランジスタＭ３などを備える。また、薄膜トランジスタＭ１のゲート・ソース間にはキャパシタｃａｐ１が接続されている。なお、図２において、クロック信号ＣＬＫが入力される端子をシフトレジスタ１０の入力端と称し、出力ノード（Ｇｏｕｔ／Ｑｎ）をシフトレジスタ１０の出力端と称する。
　図３に示すように、時点ｔ０において、セット信号ＳＥが入力されると、薄膜トランジスタＭ２はオン状態となり、キャパシタｃａｐ１が充電（プリチャージ）される。これにより、出力制御ノード（ｎｅｔＡ）の電位は、ローレベルからハイレベルに変化し、薄膜トランジスタＭ１はオン状態となる。しかし、時点ｔ０とｔ１との間（セット期間とも称する）においては、クロック信号ＣＬＫがローレベルとなっているので、出力ノード（Ｇｏｕｔ／Ｑｎ）の電位はローレベルで維持される。
　時点ｔ１において、セット信号ＳＥがハイレベルからローレベルに変化する。リセット信号ＲＥがローレベルであるため薄膜トランジスタＭ３はオフ状態となっている。このため、出力制御ノード（ｎｅｔＡ）はフローティング状態となる。そして、時点ｔ１において、クロック信号ＣＬＫがローレベルからハイレベルに変化すると、キャパシタｃａｐ１に充電された電荷が出力制御ノード（ｎｅｔＡ）と出力ノード（Ｇｏｕｔ）との電位差を保つため、薄膜トランジスタＭ１のドレインの電位の上昇に伴って出力制御ノード（ｎｅｔＡ）の電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＭ１がオン状態になり、出力ノード（Ｇｏｕｔ／Ｑｎ）の電位が上昇する。時点ｔ１と後述のｔ２との間を選択期間とも称する。
　時点ｔ２において、クロック信号ＣＬＫがハイレベルからローレベルに変化する。時点ｔ２においては、薄膜トランジスタＭ１はオン状態となっているので、薄膜トランジスタＭ１のドレインの電位の低下に伴って出力ノード（Ｇｏｕｔ／Ｑｎ）の電位は低下する。また、出力ノード（Ｇｏｕｔ／Ｑｎ）の電位の低下に伴って出力制御ノード（ｎｅｔＡ）の電位も低下する。
　時点ｔ３において、リセット信号ＲＥがローレベルからハイレベルに変化すると、薄膜トランジスタＭ３はオン状態となり、出力制御ノード（ｎｅｔＡ）の電位はローレベルまで低下する。リセット信号ＲＥがハイレベルとなっている期間をリセット期間とも称する。
　次に、ゲートドライバ１００での信号遅延について、所定の信号としてのクロック信号を例に挙げて説明する。まず、本実施の形態を適用しない場合の例を比較例として説明する。
　図４は比較例としてのゲートドライバ１００での信号遅延の例を示す模式図である。表示パネルに配設された入力信号線５の一端側には、入力信号発生回路１５０を接続してある。入力信号線５上には、入力信号発生回路１５０に近い方から順番に、複数の分岐点Ｎ１、Ｎ２、…Ｎｉが設けられ、各分岐点Ｎ１、Ｎ２、…Ｎｉには、符号ＳＲ１、ＳＲ２、…、ＳＲｉで示すシフトレジスタ１０の入力端が接続されている。なお、図４の例では、便宜上、１段目のシフトレジスタＳＲ１及び最終段のシフトレジスタＳＲｉを図示している。
　入力信号発生回路１５０の出力側から分岐点Ｎ１までの入力信号線５の抵抗成分（抵抗値）をＲ１で示し、入力信号発生回路１５０の出力側から分岐点Ｎｉまでの入力信号線５の抵抗成分（抵抗値）をＲｉ（Ｒｉ＞Ｒ１）で示す。また、図示していないが、表示パネルに配設された入力信号線５には、抵抗成分（入力信号線５自体の抵抗成分）の他に、容量成分（寄生容量又は浮遊容量）が分布する。また、シフトレジスタＳＲ１、ＳＲｉの入力端と出力端との間の抵抗値をＲｔで示す。抵抗値Ｒｔは、例えば、シフトレジシタ内の薄膜トランジスタＭ１のドレイン・ソース間が導通した状態での導通抵抗（オン抵抗）とすることができる。
　上述のように、入力信号線５の抵抗成分及び容量成分の大小に応じて入力信号線５上の所定の信号の立ち上り時間及び立ち下り時間は長短となる。例えば、図４に示すように、入力信号発生回路１５０の出力側と入力信号発生回路１５０に近い分岐点（例えば、分岐点Ｎ１）との間の抵抗成分（図４の例では、Ｒ１）及び容量成分（不図示）は比較的小さいので、シフトレジスタＳＲ１の出力端からゲートバスラインＧＬ１へ出力される駆動信号の立ち上り時間及び立ち下り時間は短い。図４の例では、便宜上、駆動信号をほぼ理想に近い矩形波で表している。
　一方、図４に示すように、入力信号発生回路１５０の出力側と入力信号発生回路１５０から遠い分岐点（例えば、分岐点Ｎｉ）との間の抵抗成分（図４の例では、Ｒｉ）及び容量成分（不図示）は比較的大きいので、シフトレジスタＳＲｉの出力端からゲートバスラインＧＬｉへ出力される駆動信号の立ち上り時間及び立ち下り時間は長い。このように、図４に示す比較例の場合には、各段のシフトレジスタが出力する駆動信号の遅延度合いが異なる。このため、駆動信号の波形が異なることになり、表示ムラなどの不具合の原因となる場合がある。本実施の形態は、かかる課題を解決するものである。
　本実施の形態では、ゲートドライバ１００の複数のシフトレジスタ１０の全部又は一部は、当該シフトレジスタ１０の入力端が接続された分岐点の位置に応じて、当該シフトレジスタ１０が有する薄膜トランジスタＭ１がオン状態での入力端と出力端との間の抵抗値が異なる。
　例えば、複数のシフトレジスタ１０それぞれの入力端と出力端との間の抵抗値が異なるように設定される。また、複数のシフトレジスタ１０の一部は、入力端と出力端との間の抵抗値が同じになるシフトレジスタ１０が存在してもよい。
　図５は本実施の形態のゲートドライバ１００での信号遅延の第１例を示す模式図である。本実施の形態では、シフトレジスタ１０の入力端が接続された分岐点の位置に応じて、当該シフトレジスタ１０が有する薄膜トランジスタＭ１がオン状態での入力端と出力端との間の抵抗値が異なる。例えば、図５に示すように、分岐点Ｎ１に接続されたシフトレジスタＳＲ１の入力端と出力端との間の抵抗値をＲｔ１とし、分岐点Ｎｉに接続されたシフトレジスタＳＲｉの入力端と出力端との間の抵抗値をＲｔｉ（Ｒｔ１＞Ｒｔｉ）とする。そして、入力信号発生回路１５０の出力側と各シフトレジスタ１０の出力端との間の抵抗成分を同一又は同等にする。例えば、図５の例では、（１／Ｒ１＋１／Ｒｔ１）＝（１／Ｒｉ＋１／Ｒｔｉ）となるようにする。すなわち、分岐点の位置に応じて、入力信号線５の抵抗成分が小さい分だけ、シフトレジスタ１０の入力端と出力端との間の抵抗値を大きくすることにより、分岐点の位置に関わらず、入力信号線５の所定の一端側（例えば、入力信号発生回路１５０が接続された側）と、各シフトレジスタ１０の出力端との間の抵抗成分を同一又は同等にすることができる。
　これにより、シフトレジスタＳＲ１の出力端からゲートバスラインＧＬ１へ出力される駆動信号の立ち上り時間及び立ち下り時間が、シフトレジスタＳＲｉの出力端からゲートバスラインＧＬｉへ出力される駆動信号の立ち上り時間及び立ち下り時間と同一又は同等となる。ここで、同等とは、同一ではないが、同一と見なすことができる程度（許容範囲内）であることを意味する。本実施の形態によれば、分岐点の位置に関わらず駆動信号の立ち上り時間及び立ち下り時間を同一又は同等にすることができるので、駆動信号の波形を均一化することができ、表示ムラなどの不具合を防止することができる。
　図６は本実施の形態のゲートドライバ１００での信号遅延の第２例を示す模式図である。なお、図６においても、シフトレジスタＳＲ１、ＳＲｉの駆動信号の波形は同一なので、便宜上省略している。図６の例では、図５で示した入力信号線５の抵抗成分に加えて、入力信号線５に分布する容量（寄生容量又は浮遊容量）、出力信号線としてのゲートバスラインの抵抗成分及びゲートバスラインに分布する容量（寄生容量又は浮遊容量）を考慮する。すなわち、入力信号発生回路１５０の出力側から分岐点Ｎ１までの入力信号線５に分布する容量成分をＣ１で示し、入力信号発生回路１５０の出力側から分岐点Ｎｉまでの入力信号線５に分布する容量成分をＣｉで示す。また、各シフトレジスタ１０の出力端から見たゲートバスラインの抵抗成分をＲｇで示し、各シフトレジスタ１０の出力端から見たゲートバスラインの容量成分をＣｇで示す。なお、シフトレジスタ１０の出力端から見たゲートバスラインの抵抗成分又は容量成分は異なっていてもよいが、図６の例では、便宜上同一又は同等であるとする。
　駆動信号の立ち上り時間及び立ち下り時間は、信号線（入力信号線５及びゲートバスライン）の抵抗成分及び容量成分によって変化する。信号線の抵抗成分及び容量成分は、例えば、ＲＣ回路で等価的に表すことができ、信号の遅延は、ＲＣ回路の時定数によって変化する。すなわち、図６の例において、時定数をτとすると、時定数τは、式（１）で表すことができる。簡単のため、分母の±以下の部分を無視すると、シフトレジスタＳＲ１の駆動信号の波形と、シフトレジスタＳＲｉの駆動信号の波形とを同一又は同等にする条件は、簡易的に式（２）で表すことができる。
Figure JPOXMLDOC01-appb-M000001
　式（２）よりＲｔｉを求めると、式（３）にように表すことができる。
　シフトレジスタ出力直後の遅延を考えるとき、Ｒｇを０として、式（４）にように表すことができる。
　例えば、式（４）において、Ｃ１やＣｉはバスライン容量Ｃｇと比べて十分小さく、その差も無視できる場合を考えると（Ｃ１≒Ｃｉ＜＜Ｃｇ）式（５）のように表すことができ、第１分岐点Ｎ１に接続されたシフトレジスタＳＲ１の入力端と出力端との間の抵抗値Ｒｔ１と、第ｉ分岐点Ｎｉに接続されたシフトレジスタＳＲｉの入力端と出力端との間の抵抗値Ｒｔｉとの逆数の差（１／Ｒｔ１－１／Ｒｔｉ）を、（１／Ｒｉ－１／Ｒ１）に基づく値とすることができる。これにより、分岐点の位置に関わらず、入力信号線５の所定の一端側（例えば、入力信号発生回路１５０が接続された側）と、各シフトレジスタの出力端との間の抵抗成分を同一又は同等にすることができる。
　上述の例では、各シフトレジスタ１０の出力端から見たゲートバスラインの抵抗成分をＲｇとし、容量成分をＣｇとしたが、これに限定されない。例えば、シフトレジスタ１０の出力端から見たゲートバスラインの抵抗成分又は容量成分が同一又は同等でなく、異なっていてもよい。例えば、ゲートドライバ１００が、ダミーのシフトレジスタ（ダミー段のシフトレジスタ）を有する場合、シフトレジスタに接続される負荷が異なる場合、あるいは、メインゲートとサブゲートとを備えるようなチャージシェア方式の場合等においては、シフトレジスタ１０の出力端から見たゲートバスラインの抵抗成分又は容量成分を異なるようにしてもよい。これにより、ダミー段のシフトレジスタを有する場合、シフトレジスタに接続される負荷が異なる場合、あるいは、メインゲートとサブゲートとを備えるようなチャージシェア方式の場合であっても、駆動信号の波形を均一化することができる。
　次に、各シフトレジスタ１０の入力端と出力端との間の抵抗値をどのように異ならせるがについて説明する。
　図７は本実施の形態のシフトレジスタ１０の薄膜トランジスタＭ１のチャネル幅の一例を示す説明図である。入力信号線５上の各分岐点Ｎ１、Ｎ２、…Ｎｉに入力端が接続されたシフトレジスタ１０をＳＲ１、ＳＲ２、…、ＳＲｉとし、シフトレジスタＳＲ１、ＳＲ２、…、ＳＲｉの薄膜トランジスタＭ１のチャネル幅をＷ１、Ｗ２、…、Ｗｉとする。この場合、Ｗ１≦Ｗ２≦…≦Ｗｉとなるようにチャネル幅を設定する。すなわち、分岐点の位置が所定の一端側（例えば、入力信号発生回路１５０が接続された側）に近いほどチャネル幅を短くする。チャネル幅を短くすることにより、薄膜トランジスタＭ１のオン抵抗（ドレイン・ソース間の抵抗）を大きくすることができる。これにより、入力信号線５の抵抗成分が小さい分だけ、シフトレジスタ１０の入力端と出力端との間の抵抗値を大きくすることができ、分岐点の位置に関わらず、入力信号線５の所定の一端側と、各シフトレジスタ１０の出力端との間の抵抗成分を同一又は同等にすることができる。
　図８は本実施の形態のシフトレジスタ１０の薄膜トランジスタＭ１のチャネル長の一例を示す説明図である。入力信号線５上の各分岐点Ｎ１、Ｎ２、…Ｎｉに入力端が接続されたシフトレジスタ１０をＳＲ１、ＳＲ２、…、ＳＲｉとし、シフトレジスタＳＲ１、ＳＲ２、…、ＳＲｉの薄膜トランジスタＭ１のチャネル長をＬ１、Ｌ２、…、Ｌｉとする。この場合、Ｌ１≧Ｌ２≧…≧Ｌｉとなるようにチャネル長を設定する。すなわち、分岐点の位置が所定の一端側（例えば、入力信号発生回路１５０が接続された側）に近いほどチャネル長を長くする。チャネル長を長くすることにより、薄膜トランジスタＭ１のオン抵抗（ドレイン・ソース間の抵抗）を大きくすることができる。これにより、入力信号線５の抵抗成分が小さい分だけ、シフトレジスタ１０の入力端と出力端との間の抵抗値を大きくすることができ、分岐点の位置に関わらず、入力信号線５の所定の一端側と、各シフトレジスタ１０の出力端との間の抵抗成分を同一又は同等にすることができる。
　図９は本実施の形態のシフトレジスタ１０の構成の他の例を示す回路図であり、図１０は本実施の形態のシフトレジスタ１０の薄膜トランジスタＭ１に直列に接続された抵抗値の一例を示す説明図である。図９に示すように、シフトレジスタ１０は、入力端と出力端との間にて薄膜トランジスタＭ１と直列に接続された抵抗ｒを備える。なお、全てのシフトレジスタ１０が抵抗ｒを備えてもよく、一部のシフトレジスタ１０が抵抗ｒを備えてもよい。入力信号線５上の各分岐点Ｎ１、Ｎ２、…Ｎｉに入力端が接続されたシフトレジスタ１０をＳＲ１、ＳＲ２、…、ＳＲｉとし、シフトレジスタＳＲ１、ＳＲ２、…、ＳＲｉの薄膜トランジスタＭ１と直列に接続された抵抗ｒの抵抗値をｒ１、ｒ２、…、ｒｉとする。この場合、ｒ１≧ｒ２≧…≧ｒｉになるように抵抗値を設定する。これにより、入力信号線５の抵抗成分が小さい分だけ、シフトレジスタ１０の入力端と出力端との間の抵抗値を大きくすることができ、分岐点の位置に関わらず、入力信号線５の所定の一端側と、各シフトレジスタ１０の出力端との間の抵抗成分を同一又は同等にすることができる。なお、図９及び図１０に示す第３例の場合、前述の式（３）のＲｔ１は、シフトレジスタＳＲ１の薄膜トランジスタＭ１のオン抵抗と直列抵抗ｒ１との合計を示し、Ｒｔｉは、シフトレジスタＳＲｉの薄膜トランジスタＭ１のオン抵抗と直列抵抗ｒｉとの合計を示す。
　図７から図１０に示した三つの例は、いずれか一つだけを用いてもよく、あるいは組み合わせてもよい。
　本実施の形態に係る駆動回路は、入力端、出力端及び該入力端と出力端との間に接続されたスイッチング素子を有するシフトレジスタを複数備え、表示パネルに配設された入力信号線上の複数の分岐点に各シフトレジスタの前記入力端を接続し、前記表示パネルに配設された複数の出力信号線に各シフトレジスタの出力端を接続し、各シフトレジスタの前記入力端を介して入力された所定の信号に基づいて前記出力端から所定の駆動信号を出力する駆動回路であって、前記複数のシフトレジスタの全部又は一部は、前記入力端が接続された前記分岐点の位置に応じて、前記スイッチング素子がオン状態での前記入力端と前記出力端との間の抵抗値が異なる。
　表示パネルに配設された入力信号線には、所定の入力信号源から所定の信号（例えば、クロック信号などの矩形波信号）が送出される。各シフトレジスタは、入力信号線上の分岐点に接続された入力端を介して入力された所定の信号に基づいて、出力端から所定の駆動信号を出力する。より具体的には、各シフトレジスタは、当該シフトレジスタのスイッチング素子をオン状態にすることによって、入力端を介して入力された所定の信号を出力端から所定の駆動信号として出力する。
　複数のシフトレジスタの全部又は一部は、当該シフトレジスタの入力端が接続された分岐点の位置に応じて、当該シフトレジスタが有するスイッチング素子がオン状態での入力端と出力端との間の抵抗値が異なる。例えば、複数のシフトレジスタの全部は、複数のシフトレジスタそれぞれの入力端と出力端との間の抵抗値が異なる。また、複数のシフトレジスタの一部は、入力端と出力端との間の抵抗値が同じになるシフトレジスタが存在してもよい。
　入力信号線上の分岐点を、入力信号源（入力信号線に所定の信号を供給する信号源）に近い方から遠い方へ向かってＮ１、Ｎ２、…Ｎｉとし、分岐点Ｎ１、Ｎ２、…Ｎｉに入力端が接続されるシフトレジスタをＳＲ１、ＳＲ２、…ＳＲｉとする。表示パネルに配設された入力信号線には、抵抗成分（入力信号線自体の抵抗成分）及び容量成分（寄生容量又は浮遊容量）が分布するので、当該抵抗成分及び容量成分の大小に応じて入力信号線上の所定の信号の立ち上り時間及び立ち下り時間は長短となる。例えば、入力信号源の出力側と入力信号源に近い分岐点との間の抵抗成分及び容量成分は比較的小さいので、入力信号源に近い分岐点に接続されたシフトレジスタの出力端から出力される駆動信号の立ち上り時間及び立ち下り時間は短い。一方、入力信号源の出力側と入力信号源から遠い分岐点との間の抵抗成分及び容量成分は比較的大きいので、入力信号源から遠い分岐点に接続されたシフトレジスタの出力端から出力される駆動信号の立ち上り時間及び立ち下り時間は長い。そこで、シフトレジスタの入力端が接続された分岐点の位置に応じて、当該シフトレジスタが有するスイッチング素子がオン状態での入力端と出力端との間の抵抗値が異なるようにすることにより、入力信号源の出力側と各シフトレジスタの出力端との間の抵抗成分を同一又は同等にすることができる。ここで、同等とは、同一ではないが、同一と見なすことができる程度（許容範囲内）であることを意味する。これにより、分岐点の位置に関わらず駆動信号の立ち上り時間及び立ち下り時間を同一又は同等にすることができるので、駆動信号の波形を均一化することができる。
　本実施の形態に係る駆動回路は、前記分岐点の位置が前記入力信号線の所定の一端側に近いほど前記抵抗値が大きい。
　分岐点の位置が入力信号線の所定の一端側に近いほど抵抗値が大きい。所定の一端側とは、例えば、入力信号線の、入力信号源が接続される側である。入力信号線の所定の一端側に近いほど入力信号線の抵抗成分及び容量成分が小さいので、抵抗成分が小さい分だけ、シフトレジスタの入力端と出力端との間の抵抗値を大きくすることにより、分岐点の位置に関わらず、入力信号線の所定の一端側と、各シフトレジスタの出力端との間の抵抗成分を同一又は同等にすることができる。
　本実施の形態に係る駆動回路は、前記スイッチング素子は、薄膜トランジスタであり、前記分岐点の位置が前記一端側に近いほど前記薄膜トランジスタの前記チャネル幅が短い。
　スイッチング素子は、薄膜トランジスタであり、分岐点の位置が所定の一端側に近いほど薄膜トランジスタのチャネル幅が短い。チャネル幅を短くすることにより、薄膜トランジスタのオン抵抗（例えば、ドレイン・ソース間の抵抗）を大きくすることができる。これにより、入力信号線の抵抗成分が小さい分だけ、シフトレジスタの入力端と出力端との間の抵抗値を大きくすることができ、分岐点の位置に関わらず、入力信号線の所定の一端側と、各シフトレジスタの出力端との間の抵抗成分を同一又は同等にすることができる。
　本実施の形態に係る駆動回路は、前記スイッチング素子は、薄膜トランジスタであり、前記分岐点の位置が前記一端側に近いほど前記薄膜トランジスタの前記チャネル長が長い。
　スイッチング素子は、薄膜トランジスタであり、分岐点の位置が所定の一端側に近いほど薄膜トランジスタのチャネル長が長い。チャネル長を長くすることにより、薄膜トランジスタのオン抵抗（例えば、ドレイン・ソース間の抵抗）を大きくすることができる。これにより、入力信号線の抵抗成分が小さい分だけ、シフトレジスタの入力端と出力端との間の抵抗値を大きくすることができ、分岐点の位置に関わらず、入力信号線の所定の一端側と、各シフトレジスタの出力端との間の抵抗成分を同一又は同等にすることができる。
　本実施の形態に係る駆動回路は、前記入力端と前記出力端との間にて前記スイッチング素子と直列に接続された抵抗を備え、前記分岐点の位置が前記一端側に近いほど前記抵抗の抵抗値が大きい。
　入力端と出力端との間にてスイッチング素子と直列に接続された抵抗を備える。そして、分岐点の位置が所定の一端側に近いほど抵抗の抵抗値が大きい。例えば、薄膜トランジスタのオン抵抗（例えば、ドレイン・ソース間の抵抗）を異ならせる代わりに、スイッチング素子と直列に接続された抵抗を大きくすることにより、入力信号線の抵抗成分が小さい分だけ、シフトレジスタの入力端と出力端との間の抵抗値を大きくすることができ、分岐点の位置に関わらず、入力信号線の所定の一端側と、各シフトレジスタの出力端との間の抵抗成分を同一又は同等にすることができる。
　本実施の形態に係る駆動回路は、前記一端側から前記入力信号線上の第１分岐点までの抵抗値をＲ１とし、前記一端側から前記入力信号線上の第２分岐点までの抵抗値をＲ２（Ｒ２＞Ｒ１）とした場合、前記第１分岐点に接続された第１のシフトレジスタの前記入力端と前記出力端との間の抵抗値と、前記第２分岐点に接続された第２のシフトレジスタの前記入力端と前記出力端との間の抵抗値との逆数の差は、（１／Ｒ２－１／Ｒ１）に基づく値である。
　所定の一端側から入力信号線上の第１分岐点までの抵抗値をＲ１とし、所定の一端側から入力信号線上の第２分岐点までの抵抗値をＲ２（Ｒ２＞Ｒ１）とした場合、第１分岐点に接続された第１のシフトレジスタの入力端と出力端との間の抵抗値Ｒｔ１と、第２分岐点に接続された第２のシフトレジスタの入力端と出力端との間の抵抗値Ｒｔ２との逆数の差（１／Ｒｔ１－１／Ｒｔ２）を、（１／Ｒ２－１／Ｒ１）に基づく値にする。これにより、分岐点の位置に関わらず、入力信号線の所定の一端側と、各シフトレジスタの出力端との間の抵抗成分を同一又は同等にすることができる。
　本実施の形態に係る表示装置は、本実施の形態に係る駆動回路を備える。
　駆動信号の波形を均一化することができる表示装置を実現することができる。
　５　入力信号線
　１０　シフトレジスタ
　１００　ゲートドライバ
　１５０　入力信号発生回路
　２００　ソースドライバ
　３００　表示エリア
　Ｍ１～Ｍ３　薄膜トランジスタ

Claims (7)

  1. 　入力端、出力端及び該入力端と出力端との間に接続されたスイッチング素子を有するシフトレジスタを複数備え、表示パネルに配設された入力信号線上の複数の分岐点に各シフトレジスタの前記入力端を接続し、前記表示パネルに配設された複数の出力信号線に各シフトレジスタの出力端を接続し、各シフトレジスタの前記入力端を介して入力された所定の信号に基づいて前記出力端から所定の駆動信号を出力する駆動回路であって、
    　前記複数のシフトレジスタの全部又は一部は、
    　前記入力端が接続された前記分岐点の位置に応じて、前記スイッチング素子がオン状態での前記入力端と前記出力端との間の抵抗値が異なる駆動回路。
  2. 　前記分岐点の位置が前記入力信号線の所定の一端側に近いほど前記抵抗値が大きい請求項１に記載の駆動回路。
  3. 　前記スイッチング素子は、薄膜トランジスタであり、
    　前記分岐点の位置が前記一端側に近いほど前記薄膜トランジスタの前記チャネル幅が短い請求項１又は請求項２に記載の駆動回路。
  4. 　前記スイッチング素子は、薄膜トランジスタであり、
    　前記分岐点の位置が前記一端側に近いほど前記薄膜トランジスタの前記チャネル長が長い請求項１又は請求項２に記載の駆動回路。
  5. 　前記入力端と前記出力端との間にて前記スイッチング素子と直列に接続された抵抗を備え、
    　前記分岐点の位置が前記一端側に近いほど前記抵抗の抵抗値が大きい請求項１又は請求項２に記載の駆動回路。
  6. 　前記一端側から前記入力信号線上の第１分岐点までの抵抗値をＲ１とし、前記一端側から前記入力信号線上の第２分岐点までの抵抗値をＲ２（Ｒ２＞Ｒ１）とした場合、前記第１分岐点に接続された第１のシフトレジスタの前記入力端と前記出力端との間の抵抗値と、前記第２分岐点に接続された第２のシフトレジスタの前記入力端と前記出力端との間の抵抗値との逆数の差は、（１／Ｒ２－１／Ｒ１）に基づく値である請求項１から請求項５のいずれか一項に記載の駆動回路。
  7. 　請求項１から請求項６のいずれか一項に記載の駆動回路を備える表示装置。
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