CN112530350B - 一种显示面板及显示装置 - Google Patents

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Abstract

本发明公开一种显示面板及显示装置。显示面板包括栅极驱动电路、多个阻抗调节电路和控制模块。栅极驱动电路包括多个级联的第一移位寄存器；各级第一移位寄存器与多条扫描线一一对应电连接；多个所述阻抗调节电路与多条扫描线一一对应，所述阻抗调节电路串联在一一对应的所述第一移位寄存器与所述扫描线之间；所述阻抗调节电路包括至少一个晶体管；所述控制模块与多个所述阻抗调节电路电连接，用于调节所述阻抗调节电路中晶体管的阻抗。本发明实施例可以以降低显示面板向周边辐射的电磁干扰。

Description

一种显示面板及显示装置
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种显示面板及显示装置。
背景技术
随着显示技术的发展，显示面板被广泛应用于电脑、手机、穿戴设备、车载等本领域技术人员可知的可集成显示功能的设备或场景中。伴随电子设备集成度的提高，显示面板的脉冲信号会对周边的其他电子产品造成干扰，该干扰可称为电磁干扰(Electromagnetic Interference，EMI)。受到电磁干扰的电子产品性能降低，甚至不能正常工作。基于此，将显示面板集成设置在某些设备中，或应用到某些场景中时，例如将显示面板应用到车载显示中，作为车载显示屏时，该显示面板会对车载的其他电子产品产生电磁干扰。
发明内容
本发明实施例提供一种显示面板及显示装置，以降低显示面板向周边辐射的电磁干扰。
第一方面，本发明实施例提供了一种显示面板，包括：
栅极驱动电路；包括多个级联的第一移位寄存器；各级第一移位寄存器与多条扫描线一一对应电连接；
多个阻抗调节电路；多个所述阻抗调节电路与多条扫描线一一对应，所述阻抗调节电路串联在一一对应的所述第一移位寄存器与所述扫描线之间；所述阻抗调节电路包括至少一个晶体管；
控制模块，所述控制模块与多个所述阻抗调节电路电连接，用于调节所述阻抗调节电路中晶体管的阻抗。
第二方面，本发明实施例还提供了一种显示装置，该显示装置包括：第一方面所述的显示面板。
本发明实施例提供的显示面板及显示装置中，通过为栅极驱动电路的每一级第一移位寄存器串联阻抗调节电路，并通过控制模块对阻抗调节电路中的晶体管的阻抗进行调节，因此根据集成有显示面板的电子产品的不同EMI需求标准调整栅极驱动电路的输出波形，从而为不同EMI需求标准的电子产品配置最佳的EMI性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明实施例提供的一种显示面板的结构示意图；
图2为本发明实施例提供的又一种显示面板的结构示意图；
图3为本发明实施例提供的又一种显示面板的结构示意图；
图4为本发明实施例提供的又一种显示面板的结构示意图；
图5为本发明实施例提供的一种控制模块中第一移位锁存模块控制时序图；
图6为本发明实施例提供的一种第一移位锁存模块的电路结构图；
图7为本发明实施例提供的又一种显示面板的结构示意图；
图8为本发明实施例提供的又一种显示面板的结构示意图；
图9为本发明实施例提供的又一种显示面板的结构示意图；
图10为本发明实施例提供的又一种显示面板的结构示意图；
图11为本发明实施例提供的又一种显示面板的结构示意图；
图12为本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
图1为本发明实施例提供的一种显示面板的结构示意图，如图1所示，包括栅极驱动电路10、多个阻抗调节电路20和控制模块30。栅极驱动电路10包括多个级联的第一移位寄存器11，各级第一移位寄存11与多条扫描线40一一对应电连接。各级第一移位寄存器用于向对应连接的扫描线40提供扫描脉冲信号，以使对应行的像素单元能够接收数据信号进行显示。
多个阻抗调节电路20与多条扫描线40一一对应。阻抗调节电路20串联在一一对应的第一移位寄存器11与扫描线40之间。阻抗调节电路20包括至少一个晶体管。如图1所示，每级第一移位寄存器11与扫描线40之间串联有一阻抗调节电路20。控制模块30与多个阻抗调节电路20电连接，用于调节阻抗调节电路20中晶体管的阻抗。
栅极驱动电路10中由于需向各行扫描线40逐行提供扫描脉冲信号，该扫描脉冲信号为周期性的矩形波，周期性的矩形波引起离散频谱的电磁干扰，该电磁干扰可通过传输线和空间电磁场向外传播，从而造成了传导和辐射干扰问题，不但严重污染了周围电磁环境，而且对附近的电气设备造成电磁干扰。并且栅极驱动电路10提供的扫描脉冲信号的波形的上升沿以及下降沿越陡，扫描脉冲信号导致的电磁干扰越大。
本发明实施例通过在每级第一移位寄存器11与扫描线40之间串联阻抗调节电路20。控制模块30根据不同EMI需求标准调节阻抗调节电路20中晶体管的阻抗，以改变扫描脉冲信号的波形，即扫描脉冲信号波形的上升沿以及下降沿的坡度，实现为不同EMI需求标准的电子产品配置最佳的EMI性能。
可选的，在上述实施例的基础上，本发明实施例的控制模块可以控制阻抗调节电路中晶体管的导通与关断，以调节阻抗调节电路中晶体管的阻抗。本发明实施例中的阻抗调节电路可以包括至少一个晶体管，若阻抗调节电路包括多个晶体管，多个晶体管可以串联连接，也可以并联连接，亦或者部分串联部分并联的方式连接。控制模块的输出端可以输出不同的电平信号，以控制阻抗调节电路中晶体管的导通或断开。下面以阻抗调节电路中晶体管为N型管为例进行介绍，例如控制模块的输出端高电平时，晶体管导通；控制模块的输出端低电平时，晶体管关断。阻抗调节电路中各晶体管实现不同的导通与关断组合时，可以获得不同的扫描线阻抗挂载，从而根据产品EMI需求主动调节扫描脉冲信号波形，实现配置最佳的EMI性能。需要说明的是，本发明实施例中阻抗调节电路中晶体管可以是N型晶体管也可以是P型晶体管，本发明实施例对此不做限定。例如阻抗调节电路中晶体管是P型晶体管，控制模块的输出端低电平时，晶体管导通；控制模块的输出端高电平时，晶体管关断。
可选的，本发明实施例的控制模块还可以通过调节阻抗调节电路中晶体管的栅极电压值，以调节所述阻抗调节电路中晶体管的阻抗。控制模块的输出端可以输出可调电压信号，用以控制阻抗调节电路中晶体管的开关程度，进而实现调节阻抗调节电路中晶体管的阻抗。例如，若阻抗调节电路中晶体管为N型管，当需求扫描脉冲信号波形的上升沿以及下降沿较陡时，可以提高控制模块输出的电压信号值；当需求扫描脉冲信号波形的上升沿以及下降沿较缓时，可以降低控制模块输出的电压信号值。若阻抗调节电路中晶体管为P型管，当需求扫描脉冲信号波形的上升沿以及下降沿较陡时，可以降低控制模块输出的电压信号值；当需求扫描脉冲信号波形的上升沿以及下降沿较缓时，可以提高控制模块输出的电压信号值。本发明实施例可以选择线性区较大的晶体管作为阻抗调节电路中的晶体管，以增大阻抗调节电路中晶体管阻抗的调节范围，保证扫描线挂载阻抗的调整足够灵活，从而达成更好的EMI调整性能。
根据线性区晶体管的IV特性公式可知，IV曲线的斜率越小晶体管的线性区越大，阻抗调节电路的阻抗调节范围越大。晶体管IV曲线的斜率为其中，μCi为跨导参数，/>为晶体管的沟道宽长比，Vgs为栅极与源极的电压差，Vth为晶体管的阈值电压，Vds为漏极与源极的电压差，Id为晶体管的漏极电流。
可选的，在上述实施例的基础上，每个阻抗调节电路包括第一子阻抗调节电路。第一子阻抗调节电路包括N个串联的晶体管；各阻抗调节电路的第一子阻抗调节电路中第i个晶体管的栅极与控制模块的同一输出端电连接；其中，N为大于1的正整数；i为小于等于N的正整数。
第一子阻抗调节电路中各晶体管串联方案中，晶体管导通时可以相当于导线，晶体管的阻抗近似为0。晶体管断开时可以相当于一电阻。本发明实施例可以利用第一子阻抗调节电路中各晶体管的关断阻抗实现对阻抗调节电路阻抗的调节。通过控制模块的输出端可以输出不同的电平信号，以控制第一子阻抗调节电路中晶体管的导通或断开的方案中，例如可以选取沟道宽长比较大的晶体管，以使晶体管在导通时阻抗近似为0，在晶体管关断时，晶体管还可以有漏流，等效为一电阻。此外还可以采用场效应晶体管或者BJT管的PN结为肖特基结的情况。即晶体管断开状态时，晶体管的沟道不要完全关断。
如图2所示，示例性的设置每个阻抗调节电路20的第一子阻抗调节电路21包括4个串联的晶体管，即N＝4。各阻抗调节电路20的第一子阻抗调节电路21中第i个晶体管的栅极与控制模块30的同一输出端电连接。即各阻抗调节电路20的第一子阻抗调节电路21中第1个晶体管的栅极与控制模块30的第一输出端31电连接，各阻抗调节电路20的第一子阻抗调节电路21中第2个晶体管的栅极与控制模块30的第二输出端32电连接，各阻抗调节电路20的第一子阻抗调节电路21中第3个晶体管的栅极与控制模块30的第三输出端33电连接，各阻抗调节电路20的第一子阻抗调节电路21中第4个晶体管的栅极与控制模块30的第四输出端34电连接。
由于各阻抗调节电路20的第一子阻抗调节电路21中第i个晶体管的栅极与控制模块的同一输出端电连接，因此控制模块30可以通过第i输出端同时控制各第一子阻抗调节电路21中的第i个晶体管的导通与关断。这样设置可以减少控制模块30中输出端的数量，从而降低成本。
需要说明的是，第一子阻抗调节电路21中个晶体管的关断阻抗可以相同也可以不同。例如可以通过设置晶体管的沟通宽长比不同以获得不同关断阻抗的晶体管。
参见图2，以第一子阻抗调节电路21中各晶体管为N型晶体管为例，即控制模块30向晶体管提供高电平时晶体管导通，控制模块30向晶体管提供低电平时晶体管关断。若第一子阻抗调节电路21中的所有晶体管全部关断，则阻抗调节电路20的阻抗最大；若第一子阻抗调节电路21中的所有晶体管全部导通，则阻抗调节电路20的阻抗最小。因此本发明实施例可以通过控制第一子阻抗调节电路21中晶体管的导通以及关断数量调节阻抗调节电路20的阻抗。
表1：图2所示显示面板的一种阻抗调节电路阻抗调节表
表1为图2所示显示面板的一种阻抗调节电路阻抗调节表，参见表1，若设置第一子阻抗调节电路21的第1个晶体管的关断阻抗为1kΩ、第2个晶体管的关断阻抗为2kΩ、第3个晶体管的关断阻抗为4kΩ、第4个晶体管的关断阻抗为8kΩ，那么通过控制模块30控制阻抗调节电路20中晶体管导通与关断的情况共有16种组合。表1中，晶体管导通用1表示，晶体管关断用0表示。本发明实施例可以实现阻抗调节电路20的阻抗从1-15kΩ调节。
需要说明的是，表1仅是配合图2示例性的提供一种阻抗调节电路阻抗调节情况，在其他实施方式中，可以根据实际需求设置阻抗调节电路中各晶体管的关断阻抗值。例如设置第一子阻抗调节电路21中N个晶体管的关断阻抗值相同，或者设置第一子阻抗调节电路21的N个晶体管中至少部分晶体管的关断阻抗不同。
为实现阻抗调节电路的阻抗能够等间隔变化，可以设置第一子阻抗调节电路21的N个晶体管的关断阻抗呈等比数列。例如表1中所示，第一子阻抗调节电路21的第1个晶体管的关断阻抗为1kΩ、第2个晶体管的关断阻抗为2kΩ、第3个晶体管的关断阻抗为4kΩ、第4个晶体管的关断阻抗为8kΩ，可实现阻抗调节电路的阻抗从0到15kΩ等间距的调节。
可选的，还可以设置控制模块通过第i输出端同时控制各第一子阻抗调节电路21中的第i个晶体管的栅极电位，以控制各第一子阻抗调节电路21中第i个晶体管的开关程度。如图2所示，控制模块30的第一输出端31控制各第一子阻抗调节电路21中的第1个晶体管的栅极电位，控制模块30的第二输出端32控制各第一子阻抗调节电路21中的第2个晶体管的栅极电位，控制模块30的第三输出端33控制各第一子阻抗调节电路21中的第3个晶体管的栅极电位，控制模块30的第四输出端34控制各第一子阻抗调节电路21中的第4个晶体管的栅极电位。控制模块30的各输出端输出可调电压信号，控制对应连接的晶体管的开关程度，实现对晶体管阻抗的调节。本发明实施例通过电压信号控制各晶体管工作在线性区，并通过向晶体管的栅极提供不同的电压信号值以控制扫描线挂接负载导通阻抗，从而可以调整扫描脉冲信号的输出波形，进而实现EMI性能的调整。
若通过控制模块向各阻抗调节电路中的晶体管的栅极输出电压信号控制晶体管的开关程度，可以根据情况设置阻抗调节电路中的晶体管的数量。例如各第一子阻抗调节电路21可以仅包括一个晶体管，如图3所示。
可选的，本发明实施例的控制模块还可以包括N个级联的第一移位锁存模块。每一级第一移位锁存模块接收并锁存上一级第一移位锁存模块输出的移位信号。各第一子阻抗调节电路中第i个晶体管的栅极均与第i级第一移位锁存模块电连接。
如图4所示，控制模块30包括4个级联的第一移位锁存模块VSR1。4个级联的第一移位锁存模块VSR1分别为第1级第一移位锁存模块VSR11、第1级第一移位锁存模块VSR11、第2级第一移位锁存模块VSR12、第3级第一移位锁存模块VSR13、第4级第一移位锁存模块VSR14。第2级第一移位锁存模块VSR12接收并锁存第1级第一移位锁存模块VSR11输出的移位信号。第3级第一移位锁存模块VSR13接收并锁存第2级第一移位锁存模块VSR12输出的移位信号。第4级第一移位锁存模块VSR14接收并锁存第3级第一移位锁存模块VSR13输出的移位信号。各第一子阻抗调节电路21中第1个晶体管的栅极均与第1级第一移位锁存模块VSR11电连接。各第一子阻抗调节电路21中第2个晶体管的栅极均与第2级第一移位锁存模块VSR12电连接。各第一子阻抗调节电路21中第3个晶体管的栅极均与第3级第一移位锁存模块VSR13电连接。各第一子阻抗调节电路21中第4个晶体管的栅极均与第4级第一移位锁存模块VSR14电连接。
可选的，第1级第一移位锁存模块包括第一使能信号端STV1，第k级第一移位锁存模块包括第一移位信号使能端。各级第一移位锁存模块均包括第一时钟信号端CKV1以及输出端。第k级第一移位锁存模块的第一移位信号使能端与第k-1级第一移位锁存模块的输出端连接。k为大于1小于等于N的正整数。各级第一移位锁存模块的输出端为晶体管栅极输出高电平或低电平，以控制晶体管的通断，此外第一移位锁存模块的输出端还与下一级第一移位锁存模块的输出端的第一移位信号使能端，用于向下一级第一移位信号使能端传输移位信号。控制模块30根据第一使能信号端STV1的输入信号和第一时钟信号端CKV1的输入信号控制各阻抗调节电路20的阻抗。
在控制模块中设置包括N个级联的第一移位锁存模块，以便输出控制第一子阻抗调节电路各晶体管的导通或关断。通过第一使能信号端STV1的输入信号和第一时钟信号端CKV1的输入信号可以控制各第一移位锁存模块锁存的信号状态，并输出控制第一子阻抗调节电路各晶体管的导通或关断。
例如在一帧图像周期中，第一使能信号端STV1的输入信号一直保持高电平，控制模块的各级第一移位锁存模块的锁存状态依次为1，1，1，1。即第一级第一移位锁存模块至第四级第一移位锁存模块均向第一子阻抗调节电路的晶体管输出高电平，控制晶体管为打开状态。此时，阻抗调节电路的阻抗最小，扫描脉冲信号的上升沿以及下降沿最陡，电磁干扰最强。
若在一帧图像周期中，第一使能信号端STV1的输入信号一直保持低电平，控制模块的各级第一移位锁存模块的锁存状态依次为0，0，0，0。即第一级第一移位锁存模块至第四级第一移位锁存模块均向第一子阻抗调节电路的晶体管输出低电平，控制晶体管为关断状态。此时，阻抗调节电路的阻抗最大，扫描脉冲信号的上升沿以及下降沿最缓，电磁干扰最小。
因此，本发明实施例可以通过选择第一使能信号端STV1的输入信号的波形，在第一时钟信号端CKV1的输入信号的控制下，实现第一子阻抗调节电路的晶体管导通与关断的组合，从而针对不同产品EMI需求，调节扫描脉冲信号波形。例如图5为本发明实施例提供的一种控制模块中第一移位锁存模块控制时序图，如图5所示，在一帧图像周期中，第一使能信号STV1仅在第一时钟信号CKV1的前两个脉冲时为高电平。控制模块的各级第一移位锁存模块的锁存状态P依次为1，1，0，0。即第1级第一移位锁存模块向第一子阻抗调节电路的第1个晶体管输出高电平，第2级第一移位锁存模块向第一子阻抗调节电路的第2个晶体管输出高电平，第3级第一移位锁存模块向第一子阻抗调节电路的第3个晶体管输出低电平，第4级第一移位锁存模块向第一子阻抗调节电路的第4个晶体管输出低电平。第一子阻抗调节电路的第1个晶体管为导通状态，第一子阻抗调节电路的第2个晶体管为导通状态，第一子阻抗调节电路的第3个晶体管为关断状态，第一子阻抗调节电路的第4个晶体管为关断状态。此时，阻抗调节电路的阻抗介于阻抗调节电路的晶体管全导通和阻抗调节电路的晶体管全关断之间。
阻抗调节电路的阻抗越大，扫描脉冲信号的上升沿以及下降沿越缓，电磁干扰越小，但扫描脉冲信号的延迟越长。扫描脉冲信号的延迟过长，容易对显示面板的显示效果造成影响。因此在实际应用过程中，需根据产品的实际需求同时兼顾电磁干扰以及扫描脉冲信号的延迟。
需要说明的是，本发明实施例对第一移位锁存模块的电路结构不作限定，只要可以实现上述实施例所述的以为锁存功能即可。本发明实施例示例性的提供一种第一移位锁存模块的电路结构，第一移位锁存模块可以由相应的有源器件或无源器件组成。如图6所示，例如第一移位锁存模块可以由第一反相器(M11和M12)、第二反相器(M111和M112)和八个晶体管(M13、M14、M15、M16、M17、M18、M19和M110)组成。其中，第一反相器的晶体管M11和M12的沟道类型不同，且晶体管M11和晶体管M12的栅极为第一反相器的输入端，晶体管M11和晶体管M12的第二电极为第一反相器的输出端；第二反相器的晶体管M111和M112的沟道类型不同，且晶体管M111和晶体管M112的栅极为第二反相器的输入端，晶体管M111和晶体管M112的第二电极为第二反相器的输出端；而晶体管M13、M14、M17和M18的沟道类型可与晶体管M11的沟道类型相同，而晶体管M15、M16、M19和M110可与晶体管M12的沟道类型相同。
其中，第一反相器的输入端、晶体管M16的栅极和晶体管M17的栅极均与第一时钟信号端CKV1电连接，晶体管M13的栅极和晶体管M110的栅极均与第一反相器的输出端电连接；晶体管M11的第一电极、晶体管M13的第一电极、晶体管M17的第一电极以及晶体管M111的第一电极均与第一电平信号输入端VGH电连接，晶体管M12的第一电极、晶体管M16的第一电极、晶体管M110的第一电极以及晶体管M112的第一电极均与第二电平信号输入端VGL电连接；晶体管M13的第二电极与晶体管M14的第一电极电连接；晶体管M14的第二电极和晶体管M15的第二电极均电连接与第一节点N1，且晶体管M14的栅极和晶体管M15的栅极均与第一使能信号端STV1(或第一移位信号使能端)电连接；晶体管M15的第一电极与晶体管M16的第二电极电连接；晶体管M17的第二电极与晶体管M18的第一电极电连接；晶体管M18的第二电极和晶体管M19的第二电极均电连接于第一节点N1，晶体管M18的栅极、晶体管M19的栅极、以及第二反相器的输出端均电连接于第二节点N2；晶体管M19的第一电极与晶体管M110的第二电极电连接；第二反相器的输入端电连接于第一节点N1。第二节点N2与该第一移位锁存模块的输出端Next连接。
下面以晶体管M11、M13、M14、M17、M18和M111均为P型晶体管，晶体管M12、M15、M16、M19、M110和M112均为N型晶体管为例，介绍第一移位锁存模块的驱动过程：第一时钟信号输入端CKV1接收高电平的第一时钟控制信号CKV1控制晶体管M16导通，第一使能信号端STV1(或第一移位信号使能端)接收高电平控制晶体管M15导通，第二电平信号输入端VGL接收的低电平的第二电平信号依次通过导通的晶体管M15和M16写入第一节点N1，使得与第一节点N1电连接的第二反相器的输入端输入低电平的第二电平信号，此时第二反相器的输出端输出第一电平信号输入端VGH接收的高电平的第一电平信号至第二节点N2，与第二节点N2电连接的第一移位锁存模块的输出端Next输出高电平的移位信号Next。
可选的，本发明实施例中的每个阻抗调节电路还可以包括第二子阻抗调节电路，第二子阻抗调节电路包括M个并联的晶体管。各第二子阻抗调节电路中第j个晶体管的栅极与控制模块的同一输出端电连接。其中，M为大于1的正整数；j为小于等于M的正整数。
第二子阻抗调节电路中各晶体管并联方案中，晶体管导通时可以相当于具有一定阻抗的电阻。晶体管断开时电阻无穷大。本发明实施例可以利用第二子阻抗调节电路中各晶体管的开启阻抗实现对阻抗调节电路阻抗的调节。通过控制模块的输出端可以输出不同的电平信号，以控制第二子阻抗调节电路中晶体管的导通或断开的方案中，例如可以选取沟道宽长比较小的晶体管，以使晶体管在关断时，沟道完全夹断，电阻无穷大，在晶体管导通时，晶体管等效为一电阻。
图7为本发明实施例提供的又一种显示面板的结构示意图，如图7所示，每个阻抗调节电路20包括第二子阻抗调节电路22。第二子阻抗调节电路22包括4个并联的晶体管。各第二子阻抗调节电路22中第1个晶体管的栅极与控制模块30的第一输出端31电连接。各第二子阻抗调节电路22中第2个晶体管的栅极与控制模块30的第二输出端32电连接。各第二子阻抗调节电路22中第3个晶体管的栅极与控制模块30的第三输出端33电连接。各第二子阻抗调节电路22中第4个晶体管的栅极与控制模块30的第四输出端34电连接。由于各第二子阻抗调节电路22中第j个晶体管的栅极与控制模块的同一输出端电连接，因此控制模块30可以通过第i输出端同时控制各第二子阻抗调节电路22中的第j个晶体管的导通与关断。这样设置可以减少控制模块30中输出端的数量，从而降低成本。
需要说明的是，M个并联的晶体管的导通阻抗可以相同也可以不同。例如可以通过设置晶体管的沟通宽长比不同以获得不同导通阻抗的晶体管。
表2为图7所示显示面板的一种阻抗调节电路阻抗调节表，参见表2，若设置第二子阻抗调节电路22d第1个晶体管至第4个晶体管的导通阻抗均为1kΩ，那么通过控制模块30控制第二子阻抗调节电路22中晶体管导通与关断的情况共有16种组合。表2中，晶体管导通用1表示，晶体管关断用0表示。
表2：图7所示显示面板的一种阻抗调节电路阻抗调节表
由表2中数据可以看出，相比与第一子阻抗调节电路21中晶体管串联方案，第二子阻抗调节电路22中晶体管并联方案的阻抗调节电路阻抗调节范围小，但精度高，较适合于EMI性能细调场景。第一子阻抗调节电路21中晶体管串联方案适用于EMI性能粗调场景。
需要说明的是，表2仅是配合图7示例性的提供一种阻抗调节电路阻抗调节情况，在其他实施方式中，可以根据实际需求设置第二子阻抗调节电路22中各晶体管的导通阻抗值。例如设置第二子阻抗调节电路22中M个晶体管的导通阻抗相同，或者设置第二子阻抗调节电路22中M个晶体管中至少部分晶体管的导通阻抗不同。
可选的，还可以设置控制模块通过第j输出端同时控制各第二子阻抗调节电路22中的第j个晶体管的栅极电位，以控制各第二子阻抗调节电路22中第j个晶体管的开关程度。如图7所示，控制模块30的第一输出端31控制各第二子阻抗调节电路22中的第1个晶体管的栅极电位，控制模块30的第二输出端32控制各第二子阻抗调节电路22中的第2个晶体管的栅极电位，控制模块30的第三输出端33控制各第二子阻抗调节电路22中的第3个晶体管的栅极电位，控制模块30的第四输出端34控制各第二子阻抗调节电路22中的第4个晶体管的栅极电位。控制模块30的各输出端输出可调电压信号，控制对应连接的晶体管的开关程度，实现对晶体管阻抗的调节。本发明实施例通过电压信号控制各晶体管工作在线性区，并通过向晶体管的栅极提供不同的电压信号值以控制扫描线挂接负载导通阻抗，从而可以调整扫描脉冲信号的输出波形。
可选的，本发明实施例的控制模块还可以包括M个级联的第二移位锁存模块。每一级第二移位锁存模块接收并锁存上一级第二移位锁存模块输出的移位信号。各第二子阻抗调节电路中第j个晶体管的栅极均与第j级第二移位锁存模块电连接。
如图8所示，控制模块30包括4个级联的第二移位锁存模块VSR2。4个级联的第二移位锁存模块VSR1分别为第1级第二移位锁存模块VSR21、第1级第二移位锁存模块VSR11、第2级第二移位锁存模块VSR22、第3级第二移位锁存模块VSR23、第4级第二移位锁存模块VSR24。第2级第二移位锁存模块VSR22接收并锁存第1级第二移位锁存模块VSR21输出的移位信号。第3级第二移位锁存模块VSR23接收并锁存第2级第二移位锁存模块VSR22输出的移位信号。第4级第二移位锁存模块VSR24接收并锁存第3级第二移位锁存模块VSR23输出的移位信号。各第二子阻抗调节电路22中第1个晶体管的栅极均与第1级第二移位锁存模块VSR21电连接。各第二子阻抗调节电路22中第2个晶体管的栅极均与第2级第二移位锁存模块VSR22电连接。各第二子阻抗调节电路22中第3个晶体管的栅极均与第3级第二移位锁存模块VSR23电连接。各第二子阻抗调节电路22中第4个晶体管的栅极均与第4级第二移位锁存模块VSR24电连接。
可选的，第1级第二移位锁存模块包括第二使能信号端STV2，第x级第二移位锁存模块包括第二移位信号使能端。各级第二移位锁存模块均包括第二时钟信号端CKV2以及输出端。第x级第一移位锁存模块的第二移位信号使能端与第x-1级第二移位锁存模块的输出端连接。x为大于1小于等于M的正整数。各级第二移位锁存模块的输出端为晶体管栅极输出高电平或低电平，以控制晶体管的通断，此外第二移位锁存模块的输出端还与下一级第二移位锁存模块的输出端的第二移位信号使能端，用于向下一级第二移位信号使能端传输移位信号。控制模块30根据第二使能信号端STV2的输入信号和第二时钟信号端CKV2的输入信号控制各阻抗调节电路20的阻抗。
在控制模块中设置包括M个级联的第二移位锁存模块，以便输出控制第二子阻抗调节电路各晶体管的导通或关断。通过第二使能信号端STV2的输入信号和第二时钟信号端CKV2的输入信号可以控制各第二移位锁存模块锁存的信号状态，并输出控制第二子阻抗调节电路各晶体管的导通或关断。
M个级联的第二移位锁存模块的锁存输出工作原理与N个级联的第一移位锁存模块的锁存输出工作原理类似，第二移位锁存模块也可以参照图6所示的电路架构。在此不再对M个级联的第二移位锁存模块的锁存输出工作原理进行赘述。
可选的，本发明实施中的阻抗调节电路可以同时采用晶体管并联方案以及晶体管串联方案。如图9所示，阻抗调节电路20包括第一子阻抗调节电路21和第二子阻抗调节电路22。第一子阻抗调节电路21包括N个串联的晶体管。各阻抗调节电路的第一子阻抗调节电路21中第i个晶体管的栅极与控制模块的同一输出端电连接。图9中示例性的设置N为4。第二子阻抗调节电路22包括M个并联的晶体管。各阻抗调节电路的第二子阻抗调节电路22中第j个晶体管的栅极与控制模块的同一输出端电连接。图9中示例性的设置M为4。
可选的，本发明实施例提供的显示面板还包括驱动芯片50。控制模块30集成在驱动芯片30内。如图10所示，本发明实施例可以直接通过驱动芯片50调节阻抗调节电路20中各个晶体管的阻抗，例如控制阻抗调节电路20中各个晶体管导通或断开，亦或者控制阻抗调节电路20中各个晶体管的栅极电位，以调节各晶体管的开关程度。
在其他实施方式中，本发明实施例还可以在显示面板的非显示区设置控制模块。如图11所示，即显示面板包括显示区100和围绕显示区的非显示区200。控制模块30位于非显示区200。显示面板还包括驱动芯片50。驱动芯片50与控制模块30电连接。驱动芯片50用于驱动控制模块30调节阻抗调节电路20中晶体管的阻抗。
需要说明的是，为方便描述，信号端与该信号端所传输的信号使用同一附图标记表示，例如第一使能信号端以及第一使能信号均采用STV1表示，第一时钟信号端和第一时钟信号均使用CKV1表示。
基于同上的发明构思，本发明实施例还提供了一种显示装置。该显示装置包括本发明任一实施例所述的显示面板，因此，本发明实施例提供的显示装置具备本发明实施例提供的显示面板相应的有益效果，这里不再赘述。示例性的，该显示装置可以是手机、电脑、智能可穿戴设备(例如，智能手表)以及车载显示设备等电子设备，本发明实施例对此不作限定。示例性的，图12是本发明实施例提供的一种显示装置的结构示意图。如图12所示，显示装置包括上述实施例中的显示面板101。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (15)

1.一种显示面板，其特征在于，包括：
栅极驱动电路；包括多个级联的第一移位寄存器；各级第一移位寄存器与多条扫描线一一对应电连接；
多个阻抗调节电路；多个所述阻抗调节电路与多条扫描线一一对应，所述阻抗调节电路串联在一一对应的所述第一移位寄存器与所述扫描线之间；一级所述第一移位寄存器的输出端经所述阻抗调节电路与一条所述扫描线的输入端电连接；一级所述第一移位寄存器与一个所述阻抗调节电路对应电连接，所述阻抗调节电路包括至少一个晶体管；
控制模块，所述控制模块与多个所述阻抗调节电路电连接，用于调节所述阻抗调节电路中晶体管的阻抗。
2.根据权利要求1所述的显示面板，其特征在于，所述控制模块用于控制所述阻抗调节电路中所述晶体管的导通与关断，以调节所述阻抗调节电路中晶体管的阻抗。
3.根据权利要求1所述的显示面板，其特征在于，所述控制模块通过调节所述阻抗调节电路中所述晶体管的栅极电压值，以调节所述阻抗调节电路中晶体管的阻抗。
4.根据权利要求1所述的显示面板，其特征在于，每个所述阻抗调节电路包括第一子阻抗调节电路，所述第一子阻抗调节电路包括N个串联的晶体管；各所述阻抗调节电路的所述第一子阻抗调节电路中第i个晶体管的栅极与所述控制模块的同一输出端电连接；
其中N为大于1的正整数；i为小于等于N的正整数。
5.根据权利要求4所述的显示面板，其特征在于，所述控制模块包括N个级联的第一移位锁存模块；每一级第一移位锁存模块接收并锁存上一级第一移位锁存模块输出的移位信号；
各所述第一子阻抗调节电路中第i个晶体管的栅极均与第i级第一移位锁存模块电连接。
6.根据权利要求5所述的显示面板，其特征在于，第1级第一移位锁存模块包括第一使能信号端；第k级第一移位锁存模块包括第一移位信号使能端；各级第一移位锁存模块均包括第一时钟信号端以及输出端；所述控制模块根据所述第一使能信号端的输入信号和第一时钟信号端的输入信号控制各所述阻抗调节电路的阻抗，第k级第一移位锁存模块的第一移位信号使能端与第k-1级第一移位锁存模块的输出端连接；k为大于1小于等于N的正整数。
7.根据权利要求4所述的显示面板，其特征在于，所述第一子阻抗调节电路的N个晶体管中至少部分所述晶体管的关断阻抗不同。
8.根据权利要求7所述的显示面板，其特征在于，所述第一子阻抗调节电路的N个晶体管的关断阻抗呈等比数列。
9.根据权利要求1-8中任一项所述的显示面板，其特征在于，每个所述阻抗调节电路包括第二子阻抗调节电路，所述第二子阻抗调节电路包括M个并联的晶体管；各所述阻抗调节电路的所述第二子阻抗调节电路中第j个晶体管的栅极与所述控制模块的同一输出端电连接；
其中，M为大于1的正整数；j为小于等于M的正整数。
10.根据权利要求9所述的显示面板，其特征在于，所述控制模块包括M个级联的第二移位锁存模块；每一级第二移位锁存模块接收并锁存上一级第二移位锁存模块输出的移位信号；
各所述第二子阻抗调节电路中第j个晶体管的栅极均与第j级第二移位锁存模块电连接。
11.根据权利要求10所述的显示面板，其特征在于，第1级第二移位锁存模块包括第二使能信号端；第x级第二移位锁存模块包括第二移位信号使能端；各级第二移位锁存模块均包括第二时钟信号端以及输出端；所述控制模块根据所述第二使能信号端的输入信号和第二时钟信号端的输入信号控制各所述阻抗调节电路的阻抗，第x级第一移位锁存模块的第二移位信号使能端与第x-1级第二移位锁存模块的输出端连接；x为大于1小于等于M的正整数。
12.根据权利要求9所述的显示面板，其特征在于，所述第二子阻抗调节电路的M个晶体管的导通阻抗相同。
13.根据权利要求1所述的显示面板，其特征在于，所述显示面板还包括驱动芯片；所述控制模块集成在所述驱动芯片内。
14.根据权利要求1所述的显示面板，其特征在于，所述显示面板包括显示区和围绕所述显示区的非显示区；所述控制模块位于所述非显示区；
所述显示面板还包括驱动芯片；所述驱动芯片与所述控制模块电连接；所述驱动芯片用于驱动所述控制模块调节所述阻抗调节电路中晶体管的阻抗。
15.一种显示装置，其特征在于，包括权利要求1-14中任一项所述的显示面板。
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