JP4255562B2 - 表示装置、その駆動回路および駆動方法 - Google Patents
表示装置、その駆動回路および駆動方法 Download PDFInfo
- Publication number
- JP4255562B2 JP4255562B2 JP9329099A JP9329099A JP4255562B2 JP 4255562 B2 JP4255562 B2 JP 4255562B2 JP 9329099 A JP9329099 A JP 9329099A JP 9329099 A JP9329099 A JP 9329099A JP 4255562 B2 JP4255562 B2 JP 4255562B2
- Authority
- JP
- Japan
- Prior art keywords
- electrodes
- phase difference
- voltage
- pulse
- pulse voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、放電を制御することにより画像を表示する表示装置、その駆動回路および駆動方法に関する。
【０００２】
【従来の技術】
ＰＤＰ（プラズマディスプレイパネル）を用いたプラズマディスプレイ装置は、薄型化および大画面化が可能であるという利点を有する。このプラズマディスプレイ装置では、ガス放電の際の発光を利用することにより画像を表示している。
【０００３】
図２９はＡＣ型ＰＤＰにおける３電極面放電セルの模式的断面図である。
図２９に示す放電セル１００においては、表面ガラス基板１０１上に対になるスキャン電極１２およびサステイン電極１３が水平方向に形成され、それらのスキャン電極１２およびサステイン電極１３は透明誘電体層１０２および保護層１０３で覆われている。
【０００４】
一方、表面ガラス基板１０１に対向する裏面ガラス基板１０４上には、アドレス電極１１が垂直方向に形成されている。アドレス電極１１上には、透明誘電体層１０５が形成されている。透明誘電体層１０５上には蛍光体１０６が塗布されている。
【０００５】
この放電セル１００では、書き込み期間にアドレス電極１１とスキャン電極１２との間に書き込みパルスを印加することによりアドレス電極１１とスキャン電極１２との間でアドレス放電が発生した後、維持期間においてスキャン電極１２とサステイン電極１３との間に交互に反転する周期的な維持パルスを印加することによりスキャン電極１２とサステイン電極１３との間で維持放電が行われる。
【０００６】
図３０は従来のプラズマディスプレイ装置の構成を示すブロック図である。
図３０のプラズマディスプレイ装置は、ＰＤＰ（プラズマディスプレイパネル）１、データドライバ２、スキャンドライバ３、複数のスキャンドライバＩＣ（集積回路）３ａおよびサステインドライバ４を含む。
【０００７】
ＰＤＰ１は、複数のアドレス電極（データ電極）１１、複数のスキャン電極（走査電極）１２および複数のサステイン電極（維持電極）１３を含む。複数のアドレス電極１１は画面の垂直方向に配列され、複数のスキャン電極１２および複数のサステイン電極１３は画面の水平方向に配列されている。複数のサステイン電極１３は共通に接続されている。
【０００８】
アドレス電極１１、スキャン電極１２およびサステイン電極１３の各交点に図２８に示した放電セルが形成され、各放電セルが画面上の画素を構成する。
【０００９】
データドライバ２は、ＰＤＰ１の複数のアドレス電極１１に接続されている。複数のスキャンドライバＩＣ３ａはスキャンドライバ３に接続されている。各スキャンドライバＩＣ３ａには、ＰＤＰ１の複数のスキャン電極１２が接続されている。サステインドライバ４は、ＰＤＰ１の複数のサステイン電極１３に接続されている。
【００１０】
データドライバ２は、書き込み期間において、画像データに応じてＰＤＰ１の該当するアドレス電極１１に書き込みパルスを印加する。複数のスキャンドライバＩＣ３ａは、スキャンドライバ３により駆動され、書き込み期間において、シフトパルスＳＨを垂直走査方向にシフトしつつＰＤＰ１の複数のスキャン電極１２に書き込みパルスを順に印加する。それにより、該当する放電セルにおいてアドレス放電が行われる。
【００１１】
また、複数のスキャンドライバＩＣ３ａは、維持期間において、周期的な維持パルスをＰＤＰ１の複数のスキャン電極１２に印加する。一方、サステインドライバ４は、維持期間において、ＰＤＰ１の複数のサステイン電極１３にスキャン電極１２の維持パルスに対して１８０°位相のずれた維持パルスを同時に印加する。それにより、該当する放電セルにおいて維持放電が行われる。
【００１２】
【発明が解決しようとする課題】
図３１は図３０のＰＤＰ１におけるスキャン電極１２およびサステイン電極１３の駆動電圧の一例を示すタイミング図である。
【００１３】
初期化および書き込み期間には、複数のスキャン電極１２に初期セットアップパルスＰｓｅｔが同時に印加される。その後、複数のスキャン電極１２に書き込みパルスＰｗが順に印加される。これにより、ＰＤＰ１の該当する放電セルにおいてアドレス放電が起こる。
【００１４】
次に、維持期間において、複数のスキャン電極１２に維持パルスＰｓｃが周期的に印加され、複数のサステイン電極１３に維持パルスＰｓｕが周期的に印加される。維持パルスＰｓｕの位相は、維持パルスＰｓｃの位相に対して１８０°ずれている。これにより、アドレス放電に続いて維持放電が起こる。
【００１５】
図３２は図３０のサステインドライバ４の構成を示す回路図である。
図３２に示すようにサステインドライバ４は、電力回収回路４００およびスイッチＳＷ１１，ＳＷ１２を含む。電力回収回路４００の出力端子はノードＮ５に接続されている。スイッチＳＷ１１は電源端子Ｖ４とノードＮ５との間に接続され、スイッチＳＷ１２はノードＮ５と接地端子との間に接続されている。電源端子Ｖ４には電圧Ｖｓｕｓが印加される。ノードＮ５は例えば４８０本のサステイン電極１３に接続されている。図３２においては、複数のサステイン電極１３と接地端子との間の全容量に相当するパネル容量Ｃｐが示されている。
【００１６】
電力回収回路４００は、回収コンデンサＣ１、回収コイルＬ１、スイッチＳＷ２１，ＳＷ２２およびダイオードＤ１，Ｄ２を含む。回収コンデンサＣ１はノードＮ８と接地端子との間に接続されている。ノードＮ８とノードＮ９との間にスイッチＳＷ２１およびダイオードＤ１が直列に接続され、ノードＮ９とノードＮ８との間にダイオードＤ２およびスイッチＳＷ２２が直列に接続されている。回収コイルＬ１はノードＮ９とノードＮ５との間に接続されている。
【００１７】
図３３は図３２のサステインドライバ４の動作を示すタイミング図である。図３３には、図３２のノードＮ５の電圧およびスイッチＳＷ２１，ＳＷ１１，ＳＷ２２，ＳＷ１２の動作が示される。
【００１８】
維持期間において、期間ＴａにスイッチＳＷ２１がオンし、スイッチＳＷ１２がオフする。このとき、スイッチＳＷ１１，ＳＷ２２はオフしている。それにより、回収コイルＬ１およびパネル容量ＣｐによるＬＣ共振により、ノードＮ５の電圧が緩やかに上昇する。その後、期間Ｔｂにおいて、スイッチＳＷ２１がオフし、スイッチＳＷ１１がオンする。それにより、ノードＮ５の電圧が急激に上昇し、期間ＴｃではノードＮ５の電圧がＶｓｕｓに固定される。
【００１９】
期間Ｔｄでは、スイッチＳＷ１１がオフし、スイッチＳＷ２２がオンする。それにより、回収コイルＬ１およびパネル容量ＣｐによるＬＣ共振により、ノードＮ５の電圧が緩やかに下降する。その後、期間Ｔｅにおいて、スイッチＳＷ２２がオフし、スイッチＳＷ１２がオンする。それにより、ノードＮ５の電圧が急激に下降し、接地電位に固定される。
【００２０】
この動作を維持期間において繰り返し行うことにより、複数のサステイン電極１３に周期的な維持パルスＰｓｕが印加される。
【００２１】
このように、維持パルスＰｓｕの立ち上がり部分および立ち下がり部分は、電力回収回路４００の動作による期間Ｔａ，ＴｄのＬＣ共振部と、スイッチＳＷ１１またはスイッチＳＷ１２のオン動作による期間Ｔｂ，Ｔｅのエッジ部とで構成されている。
【００２２】
図３１の維持パルスＰｓｃも、サステインドライバ４と同様の動作により、複数のスキャン電極１２に周期的に印加される。
【００２３】
上記のように、従来のプラズマディスプレイ装置では、維持期間に周期的な維持パルスＰｓｃが複数のスキャン電極１２に同時に印加され、周期的な維持パルスＰｓｕが複数のサステイン電極１３に同時に印加されるので、不要な電磁波の輻射が起こる。この不要な電磁波の輻射は、特に、図３３におけるスイッチＳＷ１１，ＳＷ１２のオン動作による維持パルスＰｓｕのエッジ部（期間Ｔｂおよび期間Ｔｅ）により発生している。スキャン電極１２に印加される維持パルスＰｓｃについても、同様にエッジ部により不要な電磁波の輻射が発生している。
【００２４】
不要な電磁波の輻射は、他の電子機器に電磁的な悪影響を及ぼすおそれがあるため、このような不要な電磁波の輻射を抑制することが望まれる。
【００２５】
一方、維持パルスＰｓｕのエッジ部および維持パルスＰｓｃのエッジ部が不要な電磁波の輻射源になっているため、エッジ部を十分になまらせることにより不要な電磁波の輻射を抑制することが可能である。
【００２６】
しかしながら、維持パルスＰｓｕ，Ｐｓｃのエッジ部は、維持放電発光特性を大きく左右する部分であり、エッジ部をなまらせると維持放電発光特性を悪化させることになる。そのため、維持パルスＰｓｕ，Ｐｓｃのエッジ部を十分になまらせることはできない。
【００２７】
したがって、維持パルスＰｓｕ，Ｐｓｃのエッジ部より放射される電磁波成分のうち高周波領域（例えば５０ＭＨｚ以上）を抑制することは可能であっても、低周波領域（例えば３０ＭＨｚ〜５０ＭＨｚ）を抑制することは困難である。
【００２８】
本発明の目的は、不要な電磁波の輻射が抑制された表示装置、その駆動回路および駆動方法を提供することである。
【００２９】
【課題を解決するための手段】
（１）第１の発明
第１の発明に係る表示装置は、第１の方向に配列された複数の第１の電極と、第１の方向と交差する第２の方向に配列された複数の第２の電極と、複数の第２の電極とそれぞれ対になるように第２の方向に配列された複数の第３の電極と、複数の第１の電極、複数の第２の電極および複数の第３の電極の交点に設けられた複数の放電セルと、画像データに応じて該当する第１の電極に第１のパルス電圧を印加する第１の電圧印加手段と、複数の第２の電極に第２のパルス電圧を印加する第２の電圧印加手段と、複数の第３の電極に第３のパルス電圧を印加する第３の電圧印加手段と、所定の周波数の電磁波が低減されるように複数の第２の電極に印加される第２のパルス電圧および複数の第３の電極に印加される第３のパルス電圧のうち少なくともいずれか一方の位相を制御する位相制御手段とを備えたものである。
【００３０】
本発明に係る表示装置においては、画像データに応じて該当する第１の電極に第１のパルス電圧が印加されるとともに複数の第２の電極に第２のパルス電圧が印加されることにより、該当する放電セルにおいてアドレス放電が起こる。その後、複数の第２の電極に第２のパルス電圧が印加されるとともに複数の第３の電極に第３のパルス電圧が印加されることにより、該当する放電セルにおいてアドレス放電に引き続いて維持放電が起こる。この場合、複数の第２の電極に印加される第２のパルス電圧および複数の第３の電極に印加される第３のパルス電圧のうち少なくともいずれか一方の位相が制御されることにより、所定の周波数の電磁波が低減される。したがって、不要な電磁波の輻射が抑制される。
【００３１】
（２）第２の発明
第２の発明に係る表示装置は、第１の発明に係る表示装置の構成において、複数の第２の電極は複数のグループに区分され、第２の電圧印加手段は、複数のグループに対応して設けられかつ各々が対応するグループの第２の電極に第２のパルス電圧を印加する複数の第２の電圧印加回路を含み、位相制御手段は、第２のパルス電圧により発生される所定の周波数の電磁波が低減されるように複数の第２の電圧印加回路により複数の第２の電極に印加される第２のパルス電圧に複数のグループ間で位相差を与える第１の位相制御回路を含むものである。
【００３２】
この場合、複数の第２の電極に印加される第２のパルス電圧に複数のグループ間で位相差が与えられることにより、第２のパルス電圧により発生される所定の周波数の電磁波が低減される。したがって、第２のパルス電圧により発生される不要な電磁波の輻射が抑制される。
【００３３】
（３）第３の発明
第３の発明に係る表示装置は、第１または第２の発明に係る表示装置の構成において、複数の第３の電極は複数のグループに区分され、第３の電圧印加手段は、複数のグループに対応して設けられかつ各々が対応するグループの第３の電極に第３のパルス電圧を印加する複数の第３の電圧印加回路を含み、位相制御手段は、第３のパルス電圧により発生される所定の周波数の電磁波が低減されるように複数の第３の電圧印加回路により複数の第３の電極に印加される第３のパルス電圧に複数のグループ間で位相差を与える第２の位相制御回路を含むものである。
【００３４】
この場合、複数の第３の電極に印加される第３のパルス電圧に複数のグループ間で位相差が与えられることにより、第３のパルス電圧により発生される所定の周波数の電磁波が低減される。したがって、第３のパルス電圧により発生される不要な電磁波の輻射が抑制される。
【００３５】
（４）第４の発明
第４の発明に係る表示装置は、第２の発明に係る表示装置の構成において、第２のパルス電圧により発生される電磁波を検出する第１の電磁波検出手段をさらに備え、第１の位相制御回路は、第１の電磁波検出手段により検出された電磁波に基づいて複数のグループ間での第２のパルス電圧の位相差を制御するものである。
【００３６】
この場合、第２のパルス電圧により発生される電磁波が検出され、検出された電磁波に基づいて複数のグループ間での第２のパルス電圧の位相差が制御される。それにより、第２のパルス電圧により発生される所定の周波数の電磁波を確実に低減させることが可能となる。
【００３７】
（５）第５の発明
第５の発明に係る表示装置は、第３の発明に係る表示装置の構成において、第３のパルス電圧により発生される電磁波を検出する第２の電磁波検出手段を備え、第２の位相制御回路は、第２の電磁波検出手段により検出された電磁波に基づいて複数のグループ間での第３のパルス電圧の位相差を制御するものである。
【００３８】
この場合、第３のパルス電圧により発生される電磁波が検出され、検出された電磁波に基づいて複数のグループ間での第３のパルス電圧の位相差が制御される。それにより、第３のパルス電圧により発生される所定の周波数の電磁波を確実に低減させることが可能となる。
【００３９】
（６）第６の発明
第６の発明に係る表示装置は、第４の発明に係る表示装置の構成において、第１の位相制御回路により与えられる位相差を所定期間において順次変化させる第１の位相差走査手段と、所定期間において第１の電磁波検出手段により検出された電磁波のレベルが最小となる位相差を記憶する第１の記憶手段とをさらに備え、第１の位相制御回路は、所定期間後に、複数のグループ間での第２のパルス電圧の位相差を記憶手段に記憶された位相差に設定するものである。
【００４０】
この場合、所定期間において、複数のグループ間での第２のパルス電圧の位相差が順次変化し、検出される電磁波のレベルが最小となる位相差が記憶される。そして、所定期間後に、複数のグループ間での第２のパルス電圧の位相差が記憶された位相差に設定される。このようにして、電磁波のレベルが最小となるように複数のグループ間での第２のパルス電圧の位相差が設定されるので、第２のパルス電圧により発生される所定の周波数の電磁波を効果的に低減させることが可能となる。
【００４１】
（７）第７の発明
第７の発明に係る表示装置は、第５の発明に係る表示装置の構成において、第２の位相制御回路により与えられる位相差を所定期間において順次変化させる第２の位相差走査手段と、所定期間において第２の電磁波検出手段により検出された電磁波のレベルが最小となる位相差を記憶する第２の記憶手段とをさらに備え、第２の位相制御回路は、所定期間後に、複数のグループ間での第３のパルス電圧の位相差を記憶手段に記憶された位相差に設定するものである。
【００４２】
この場合、所定期間において、複数のグループ間での第３のパルス電圧の位相差が順次変化し、検出される電磁波のレベルが最小となる位相差が記憶される。そして、所定期間後に、複数のグループ間での第３のパルス電圧の位相差が記憶された位相差に設定される。このようにして、電磁波のレベルが最小となるように複数のグループ間での第３のパルス電圧の位相差が設定されるので、第３のパルス電圧により発生される所定の周波数の電磁波を効果的に低減させることが可能となる。
【００４３】
（８）第８の発明
第８の発明に係る表示装置は、第４または第６の発明に係る表示装置の構成において、第１の電磁波検出手段は、隣接するグループ間にそれぞれ配置された１または複数の電磁波検出器を含むものである。
【００４４】
この場合、電磁波検出器により隣接するグループ間において第２のパルス電圧により発生される電磁波を検出することができる。
【００４５】
（９）第９の発明
第９の発明に係る表示装置は、第５または第７の発明に係る表示装置の構成において、第２の電磁波検出手段は、隣接するグループ間にそれぞれ配置された１または複数の電磁波検出器を含むものである。
【００４６】
この場合、電磁波検出器により隣接するグループ間において第３のパルス電圧により発生される電磁波を検出することができる。
【００４７】
（１０）第１０の発明
第１０の発明に係る表示装置は、第８または第９の発明に係る表示装置の構成において、電磁波検出器はコイルを含むものである。
【００４８】
この場合、電磁波における磁界の変化率に比例する電流がコイルに流れる。その電流に基づいて電磁波のレベルを検出することが可能となる。
【００４９】
（１１）第１１の発明
第１１の発明に係る表示装置は、第２の発明に係る表示装置の構成において、複数のグループ間での第２のパルス電圧の位相差を検出する第１の位相差検出手段をさらに備え、第１の位相制御回路は、第１の位相差検出手段により検出された位相差に基づいて複数のグループ間での第２のパルス電圧の位相差を制御するものである。
【００５０】
この場合、複数のグループ間での第２のパルス電圧の位相差が検出され、検出された位相差に基づいて複数のグループ間での第２のパルス電圧の位相差が制御される。したがって、第２のパルス電圧により発生される所定の周波数の電磁波が低減されるように複数のグループ間での第２のパルス電圧の位相差を正確に制御することが可能となる。
【００５１】
（１２）第１２の発明
第１２の発明に係る表示装置は、第３の発明に係る表示装置の構成において、複数のグループ間での第３のパルス電圧の位相差を検出する第２の位相差検出手段をさらに備え、第２の位相制御回路は、第２の位相差検出手段により検出された位相差に基づいて複数のグループ間での第３のパルス電圧の位相差を制御するものである。
【００５２】
この場合、複数のグループ間での第３のパルス電圧の位相差が検出され、検出された位相差に基づいて複数のグループ間での第３のパルス電圧の位相差が制御される。したがって、第３のパルス電圧により発生される所定の周波数の電磁波が低減されるように複数のグループ間での第３のパルス電圧の位相差を正確に制御することが可能となる。
【００５３】
（１３）第１３の発明
第１３の発明に係る表示装置は、第１１の発明に係る表示装置の構成において、第１の位相差検出手段は、第２のパルス電圧により発生される電磁波に基づいて複数のグループ間での第２のパルス電圧の位相差を検出するものである。
【００５４】
この場合、第２のパルス電圧により発生される電磁波に基づいて複数のグループ間での第２のパルス電圧の位相差を検出することができる。
【００５５】
（１４）第１４の発明
第１４の発明に係る表示装置は、第１２の発明に係る表示装置の構成において、第２の位相差検出手段は、第３のパルス電圧により発生される電磁波に基づいて複数のグループ間での第３のパルス電圧の位相差を検出するものである。
【００５６】
この場合、第３のパルス電圧により発生される電磁波に基づいて複数のグループ間での第３のパルス電圧の位相差を検出することができる。
【００５７】
（１５）第１５の発明
第１５の発明に係る表示装置は、第１１の発明に係る表示装置の構成において、第１の位相差検出手段は、複数の第２の電圧印加回路の電圧または電流に基づいて位相差を検出するものである。
【００５８】
この場合、複数の第２の電圧印加回路の電圧差または電流差に基づいて複数のグループ間での第２のパルス電圧の位相差を検出することができる。
【００５９】
（１６）第１６の発明
第１６の発明に係る表示装置は、第１２の発明に係る表示装置の構成において、第２の位相差検出手段は、複数の第３の電圧印加回路の電圧または電流に基づいて位相差を検出するものである。
【００６０】
この場合、複数の第３の電圧印加回路の電圧差または電流差に基づいて複数のグループ間での第３のパルス電圧の位相差を検出することができる。
【００６１】
（１７）第１７の発明
第１７の発明に係る表示装置は、第２〜第１６のいずれかの発明に係る表示装置の構成において、複数の第２の電極および複数の第３の電極のうち少なくともいずれか一方が複数のグループに非等分割されたものである。この場合、広い周波数帯域で大きな電磁波抑制効果が得られる。
【００６２】
（１８）第１８の発明
第１８の発明に係る表示装置は、第１７の発明に係る表示装置の構成において、複数のグループの数は３であり、３個のグループに属する第２または第３の電極の本数の比は、１：２：１であるものである。この場合、広い周波数帯域で大きな電磁波抑制効果が得られる。
【００６３】
（１９）第１９の発明
第１９の発明に係る表示装置は、第１７の発明に係る表示装置の構成において、複数のグループの数は４であり、４個のグループに属する第２または第３の電極の本数の比は、１：２：２：１であるものである。この場合、広い周波数帯域で大きな電磁波抑制効果が得られる。
【００６４】
（２０）第２０の発明
第２０の発明に係る表示装置は、第１７の発明に係る表示装置の構成において、複数のグループの数は６であり、６個のグループに属する第２または第３の電極の本数の比は、１：２：３：３：２：１であるものである。この場合、広い周波数帯域で大きな電磁波抑制効果が得られる。
【００６５】
（２１）第２１の発明
第２１の発明に係る表示装置は、第１７の発明に係る表示装置の構成において、複数のグループの数は８であり、８個のグループに属する第２または第３の電極の本数の比は、１：２：３：４：４：３：２：１であるものである。この場合、広い周波数帯域で大きな電磁波抑制効果が得られる。
【００６６】
（２２）第２２の発明
第２２の発明に係る表示装置は、第２、第４、第６、第８、第１１、第１３または第１５の発明に係る表示装置の構成において、複数の第２の電圧印加回路の各々は、複数の駆動用集積回路を含むものである。
【００６７】
この場合、駆動用集積回路の単位で複数の第２の電極が複数のグループに区分される。
【００６８】
（２３）第２３の発明
第２３の発明に係る表示装置は、第１〜第２２のいずれかの発明に係る表示装置の構成において、第２のパルス電圧は、書き込み期間に複数の第２の電極に印加される書き込みパルスおよび放電維持期間に複数の第２の電極に印加される第１の維持パルスを含み、第３のパルス電圧は、放電維持期間に複数の第３の電極に印加される第２の維持パルスを含み、位相制御手段は、第１の維持パルスおよび第２の維持パルスのうち少なくともいずれか一方の位相を制御するものである。
【００６９】
この場合、放電維持期間に第１の維持パルスおよび第２の維持パルスのうち少なくともいずれか一方の位相差が制御される。このように、放電維持期間に第１の維持パルスおよび第２の維持パルスのうち少なくともいずれか一方の位相差を制御することにより、位相制御手段の回路構成および配線が簡単になる。
【００７０】
（２４）第２４の発明
第２４の発明に係る表示装置は、第１〜第２３のいずれかの発明に係る表示装置の構成において、位相制御手段は、第２のパルス電圧または第３のパルス電圧のエッジの位相を制御するものである。
【００７１】
この場合、第２のパルス電圧または第３のパルス電圧のエッジの位相が制御される。特に、第２のパルス電圧および第３のパルス電圧のエッジのみの位相を制御する場合には、位相制御手段の回路構成および配線が簡単になる。
【００７２】
（２５）第２５の発明
第２５の発明に係る表示装置は、第１〜第２４のいずれかの発明に係る表示装置の構成において、位相制御手段は、第２のパルス電圧または第３のパルス電圧の立ち上がり部分および立ち下がり部分の少なくとも一方の位相を制御するものである。
【００７３】
この場合、第２のパルス電圧または第３のパルス電圧の立ち上がり部分および立ち下がり部分の少なくとも一方の位相が制御される。特に、第２のパルス電圧または第３のパルス電圧の立ち上がり部分および立ち下がり部分の一方のみの位相を制御する場合には、位相制御手段の回路構成および配線が簡単になる。
【００７４】
（２６）第２６の発明
第２６の発明に係る駆動回路は、第１の方向に配列された複数の第１の電極と、第１の方向と交差する第２の方向に配列された複数の第２の電極と、複数の第２の電極とそれぞれ対になるように第２の方向に配列された複数の第３の電極と、複数の第１の電極、複数の第２の電極および複数の第３の電極の交点に設けられた複数の放電セルとを備えた表示装置に用いられる駆動回路であって、画像データに応じて該当する第１の電極に第１のパルス電圧を印加する第１の電圧印加手段と、複数の第２の電極に第２のパルス電圧を印加する第２の電圧印加手段と、複数の第３の電極に第３のパルス電圧を印加する第３の電圧印加手段と、所定の周波数の電磁波が低減されるように複数の第２の電極に印加される第２のパルス電圧および複数の第３の電極に印加される第３のパルス電圧のうち少なくともいずれか一方の位相を制御する位相制御手段とを備えたものである。
【００７５】
本発明に係る駆動回路においては、画像データに応じて該当する第１の電極に第１のパルス電圧が印加されるとともに複数の第２の電極に第２のパルス電圧が印加されることにより、該当する放電セルにおいてアドレス放電が起こる。その後、複数の第２の電極に第２のパルス電圧が印加されるとともに複数の第３の電極に第３のパルス電圧が印加されることにより、該当する放電セルにおいてアドレス放電に引き続いて維持放電が起こる。この場合、複数の第２の電極に印加される第２のパルス電圧および複数の第３の電極に印加される第３のパルス電圧のうち少なくともいずれか一方の位相が制御されることにより、所定の周波数の電磁波が低減される。したがって、不要な電磁波の輻射が抑制される。
【００７６】
（２７）第２７の発明
第２７の発明に係る駆動回路は、第２６の発明に係る駆動回路の構成において、複数の第２の電極は複数のグループに区分され、第２の電圧印加手段は、複数のグループに対応して設けられかつ各々が対応するグループの第２の電極に第２のパルス電圧を印加する複数の第２の電圧印加回路を含み、位相制御手段は、第２のパルス電圧により発生される所定の周波数の電磁波が低減されるように複数の第２の電圧印加回路により複数の第２の電極に印加される第２のパルス電圧に複数のグループ間で位相差を与える第１の位相制御回路を含むものである。
【００７７】
この場合、複数の第２の電極に印加される第２のパルス電圧に複数のグループ間で位相差が与えられることにより、第２のパルス電圧により発生される所定の周波数の電磁波が低減される。したがって、第２のパルス電圧により発生される不要な電磁波の輻射が抑制される。
【００７８】
（２８）第２８の発明
第２８の発明に係る駆動回路は、第２６または第２７の発明に係る駆動回路の構成において、複数の第３の電極は複数のグループに区分され、第３の電圧印加手段は、複数のグループに対応して設けられかつ各々が対応するグループの第３の電極に第３のパルス電圧を印加する複数の第３の電圧印加回路を含み、位相制御手段は、第３のパルス電圧により発生される所定の周波数の電磁波が低減されるように複数の第３の電圧印加回路により複数の第３の電極に印加される第３のパルス電圧に複数のグループ間で位相差を与える第２の位相制御回路を含むものである。
【００７９】
この場合、複数の第３の電極に印加される第３のパルス電圧に複数のグループ間で位相差が与えられることにより、第３のパルス電圧により発生される所定の周波数の電磁波が低減される。したがって、第３のパルス電圧により発生される不要な電磁波の輻射が抑制される。
【００８０】
（２９）第２９の発明
第２９の発明に係る駆動方法は、第１の方向に配列された複数の第１の電極と、第１の方向と交差する第２の方向に配列された複数の第２の電極と、複数の第２の電極とそれぞれ対になるように第２の方向に配列された複数の第３の電極と、複数の第１の電極、複数の第２の電極および複数の第３の電極の交点に設けられた複数の放電セルとを備えた表示装置の駆動方法であって、画像データに応じて該当する第１の電極に第１のパルス電圧を印加するとともに、複数の第２の電極に第２のパルス電圧を印加し、複数の第３の電極に第３のパルス電圧を印加し、所定の周波数の電磁波が低減されるように複数の第２の電極に印加される第２のパルス電圧および複数の第３の電極に印加される第３のパルス電圧のうち少なくともいずれか一方の位相を制御するものである。
【００８１】
本発明に係る駆動方法においては、画像データに応じて該当する第１の電極に第１のパルス電圧が印加されるとともに複数の第２の電極に第２のパルス電圧が印加されることにより、該当する放電セルにおいてアドレス放電が起こる。その後、複数の第２の電極に第２のパルス電圧が印加されるとともに複数の第３の電極に第３のパルス電圧が印加されることにより、該当する放電セルにおいてアドレス放電に引き続いて維持放電が起こる。この場合、複数の第２の電極に印加される第２のパルス電圧および複数の第３の電極に印加される第３のパルス電圧のうち少なくともいずれか一方の位相が制御されることにより、所定の周波数の電磁波が低減される。したがって、不要な電磁波の輻射が抑制される。
【００８２】
【発明の実施の形態】
以下、本発明に係る表示装置の一例としてプラズマディスプレイ装置について説明する。
【００８３】
図１は本発明の一実施例によるプラズマディスプレイ装置の構成を示すブロック図である。
【００８４】
図１のプラズマディスプレイ装置は、ＰＤＰ（プラズマディスプレイパネル）１、データドライバ２、４個のスキャンドライバ３１，３２，３３，３４、８個のスキャンドライバＩＣ（集積回路）３ａ、４個のサステインドライバ４１，４２，４３，４４、制御信号発生回路５および位相制御回路６，７を含む。
【００８５】
ＰＤＰ１は、複数のアドレス電極（データ電極）１１、複数のスキャン電極（走査電極）１２および複数のサステイン電極（維持電極）１３を含む。複数のアドレス電極１１は画面の垂直方向に配列され、複数のスキャン電極１２および複数のサステイン電極１３は画面の水平方向に配列されている。
【００８６】
アドレス電極１１、スキャン電極１２およびサステイン電極１３の各交点に図２８に示した放電セルが形成され、各放電セルが画面上の画素を構成する。
【００８７】
ＰＤＰ１は４個のブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４に区分されている。本実施例では、ブロックＢＫ１〜ＢＫ４の各々が、１２８本のスキャン電極１２および１２８本のサステイン電極１３を含む。
【００８８】
データドライバ２は、ＰＤＰ１の複数のアドレス電極１１に接続されている。４個のスキャンドライバ３１〜３４は位相制御回路６に接続されている。また、スキャンドライバ３１〜３４の各々には、２個ずつスキャンドライバＩＣ３ａが接続されている。
【００８９】
スキャンドライバ３１に接続された２個のスキャンドライバＩＣ３ａはブロックＢＫ１のスキャン電極１２に接続され、スキャンドライバ３２に接続された２個のスキャンドライバＩＣ３ａはブロックＢＫ２のスキャン電極１２に接続されている。スキャンドライバ３３に接続された２個のスキャンドライバＩＣ３ａはブロックＢＫ３のスキャン電極１２に接続され、スキャンドライバ３３に接続された２個のスキャンドライバＩＣ３ａはブロックＢＫ４のスキャン電極１２に接続されている。
【００９０】
４個のサステインドライバ４１〜４４は位相制御回路７に接続されている。サステインドライバ４１はブロックＢＫ１のサステイン電極１３に接続され、サステインドライバ４２はブロックＢＫ２のサステイン電極１３に接続され、サステインドライバ４３はブロックＢＫ３のサステイン電極１３に接続され、サステインドライバ４４はブロックＢＫ４のサステイン電極１３に接続されている。
【００９１】
制御信号発生回路５は、データドライバ２、スキャンドライバ３１〜３４、スキャンドライバＩＣ３ａ、サステインドライバ４１〜４４および位相制御回路６，７に各種制御信号を与える。特に、制御信号発生回路５は、位相制御回路６に制御信号ＣＣ０Ｈ，ＣＣ０Ｌを与え、位相制御回路７に制御信号ＣＵ０Ｈ，ＣＵ０Ｌを与える。
【００９２】
位相制御回路６は、制御信号ＣＣ０Ｈ，ＣＣ０Ｌに応答して、制御信号ＣＣ１Ｈ，ＣＣ１Ｌをスキャンドライバ３１に与え、制御信号ＣＣ２Ｈ，ＣＣ２Ｌをスキャンドライバ３２に与え、制御信号ＣＣ３Ｈ，ＣＣ３Ｌをスキャンドライバ３３に与え、制御信号ＣＣ４Ｈ，ＣＣ４Ｌをスキャンドライバ３４に与える。また、位相制御回路７は、制御信号ＣＵ０Ｈ，ＣＵ０Ｌに応答して、制御信号ＣＵ１Ｈ，ＣＵ１Ｌをサステインドライバ４１に与え、制御信号ＣＵ２Ｈ，ＣＵ２Ｌをサステインドライバ４２に与え、制御信号ＣＵ３Ｈ，ＣＵ３Ｌをサステインドライバ４３に与え、制御信号ＣＵ４Ｈ，ＣＵ４Ｌをサステインドライバ４４に与える。
【００９３】
データドライバ２は、書き込み期間において、画像データＶＤに応じてＰＤＰ１の該当するアドレス電極１１に書き込みパルスを印加する。また、複数のスキャンドライバＩＣ３ａは、スキャンドライバ３１〜３４の出力電圧により駆動され、書き込み期間において、シフトパルスＳＨを垂直走査方向にシフトしつつＰＤＰ１の複数のスキャン電極１２に書き込みパルスを順に印加する。それにより、該当する放電セルにおいてアドレス放電が起こる。
【００９４】
複数のスキャンドライバＩＣ３ａは、維持期間において、複数のスキャン電極１２に維持パルスを印加する。また、サステインドライバ４１〜４４は、維持期間において、ＰＤＰ１の複数のサステイン電極１３にスキャン電極１２の維持パルスに対して位相が１８０°ずれた維持パルスを印加する。それにより、該当する放電セルにおいて維持放電が行われる。
【００９５】
この場合、ブロックＢＫ１〜ＢＫ４のスキャン電極１２にスキャンドライバ３１〜３４によりそれぞれ印加される維持パルスの位相が位相制御回路６により制御される。また、ブロックＢＫ１〜ＢＫ４のサステイン電極１３にサステインドライバ４１〜４４によりそれぞれ印加される維持パルスの位相が位相制御回路７により制御される。
【００９６】
図２は図１のＰＤＰ１におけるブロックＢＫ１〜ＢＫ４のスキャン電極１２およびサステイン電極１３の駆動電圧を示すタイミング図である。
【００９７】
初期化および書き込み期間には、ブロックＢＫ１〜ＢＫ４の複数のスキャン電極１２に初期セットアップパルスＰｓｅｔが同時に印加される。その後、ブロックＢＫ１の複数のスキャン電極１２に書き込みパルスＰｗが順に印加され、ブロックＢＫ２の複数のスキャン電極１２に書き込みパルスＰｗが順に印加され、ブロックＢＫ３の複数のスキャン電極１２に書き込みパルスＰｗが順に印加され、ブロックＢＫ４の複数のスキャン電極１２に書き込みパルスＰｗが順に印加される。これにより、ＰＤＰ１の該当する放電セルにおいてアドレス放電が起こる。
【００９８】
次に、維持期間において、ブロックＢＫ１〜ＢＫ４の複数のスキャン電極１２に維持パルスＰｓｃが周期的に印加され、サステイン電極１３に維持パルスＰｓｕが周期的に印加される。各ブロックＢＫ１〜ＢＫ４において、維持パルスＰｓｕの位相は、維持パルスＰｓｃの位相に対して１８０°ずれている。維持パルスＰｓｃおよび維持パルスＰｓｕの電圧はＶｓｕｓである。
【００９９】
ブロックＢＫ２のスキャン電極１２に印加される維持パルスＰｓｃはブロックＢＫ１のスキャン電極１２に印加される維持パルスＰｓｃに対してΔｔ１遅延している。また、ブロックＢＫ３のスキャン電極１２に印加される維持パルスＰｓｃはブロックＢＫ２のスキャン電極１２に印加される維持パルスＰｓｃに対してΔｔ２遅延している。さらに、ブロックＢＫ４のスキャン電極１２に印加される維持パルスＰｓｃはブロックＢＫ３のスキャン電極１２に印加される維持パルスＰｓｃに対してΔｔ３遅延している。
【０１００】
図３は図１の主としてスキャンドライバ３１の構成を示す回路図である。図１のスキャンドライバ３２，３３，３４の構成も、スキャンドライバ３１の構成と同様である。図３には、スキャンドライバ３１に接続される１つのスキャンドライバＩＣ３ａのみが示されている。
【０１０１】
図３に示すように、スキャンドライバ３１は、電力回収回路３００および複数のスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ５，ＳＷ６，ＳＷ７を含む。電力回収回路３００の出力端子はノードＮ１に接続されている。なお、電力回収回路３００の構成は、図３２に示した電力回収回路４００の構成と同様である。
【０１０２】
スイッチＳＷ１は電源端子Ｖ１とノードＮ１との間に接続され、スイッチＳＷ２，ＳＷ７はノードＮ１と接地端子との間に接続されている。スイッチＳＷ３は電源端子Ｖ２とノードＮ１との間に接続されている。スイッチＳＷ５は電源端子Ｖ３とノードＮ３との間に接続され、スイッチＳＷ６はノードＮ１とノードＮ３との間に接続されている。ノードＮ１，Ｎ３はスキャンドライバＩＣ３ａに接続されている。スキャンドライバＩＣ３ａは６４本のスキャン電極１２に接続されている。スイッチＳＷ１のオンオフは、図１の位相制御回路６から与えられる制御信号ＣＣ１Ｈにより制御される。また、スイッチＳＷ２のオンオフは、図１の位相制御回路６から与えられる制御信号ＣＣ１Ｌにより制御される。
【０１０３】
電源端子Ｖ１には電圧Ｖｓｕｓが印加され、電源端子Ｖ２には電圧Ｖｓｅｔが印加され、電源端子Ｖ３には電圧Ｖｓｃｎが印加される。電圧Ｖｓｕｓは例えば２００Ｖであり、電圧Ｖｓｅｔは例えば４５０Ｖであり、電圧Ｖｓｃｎは例えば７０Ｖである。
【０１０４】
図４は図３のスキャンドライバ３１の動作を示すタイミング図である。図４において、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ５，ＳＷ６，ＳＷ７のオンの期間を矢印で示す。
【０１０５】
初期化期間の開始時には、スイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７がオフし、スイッチＳＷ２，ＳＷ６がオンしている。そして、スイッチＳＷ１，ＳＷ３がオンし、スイッチＳＷ２がオフする。これにより、ノードＮ１，Ｎ３の電圧がＶｓｅｔに上昇する。その後、スイッチＳＷ１，ＳＷ３がオフし、スイッチＳＷ７がオンした後、スイッチＳＷ２がオンする。それにより、ノードＮ１，Ｎ３の電圧が０Ｖまで低下する。この場合、スキャンドライバＩＣ３ａは、ノードＮ１，Ｎ３の電圧を複数のスキャン電極１２に印加する。このようにして、複数のスキャン電極１２に初期セットアップパルスＰｓｅｔが印加される。
【０１０６】
書き込み期間には、スイッチＳＷ５がオンし、スイッチＳＷ６がオフする。スイッチＳＷ２はオン状態を維持し、スイッチＳＷ１，ＳＷ３，ＳＷ７はオフ状態を維持する。これにより、ノードＮ３の電圧はＶｓｃｎとなり、ノードＮ１の電圧は０Ｖとなる。この場合、スキャンドライバＩＣ３ａはシフトパルスＳＨを垂直走査方向にシフトしつつシフトパルスＳＨに同期して複数のスキャン電極１２に負極性の書き込みパルスＰｗを順に印加する。その後、スイッチＳＷ５がオフし、スイッチＳＷ６がオンする。それにより、ノードＮ３の電圧は０Ｖとなる。
【０１０７】
維持期間においては、スイッチＳＷ３，ＳＷ５，ＳＷ７がオフ状態を保ち、スイッチＳＷ６がオン状態を保つ。この状態で、スイッチＳＷ１およびスイッチＳＷ２が交互にオンおよびオフを繰り返す。それにより、ノードＮ２，Ｎ３の電圧が一定周期でＶｓｕｓと０Ｖとの間で変化する。この場合、スキャンドライバＩＣ３ａは、ノードＮ１，Ｎ３の電圧を複数のスキャン電極１２に与える。その結果、複数のスキャン電極１２に周期的な維持パルスＰｓｃが同時に印加される。
【０１０８】
図５は図１のサステインドライバ４１の構成を示す回路図である。図１のサステインドライバ４２，４３，４４の構成も、サステインドライバ４１の構成と同様である。
【０１０９】
図５に示すように、サステインドライバ４１は、電力回収回路４００およびスイッチＳＷ１１，ＳＷ１２を含む。電力回収回路４００の出力端子はノードＮ５に接続されている。なお、電力回収回路４００の構成は、図３２に示した電力回収回路４００の構成と同様である。
【０１１０】
スイッチＳＷ１１は電源端子Ｖ４とノードＮ５との間に接続され、スイッチＳＷ１２はノードＮ５と接地端子との間に接続されている。電源端子Ｖ４には電圧Ｖｓｕｓが印加される。電圧Ｖｓｕｓは例えば２００Ｖである。ノードＮ５は６４本のサステイン電極１３に接続されている。
【０１１１】
スイッチＳＷ１１のオンオフは、図１の位相制御回路７から与えられる制御信号ＣＵ１Ｈにより制御される。また、スイッチＳＷ１２のオンオフは、図１の位相制御回路７から与えられる制御信号ＣＵ１Ｌにより制御される。
【０１１２】
図６は図５のサステインドライバ４１の動作を示すタイミング図である。図６において、スイッチＳＷ１１，ＳＷ１２のオンの期間を矢印で示す。
【０１１３】
初期化および書き込み期間には、スイッチＳＷ１１がオンし、スイッチＳＷ１２がオフする。それにより、サステイン電極１３の電圧がＶｓｕｓに固定される。
【０１１４】
維持期間において、スイッチＳＷ１１およびスイッチＳＷ１２が交互にオンおよびオフを繰り返す。それにより、ノードＮ５の電圧がＶｓｕｓと０Ｖとの間で周期的に変化する。その結果、複数のサステイン電極１３に周期的な維持パルスＰｓｕが同時に印加される。
【０１１５】
図７は図１のスキャンドライバ３１〜３４により発生される維持パルスの詳細な波形図である。
【０１１６】
図７に示すように、維持パルスの立ち上がり部分は、図３の電力回収回路３００の放電動作により緩やかに変化する湾曲部ｃ１と、スイッチＳＷ１のオン動作により急峻に立ち上がるエッジｅ１とからなる。また、維持パルスの立ち下がり部分は、電力回収回路３００の充電動作により緩やかに変化する湾曲部ｃ２と、スイッチＳＷ２のオン動作により急峻に立ち下がるエッジｅ２とからなる。
【０１１７】
本実施例では、破線で示すように、位相制御回路６により維持パルスの立ち上がり部のエッジｅ１の位相および立ち下がり部のエッジｅ２の位相が制御される。
【０１１８】
なお、位相制御回路６により維持パルスの立ち上がり部のエッジｅ１の位相および立ち下がり部のエッジｅ２の位相のいずれか一方のみを制御してもよい。その場合には、位相制御回路６の回路構成および配線が簡単になる。また、位相制御回路６により維持パルスの立ち上がり部または立ち下がり部の全体の位相を制御してもよい。
【０１１９】
図１のサステインドライバ４１〜４４により発生される維持パルスの波形も、図７に示した維持パルスの波形と同様である。本実施例では、位相制御回路７により維持パルスの立ち上がり部のエッジｅ１の位相および立ち下がり部のエッジｅ２の位相が制御される。
【０１２０】
なお、位相制御回路７により維持パルスの立ち上がり部のエッジｅ１の位相および立ち下がり部のエッジｅ２の位相のいずれか一方のみを制御してもよい。その場合には、位相制御回路７の回路構成および配線が簡単になる。また、位相制御回路７により維持パルスの立ち上がり部または立ち下がり部の全体の位相を制御してもよい。
【０１２１】
次に、本実施例のプラズマディスプレイ装置における電磁波低減の原理について説明する。
【０１２２】
図８は駆動パルスおよびその駆動パルスの高調波を示す波形図である。なお、図８の駆動パルスは、図２に示した維持パルスＰｓｃまたは維持パルスＰｓｕのエッジ部ｅ１，ｅ２（図７参照）に等価である。一般に、パルスは様々な周波数成分を有する複数の波の合成波である。
【０１２３】
図８には、駆動パルスｈ０ならびに１次高調波ｈ１、３次高調波ｈ２、５次高調波ｈ３および７次高調波ｈ４が示されている。
【０１２４】
図９および図１０は図１のプラズマディスプレイ装置における電磁波低減の原理を示す波形図である。
【０１２５】
図９において、ブロックＢＫ２の駆動パルス（以下、第２パルスと呼ぶ）は、ブロックＢＫ１の駆動パルス（以下、第１パルスと呼ぶ）に対してΔｔ１遅延している。第１パルスのｎ次高調波と第２パルスのｎ次高調波との位相差が１８０°である場合には、第１パルスのｎ次高調波と第２パルスのｎ次高調波とが打ち消し合う。したがって、合成されたｎ次高調波の振幅は０となる。
【０１２６】
図１０において、ブロックＢＫ２の駆動パルス（第２パルス）はブロックＢＫ１の駆動パルス（第１パルス）に対して２Δｔ１遅延している。この場合、第１パルスのｎ次高調波と第２パルスのｎ次高調波との位相差が０°となるので、第１パルスのｎ次高調波と第２パルスのｎ次高調波とは強め合う。したがって、合成されたｎ次高調波の振幅は２倍になる。
【０１２７】
このように、位相差によって駆動パルスのｎ次高調波が互いに打ち消し合う場合および振幅が２倍になる場合がある。したがって、２つのブロック間で所望の周波数の高調波が打ち消し合うように駆動パルスの位相差を設定することにより、所望の周波数の電磁波を低減することができる。３つ以上のブロック間でも所望の周波数が打ち消し合うように駆動パルスの位相差を設定することにより、同様に所望の周波数の電磁波を低減することができる。
【０１２８】
図１１は図１のプラズマディスプレイ装置における主として位相制御回路７の構成を示すブロック図である。また、図１２はサステインドライバ間に設けられる電磁波検出器の斜視図である。
【０１２９】
図１１に示すように、位相制御回路７は、位相検出部７１、位相遅延回路７２および位相スキャン回路７３を含む。位相検出部７１は、増幅器７０１、周波数選択回路７０２、検波器７０３および最小値検出部７０４を含む。
【０１３０】
また、電磁波検出器７０が、サステインドライバ４１，４２間に設けられる。図１のサステインドライバ４２，４３間およびサステインドライバ４３，４４間にも、同様の電磁波検出器７０が設けられる。
【０１３１】
位相検出部７１、位相遅延回路７２および位相スキャン回路７３は、サステインドライバ４１〜４４に対して共通に設けられてもよく、その場合には時分割で動作する。
【０１３２】
図１２に示すように、サステインドライバ４１の維持パルス出力端子４１０とサステインドライバ４２の維持パルス出力端子４２０との間に電磁波検出器７０が配置されている。電磁波検出器７０は、空芯コイル７１１および回路基板７１２により構成される。
【０１３３】
サステインドライバ４１の維持パルス出力端子４１０は、フレキシブル基板４１２を介してＰＤＰ１のブロックＢＫ１の複数のサステイン電極１３に接続されている。同様に、サステインドライバ４２の維持パルス出力端子４２０は、フレキシブル基板４１２を介してＰＤＰ１のブロックＢＫ２の複数のサステイン電極１３に接続されている。
【０１３４】
空芯コイル７１１には、維持パルス出力端子４１０および複数のサステイン電極１３から発生される電磁波ならびに維持パルス出力端子４２０および複数のサステイン電極１３から発生される電磁波に基づいて磁界の変化率に比例した電流が流れる。空芯コイル７１１に流れる電流は回路基板７１２を通して図１１の位相検出部７１の増幅器７０１に与えられる。
【０１３５】
増幅器７０１は、電磁波検出器７０から与えられた電流を交流電圧に変換しつつ増幅する。周波数選択回路７０２は、周波数選択フィルタまたは同調増幅回路からなり、増幅器７０１から出力される交流電圧から設定された周波数成分を選択して出力する。本実施例では、周波数選択回路７０２が、例えば３０〜５０ＭＨｚの周波数成分を選択して出力する。この周波数成分は、放電発光特性を左右する領域であるが、上述のようにこの周波数成分の波形をなまらせることはできない。
【０１３６】
検波器７０３は、周波数選択回路７０２から出力された交流電圧を直流電圧に変換して出力する。最小値検出部７０４は、後述する方法で検波器７０３から出力される電圧の最小値を検出し、その最小値を最適遅延時間として位相スキャン回路７３に与える。
【０１３７】
一方、位相遅延回路７２は、図１の制御信号発生回路５により発生される制御信号ＣＵ０Ｈ，ＣＵ０Ｌを受け、その制御信号ＣＵ０Ｈ，ＣＵ０Ｌを位相スキャン回路７３から与えられる遅延時間だけ遅延させることにより、制御信号ＣＵ０Ｈ，ＣＵ０Ｌに対してそれぞれ位相差を有する制御信号ＣＵ２Ｈ，ＣＵ２Ｌをサステインドライバ４２に与えるとともに、制御信号ＣＵ０Ｈ，ＣＵ０Ｌに対して所定の時間（例えば４０ｎｓ）だけ遅延した制御信号ＣＵ１Ｈ，ＣＵ１Ｌをサステインドライバ４１に与える。なお、制御信号ＣＵ０Ｈ，ＣＵ０Ｌをそのまま制御信号ＣＵ１Ｈ，ＣＵ１Ｌとしてサステインドライバ４１に与えてもよい。
【０１３８】
位相スキャン回路７３は、所定の位相スキャン期間に、位相遅延回路７２から出力される制御信号ＣＵ２Ｈ，ＣＵ２Ｌと制御信号ＣＵ１Ｈ，ＣＵ１Ｌとの位相差が例えば０ｎｓから１５０ｎｓまで変化するように遅延時間を変化させた後、最小値検出部７０４から与えられる最適遅延時間を位相遅延回路７２に与える。
【０１３９】
この場合、制御信号ＣＵ１Ｈ，ＣＵ１Ｌは図５のサステインドライバ４１のスイッチＳＷ１１，ＳＷ１２を制御する信号である。また、制御信号ＣＵ２Ｈ，ＣＵ２Ｌはサステインドライバ４２のスイッチＳＷ１１，ＳＷ１２を制御する信号である。
【０１４０】
図１３は図１１の主として最小値検出部７０４、位相遅延回路７２および位相スキャン回路７３の構成を示すブロック図である。
【０１４１】
最小値検出部７０４は、Ａ／Ｄ変換器（アナログ・デジタル変換器）７１３および比較器７１４を含む。また、位相スキャン回路７３は、カウンタ７３１、メモリ７３２およびセレクタ７３３を含む。位相遅延回路７１は、２つの位相遅延回路７２ａ，７２ｂから構成される。位相遅延回路７２ａは、４個のセレクタ７２１，７２２，７２３，７２４、５個の遅延素子７２０，７２５，７２６，７２７，７２８および選択信号発生回路７２９を含む。遅延素子７２０，７２５〜７２８は、ラッチ回路またはバッファ回路からなる。位相遅延回路７２ｂの構成も、位相遅延回路７２ａの構成と同様である。
【０１４２】
最小値検出部７０４のＡ／Ｄ変換器７１３は、検波器７０３から出力される直流電圧をアナログ・デジタル変換し、デジタル信号を出力する。比較器７１４は、Ａ／Ｄ変換器７１３から出力されるデジタル信号の最小値を保持して出力する。
【０１４３】
すなわち、比較器７１４は、Ａ／Ｄ変換器７１３から現在与えられたデジタル信号の値を既に保持している値と比較し、現在与えられたデジタル信号の値が既に保持している値よりも小さい場合に、現在与えられたデジタル信号の値を最小値として保持するとともに、位相スキャン回路７３のメモリ７３２に書き込み信号ＷＲを与える。また、比較器７１４は、現在与えられたデジタル信号の値が既に保持している値よりも大きい場合には、既に保持している値を最小値として保持する。
【０１４４】
一方、位相スキャン回路７３のカウンタ７３１は、位相スキャン期間において、リセット信号ＲＳＴによりリセットされ、クロック信号ＣＫのパルスのカウントを開始し、カウント値をメモリ７３２およびセレクタ７３３の一方の入力端子に与える。
【０１４５】
メモリ７３２は、比較器７１４から与えられる書き込み信号ＷＲに応答してカウンタ７３１から与えられるカウント値を記憶するとともに出力する。このように、メモリ７３２に記憶されるカウント値は書き込み信号ＷＲに応答して更新される。メモリ７３２から出力されるカウント値は、セレクタ７３３の他方の入力端子に与えられる。
【０１４６】
セレクタ７３３は、カウンタ７３１のカウント動作中にカウンタ７３１から与えられるカウント値を選択して位相遅延回路７２に遅延時間として与える。カウンタ７３１のカウント動作の終了後に、セレクタ７３３は、メモリ７３２から出力されるカウント値を選択して位相遅延回路７２に最適遅延時間として与える。
【０１４７】
位相遅延回路７２ａの選択信号発生回路７２９は、位相スキャン期間にセレクタ７３３から出力される遅延時間に基づいて選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４をそれぞれセレクタ７２１，７２２，７２３，７２４に与える。
【０１４８】
遅延素子７２５，７２６，７２７，７２８の遅延量はそれぞれ１Ｔ、２Ｔ、４Ｔおよび８Ｔに設定されている。また、遅延素子７２０の遅延量は例えば４Ｔに設定されている。ここで、Ｔは任意の時間を表す。例えば、制御信号ＣＵ２Ｌと制御信号ＣＵ１Ｌとの位相差を０〜１５０ｎｓの範囲内で変化させる場合には、Ｔを１０ｎｓに設定する。セレクタ７２１は、選択信号ＳＥＬ１に基づいて制御信号ＣＵ０Ｌおよび遅延素子７２５の出力信号のいずれか一方を選択して出力する。セレクタ７２２は、選択信号ＳＥＬ２に基づいてセレクタ７２１の出力信号および遅延素子７２６の出力信号のいずれか一方を選択して出力する。セレクタ７２３は、選択信号ＳＥＬ３に基づいてセレクタ７２２の出力信号および遅延素子７２７の出力信号のいずれか一方を選択して出力する。セレクタ７２４は、選択信号ＳＥＬ４に基づいてセレクタ７２３の出力信号および遅延素子７２８の出力信号のいずれか一方を選択して制御信号ＣＵ２Ｌとして出力する。
【０１４９】
また、遅延素子７２０にも制御信号ＣＵ０Ｌが与えられる。遅延素子７２０の出力信号は、制御信号ＣＵ１Ｌとして出力される。
【０１５０】
なお、位相遅延回路７２ｂは、位相遅延回路７２ａと同様にして、制御信号ＣＵ０Ｈを受け、制御信号ＣＵ２Ｈおよび制御信号ＣＵ１Ｈを出力する。
【０１５１】
例えば、セレクタ７３３から出力される遅延時間が５Ｔの場合には、セレクタ７２１は遅延回路７２５の出力信号を選択し、セレクタ７２２はセレクタ７２１の出力信号を選択し、セレクタ７２３は遅延回路７２７の出力信号を選択し、セレクタ７２４はセレクタ７２３の出力信号を選択する。これにより、制御信号ＣＵ０Ｌに対する制御信号ＣＵ２Ｌの遅延時間が５Ｔとなる。また、制御信号ＣＵ１Ｌに対する制御信号ＣＵ２Ｌの遅延時間はＴとなる。
【０１５２】
このようにして、位相スキャン期間において、カウンタ７３１のカウント値が順次増加することにより制御信号ＣＵ２Ｌと制御信号ＣＵ１Ｌとの位相差が０から１５０ｎｓまで順次変化し、所定の周波数で電磁波のレベルが最小となるときのカウンタ７３１のカウント値がメモリ７３２に記憶される。
【０１５３】
その後、メモリ７３２に記憶されたカウント値が最適遅延時間として選択信号発生回路７２９に与えられることにより、電磁波のレベルが最小となるように制御信号ＣＵ２Ｌと制御信号ＣＵ１Ｌとの位相差が設定される。
【０１５４】
上記の位相スキャン期間は、電源投入直後および所定の時間ごとに定期的に設定される。
【０１５５】
なお、図１の位相制御回路６の構成も、図１１に示した位相制御回路７の構成と同様である。この場合、位相制御回路６は、制御信号ＣＣ０Ｈ，ＣＣ０Ｌを受け、制御信号ＣＣ１Ｈ，ＣＣ１Ｌ，ＣＣ２Ｈ，ＣＣ２Ｌ，ＣＣ３Ｈ，ＣＣ３Ｌ，ＣＣ４Ｈ，ＣＣ４Ｌを出力する。ただし、位相制御回路６に接続される電磁波検出器７０は、スキャンドライバ３１，３２の出力端子間、スキャンドライバ３２，３３の出力端子間およびスキャンドライバ３３，３４間の出力端子間に設ける。
【０１５６】
あるいは、図１２に示した電磁波検出器７０をスキャンドライバ３１に接続されるスキャンドライバＩＣ３ａの出力端子とスキャンドライバ３２に接続されるスキャンドライバＩＣ３ａの出力端子との間、スキャンドライバ３２に接続されるスキャンドライバＩＣ３ａの出力端子とスキャンドライバ３３に接続されるスキャンドライバＩＣ３ａの出力端子との間およびスキャンドライバ３３に接続されるスキャンドライバＩＣ３ａの出力端子とスキャンドライバ３４に接続されるスキャンドライバＩＣ３ａの出力端子との間に設けてもよい。
【０１５７】
この場合、位相制御回路６から出力される制御信号ＣＣ１Ｈ，ＣＣ１Ｌは図３のスイッチＳＷ１，ＳＷ２を制御する信号である。
【０１５８】
図１４は駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差による電磁波低減効果を説明するための図である。ここで、ｆ0 を電磁波の所定の周波数とする。駆動パルスＤＳ１，ＤＳ２は異なるブロックにおけるサステイン電極１３に印加される維持パルスＰｓｕである。あるいは、駆動パルスＤＳ１，ＤＳ２は異なるブロックにおけるスキャン電極１２に印加される維持パルスＰｓｃである。
【０１５９】
図１４（ａ）に示すように、駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔが０の場合には、電磁波レベルは全周波数にわたって高く、所定の周波数ｆ0 での電磁波低減効果は０である。図１４（ｂ），（ｃ），（ｄ）の右図において、一点鎖線は駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔが０のときの電磁波レベルを示す。
【０１６０】
図１４（ｂ）に示すように、駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔがαになると、所定の周波数ｆ0 での電磁波レベルが下降し、電磁波低減効果が大きくなる。ここで、α＜１／２ｆ0 である。
【０１６１】
図１４（ｃ）に示すように、駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔが１／２ｆ0 のときには、所定の周波数ｆ0 での電磁波レベルが最小となり、電磁波低減効果が最大となる。
【０１６２】
図１４（ｄ）に示すように、駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔが１／２ｆ0 ＋αになると、所定の周波数ｆ0 での電磁波レベルが再び上昇し、再び電磁波低減効果が小さくなる。
【０１６３】
このように、駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔを変化させることにより所定の周波数ｆ0 での電磁波レベルが上下し、周波数ｆ0 での電磁波レベルが極小値を持つ。したがって、駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔを１／２ｆ0 に設定することにより、所定の周波数ｆ0 での電磁波レベルを最小にすることができる。
【０１６４】
図１５はＰＤＰの４つのブロック内のスキャン電極１２およびサステイン電極１３の本数比による電磁波低減効果の違いを説明するための図であり、（ａ）はＰＤＰ１を４つのブロックに等分割した場合（スキャン電極１２およびサステイン電極１３の本数比が１：１：１：１の場合）の電磁波レベルの周波数特性を示し、（ｂ）はＰＤＰ１をスキャン電極１２およびサステイン電極１３の本数比１：２：２：１で４つのブロックに分割した場合の電磁波レベルの周波数特性を示す。
【０１６５】
なお、図１５（ａ），（ｂ）の例において４つのブロック間での維持パルスの位相差は等しいものとする。
【０１６６】
以下の説明において、各ブロック内のスキャン電極１２およびサステイン電極１３の本数の比を単に本数比と呼ぶ。
【０１６７】
図１５（ｂ）に示すようにＰＤＰ１を本数比１：２：２：１で分割した場合には、図１５（ａ）に示すようにＰＤＰ１を等分割した場合に比べて、特定の周波数帯域で電磁波レベルをより低減することができ、かつ広い周波数帯域で電磁波レベルを低減することができる。このように、複数のブロックの本数比を適切に設定することにより、ブロック間での維持パルスの位相差が等しい場合にも広い周波数帯域で大きな電磁波低減効果が得られることが分かる。
【０１６８】
図１６はＰＤＰ１のブロック分割方法を示す図である。以下、駆動パルスの周期を５０００ｎｓとする。
【０１６９】
図１６（ａ）の例では、ＰＤＰ１が２つのブロックＢＫ１，ＢＫ２に分割されている。ブロックＢＫ１，ＢＫ２の本数比は１：１であり、ブロックＢＫ１，ＢＫ２間の駆動パルスの位相差はαｎｓである。
【０１７０】
図１６（ｂ）の例では、ＰＤＰ１が３つのブロックＢＫ１，ＢＫ２，ＢＫ３に分割されている。ブロックＢＫ１，ＢＫ２，ＢＫ３の本数比は１：２：１であり、ブロックＢＫ１，ＢＫ２間の駆動パルスの位相差はαｎｓであり、ブロックＢＫ２，ＢＫ３間の駆動パルスの位相差はβｎｓである。
【０１７１】
図１６（ｃ）の例では、ＰＤＰ１が４つのブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４に分割されている。ブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４の本数比は１：２：２：１である。ブロックＢＫ１，ＢＫ２間の駆動パルスの位相差はαｎｓであり、ブロックＢＫ２，ＢＫ３間の駆動パルスの位相差はβｎｓであり、ブロックＢＫ３，ＢＫ４間の駆動パルスの位相差はγｎｓである。
【０１７２】
図１７〜図２７はブロック分割による妨害低減レベルの周波数特性の計算結果を示す図である。図１７〜図２７では、隣接するブロック間での駆動パルスの位相差をΔｔで示す。ここでは、駆動パルスの周期を５０００ｎｓとする。
【０１７３】
図１７〜図２２はＰＤＰ１を２分割した場合の妨害低減レベルの周波数特性の計算結果を示す。ブロックの本数比は１：１である。
【０１７４】
図１７は位相差Δｔが５ｎｓの場合の計算結果、図１８は位相差Δｔが８ｎｓの場合の計算結果、図１９は位相差Δｔが１０ｎｓの場合の計算結果、図２０は位相差Δｔが１５ｎｓの場合の計算結果、図２１は位相差Δｔが３０ｎｓの場合の計算結果、図２２は位相差Δｔが１００ｎｓの場合の計算結果である。図１７〜図２２に示すように、位相差Δｔを調整することにより妨害低減レベルが最小となる周波数を調整することができるとともに妨害低減レベルの極小点の数を調整することができる。
【０１７５】
なお、妨害低減レベルが最小となる周波数をｆ0 とすると、ブロック間の位相差Δｔは次式で表される。
【０１７６】
Δｔ＝１／２ｆ0
図２３および図２４はＰＤＰ１を３分割した場合の妨害低減レベルの周波数特性の計算結果を示す。位相差Δｔは８ｎｓである。図２３はブロックの本数比が１：１：１の場合の計算結果、図２４は本数比が１：２：１の場合の計算結果である。
【０１７７】
図２３に示すように、本数比が１：１：１の場合には、妨害低減効果が小さく、図２４に示すように、本数比が１：２：１の場合には、妨害低減効果が大きくなっている。
【０１７８】
図２５および図２６はＰＤＰ１を４分割した場合の妨害低減レベルの周波数特性の計算結果を示す。位相差Δｔは８ｎｓである。図２５はブロックの本数比を１：１：１：１とした場合の計算結果、図２６はブロックの本数比を１：２：２：１とした場合の計算結果である。
【０１７９】
図２５および図２６に示すように、ブロックの本数比を１：２：２：１とした場合には、ＰＤＰ１を等分割した場合に比べて妨害低減効果が大きくなっている。
【０１８０】
図２７はＰＤＰ１を６分割した場合の妨害低減レベルの周波数特性の計算結果を示す。ブロックの本数比は１：１：１：１：１：１であり、位相差Δｔは８ｎｓである。図２７に示すように、ＰＤＰ１を６分割した場合には、妨害低減効果が大きくなっている。
【０１８１】
図１８、図２３、図２５および図２７の比較から、ＰＤＰ１が等分割されかつブロック間での位相差が等しい場合には、ブロック分割数が多いほど妨害低減効果が大きくなることがわかる。
【０１８２】
また、図２３と図２４との比較および図２５と図２６との比較から、ブロック分割数が等しくかつブロック間での位相差が等しい場合には、複数のブロック内のスキャン電極１２およびサステイン電極１３の本数が異なるようにＰＤＰ１を分割した方がＰＤＰ１を等分割した場合に比べて妨害低減効果が大きくなることがわかる。
【０１８３】
なお、ＰＤＰ１を３分割する場合には、ブロックの本数比を１：２：１に設定した場合に妨害低減効果が大きくなる。また、ＰＤＰを４分割する場合には、ブロックの本数比を１：２：２：１に設定した場合に妨害低減効果が大きくなる。さらに、ＰＤＰ１を６分割する場合には、ブロックの本数比を１：２：３：３：２：１に設定した場合に妨害低減効果が大きくなる。また、ＰＤＰ１を８分割する場合には、ブロックの本数比を１：２：３：４：４：３：２：１に設定した場合に妨害低減効果が大きくなる。
【０１８４】
なお、各本数のブロックの位置は任意である。例えば、ＰＤＰ１を４分割する場合には、４つのブロックの本数比を画面の上から１：２：２：１としてもよく、１：２：１：２としてもよく、２：１：１：２としてもよく、２：１：２：１としてもよい。また、複数のブロックの本数比が整数比である必要はない。
【０１８５】
本実施例のプラズマディスプレイ装置においては、ＰＤＰ１のスキャン電極１２に印加される維持パルスにより発生する電磁波が所定の周波数で最小となるように位相制御回路６によりブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４間での維持パルスの位相差が制御されるので、ＰＤＰ１において維持パルスにより発生する不要な電磁波の輻射を確実に抑制することができる。
【０１８６】
また、ＰＤＰ１のサステイン電極１３に印加される維持パルスにより発生する電磁波が所定の周波数で最小となるように位相制御回路７によりブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４間での維持パルスの位相差が制御されるので、ＰＤＰ１において維持パルスにより発生する不要な電磁波の輻射を確実に抑制することができる。
【０１８７】
これらの結果、ＰＤＰ１において発生する不要な電磁波の輻射を十分に抑えることが可能となる。
【０１８８】
なお、本実施例では、電磁波検出器７０により電磁波の磁界の変化率に比例した電流を検出することにより、電磁波のレベルを検出しているが、電磁波の電界を検出することにより電磁波のレベルを検出してもよい。この場合には、電界に比例した電圧を検出することにより電界を検出する。
【０１８９】
また、本実施例では、維持パルスの位相差を制御する位相制御回路６および維持パルスの位相差を制御する位相制御回路７の両方を設けているが、位相制御回路６および位相制御回路７のいずれか一方を設けてもよい。
【０１９０】
図２８（ａ）は位相制御回路の他の例を示すブロック図、図２８（ｂ）は維持パルスの波形図である。
【０１９１】
図２８（ａ）に示す位相制御回路８は、サステインドライバ４１，４２に接続された位相検出部８０および位相遅延回路８１を含む。なお、この位相制御回路８は、サステインドライバ４２，４３に接続された位相検出部８０および位相遅延回路８１ならびにサステインドライバ４３，４４に接続された位相検出部８０および位相遅延回路８１も含む。
【０１９２】
位相検出部８０は出力電圧検出器８０１，８０２および比較器８０３を含む。出力電圧検出器８０１は、サステインドライバ４１の出力端子の電圧を検出する。出力電圧検出器８０２は、サステインドライバ４２の出力端子の電圧を検出する。
【０１９３】
図２８（ｂ）に示すように、２つの維持パルス間に位相差が存在すれば、矢印で示すように、２つの維持パルスの電圧にも差が生じる。比較器８０３は、出力電圧検出器８０１により検出された電圧と出力電圧検出器８０２により検出された電圧との差を検出し、その差を予め設定された基準電圧Ｖｒｅｆと比較し、検出された電圧の差と基準電圧Ｖｒｅｆとの電圧差を位相差制御信号として位相遅延回路８１に与える。
【０１９４】
位相遅延回路８１は、比較器８０３から与えられる位相差制御信号に基づいて制御信号ＳＵ１Ｈ，ＳＵ１Ｌに対する制御信号ＳＵ２Ｈ，ＳＵ２Ｌの遅延時間を制御し、制御信号ＳＵ１Ｈ，ＳＵ１Ｌをサステインドライバ４１に与え、制御信号ＳＵ１Ｈ，ＳＵ１Ｌをサステインドライバ４２に与える。
【０１９５】
基準電圧Ｖｒｅｆは、維持パルスにより発生する電磁波が所定の周波数で最小となる場合のサステインドライバ４１の出力端子の電圧とサステインドライバ４２の出力端子の電圧との差と等しくなるように予め設定される。
【０１９６】
このようにして、出力電圧検出器８０１により検出される電圧と出力電圧検出器８０２により検出される電圧との差が基準電圧Ｖｒｅｆと等しくなるように制御信号ＳＵ１Ｈ，ＳＵ１Ｌと制御信号ＳＵ２Ｈ，ＳＵ２Ｌとの間の位相差が制御される。
【０１９７】
図２８の位相制御回路８においては、ブロック間での維持パルスの電圧差を検出することにより維持パルスの位相差を検出し、ブロック間での維持パルスの位相差が所定の値になるようにサステインドライバ４１，４２が制御される。したがって、ＰＤＰ１のサステイン電極１３に印加される維持パルスにより発生する電磁波が所定の周波数で最小となる。その結果、ＰＤＰ１からの不要な電磁波の輻射を抑制することができる。
【０１９８】
なお、図２８に示す位相制御回路８を図１の位相制御回路６の代わりに用いてもよい。また、図２８の位相検出部８０の出力電圧検出器８０１，８０２の代わりに出力電流検出器を用いてもよい。この場合にも、同様の効果が得られる。
【０１９９】
本実施例では、アドレス電極１１が第１の電極に相当し、スキャン電極１２が第２の電極に相当し、サステイン電極１３が第３の電極に相当する。また、アドレス電極１１に印加される書き込みパルスが第１のパルス電圧に相当し、維持パルスＰｓｃが第２のパルス電圧に相当し、維持パルスＰｓｕが第３のパルス電圧に相当する。さらに、データドライバ２が第１の電圧印加手段に相当し、スキャンドライバ３１〜３４およびスキャンドライバＩＣ３ａが第２の電圧印加手段または複数の第２の電圧印加回路に相当し、サステインドライバ４１〜４４が第３の電圧印加手段または複数の第３の電圧印加回路に相当する。
【０２００】
位相制御回路６が位相制御手段または第１の位相制御回路に相当し、位相制御回路７が位相制御手段または第２の位相制御回路に相当する。また、電磁波検出器７０および位相検出部７１が第１または第２の電磁波検出手段に相当し、位相スキャン回路７３が第１または第２の位相差走査手段に相当し、最小値検出部７０４が第１または第２の記憶手段に相当し、位相検出部８０が第１または第２の位相差検出手段に相当する。ブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４が複数のグループに相当する。
【０２０１】
【発明の効果】
本発明によれば、複数の第２の電極に印加される第２のパルス電圧または複数の第３の電極に印加される第３のパルス電圧の位相を制御することにより所定の周波数の電磁波が低減される。したがって、不要な電磁波の輻射が抑制される。
【図面の簡単な説明】
【図１】本発明の一実施例によるプラズマディスプレイ装置の構成を示すブロック図
【図２】図１のＰＤＰにおける各ブロックのスキャン電極およびサステイン電極の駆動電圧を示すタイミング図
【図３】図１のプラズマディスプレイ装置における主としてスキャンドライバの構成を示す回路図
【図４】図３のスキャンドライバの動作を示すタイミング図
【図５】図１のプラズマディスプレイ装置における主としてサステインドライバの構成を示す回路図
【図６】図５のサステインドライバの動作を示すタイミング図
【図７】図１のスキャンドライバにより発生される維持パルスの詳細な波形図
【図８】駆動パルスおよびその駆動パルスの高調波を示す波形図
【図９】図１のプラズマディスプレイ装置における電磁波低減の原理を示す波形図
【図１０】図１のプラズマディスプレイ装置における電磁波低減の原理を示す波形図
【図１１】図１のプラズマディスプレイ装置における主として位相制御回路の構成を示すブロック図
【図１２】サステインドライバ間に設けられる電磁波検出器の斜視図
【図１３】図１１の位相制御回路における主として最小値検出部、位相遅延回路および位相スキャン回路の構成を示すブロック図
【図１４】駆動パルス間の位相差による電磁波低減効果を説明するための図
【図１５】ＰＤＰの４つのブロックの本数比による電磁波低減効果の違いを説明するための図
【図１６】ＰＤＰのブロック分割方法の例を示す図
【図１７】ＰＤＰを２分割しかつ位相差を５ｎｓとした場合の妨害低減レベルの周波数特性の計算結果を示す図
【図１８】ＰＤＰを２分割しかつ位相差を８ｎｓとした場合の妨害低減レベルの周波数特性の計算結果を示す図
【図１９】ＰＤＰを２分割しかつ位相差を１０ｎｓとした場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２０】ＰＤＰを２分割しかつ位相差を１５ｎｓとした場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２１】ＰＤＰを２分割しかつ位相差を３０ｎｓとした場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２２】ＰＤＰを２分割しかつ位相差を１００ｎｓとした場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２３】ＰＤＰを本数比１：１：１で３分割した場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２４】ＰＤＰを本数比１：２：１で３分割した場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２５】ＰＤＰを本数比１：１：１：１で４分割した場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２６】ＰＤＰを本数比１：２：２：１で４分割した場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２７】ＰＤＰを本数比１：１：１：１：１：１で６分割した場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２８】位相制御回路の他の例および維持パルスを示す図
【図２９】ＡＣ型ＰＤＰにおける３電極面放電セルの模式的断面図
【図３０】従来のプラズマディスプレイ装置の構成を示すブロック図
【図３１】図３０のＰＤＰにおけるスキャン電極およびサステイン電極の駆動電圧の一例を示すタイミング図
【図３２】図３０のサステインドライバの構成を示す回路図
【図３３】図３２のサステインドライバの動作を示すタイミング図
【符号の説明】
１ ＰＤＰ
２ データドライバ
３ａ スキャンドライバＩＣ
５ 制御信号発生回路
６，７，８ 位相制御回路
１１ アドレス電極
１２ スキャン電極
１３ サステイン電極
３１，３２，３３，３４ スキャンドライバ
４１，４２，４３，４４ サステインドライバ
７０ 電磁波検出器
７１，８０ 位相検出部
７２，７２ａ，７２ｂ，８１ 位相遅延回路
７３ 位相スキャン回路
８０１，８０２ 出力電圧検出器
【発明の属する技術分野】
本発明は、放電を制御することにより画像を表示する表示装置、その駆動回路および駆動方法に関する。
【０００２】
【従来の技術】
ＰＤＰ（プラズマディスプレイパネル）を用いたプラズマディスプレイ装置は、薄型化および大画面化が可能であるという利点を有する。このプラズマディスプレイ装置では、ガス放電の際の発光を利用することにより画像を表示している。
【０００３】
図２９はＡＣ型ＰＤＰにおける３電極面放電セルの模式的断面図である。
図２９に示す放電セル１００においては、表面ガラス基板１０１上に対になるスキャン電極１２およびサステイン電極１３が水平方向に形成され、それらのスキャン電極１２およびサステイン電極１３は透明誘電体層１０２および保護層１０３で覆われている。
【０００４】
一方、表面ガラス基板１０１に対向する裏面ガラス基板１０４上には、アドレス電極１１が垂直方向に形成されている。アドレス電極１１上には、透明誘電体層１０５が形成されている。透明誘電体層１０５上には蛍光体１０６が塗布されている。
【０００５】
この放電セル１００では、書き込み期間にアドレス電極１１とスキャン電極１２との間に書き込みパルスを印加することによりアドレス電極１１とスキャン電極１２との間でアドレス放電が発生した後、維持期間においてスキャン電極１２とサステイン電極１３との間に交互に反転する周期的な維持パルスを印加することによりスキャン電極１２とサステイン電極１３との間で維持放電が行われる。
【０００６】
図３０は従来のプラズマディスプレイ装置の構成を示すブロック図である。
図３０のプラズマディスプレイ装置は、ＰＤＰ（プラズマディスプレイパネル）１、データドライバ２、スキャンドライバ３、複数のスキャンドライバＩＣ（集積回路）３ａおよびサステインドライバ４を含む。
【０００７】
ＰＤＰ１は、複数のアドレス電極（データ電極）１１、複数のスキャン電極（走査電極）１２および複数のサステイン電極（維持電極）１３を含む。複数のアドレス電極１１は画面の垂直方向に配列され、複数のスキャン電極１２および複数のサステイン電極１３は画面の水平方向に配列されている。複数のサステイン電極１３は共通に接続されている。
【０００８】
アドレス電極１１、スキャン電極１２およびサステイン電極１３の各交点に図２８に示した放電セルが形成され、各放電セルが画面上の画素を構成する。
【０００９】
データドライバ２は、ＰＤＰ１の複数のアドレス電極１１に接続されている。複数のスキャンドライバＩＣ３ａはスキャンドライバ３に接続されている。各スキャンドライバＩＣ３ａには、ＰＤＰ１の複数のスキャン電極１２が接続されている。サステインドライバ４は、ＰＤＰ１の複数のサステイン電極１３に接続されている。
【００１０】
データドライバ２は、書き込み期間において、画像データに応じてＰＤＰ１の該当するアドレス電極１１に書き込みパルスを印加する。複数のスキャンドライバＩＣ３ａは、スキャンドライバ３により駆動され、書き込み期間において、シフトパルスＳＨを垂直走査方向にシフトしつつＰＤＰ１の複数のスキャン電極１２に書き込みパルスを順に印加する。それにより、該当する放電セルにおいてアドレス放電が行われる。
【００１１】
また、複数のスキャンドライバＩＣ３ａは、維持期間において、周期的な維持パルスをＰＤＰ１の複数のスキャン電極１２に印加する。一方、サステインドライバ４は、維持期間において、ＰＤＰ１の複数のサステイン電極１３にスキャン電極１２の維持パルスに対して１８０°位相のずれた維持パルスを同時に印加する。それにより、該当する放電セルにおいて維持放電が行われる。
【００１２】
【発明が解決しようとする課題】
図３１は図３０のＰＤＰ１におけるスキャン電極１２およびサステイン電極１３の駆動電圧の一例を示すタイミング図である。
【００１３】
初期化および書き込み期間には、複数のスキャン電極１２に初期セットアップパルスＰｓｅｔが同時に印加される。その後、複数のスキャン電極１２に書き込みパルスＰｗが順に印加される。これにより、ＰＤＰ１の該当する放電セルにおいてアドレス放電が起こる。
【００１４】
次に、維持期間において、複数のスキャン電極１２に維持パルスＰｓｃが周期的に印加され、複数のサステイン電極１３に維持パルスＰｓｕが周期的に印加される。維持パルスＰｓｕの位相は、維持パルスＰｓｃの位相に対して１８０°ずれている。これにより、アドレス放電に続いて維持放電が起こる。
【００１５】
図３２は図３０のサステインドライバ４の構成を示す回路図である。
図３２に示すようにサステインドライバ４は、電力回収回路４００およびスイッチＳＷ１１，ＳＷ１２を含む。電力回収回路４００の出力端子はノードＮ５に接続されている。スイッチＳＷ１１は電源端子Ｖ４とノードＮ５との間に接続され、スイッチＳＷ１２はノードＮ５と接地端子との間に接続されている。電源端子Ｖ４には電圧Ｖｓｕｓが印加される。ノードＮ５は例えば４８０本のサステイン電極１３に接続されている。図３２においては、複数のサステイン電極１３と接地端子との間の全容量に相当するパネル容量Ｃｐが示されている。
【００１６】
電力回収回路４００は、回収コンデンサＣ１、回収コイルＬ１、スイッチＳＷ２１，ＳＷ２２およびダイオードＤ１，Ｄ２を含む。回収コンデンサＣ１はノードＮ８と接地端子との間に接続されている。ノードＮ８とノードＮ９との間にスイッチＳＷ２１およびダイオードＤ１が直列に接続され、ノードＮ９とノードＮ８との間にダイオードＤ２およびスイッチＳＷ２２が直列に接続されている。回収コイルＬ１はノードＮ９とノードＮ５との間に接続されている。
【００１７】
図３３は図３２のサステインドライバ４の動作を示すタイミング図である。図３３には、図３２のノードＮ５の電圧およびスイッチＳＷ２１，ＳＷ１１，ＳＷ２２，ＳＷ１２の動作が示される。
【００１８】
維持期間において、期間ＴａにスイッチＳＷ２１がオンし、スイッチＳＷ１２がオフする。このとき、スイッチＳＷ１１，ＳＷ２２はオフしている。それにより、回収コイルＬ１およびパネル容量ＣｐによるＬＣ共振により、ノードＮ５の電圧が緩やかに上昇する。その後、期間Ｔｂにおいて、スイッチＳＷ２１がオフし、スイッチＳＷ１１がオンする。それにより、ノードＮ５の電圧が急激に上昇し、期間ＴｃではノードＮ５の電圧がＶｓｕｓに固定される。
【００１９】
期間Ｔｄでは、スイッチＳＷ１１がオフし、スイッチＳＷ２２がオンする。それにより、回収コイルＬ１およびパネル容量ＣｐによるＬＣ共振により、ノードＮ５の電圧が緩やかに下降する。その後、期間Ｔｅにおいて、スイッチＳＷ２２がオフし、スイッチＳＷ１２がオンする。それにより、ノードＮ５の電圧が急激に下降し、接地電位に固定される。
【００２０】
この動作を維持期間において繰り返し行うことにより、複数のサステイン電極１３に周期的な維持パルスＰｓｕが印加される。
【００２１】
このように、維持パルスＰｓｕの立ち上がり部分および立ち下がり部分は、電力回収回路４００の動作による期間Ｔａ，ＴｄのＬＣ共振部と、スイッチＳＷ１１またはスイッチＳＷ１２のオン動作による期間Ｔｂ，Ｔｅのエッジ部とで構成されている。
【００２２】
図３１の維持パルスＰｓｃも、サステインドライバ４と同様の動作により、複数のスキャン電極１２に周期的に印加される。
【００２３】
上記のように、従来のプラズマディスプレイ装置では、維持期間に周期的な維持パルスＰｓｃが複数のスキャン電極１２に同時に印加され、周期的な維持パルスＰｓｕが複数のサステイン電極１３に同時に印加されるので、不要な電磁波の輻射が起こる。この不要な電磁波の輻射は、特に、図３３におけるスイッチＳＷ１１，ＳＷ１２のオン動作による維持パルスＰｓｕのエッジ部（期間Ｔｂおよび期間Ｔｅ）により発生している。スキャン電極１２に印加される維持パルスＰｓｃについても、同様にエッジ部により不要な電磁波の輻射が発生している。
【００２４】
不要な電磁波の輻射は、他の電子機器に電磁的な悪影響を及ぼすおそれがあるため、このような不要な電磁波の輻射を抑制することが望まれる。
【００２５】
一方、維持パルスＰｓｕのエッジ部および維持パルスＰｓｃのエッジ部が不要な電磁波の輻射源になっているため、エッジ部を十分になまらせることにより不要な電磁波の輻射を抑制することが可能である。
【００２６】
しかしながら、維持パルスＰｓｕ，Ｐｓｃのエッジ部は、維持放電発光特性を大きく左右する部分であり、エッジ部をなまらせると維持放電発光特性を悪化させることになる。そのため、維持パルスＰｓｕ，Ｐｓｃのエッジ部を十分になまらせることはできない。
【００２７】
したがって、維持パルスＰｓｕ，Ｐｓｃのエッジ部より放射される電磁波成分のうち高周波領域（例えば５０ＭＨｚ以上）を抑制することは可能であっても、低周波領域（例えば３０ＭＨｚ〜５０ＭＨｚ）を抑制することは困難である。
【００２８】
本発明の目的は、不要な電磁波の輻射が抑制された表示装置、その駆動回路および駆動方法を提供することである。
【００２９】
【課題を解決するための手段】
（１）第１の発明
第１の発明に係る表示装置は、第１の方向に配列された複数の第１の電極と、第１の方向と交差する第２の方向に配列された複数の第２の電極と、複数の第２の電極とそれぞれ対になるように第２の方向に配列された複数の第３の電極と、複数の第１の電極、複数の第２の電極および複数の第３の電極の交点に設けられた複数の放電セルと、画像データに応じて該当する第１の電極に第１のパルス電圧を印加する第１の電圧印加手段と、複数の第２の電極に第２のパルス電圧を印加する第２の電圧印加手段と、複数の第３の電極に第３のパルス電圧を印加する第３の電圧印加手段と、所定の周波数の電磁波が低減されるように複数の第２の電極に印加される第２のパルス電圧および複数の第３の電極に印加される第３のパルス電圧のうち少なくともいずれか一方の位相を制御する位相制御手段とを備えたものである。
【００３０】
本発明に係る表示装置においては、画像データに応じて該当する第１の電極に第１のパルス電圧が印加されるとともに複数の第２の電極に第２のパルス電圧が印加されることにより、該当する放電セルにおいてアドレス放電が起こる。その後、複数の第２の電極に第２のパルス電圧が印加されるとともに複数の第３の電極に第３のパルス電圧が印加されることにより、該当する放電セルにおいてアドレス放電に引き続いて維持放電が起こる。この場合、複数の第２の電極に印加される第２のパルス電圧および複数の第３の電極に印加される第３のパルス電圧のうち少なくともいずれか一方の位相が制御されることにより、所定の周波数の電磁波が低減される。したがって、不要な電磁波の輻射が抑制される。
【００３１】
（２）第２の発明
第２の発明に係る表示装置は、第１の発明に係る表示装置の構成において、複数の第２の電極は複数のグループに区分され、第２の電圧印加手段は、複数のグループに対応して設けられかつ各々が対応するグループの第２の電極に第２のパルス電圧を印加する複数の第２の電圧印加回路を含み、位相制御手段は、第２のパルス電圧により発生される所定の周波数の電磁波が低減されるように複数の第２の電圧印加回路により複数の第２の電極に印加される第２のパルス電圧に複数のグループ間で位相差を与える第１の位相制御回路を含むものである。
【００３２】
この場合、複数の第２の電極に印加される第２のパルス電圧に複数のグループ間で位相差が与えられることにより、第２のパルス電圧により発生される所定の周波数の電磁波が低減される。したがって、第２のパルス電圧により発生される不要な電磁波の輻射が抑制される。
【００３３】
（３）第３の発明
第３の発明に係る表示装置は、第１または第２の発明に係る表示装置の構成において、複数の第３の電極は複数のグループに区分され、第３の電圧印加手段は、複数のグループに対応して設けられかつ各々が対応するグループの第３の電極に第３のパルス電圧を印加する複数の第３の電圧印加回路を含み、位相制御手段は、第３のパルス電圧により発生される所定の周波数の電磁波が低減されるように複数の第３の電圧印加回路により複数の第３の電極に印加される第３のパルス電圧に複数のグループ間で位相差を与える第２の位相制御回路を含むものである。
【００３４】
この場合、複数の第３の電極に印加される第３のパルス電圧に複数のグループ間で位相差が与えられることにより、第３のパルス電圧により発生される所定の周波数の電磁波が低減される。したがって、第３のパルス電圧により発生される不要な電磁波の輻射が抑制される。
【００３５】
（４）第４の発明
第４の発明に係る表示装置は、第２の発明に係る表示装置の構成において、第２のパルス電圧により発生される電磁波を検出する第１の電磁波検出手段をさらに備え、第１の位相制御回路は、第１の電磁波検出手段により検出された電磁波に基づいて複数のグループ間での第２のパルス電圧の位相差を制御するものである。
【００３６】
この場合、第２のパルス電圧により発生される電磁波が検出され、検出された電磁波に基づいて複数のグループ間での第２のパルス電圧の位相差が制御される。それにより、第２のパルス電圧により発生される所定の周波数の電磁波を確実に低減させることが可能となる。
【００３７】
（５）第５の発明
第５の発明に係る表示装置は、第３の発明に係る表示装置の構成において、第３のパルス電圧により発生される電磁波を検出する第２の電磁波検出手段を備え、第２の位相制御回路は、第２の電磁波検出手段により検出された電磁波に基づいて複数のグループ間での第３のパルス電圧の位相差を制御するものである。
【００３８】
この場合、第３のパルス電圧により発生される電磁波が検出され、検出された電磁波に基づいて複数のグループ間での第３のパルス電圧の位相差が制御される。それにより、第３のパルス電圧により発生される所定の周波数の電磁波を確実に低減させることが可能となる。
【００３９】
（６）第６の発明
第６の発明に係る表示装置は、第４の発明に係る表示装置の構成において、第１の位相制御回路により与えられる位相差を所定期間において順次変化させる第１の位相差走査手段と、所定期間において第１の電磁波検出手段により検出された電磁波のレベルが最小となる位相差を記憶する第１の記憶手段とをさらに備え、第１の位相制御回路は、所定期間後に、複数のグループ間での第２のパルス電圧の位相差を記憶手段に記憶された位相差に設定するものである。
【００４０】
この場合、所定期間において、複数のグループ間での第２のパルス電圧の位相差が順次変化し、検出される電磁波のレベルが最小となる位相差が記憶される。そして、所定期間後に、複数のグループ間での第２のパルス電圧の位相差が記憶された位相差に設定される。このようにして、電磁波のレベルが最小となるように複数のグループ間での第２のパルス電圧の位相差が設定されるので、第２のパルス電圧により発生される所定の周波数の電磁波を効果的に低減させることが可能となる。
【００４１】
（７）第７の発明
第７の発明に係る表示装置は、第５の発明に係る表示装置の構成において、第２の位相制御回路により与えられる位相差を所定期間において順次変化させる第２の位相差走査手段と、所定期間において第２の電磁波検出手段により検出された電磁波のレベルが最小となる位相差を記憶する第２の記憶手段とをさらに備え、第２の位相制御回路は、所定期間後に、複数のグループ間での第３のパルス電圧の位相差を記憶手段に記憶された位相差に設定するものである。
【００４２】
この場合、所定期間において、複数のグループ間での第３のパルス電圧の位相差が順次変化し、検出される電磁波のレベルが最小となる位相差が記憶される。そして、所定期間後に、複数のグループ間での第３のパルス電圧の位相差が記憶された位相差に設定される。このようにして、電磁波のレベルが最小となるように複数のグループ間での第３のパルス電圧の位相差が設定されるので、第３のパルス電圧により発生される所定の周波数の電磁波を効果的に低減させることが可能となる。
【００４３】
（８）第８の発明
第８の発明に係る表示装置は、第４または第６の発明に係る表示装置の構成において、第１の電磁波検出手段は、隣接するグループ間にそれぞれ配置された１または複数の電磁波検出器を含むものである。
【００４４】
この場合、電磁波検出器により隣接するグループ間において第２のパルス電圧により発生される電磁波を検出することができる。
【００４５】
（９）第９の発明
第９の発明に係る表示装置は、第５または第７の発明に係る表示装置の構成において、第２の電磁波検出手段は、隣接するグループ間にそれぞれ配置された１または複数の電磁波検出器を含むものである。
【００４６】
この場合、電磁波検出器により隣接するグループ間において第３のパルス電圧により発生される電磁波を検出することができる。
【００４７】
（１０）第１０の発明
第１０の発明に係る表示装置は、第８または第９の発明に係る表示装置の構成において、電磁波検出器はコイルを含むものである。
【００４８】
この場合、電磁波における磁界の変化率に比例する電流がコイルに流れる。その電流に基づいて電磁波のレベルを検出することが可能となる。
【００４９】
（１１）第１１の発明
第１１の発明に係る表示装置は、第２の発明に係る表示装置の構成において、複数のグループ間での第２のパルス電圧の位相差を検出する第１の位相差検出手段をさらに備え、第１の位相制御回路は、第１の位相差検出手段により検出された位相差に基づいて複数のグループ間での第２のパルス電圧の位相差を制御するものである。
【００５０】
この場合、複数のグループ間での第２のパルス電圧の位相差が検出され、検出された位相差に基づいて複数のグループ間での第２のパルス電圧の位相差が制御される。したがって、第２のパルス電圧により発生される所定の周波数の電磁波が低減されるように複数のグループ間での第２のパルス電圧の位相差を正確に制御することが可能となる。
【００５１】
（１２）第１２の発明
第１２の発明に係る表示装置は、第３の発明に係る表示装置の構成において、複数のグループ間での第３のパルス電圧の位相差を検出する第２の位相差検出手段をさらに備え、第２の位相制御回路は、第２の位相差検出手段により検出された位相差に基づいて複数のグループ間での第３のパルス電圧の位相差を制御するものである。
【００５２】
この場合、複数のグループ間での第３のパルス電圧の位相差が検出され、検出された位相差に基づいて複数のグループ間での第３のパルス電圧の位相差が制御される。したがって、第３のパルス電圧により発生される所定の周波数の電磁波が低減されるように複数のグループ間での第３のパルス電圧の位相差を正確に制御することが可能となる。
【００５３】
（１３）第１３の発明
第１３の発明に係る表示装置は、第１１の発明に係る表示装置の構成において、第１の位相差検出手段は、第２のパルス電圧により発生される電磁波に基づいて複数のグループ間での第２のパルス電圧の位相差を検出するものである。
【００５４】
この場合、第２のパルス電圧により発生される電磁波に基づいて複数のグループ間での第２のパルス電圧の位相差を検出することができる。
【００５５】
（１４）第１４の発明
第１４の発明に係る表示装置は、第１２の発明に係る表示装置の構成において、第２の位相差検出手段は、第３のパルス電圧により発生される電磁波に基づいて複数のグループ間での第３のパルス電圧の位相差を検出するものである。
【００５６】
この場合、第３のパルス電圧により発生される電磁波に基づいて複数のグループ間での第３のパルス電圧の位相差を検出することができる。
【００５７】
（１５）第１５の発明
第１５の発明に係る表示装置は、第１１の発明に係る表示装置の構成において、第１の位相差検出手段は、複数の第２の電圧印加回路の電圧または電流に基づいて位相差を検出するものである。
【００５８】
この場合、複数の第２の電圧印加回路の電圧差または電流差に基づいて複数のグループ間での第２のパルス電圧の位相差を検出することができる。
【００５９】
（１６）第１６の発明
第１６の発明に係る表示装置は、第１２の発明に係る表示装置の構成において、第２の位相差検出手段は、複数の第３の電圧印加回路の電圧または電流に基づいて位相差を検出するものである。
【００６０】
この場合、複数の第３の電圧印加回路の電圧差または電流差に基づいて複数のグループ間での第３のパルス電圧の位相差を検出することができる。
【００６１】
（１７）第１７の発明
第１７の発明に係る表示装置は、第２〜第１６のいずれかの発明に係る表示装置の構成において、複数の第２の電極および複数の第３の電極のうち少なくともいずれか一方が複数のグループに非等分割されたものである。この場合、広い周波数帯域で大きな電磁波抑制効果が得られる。
【００６２】
（１８）第１８の発明
第１８の発明に係る表示装置は、第１７の発明に係る表示装置の構成において、複数のグループの数は３であり、３個のグループに属する第２または第３の電極の本数の比は、１：２：１であるものである。この場合、広い周波数帯域で大きな電磁波抑制効果が得られる。
【００６３】
（１９）第１９の発明
第１９の発明に係る表示装置は、第１７の発明に係る表示装置の構成において、複数のグループの数は４であり、４個のグループに属する第２または第３の電極の本数の比は、１：２：２：１であるものである。この場合、広い周波数帯域で大きな電磁波抑制効果が得られる。
【００６４】
（２０）第２０の発明
第２０の発明に係る表示装置は、第１７の発明に係る表示装置の構成において、複数のグループの数は６であり、６個のグループに属する第２または第３の電極の本数の比は、１：２：３：３：２：１であるものである。この場合、広い周波数帯域で大きな電磁波抑制効果が得られる。
【００６５】
（２１）第２１の発明
第２１の発明に係る表示装置は、第１７の発明に係る表示装置の構成において、複数のグループの数は８であり、８個のグループに属する第２または第３の電極の本数の比は、１：２：３：４：４：３：２：１であるものである。この場合、広い周波数帯域で大きな電磁波抑制効果が得られる。
【００６６】
（２２）第２２の発明
第２２の発明に係る表示装置は、第２、第４、第６、第８、第１１、第１３または第１５の発明に係る表示装置の構成において、複数の第２の電圧印加回路の各々は、複数の駆動用集積回路を含むものである。
【００６７】
この場合、駆動用集積回路の単位で複数の第２の電極が複数のグループに区分される。
【００６８】
（２３）第２３の発明
第２３の発明に係る表示装置は、第１〜第２２のいずれかの発明に係る表示装置の構成において、第２のパルス電圧は、書き込み期間に複数の第２の電極に印加される書き込みパルスおよび放電維持期間に複数の第２の電極に印加される第１の維持パルスを含み、第３のパルス電圧は、放電維持期間に複数の第３の電極に印加される第２の維持パルスを含み、位相制御手段は、第１の維持パルスおよび第２の維持パルスのうち少なくともいずれか一方の位相を制御するものである。
【００６９】
この場合、放電維持期間に第１の維持パルスおよび第２の維持パルスのうち少なくともいずれか一方の位相差が制御される。このように、放電維持期間に第１の維持パルスおよび第２の維持パルスのうち少なくともいずれか一方の位相差を制御することにより、位相制御手段の回路構成および配線が簡単になる。
【００７０】
（２４）第２４の発明
第２４の発明に係る表示装置は、第１〜第２３のいずれかの発明に係る表示装置の構成において、位相制御手段は、第２のパルス電圧または第３のパルス電圧のエッジの位相を制御するものである。
【００７１】
この場合、第２のパルス電圧または第３のパルス電圧のエッジの位相が制御される。特に、第２のパルス電圧および第３のパルス電圧のエッジのみの位相を制御する場合には、位相制御手段の回路構成および配線が簡単になる。
【００７２】
（２５）第２５の発明
第２５の発明に係る表示装置は、第１〜第２４のいずれかの発明に係る表示装置の構成において、位相制御手段は、第２のパルス電圧または第３のパルス電圧の立ち上がり部分および立ち下がり部分の少なくとも一方の位相を制御するものである。
【００７３】
この場合、第２のパルス電圧または第３のパルス電圧の立ち上がり部分および立ち下がり部分の少なくとも一方の位相が制御される。特に、第２のパルス電圧または第３のパルス電圧の立ち上がり部分および立ち下がり部分の一方のみの位相を制御する場合には、位相制御手段の回路構成および配線が簡単になる。
【００７４】
（２６）第２６の発明
第２６の発明に係る駆動回路は、第１の方向に配列された複数の第１の電極と、第１の方向と交差する第２の方向に配列された複数の第２の電極と、複数の第２の電極とそれぞれ対になるように第２の方向に配列された複数の第３の電極と、複数の第１の電極、複数の第２の電極および複数の第３の電極の交点に設けられた複数の放電セルとを備えた表示装置に用いられる駆動回路であって、画像データに応じて該当する第１の電極に第１のパルス電圧を印加する第１の電圧印加手段と、複数の第２の電極に第２のパルス電圧を印加する第２の電圧印加手段と、複数の第３の電極に第３のパルス電圧を印加する第３の電圧印加手段と、所定の周波数の電磁波が低減されるように複数の第２の電極に印加される第２のパルス電圧および複数の第３の電極に印加される第３のパルス電圧のうち少なくともいずれか一方の位相を制御する位相制御手段とを備えたものである。
【００７５】
本発明に係る駆動回路においては、画像データに応じて該当する第１の電極に第１のパルス電圧が印加されるとともに複数の第２の電極に第２のパルス電圧が印加されることにより、該当する放電セルにおいてアドレス放電が起こる。その後、複数の第２の電極に第２のパルス電圧が印加されるとともに複数の第３の電極に第３のパルス電圧が印加されることにより、該当する放電セルにおいてアドレス放電に引き続いて維持放電が起こる。この場合、複数の第２の電極に印加される第２のパルス電圧および複数の第３の電極に印加される第３のパルス電圧のうち少なくともいずれか一方の位相が制御されることにより、所定の周波数の電磁波が低減される。したがって、不要な電磁波の輻射が抑制される。
【００７６】
（２７）第２７の発明
第２７の発明に係る駆動回路は、第２６の発明に係る駆動回路の構成において、複数の第２の電極は複数のグループに区分され、第２の電圧印加手段は、複数のグループに対応して設けられかつ各々が対応するグループの第２の電極に第２のパルス電圧を印加する複数の第２の電圧印加回路を含み、位相制御手段は、第２のパルス電圧により発生される所定の周波数の電磁波が低減されるように複数の第２の電圧印加回路により複数の第２の電極に印加される第２のパルス電圧に複数のグループ間で位相差を与える第１の位相制御回路を含むものである。
【００７７】
この場合、複数の第２の電極に印加される第２のパルス電圧に複数のグループ間で位相差が与えられることにより、第２のパルス電圧により発生される所定の周波数の電磁波が低減される。したがって、第２のパルス電圧により発生される不要な電磁波の輻射が抑制される。
【００７８】
（２８）第２８の発明
第２８の発明に係る駆動回路は、第２６または第２７の発明に係る駆動回路の構成において、複数の第３の電極は複数のグループに区分され、第３の電圧印加手段は、複数のグループに対応して設けられかつ各々が対応するグループの第３の電極に第３のパルス電圧を印加する複数の第３の電圧印加回路を含み、位相制御手段は、第３のパルス電圧により発生される所定の周波数の電磁波が低減されるように複数の第３の電圧印加回路により複数の第３の電極に印加される第３のパルス電圧に複数のグループ間で位相差を与える第２の位相制御回路を含むものである。
【００７９】
この場合、複数の第３の電極に印加される第３のパルス電圧に複数のグループ間で位相差が与えられることにより、第３のパルス電圧により発生される所定の周波数の電磁波が低減される。したがって、第３のパルス電圧により発生される不要な電磁波の輻射が抑制される。
【００８０】
（２９）第２９の発明
第２９の発明に係る駆動方法は、第１の方向に配列された複数の第１の電極と、第１の方向と交差する第２の方向に配列された複数の第２の電極と、複数の第２の電極とそれぞれ対になるように第２の方向に配列された複数の第３の電極と、複数の第１の電極、複数の第２の電極および複数の第３の電極の交点に設けられた複数の放電セルとを備えた表示装置の駆動方法であって、画像データに応じて該当する第１の電極に第１のパルス電圧を印加するとともに、複数の第２の電極に第２のパルス電圧を印加し、複数の第３の電極に第３のパルス電圧を印加し、所定の周波数の電磁波が低減されるように複数の第２の電極に印加される第２のパルス電圧および複数の第３の電極に印加される第３のパルス電圧のうち少なくともいずれか一方の位相を制御するものである。
【００８１】
本発明に係る駆動方法においては、画像データに応じて該当する第１の電極に第１のパルス電圧が印加されるとともに複数の第２の電極に第２のパルス電圧が印加されることにより、該当する放電セルにおいてアドレス放電が起こる。その後、複数の第２の電極に第２のパルス電圧が印加されるとともに複数の第３の電極に第３のパルス電圧が印加されることにより、該当する放電セルにおいてアドレス放電に引き続いて維持放電が起こる。この場合、複数の第２の電極に印加される第２のパルス電圧および複数の第３の電極に印加される第３のパルス電圧のうち少なくともいずれか一方の位相が制御されることにより、所定の周波数の電磁波が低減される。したがって、不要な電磁波の輻射が抑制される。
【００８２】
【発明の実施の形態】
以下、本発明に係る表示装置の一例としてプラズマディスプレイ装置について説明する。
【００８３】
図１は本発明の一実施例によるプラズマディスプレイ装置の構成を示すブロック図である。
【００８４】
図１のプラズマディスプレイ装置は、ＰＤＰ（プラズマディスプレイパネル）１、データドライバ２、４個のスキャンドライバ３１，３２，３３，３４、８個のスキャンドライバＩＣ（集積回路）３ａ、４個のサステインドライバ４１，４２，４３，４４、制御信号発生回路５および位相制御回路６，７を含む。
【００８５】
ＰＤＰ１は、複数のアドレス電極（データ電極）１１、複数のスキャン電極（走査電極）１２および複数のサステイン電極（維持電極）１３を含む。複数のアドレス電極１１は画面の垂直方向に配列され、複数のスキャン電極１２および複数のサステイン電極１３は画面の水平方向に配列されている。
【００８６】
アドレス電極１１、スキャン電極１２およびサステイン電極１３の各交点に図２８に示した放電セルが形成され、各放電セルが画面上の画素を構成する。
【００８７】
ＰＤＰ１は４個のブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４に区分されている。本実施例では、ブロックＢＫ１〜ＢＫ４の各々が、１２８本のスキャン電極１２および１２８本のサステイン電極１３を含む。
【００８８】
データドライバ２は、ＰＤＰ１の複数のアドレス電極１１に接続されている。４個のスキャンドライバ３１〜３４は位相制御回路６に接続されている。また、スキャンドライバ３１〜３４の各々には、２個ずつスキャンドライバＩＣ３ａが接続されている。
【００８９】
スキャンドライバ３１に接続された２個のスキャンドライバＩＣ３ａはブロックＢＫ１のスキャン電極１２に接続され、スキャンドライバ３２に接続された２個のスキャンドライバＩＣ３ａはブロックＢＫ２のスキャン電極１２に接続されている。スキャンドライバ３３に接続された２個のスキャンドライバＩＣ３ａはブロックＢＫ３のスキャン電極１２に接続され、スキャンドライバ３３に接続された２個のスキャンドライバＩＣ３ａはブロックＢＫ４のスキャン電極１２に接続されている。
【００９０】
４個のサステインドライバ４１〜４４は位相制御回路７に接続されている。サステインドライバ４１はブロックＢＫ１のサステイン電極１３に接続され、サステインドライバ４２はブロックＢＫ２のサステイン電極１３に接続され、サステインドライバ４３はブロックＢＫ３のサステイン電極１３に接続され、サステインドライバ４４はブロックＢＫ４のサステイン電極１３に接続されている。
【００９１】
制御信号発生回路５は、データドライバ２、スキャンドライバ３１〜３４、スキャンドライバＩＣ３ａ、サステインドライバ４１〜４４および位相制御回路６，７に各種制御信号を与える。特に、制御信号発生回路５は、位相制御回路６に制御信号ＣＣ０Ｈ，ＣＣ０Ｌを与え、位相制御回路７に制御信号ＣＵ０Ｈ，ＣＵ０Ｌを与える。
【００９２】
位相制御回路６は、制御信号ＣＣ０Ｈ，ＣＣ０Ｌに応答して、制御信号ＣＣ１Ｈ，ＣＣ１Ｌをスキャンドライバ３１に与え、制御信号ＣＣ２Ｈ，ＣＣ２Ｌをスキャンドライバ３２に与え、制御信号ＣＣ３Ｈ，ＣＣ３Ｌをスキャンドライバ３３に与え、制御信号ＣＣ４Ｈ，ＣＣ４Ｌをスキャンドライバ３４に与える。また、位相制御回路７は、制御信号ＣＵ０Ｈ，ＣＵ０Ｌに応答して、制御信号ＣＵ１Ｈ，ＣＵ１Ｌをサステインドライバ４１に与え、制御信号ＣＵ２Ｈ，ＣＵ２Ｌをサステインドライバ４２に与え、制御信号ＣＵ３Ｈ，ＣＵ３Ｌをサステインドライバ４３に与え、制御信号ＣＵ４Ｈ，ＣＵ４Ｌをサステインドライバ４４に与える。
【００９３】
データドライバ２は、書き込み期間において、画像データＶＤに応じてＰＤＰ１の該当するアドレス電極１１に書き込みパルスを印加する。また、複数のスキャンドライバＩＣ３ａは、スキャンドライバ３１〜３４の出力電圧により駆動され、書き込み期間において、シフトパルスＳＨを垂直走査方向にシフトしつつＰＤＰ１の複数のスキャン電極１２に書き込みパルスを順に印加する。それにより、該当する放電セルにおいてアドレス放電が起こる。
【００９４】
複数のスキャンドライバＩＣ３ａは、維持期間において、複数のスキャン電極１２に維持パルスを印加する。また、サステインドライバ４１〜４４は、維持期間において、ＰＤＰ１の複数のサステイン電極１３にスキャン電極１２の維持パルスに対して位相が１８０°ずれた維持パルスを印加する。それにより、該当する放電セルにおいて維持放電が行われる。
【００９５】
この場合、ブロックＢＫ１〜ＢＫ４のスキャン電極１２にスキャンドライバ３１〜３４によりそれぞれ印加される維持パルスの位相が位相制御回路６により制御される。また、ブロックＢＫ１〜ＢＫ４のサステイン電極１３にサステインドライバ４１〜４４によりそれぞれ印加される維持パルスの位相が位相制御回路７により制御される。
【００９６】
図２は図１のＰＤＰ１におけるブロックＢＫ１〜ＢＫ４のスキャン電極１２およびサステイン電極１３の駆動電圧を示すタイミング図である。
【００９７】
初期化および書き込み期間には、ブロックＢＫ１〜ＢＫ４の複数のスキャン電極１２に初期セットアップパルスＰｓｅｔが同時に印加される。その後、ブロックＢＫ１の複数のスキャン電極１２に書き込みパルスＰｗが順に印加され、ブロックＢＫ２の複数のスキャン電極１２に書き込みパルスＰｗが順に印加され、ブロックＢＫ３の複数のスキャン電極１２に書き込みパルスＰｗが順に印加され、ブロックＢＫ４の複数のスキャン電極１２に書き込みパルスＰｗが順に印加される。これにより、ＰＤＰ１の該当する放電セルにおいてアドレス放電が起こる。
【００９８】
次に、維持期間において、ブロックＢＫ１〜ＢＫ４の複数のスキャン電極１２に維持パルスＰｓｃが周期的に印加され、サステイン電極１３に維持パルスＰｓｕが周期的に印加される。各ブロックＢＫ１〜ＢＫ４において、維持パルスＰｓｕの位相は、維持パルスＰｓｃの位相に対して１８０°ずれている。維持パルスＰｓｃおよび維持パルスＰｓｕの電圧はＶｓｕｓである。
【００９９】
ブロックＢＫ２のスキャン電極１２に印加される維持パルスＰｓｃはブロックＢＫ１のスキャン電極１２に印加される維持パルスＰｓｃに対してΔｔ１遅延している。また、ブロックＢＫ３のスキャン電極１２に印加される維持パルスＰｓｃはブロックＢＫ２のスキャン電極１２に印加される維持パルスＰｓｃに対してΔｔ２遅延している。さらに、ブロックＢＫ４のスキャン電極１２に印加される維持パルスＰｓｃはブロックＢＫ３のスキャン電極１２に印加される維持パルスＰｓｃに対してΔｔ３遅延している。
【０１００】
図３は図１の主としてスキャンドライバ３１の構成を示す回路図である。図１のスキャンドライバ３２，３３，３４の構成も、スキャンドライバ３１の構成と同様である。図３には、スキャンドライバ３１に接続される１つのスキャンドライバＩＣ３ａのみが示されている。
【０１０１】
図３に示すように、スキャンドライバ３１は、電力回収回路３００および複数のスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ５，ＳＷ６，ＳＷ７を含む。電力回収回路３００の出力端子はノードＮ１に接続されている。なお、電力回収回路３００の構成は、図３２に示した電力回収回路４００の構成と同様である。
【０１０２】
スイッチＳＷ１は電源端子Ｖ１とノードＮ１との間に接続され、スイッチＳＷ２，ＳＷ７はノードＮ１と接地端子との間に接続されている。スイッチＳＷ３は電源端子Ｖ２とノードＮ１との間に接続されている。スイッチＳＷ５は電源端子Ｖ３とノードＮ３との間に接続され、スイッチＳＷ６はノードＮ１とノードＮ３との間に接続されている。ノードＮ１，Ｎ３はスキャンドライバＩＣ３ａに接続されている。スキャンドライバＩＣ３ａは６４本のスキャン電極１２に接続されている。スイッチＳＷ１のオンオフは、図１の位相制御回路６から与えられる制御信号ＣＣ１Ｈにより制御される。また、スイッチＳＷ２のオンオフは、図１の位相制御回路６から与えられる制御信号ＣＣ１Ｌにより制御される。
【０１０３】
電源端子Ｖ１には電圧Ｖｓｕｓが印加され、電源端子Ｖ２には電圧Ｖｓｅｔが印加され、電源端子Ｖ３には電圧Ｖｓｃｎが印加される。電圧Ｖｓｕｓは例えば２００Ｖであり、電圧Ｖｓｅｔは例えば４５０Ｖであり、電圧Ｖｓｃｎは例えば７０Ｖである。
【０１０４】
図４は図３のスキャンドライバ３１の動作を示すタイミング図である。図４において、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ５，ＳＷ６，ＳＷ７のオンの期間を矢印で示す。
【０１０５】
初期化期間の開始時には、スイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７がオフし、スイッチＳＷ２，ＳＷ６がオンしている。そして、スイッチＳＷ１，ＳＷ３がオンし、スイッチＳＷ２がオフする。これにより、ノードＮ１，Ｎ３の電圧がＶｓｅｔに上昇する。その後、スイッチＳＷ１，ＳＷ３がオフし、スイッチＳＷ７がオンした後、スイッチＳＷ２がオンする。それにより、ノードＮ１，Ｎ３の電圧が０Ｖまで低下する。この場合、スキャンドライバＩＣ３ａは、ノードＮ１，Ｎ３の電圧を複数のスキャン電極１２に印加する。このようにして、複数のスキャン電極１２に初期セットアップパルスＰｓｅｔが印加される。
【０１０６】
書き込み期間には、スイッチＳＷ５がオンし、スイッチＳＷ６がオフする。スイッチＳＷ２はオン状態を維持し、スイッチＳＷ１，ＳＷ３，ＳＷ７はオフ状態を維持する。これにより、ノードＮ３の電圧はＶｓｃｎとなり、ノードＮ１の電圧は０Ｖとなる。この場合、スキャンドライバＩＣ３ａはシフトパルスＳＨを垂直走査方向にシフトしつつシフトパルスＳＨに同期して複数のスキャン電極１２に負極性の書き込みパルスＰｗを順に印加する。その後、スイッチＳＷ５がオフし、スイッチＳＷ６がオンする。それにより、ノードＮ３の電圧は０Ｖとなる。
【０１０７】
維持期間においては、スイッチＳＷ３，ＳＷ５，ＳＷ７がオフ状態を保ち、スイッチＳＷ６がオン状態を保つ。この状態で、スイッチＳＷ１およびスイッチＳＷ２が交互にオンおよびオフを繰り返す。それにより、ノードＮ２，Ｎ３の電圧が一定周期でＶｓｕｓと０Ｖとの間で変化する。この場合、スキャンドライバＩＣ３ａは、ノードＮ１，Ｎ３の電圧を複数のスキャン電極１２に与える。その結果、複数のスキャン電極１２に周期的な維持パルスＰｓｃが同時に印加される。
【０１０８】
図５は図１のサステインドライバ４１の構成を示す回路図である。図１のサステインドライバ４２，４３，４４の構成も、サステインドライバ４１の構成と同様である。
【０１０９】
図５に示すように、サステインドライバ４１は、電力回収回路４００およびスイッチＳＷ１１，ＳＷ１２を含む。電力回収回路４００の出力端子はノードＮ５に接続されている。なお、電力回収回路４００の構成は、図３２に示した電力回収回路４００の構成と同様である。
【０１１０】
スイッチＳＷ１１は電源端子Ｖ４とノードＮ５との間に接続され、スイッチＳＷ１２はノードＮ５と接地端子との間に接続されている。電源端子Ｖ４には電圧Ｖｓｕｓが印加される。電圧Ｖｓｕｓは例えば２００Ｖである。ノードＮ５は６４本のサステイン電極１３に接続されている。
【０１１１】
スイッチＳＷ１１のオンオフは、図１の位相制御回路７から与えられる制御信号ＣＵ１Ｈにより制御される。また、スイッチＳＷ１２のオンオフは、図１の位相制御回路７から与えられる制御信号ＣＵ１Ｌにより制御される。
【０１１２】
図６は図５のサステインドライバ４１の動作を示すタイミング図である。図６において、スイッチＳＷ１１，ＳＷ１２のオンの期間を矢印で示す。
【０１１３】
初期化および書き込み期間には、スイッチＳＷ１１がオンし、スイッチＳＷ１２がオフする。それにより、サステイン電極１３の電圧がＶｓｕｓに固定される。
【０１１４】
維持期間において、スイッチＳＷ１１およびスイッチＳＷ１２が交互にオンおよびオフを繰り返す。それにより、ノードＮ５の電圧がＶｓｕｓと０Ｖとの間で周期的に変化する。その結果、複数のサステイン電極１３に周期的な維持パルスＰｓｕが同時に印加される。
【０１１５】
図７は図１のスキャンドライバ３１〜３４により発生される維持パルスの詳細な波形図である。
【０１１６】
図７に示すように、維持パルスの立ち上がり部分は、図３の電力回収回路３００の放電動作により緩やかに変化する湾曲部ｃ１と、スイッチＳＷ１のオン動作により急峻に立ち上がるエッジｅ１とからなる。また、維持パルスの立ち下がり部分は、電力回収回路３００の充電動作により緩やかに変化する湾曲部ｃ２と、スイッチＳＷ２のオン動作により急峻に立ち下がるエッジｅ２とからなる。
【０１１７】
本実施例では、破線で示すように、位相制御回路６により維持パルスの立ち上がり部のエッジｅ１の位相および立ち下がり部のエッジｅ２の位相が制御される。
【０１１８】
なお、位相制御回路６により維持パルスの立ち上がり部のエッジｅ１の位相および立ち下がり部のエッジｅ２の位相のいずれか一方のみを制御してもよい。その場合には、位相制御回路６の回路構成および配線が簡単になる。また、位相制御回路６により維持パルスの立ち上がり部または立ち下がり部の全体の位相を制御してもよい。
【０１１９】
図１のサステインドライバ４１〜４４により発生される維持パルスの波形も、図７に示した維持パルスの波形と同様である。本実施例では、位相制御回路７により維持パルスの立ち上がり部のエッジｅ１の位相および立ち下がり部のエッジｅ２の位相が制御される。
【０１２０】
なお、位相制御回路７により維持パルスの立ち上がり部のエッジｅ１の位相および立ち下がり部のエッジｅ２の位相のいずれか一方のみを制御してもよい。その場合には、位相制御回路７の回路構成および配線が簡単になる。また、位相制御回路７により維持パルスの立ち上がり部または立ち下がり部の全体の位相を制御してもよい。
【０１２１】
次に、本実施例のプラズマディスプレイ装置における電磁波低減の原理について説明する。
【０１２２】
図８は駆動パルスおよびその駆動パルスの高調波を示す波形図である。なお、図８の駆動パルスは、図２に示した維持パルスＰｓｃまたは維持パルスＰｓｕのエッジ部ｅ１，ｅ２（図７参照）に等価である。一般に、パルスは様々な周波数成分を有する複数の波の合成波である。
【０１２３】
図８には、駆動パルスｈ０ならびに１次高調波ｈ１、３次高調波ｈ２、５次高調波ｈ３および７次高調波ｈ４が示されている。
【０１２４】
図９および図１０は図１のプラズマディスプレイ装置における電磁波低減の原理を示す波形図である。
【０１２５】
図９において、ブロックＢＫ２の駆動パルス（以下、第２パルスと呼ぶ）は、ブロックＢＫ１の駆動パルス（以下、第１パルスと呼ぶ）に対してΔｔ１遅延している。第１パルスのｎ次高調波と第２パルスのｎ次高調波との位相差が１８０°である場合には、第１パルスのｎ次高調波と第２パルスのｎ次高調波とが打ち消し合う。したがって、合成されたｎ次高調波の振幅は０となる。
【０１２６】
図１０において、ブロックＢＫ２の駆動パルス（第２パルス）はブロックＢＫ１の駆動パルス（第１パルス）に対して２Δｔ１遅延している。この場合、第１パルスのｎ次高調波と第２パルスのｎ次高調波との位相差が０°となるので、第１パルスのｎ次高調波と第２パルスのｎ次高調波とは強め合う。したがって、合成されたｎ次高調波の振幅は２倍になる。
【０１２７】
このように、位相差によって駆動パルスのｎ次高調波が互いに打ち消し合う場合および振幅が２倍になる場合がある。したがって、２つのブロック間で所望の周波数の高調波が打ち消し合うように駆動パルスの位相差を設定することにより、所望の周波数の電磁波を低減することができる。３つ以上のブロック間でも所望の周波数が打ち消し合うように駆動パルスの位相差を設定することにより、同様に所望の周波数の電磁波を低減することができる。
【０１２８】
図１１は図１のプラズマディスプレイ装置における主として位相制御回路７の構成を示すブロック図である。また、図１２はサステインドライバ間に設けられる電磁波検出器の斜視図である。
【０１２９】
図１１に示すように、位相制御回路７は、位相検出部７１、位相遅延回路７２および位相スキャン回路７３を含む。位相検出部７１は、増幅器７０１、周波数選択回路７０２、検波器７０３および最小値検出部７０４を含む。
【０１３０】
また、電磁波検出器７０が、サステインドライバ４１，４２間に設けられる。図１のサステインドライバ４２，４３間およびサステインドライバ４３，４４間にも、同様の電磁波検出器７０が設けられる。
【０１３１】
位相検出部７１、位相遅延回路７２および位相スキャン回路７３は、サステインドライバ４１〜４４に対して共通に設けられてもよく、その場合には時分割で動作する。
【０１３２】
図１２に示すように、サステインドライバ４１の維持パルス出力端子４１０とサステインドライバ４２の維持パルス出力端子４２０との間に電磁波検出器７０が配置されている。電磁波検出器７０は、空芯コイル７１１および回路基板７１２により構成される。
【０１３３】
サステインドライバ４１の維持パルス出力端子４１０は、フレキシブル基板４１２を介してＰＤＰ１のブロックＢＫ１の複数のサステイン電極１３に接続されている。同様に、サステインドライバ４２の維持パルス出力端子４２０は、フレキシブル基板４１２を介してＰＤＰ１のブロックＢＫ２の複数のサステイン電極１３に接続されている。
【０１３４】
空芯コイル７１１には、維持パルス出力端子４１０および複数のサステイン電極１３から発生される電磁波ならびに維持パルス出力端子４２０および複数のサステイン電極１３から発生される電磁波に基づいて磁界の変化率に比例した電流が流れる。空芯コイル７１１に流れる電流は回路基板７１２を通して図１１の位相検出部７１の増幅器７０１に与えられる。
【０１３５】
増幅器７０１は、電磁波検出器７０から与えられた電流を交流電圧に変換しつつ増幅する。周波数選択回路７０２は、周波数選択フィルタまたは同調増幅回路からなり、増幅器７０１から出力される交流電圧から設定された周波数成分を選択して出力する。本実施例では、周波数選択回路７０２が、例えば３０〜５０ＭＨｚの周波数成分を選択して出力する。この周波数成分は、放電発光特性を左右する領域であるが、上述のようにこの周波数成分の波形をなまらせることはできない。
【０１３６】
検波器７０３は、周波数選択回路７０２から出力された交流電圧を直流電圧に変換して出力する。最小値検出部７０４は、後述する方法で検波器７０３から出力される電圧の最小値を検出し、その最小値を最適遅延時間として位相スキャン回路７３に与える。
【０１３７】
一方、位相遅延回路７２は、図１の制御信号発生回路５により発生される制御信号ＣＵ０Ｈ，ＣＵ０Ｌを受け、その制御信号ＣＵ０Ｈ，ＣＵ０Ｌを位相スキャン回路７３から与えられる遅延時間だけ遅延させることにより、制御信号ＣＵ０Ｈ，ＣＵ０Ｌに対してそれぞれ位相差を有する制御信号ＣＵ２Ｈ，ＣＵ２Ｌをサステインドライバ４２に与えるとともに、制御信号ＣＵ０Ｈ，ＣＵ０Ｌに対して所定の時間（例えば４０ｎｓ）だけ遅延した制御信号ＣＵ１Ｈ，ＣＵ１Ｌをサステインドライバ４１に与える。なお、制御信号ＣＵ０Ｈ，ＣＵ０Ｌをそのまま制御信号ＣＵ１Ｈ，ＣＵ１Ｌとしてサステインドライバ４１に与えてもよい。
【０１３８】
位相スキャン回路７３は、所定の位相スキャン期間に、位相遅延回路７２から出力される制御信号ＣＵ２Ｈ，ＣＵ２Ｌと制御信号ＣＵ１Ｈ，ＣＵ１Ｌとの位相差が例えば０ｎｓから１５０ｎｓまで変化するように遅延時間を変化させた後、最小値検出部７０４から与えられる最適遅延時間を位相遅延回路７２に与える。
【０１３９】
この場合、制御信号ＣＵ１Ｈ，ＣＵ１Ｌは図５のサステインドライバ４１のスイッチＳＷ１１，ＳＷ１２を制御する信号である。また、制御信号ＣＵ２Ｈ，ＣＵ２Ｌはサステインドライバ４２のスイッチＳＷ１１，ＳＷ１２を制御する信号である。
【０１４０】
図１３は図１１の主として最小値検出部７０４、位相遅延回路７２および位相スキャン回路７３の構成を示すブロック図である。
【０１４１】
最小値検出部７０４は、Ａ／Ｄ変換器（アナログ・デジタル変換器）７１３および比較器７１４を含む。また、位相スキャン回路７３は、カウンタ７３１、メモリ７３２およびセレクタ７３３を含む。位相遅延回路７１は、２つの位相遅延回路７２ａ，７２ｂから構成される。位相遅延回路７２ａは、４個のセレクタ７２１，７２２，７２３，７２４、５個の遅延素子７２０，７２５，７２６，７２７，７２８および選択信号発生回路７２９を含む。遅延素子７２０，７２５〜７２８は、ラッチ回路またはバッファ回路からなる。位相遅延回路７２ｂの構成も、位相遅延回路７２ａの構成と同様である。
【０１４２】
最小値検出部７０４のＡ／Ｄ変換器７１３は、検波器７０３から出力される直流電圧をアナログ・デジタル変換し、デジタル信号を出力する。比較器７１４は、Ａ／Ｄ変換器７１３から出力されるデジタル信号の最小値を保持して出力する。
【０１４３】
すなわち、比較器７１４は、Ａ／Ｄ変換器７１３から現在与えられたデジタル信号の値を既に保持している値と比較し、現在与えられたデジタル信号の値が既に保持している値よりも小さい場合に、現在与えられたデジタル信号の値を最小値として保持するとともに、位相スキャン回路７３のメモリ７３２に書き込み信号ＷＲを与える。また、比較器７１４は、現在与えられたデジタル信号の値が既に保持している値よりも大きい場合には、既に保持している値を最小値として保持する。
【０１４４】
一方、位相スキャン回路７３のカウンタ７３１は、位相スキャン期間において、リセット信号ＲＳＴによりリセットされ、クロック信号ＣＫのパルスのカウントを開始し、カウント値をメモリ７３２およびセレクタ７３３の一方の入力端子に与える。
【０１４５】
メモリ７３２は、比較器７１４から与えられる書き込み信号ＷＲに応答してカウンタ７３１から与えられるカウント値を記憶するとともに出力する。このように、メモリ７３２に記憶されるカウント値は書き込み信号ＷＲに応答して更新される。メモリ７３２から出力されるカウント値は、セレクタ７３３の他方の入力端子に与えられる。
【０１４６】
セレクタ７３３は、カウンタ７３１のカウント動作中にカウンタ７３１から与えられるカウント値を選択して位相遅延回路７２に遅延時間として与える。カウンタ７３１のカウント動作の終了後に、セレクタ７３３は、メモリ７３２から出力されるカウント値を選択して位相遅延回路７２に最適遅延時間として与える。
【０１４７】
位相遅延回路７２ａの選択信号発生回路７２９は、位相スキャン期間にセレクタ７３３から出力される遅延時間に基づいて選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４をそれぞれセレクタ７２１，７２２，７２３，７２４に与える。
【０１４８】
遅延素子７２５，７２６，７２７，７２８の遅延量はそれぞれ１Ｔ、２Ｔ、４Ｔおよび８Ｔに設定されている。また、遅延素子７２０の遅延量は例えば４Ｔに設定されている。ここで、Ｔは任意の時間を表す。例えば、制御信号ＣＵ２Ｌと制御信号ＣＵ１Ｌとの位相差を０〜１５０ｎｓの範囲内で変化させる場合には、Ｔを１０ｎｓに設定する。セレクタ７２１は、選択信号ＳＥＬ１に基づいて制御信号ＣＵ０Ｌおよび遅延素子７２５の出力信号のいずれか一方を選択して出力する。セレクタ７２２は、選択信号ＳＥＬ２に基づいてセレクタ７２１の出力信号および遅延素子７２６の出力信号のいずれか一方を選択して出力する。セレクタ７２３は、選択信号ＳＥＬ３に基づいてセレクタ７２２の出力信号および遅延素子７２７の出力信号のいずれか一方を選択して出力する。セレクタ７２４は、選択信号ＳＥＬ４に基づいてセレクタ７２３の出力信号および遅延素子７２８の出力信号のいずれか一方を選択して制御信号ＣＵ２Ｌとして出力する。
【０１４９】
また、遅延素子７２０にも制御信号ＣＵ０Ｌが与えられる。遅延素子７２０の出力信号は、制御信号ＣＵ１Ｌとして出力される。
【０１５０】
なお、位相遅延回路７２ｂは、位相遅延回路７２ａと同様にして、制御信号ＣＵ０Ｈを受け、制御信号ＣＵ２Ｈおよび制御信号ＣＵ１Ｈを出力する。
【０１５１】
例えば、セレクタ７３３から出力される遅延時間が５Ｔの場合には、セレクタ７２１は遅延回路７２５の出力信号を選択し、セレクタ７２２はセレクタ７２１の出力信号を選択し、セレクタ７２３は遅延回路７２７の出力信号を選択し、セレクタ７２４はセレクタ７２３の出力信号を選択する。これにより、制御信号ＣＵ０Ｌに対する制御信号ＣＵ２Ｌの遅延時間が５Ｔとなる。また、制御信号ＣＵ１Ｌに対する制御信号ＣＵ２Ｌの遅延時間はＴとなる。
【０１５２】
このようにして、位相スキャン期間において、カウンタ７３１のカウント値が順次増加することにより制御信号ＣＵ２Ｌと制御信号ＣＵ１Ｌとの位相差が０から１５０ｎｓまで順次変化し、所定の周波数で電磁波のレベルが最小となるときのカウンタ７３１のカウント値がメモリ７３２に記憶される。
【０１５３】
その後、メモリ７３２に記憶されたカウント値が最適遅延時間として選択信号発生回路７２９に与えられることにより、電磁波のレベルが最小となるように制御信号ＣＵ２Ｌと制御信号ＣＵ１Ｌとの位相差が設定される。
【０１５４】
上記の位相スキャン期間は、電源投入直後および所定の時間ごとに定期的に設定される。
【０１５５】
なお、図１の位相制御回路６の構成も、図１１に示した位相制御回路７の構成と同様である。この場合、位相制御回路６は、制御信号ＣＣ０Ｈ，ＣＣ０Ｌを受け、制御信号ＣＣ１Ｈ，ＣＣ１Ｌ，ＣＣ２Ｈ，ＣＣ２Ｌ，ＣＣ３Ｈ，ＣＣ３Ｌ，ＣＣ４Ｈ，ＣＣ４Ｌを出力する。ただし、位相制御回路６に接続される電磁波検出器７０は、スキャンドライバ３１，３２の出力端子間、スキャンドライバ３２，３３の出力端子間およびスキャンドライバ３３，３４間の出力端子間に設ける。
【０１５６】
あるいは、図１２に示した電磁波検出器７０をスキャンドライバ３１に接続されるスキャンドライバＩＣ３ａの出力端子とスキャンドライバ３２に接続されるスキャンドライバＩＣ３ａの出力端子との間、スキャンドライバ３２に接続されるスキャンドライバＩＣ３ａの出力端子とスキャンドライバ３３に接続されるスキャンドライバＩＣ３ａの出力端子との間およびスキャンドライバ３３に接続されるスキャンドライバＩＣ３ａの出力端子とスキャンドライバ３４に接続されるスキャンドライバＩＣ３ａの出力端子との間に設けてもよい。
【０１５７】
この場合、位相制御回路６から出力される制御信号ＣＣ１Ｈ，ＣＣ１Ｌは図３のスイッチＳＷ１，ＳＷ２を制御する信号である。
【０１５８】
図１４は駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差による電磁波低減効果を説明するための図である。ここで、ｆ0 を電磁波の所定の周波数とする。駆動パルスＤＳ１，ＤＳ２は異なるブロックにおけるサステイン電極１３に印加される維持パルスＰｓｕである。あるいは、駆動パルスＤＳ１，ＤＳ２は異なるブロックにおけるスキャン電極１２に印加される維持パルスＰｓｃである。
【０１５９】
図１４（ａ）に示すように、駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔが０の場合には、電磁波レベルは全周波数にわたって高く、所定の周波数ｆ0 での電磁波低減効果は０である。図１４（ｂ），（ｃ），（ｄ）の右図において、一点鎖線は駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔが０のときの電磁波レベルを示す。
【０１６０】
図１４（ｂ）に示すように、駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔがαになると、所定の周波数ｆ0 での電磁波レベルが下降し、電磁波低減効果が大きくなる。ここで、α＜１／２ｆ0 である。
【０１６１】
図１４（ｃ）に示すように、駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔが１／２ｆ0 のときには、所定の周波数ｆ0 での電磁波レベルが最小となり、電磁波低減効果が最大となる。
【０１６２】
図１４（ｄ）に示すように、駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔが１／２ｆ0 ＋αになると、所定の周波数ｆ0 での電磁波レベルが再び上昇し、再び電磁波低減効果が小さくなる。
【０１６３】
このように、駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔを変化させることにより所定の周波数ｆ0 での電磁波レベルが上下し、周波数ｆ0 での電磁波レベルが極小値を持つ。したがって、駆動パルスＤＳ１に対する駆動パルスＤＳ２の位相差Δｔを１／２ｆ0 に設定することにより、所定の周波数ｆ0 での電磁波レベルを最小にすることができる。
【０１６４】
図１５はＰＤＰの４つのブロック内のスキャン電極１２およびサステイン電極１３の本数比による電磁波低減効果の違いを説明するための図であり、（ａ）はＰＤＰ１を４つのブロックに等分割した場合（スキャン電極１２およびサステイン電極１３の本数比が１：１：１：１の場合）の電磁波レベルの周波数特性を示し、（ｂ）はＰＤＰ１をスキャン電極１２およびサステイン電極１３の本数比１：２：２：１で４つのブロックに分割した場合の電磁波レベルの周波数特性を示す。
【０１６５】
なお、図１５（ａ），（ｂ）の例において４つのブロック間での維持パルスの位相差は等しいものとする。
【０１６６】
以下の説明において、各ブロック内のスキャン電極１２およびサステイン電極１３の本数の比を単に本数比と呼ぶ。
【０１６７】
図１５（ｂ）に示すようにＰＤＰ１を本数比１：２：２：１で分割した場合には、図１５（ａ）に示すようにＰＤＰ１を等分割した場合に比べて、特定の周波数帯域で電磁波レベルをより低減することができ、かつ広い周波数帯域で電磁波レベルを低減することができる。このように、複数のブロックの本数比を適切に設定することにより、ブロック間での維持パルスの位相差が等しい場合にも広い周波数帯域で大きな電磁波低減効果が得られることが分かる。
【０１６８】
図１６はＰＤＰ１のブロック分割方法を示す図である。以下、駆動パルスの周期を５０００ｎｓとする。
【０１６９】
図１６（ａ）の例では、ＰＤＰ１が２つのブロックＢＫ１，ＢＫ２に分割されている。ブロックＢＫ１，ＢＫ２の本数比は１：１であり、ブロックＢＫ１，ＢＫ２間の駆動パルスの位相差はαｎｓである。
【０１７０】
図１６（ｂ）の例では、ＰＤＰ１が３つのブロックＢＫ１，ＢＫ２，ＢＫ３に分割されている。ブロックＢＫ１，ＢＫ２，ＢＫ３の本数比は１：２：１であり、ブロックＢＫ１，ＢＫ２間の駆動パルスの位相差はαｎｓであり、ブロックＢＫ２，ＢＫ３間の駆動パルスの位相差はβｎｓである。
【０１７１】
図１６（ｃ）の例では、ＰＤＰ１が４つのブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４に分割されている。ブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４の本数比は１：２：２：１である。ブロックＢＫ１，ＢＫ２間の駆動パルスの位相差はαｎｓであり、ブロックＢＫ２，ＢＫ３間の駆動パルスの位相差はβｎｓであり、ブロックＢＫ３，ＢＫ４間の駆動パルスの位相差はγｎｓである。
【０１７２】
図１７〜図２７はブロック分割による妨害低減レベルの周波数特性の計算結果を示す図である。図１７〜図２７では、隣接するブロック間での駆動パルスの位相差をΔｔで示す。ここでは、駆動パルスの周期を５０００ｎｓとする。
【０１７３】
図１７〜図２２はＰＤＰ１を２分割した場合の妨害低減レベルの周波数特性の計算結果を示す。ブロックの本数比は１：１である。
【０１７４】
図１７は位相差Δｔが５ｎｓの場合の計算結果、図１８は位相差Δｔが８ｎｓの場合の計算結果、図１９は位相差Δｔが１０ｎｓの場合の計算結果、図２０は位相差Δｔが１５ｎｓの場合の計算結果、図２１は位相差Δｔが３０ｎｓの場合の計算結果、図２２は位相差Δｔが１００ｎｓの場合の計算結果である。図１７〜図２２に示すように、位相差Δｔを調整することにより妨害低減レベルが最小となる周波数を調整することができるとともに妨害低減レベルの極小点の数を調整することができる。
【０１７５】
なお、妨害低減レベルが最小となる周波数をｆ0 とすると、ブロック間の位相差Δｔは次式で表される。
【０１７６】
Δｔ＝１／２ｆ0
図２３および図２４はＰＤＰ１を３分割した場合の妨害低減レベルの周波数特性の計算結果を示す。位相差Δｔは８ｎｓである。図２３はブロックの本数比が１：１：１の場合の計算結果、図２４は本数比が１：２：１の場合の計算結果である。
【０１７７】
図２３に示すように、本数比が１：１：１の場合には、妨害低減効果が小さく、図２４に示すように、本数比が１：２：１の場合には、妨害低減効果が大きくなっている。
【０１７８】
図２５および図２６はＰＤＰ１を４分割した場合の妨害低減レベルの周波数特性の計算結果を示す。位相差Δｔは８ｎｓである。図２５はブロックの本数比を１：１：１：１とした場合の計算結果、図２６はブロックの本数比を１：２：２：１とした場合の計算結果である。
【０１７９】
図２５および図２６に示すように、ブロックの本数比を１：２：２：１とした場合には、ＰＤＰ１を等分割した場合に比べて妨害低減効果が大きくなっている。
【０１８０】
図２７はＰＤＰ１を６分割した場合の妨害低減レベルの周波数特性の計算結果を示す。ブロックの本数比は１：１：１：１：１：１であり、位相差Δｔは８ｎｓである。図２７に示すように、ＰＤＰ１を６分割した場合には、妨害低減効果が大きくなっている。
【０１８１】
図１８、図２３、図２５および図２７の比較から、ＰＤＰ１が等分割されかつブロック間での位相差が等しい場合には、ブロック分割数が多いほど妨害低減効果が大きくなることがわかる。
【０１８２】
また、図２３と図２４との比較および図２５と図２６との比較から、ブロック分割数が等しくかつブロック間での位相差が等しい場合には、複数のブロック内のスキャン電極１２およびサステイン電極１３の本数が異なるようにＰＤＰ１を分割した方がＰＤＰ１を等分割した場合に比べて妨害低減効果が大きくなることがわかる。
【０１８３】
なお、ＰＤＰ１を３分割する場合には、ブロックの本数比を１：２：１に設定した場合に妨害低減効果が大きくなる。また、ＰＤＰを４分割する場合には、ブロックの本数比を１：２：２：１に設定した場合に妨害低減効果が大きくなる。さらに、ＰＤＰ１を６分割する場合には、ブロックの本数比を１：２：３：３：２：１に設定した場合に妨害低減効果が大きくなる。また、ＰＤＰ１を８分割する場合には、ブロックの本数比を１：２：３：４：４：３：２：１に設定した場合に妨害低減効果が大きくなる。
【０１８４】
なお、各本数のブロックの位置は任意である。例えば、ＰＤＰ１を４分割する場合には、４つのブロックの本数比を画面の上から１：２：２：１としてもよく、１：２：１：２としてもよく、２：１：１：２としてもよく、２：１：２：１としてもよい。また、複数のブロックの本数比が整数比である必要はない。
【０１８５】
本実施例のプラズマディスプレイ装置においては、ＰＤＰ１のスキャン電極１２に印加される維持パルスにより発生する電磁波が所定の周波数で最小となるように位相制御回路６によりブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４間での維持パルスの位相差が制御されるので、ＰＤＰ１において維持パルスにより発生する不要な電磁波の輻射を確実に抑制することができる。
【０１８６】
また、ＰＤＰ１のサステイン電極１３に印加される維持パルスにより発生する電磁波が所定の周波数で最小となるように位相制御回路７によりブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４間での維持パルスの位相差が制御されるので、ＰＤＰ１において維持パルスにより発生する不要な電磁波の輻射を確実に抑制することができる。
【０１８７】
これらの結果、ＰＤＰ１において発生する不要な電磁波の輻射を十分に抑えることが可能となる。
【０１８８】
なお、本実施例では、電磁波検出器７０により電磁波の磁界の変化率に比例した電流を検出することにより、電磁波のレベルを検出しているが、電磁波の電界を検出することにより電磁波のレベルを検出してもよい。この場合には、電界に比例した電圧を検出することにより電界を検出する。
【０１８９】
また、本実施例では、維持パルスの位相差を制御する位相制御回路６および維持パルスの位相差を制御する位相制御回路７の両方を設けているが、位相制御回路６および位相制御回路７のいずれか一方を設けてもよい。
【０１９０】
図２８（ａ）は位相制御回路の他の例を示すブロック図、図２８（ｂ）は維持パルスの波形図である。
【０１９１】
図２８（ａ）に示す位相制御回路８は、サステインドライバ４１，４２に接続された位相検出部８０および位相遅延回路８１を含む。なお、この位相制御回路８は、サステインドライバ４２，４３に接続された位相検出部８０および位相遅延回路８１ならびにサステインドライバ４３，４４に接続された位相検出部８０および位相遅延回路８１も含む。
【０１９２】
位相検出部８０は出力電圧検出器８０１，８０２および比較器８０３を含む。出力電圧検出器８０１は、サステインドライバ４１の出力端子の電圧を検出する。出力電圧検出器８０２は、サステインドライバ４２の出力端子の電圧を検出する。
【０１９３】
図２８（ｂ）に示すように、２つの維持パルス間に位相差が存在すれば、矢印で示すように、２つの維持パルスの電圧にも差が生じる。比較器８０３は、出力電圧検出器８０１により検出された電圧と出力電圧検出器８０２により検出された電圧との差を検出し、その差を予め設定された基準電圧Ｖｒｅｆと比較し、検出された電圧の差と基準電圧Ｖｒｅｆとの電圧差を位相差制御信号として位相遅延回路８１に与える。
【０１９４】
位相遅延回路８１は、比較器８０３から与えられる位相差制御信号に基づいて制御信号ＳＵ１Ｈ，ＳＵ１Ｌに対する制御信号ＳＵ２Ｈ，ＳＵ２Ｌの遅延時間を制御し、制御信号ＳＵ１Ｈ，ＳＵ１Ｌをサステインドライバ４１に与え、制御信号ＳＵ１Ｈ，ＳＵ１Ｌをサステインドライバ４２に与える。
【０１９５】
基準電圧Ｖｒｅｆは、維持パルスにより発生する電磁波が所定の周波数で最小となる場合のサステインドライバ４１の出力端子の電圧とサステインドライバ４２の出力端子の電圧との差と等しくなるように予め設定される。
【０１９６】
このようにして、出力電圧検出器８０１により検出される電圧と出力電圧検出器８０２により検出される電圧との差が基準電圧Ｖｒｅｆと等しくなるように制御信号ＳＵ１Ｈ，ＳＵ１Ｌと制御信号ＳＵ２Ｈ，ＳＵ２Ｌとの間の位相差が制御される。
【０１９７】
図２８の位相制御回路８においては、ブロック間での維持パルスの電圧差を検出することにより維持パルスの位相差を検出し、ブロック間での維持パルスの位相差が所定の値になるようにサステインドライバ４１，４２が制御される。したがって、ＰＤＰ１のサステイン電極１３に印加される維持パルスにより発生する電磁波が所定の周波数で最小となる。その結果、ＰＤＰ１からの不要な電磁波の輻射を抑制することができる。
【０１９８】
なお、図２８に示す位相制御回路８を図１の位相制御回路６の代わりに用いてもよい。また、図２８の位相検出部８０の出力電圧検出器８０１，８０２の代わりに出力電流検出器を用いてもよい。この場合にも、同様の効果が得られる。
【０１９９】
本実施例では、アドレス電極１１が第１の電極に相当し、スキャン電極１２が第２の電極に相当し、サステイン電極１３が第３の電極に相当する。また、アドレス電極１１に印加される書き込みパルスが第１のパルス電圧に相当し、維持パルスＰｓｃが第２のパルス電圧に相当し、維持パルスＰｓｕが第３のパルス電圧に相当する。さらに、データドライバ２が第１の電圧印加手段に相当し、スキャンドライバ３１〜３４およびスキャンドライバＩＣ３ａが第２の電圧印加手段または複数の第２の電圧印加回路に相当し、サステインドライバ４１〜４４が第３の電圧印加手段または複数の第３の電圧印加回路に相当する。
【０２００】
位相制御回路６が位相制御手段または第１の位相制御回路に相当し、位相制御回路７が位相制御手段または第２の位相制御回路に相当する。また、電磁波検出器７０および位相検出部７１が第１または第２の電磁波検出手段に相当し、位相スキャン回路７３が第１または第２の位相差走査手段に相当し、最小値検出部７０４が第１または第２の記憶手段に相当し、位相検出部８０が第１または第２の位相差検出手段に相当する。ブロックＢＫ１，ＢＫ２，ＢＫ３，ＢＫ４が複数のグループに相当する。
【０２０１】
【発明の効果】
本発明によれば、複数の第２の電極に印加される第２のパルス電圧または複数の第３の電極に印加される第３のパルス電圧の位相を制御することにより所定の周波数の電磁波が低減される。したがって、不要な電磁波の輻射が抑制される。
【図面の簡単な説明】
【図１】本発明の一実施例によるプラズマディスプレイ装置の構成を示すブロック図
【図２】図１のＰＤＰにおける各ブロックのスキャン電極およびサステイン電極の駆動電圧を示すタイミング図
【図３】図１のプラズマディスプレイ装置における主としてスキャンドライバの構成を示す回路図
【図４】図３のスキャンドライバの動作を示すタイミング図
【図５】図１のプラズマディスプレイ装置における主としてサステインドライバの構成を示す回路図
【図６】図５のサステインドライバの動作を示すタイミング図
【図７】図１のスキャンドライバにより発生される維持パルスの詳細な波形図
【図８】駆動パルスおよびその駆動パルスの高調波を示す波形図
【図９】図１のプラズマディスプレイ装置における電磁波低減の原理を示す波形図
【図１０】図１のプラズマディスプレイ装置における電磁波低減の原理を示す波形図
【図１１】図１のプラズマディスプレイ装置における主として位相制御回路の構成を示すブロック図
【図１２】サステインドライバ間に設けられる電磁波検出器の斜視図
【図１３】図１１の位相制御回路における主として最小値検出部、位相遅延回路および位相スキャン回路の構成を示すブロック図
【図１４】駆動パルス間の位相差による電磁波低減効果を説明するための図
【図１５】ＰＤＰの４つのブロックの本数比による電磁波低減効果の違いを説明するための図
【図１６】ＰＤＰのブロック分割方法の例を示す図
【図１７】ＰＤＰを２分割しかつ位相差を５ｎｓとした場合の妨害低減レベルの周波数特性の計算結果を示す図
【図１８】ＰＤＰを２分割しかつ位相差を８ｎｓとした場合の妨害低減レベルの周波数特性の計算結果を示す図
【図１９】ＰＤＰを２分割しかつ位相差を１０ｎｓとした場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２０】ＰＤＰを２分割しかつ位相差を１５ｎｓとした場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２１】ＰＤＰを２分割しかつ位相差を３０ｎｓとした場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２２】ＰＤＰを２分割しかつ位相差を１００ｎｓとした場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２３】ＰＤＰを本数比１：１：１で３分割した場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２４】ＰＤＰを本数比１：２：１で３分割した場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２５】ＰＤＰを本数比１：１：１：１で４分割した場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２６】ＰＤＰを本数比１：２：２：１で４分割した場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２７】ＰＤＰを本数比１：１：１：１：１：１で６分割した場合の妨害低減レベルの周波数特性の計算結果を示す図
【図２８】位相制御回路の他の例および維持パルスを示す図
【図２９】ＡＣ型ＰＤＰにおける３電極面放電セルの模式的断面図
【図３０】従来のプラズマディスプレイ装置の構成を示すブロック図
【図３１】図３０のＰＤＰにおけるスキャン電極およびサステイン電極の駆動電圧の一例を示すタイミング図
【図３２】図３０のサステインドライバの構成を示す回路図
【図３３】図３２のサステインドライバの動作を示すタイミング図
【符号の説明】
１ ＰＤＰ
２ データドライバ
３ａ スキャンドライバＩＣ
５ 制御信号発生回路
６，７，８ 位相制御回路
１１ アドレス電極
１２ スキャン電極
１３ サステイン電極
３１，３２，３３，３４ スキャンドライバ
４１，４２，４３，４４ サステインドライバ
７０ 電磁波検出器
７１，８０ 位相検出部
７２，７２ａ，７２ｂ，８１ 位相遅延回路
７３ 位相スキャン回路
８０１，８０２ 出力電圧検出器
Claims (29)
- 第１の方向に配列された複数の第１の電極と、
前記第１の方向と交差する第２の方向に配列された複数の第２の電極と、
前記複数の第２の電極とそれぞれ対になるように前記第２の方向に配列された複数の第３の電極と、
前記複数の第１の電極、前記複数の第２の電極および前記複数の第３の電極の交点に設けられた複数の放電セルと、
画像データに応じて該当する第１の電極に第１のパルス電圧を印加する第１の電圧印加手段と、
前記複数の第２の電極に第２のパルス電圧を印加する第２の電圧印加手段と、
前記複数の第３の電極に第３のパルス電圧を印加する第３の電圧印加手段と、
所定の周波数の電磁波が低減されるように前記複数の第２の電極に印加される前記第２のパルス電圧および前記複数の第３の電極に印加される前記第３のパルス電圧のうち少なくともいずれか一方の位相を制御する位相制御手段とを備えたことを特徴とする表示装置。 - 前記複数の第２の電極は複数のグループに区分され、
前記第２の電圧印加手段は、前記複数のグループに対応して設けられかつ各々が対応するグループの前記第２の電極に前記第２のパルス電圧を印加する複数の第２の電圧印加回路を含み、
前記位相制御手段は、前記第２のパルス電圧により発生される所定の周波数の電磁波が低減されるように前記複数の第２の電圧印加回路により前記複数の第２の電極に印加される前記第２のパルス電圧に前記複数のグループ間で位相差を与える第１の位相制御回路を含むことを特徴とする請求項１記載の表示装置。 - 前記複数の第３の電極は複数のグループに区分され、
前記第３の電圧印加手段は、前記複数のグループに対応して設けられかつ各々が対応するグループの前記第３の電極に前記第３のパルス電圧を印加する複数の第３の電圧印加回路を含み、
前記位相制御手段は、前記第３のパルス電圧により発生される所定の周波数の電磁波が低減されるように前記複数の第３の電圧印加回路により前記複数の第３の電極に印加される前記第３のパルス電圧に前記複数のグループ間で位相差を与える第２の位相制御回路を含むことを特徴とする請求項１または２記載の表示装置。 - 前記第２のパルス電圧により発生される電磁波を検出する第１の電磁波検出手段をさらに備え、
前記第１の位相制御回路は、前記第１の電磁波検出手段により検出された電磁波に基づいて前記複数のグループ間での前記第２のパルス電圧の位相差を制御することを特徴とする請求項２記載の表示装置。 - 前記第３のパルス電圧により発生される電磁波を検出する第２の電磁波検出手段を備え、
前記第２の位相制御回路は、前記第２の電磁波検出手段により検出された電磁波に基づいて前記複数のグループ間での前記第３のパルス電圧の位相差を制御することを特徴とする請求項３記載の表示装置。 - 前記第１の位相制御回路により与えられる位相差を所定期間において順次変化させる第１の位相差走査手段と、
前記所定期間において前記第１の電磁波検出手段により検出された電磁波のレベルが最小となる位相差を記憶する第１の記憶手段とをさらに備え、
前記第１の位相制御回路は、前記所定期間後に、前記複数のグループ間での前記第２のパルス電圧の位相差を前記記憶手段に記憶された位相差に設定することを特徴とする請求項４記載の表示装置。 - 前記第２の位相制御回路により与えられる位相差を所定期間において順次変化させる第２の位相差走査手段と、
前記所定期間において前記第２の電磁波検出手段により検出された電磁波のレベルが最小となる位相差を記憶する第２の記憶手段とをさらに備え、
前記第２の位相制御回路は、前記所定期間後に、前記複数のグループ間での前記第３のパルス電圧の位相差を前記記憶手段に記憶された位相差に設定することを特徴とする請求項５記載の表示装置。 - 前記第１の電磁波検出手段は、隣接するグループ間にそれぞれ配置された１または複数の電磁波検出器を含むことを特徴とする請求項４または６記載の表示装置。
- 前記第２の電磁波検出手段は、隣接するグループ間にそれぞれ配置された１または複数の電磁波検出器を含むことを特徴とする請求項５または７記載の表示装置。
- 前記電磁波検出器はコイルを含むことを特徴とする請求項８または９記載の表示装置。
- 前記複数のグループ間での前記第２のパルス電圧の位相差を検出する第１の位相差検出手段をさらに備え、
前記第１の位相制御回路は、前記第１の位相差検出手段により検出された位相差に基づいて前記複数のグループ間での前記第２のパルス電圧の位相差を制御することを特徴とする請求項２記載の表示装置。 - 前記複数のグループ間での前記第３のパルス電圧の位相差を検出する第２の位相差検出手段をさらに備え、
前記第２の位相制御回路は、前記第２の位相差検出手段により検出された位相差に基づいて前記複数のグループ間での前記第３のパルス電圧の位相差を制御することを特徴とする請求項３記載の表示装置。 - 前記第１の位相差検出手段は、前記第２のパルス電圧により発生される電磁波に基づいて前記複数のグループ間での前記第２のパルス電圧の位相差を検出することを特徴とする請求項１１記載の表示装置。
- 前記第２の位相差検出手段は、前記第３のパルス電圧により発生される電磁波に基づいて前記複数のグループ間での前記第３のパルス電圧の位相差を検出することを特徴とする請求項１２記載の表示装置。
- 前記第１の位相差検出手段は、前記複数の第２の電圧印加回路の電圧または電流に基づいて位相差を検出することを特徴とする請求項１１記載の表示装置。
- 前記第２の位相差検出手段は、前記複数の第３の電圧印加回路の電圧または電流に基づいて位相差を検出することを特徴とする請求項１２記載の表示装置。
- 前記複数の第２の電極および前記複数の第３の電極のうち少なくともいずれか一方が前記複数のグループに非等分割されたことを特徴とする請求項２〜１６のいずれかに記載の表示装置。
- 前記複数のグループの数は３であり、３個のグループに属する前記第２または第３の電極の本数の比は、１：２：１であることを特徴とする請求項１７記載の表示装置。
- 前記複数のグループの数は４であり、４個のグループに属する前記第２または第３の電極の本数の比は、１：２：２：１であることを特徴とする請求項１７記載の表示装置。
- 前記複数のグループの数は６であり、６個のグループに属する前記第２または第３の電極の本数の比は、１：２：３：３：２：１であることを特徴とする請求項１７記載の表示装置。
- 前記複数のグループの数は８であり、８個のグループに属する前記第２または第３の電極の本数の比は、１：２：３：４：４：３：２：１であることを特徴とする請求項１７記載の表示装置。
- 前記複数の第２の電圧印加回路の各々は、複数の駆動用集積回路を含むことを特徴とする請求項２、４、６、８、１１、１３または１５記載の表示装置。
- 前記第２のパルス電圧は、書き込み期間に前記複数の第２の電極に印加される書き込みパルスおよび放電維持期間に前記複数の第２の電極に印加される第１の維持パルスを含み、
前記第３のパルス電圧は、前記放電維持期間に前記複数の第３の電極に印加される第２の維持パルスを含み、
前記位相制御手段は、前記第１の維持パルスおよび前記第２の維持パルスのうち少なくともいずれか一方の位相を制御することを特徴とする請求項１〜２２のいずれかに記載の表示装置。 - 前記位相制御手段は、前記第２のパルス電圧または前記第３のパルス電圧のエッジの位相を制御することを特徴とする請求項１〜２３のいずれかに記載の表示装置。
- 前記位相制御手段は、前記第２のパルス電圧または前記第３のパルス電圧の立ち上がり部分および立ち下がり部分の少なくとも一方の位相を制御することを特徴とする請求項１〜２４のいずれかに記載の表示装置。
- 第１の方向に配列された複数の第１の電極と、前記第１の方向と交差する第２の方向に配列された複数の第２の電極と、前記複数の第２の電極とそれぞれ対になるように前記第２の方向に配列された複数の第３の電極と、前記複数の第１の電極、前記複数の第２の電極および前記複数の第３の電極の交点に設けられた複数の放電セルとを備えた表示装置に用いられる駆動回路であって、
画像データに応じて該当する第１の電極に第１のパルス電圧を印加する第１の電圧印加手段と、
前記複数の第２の電極に第２のパルス電圧を印加する第２の電圧印加手段と、
前記複数の第３の電極に第３のパルス電圧を印加する第３の電圧印加手段と、
所定の周波数の電磁波が低減されるように前記複数の第２の電極に印加される前記第２のパルス電圧および前記複数の第３の電極に印加される前記第３のパルス電圧のうち少なくともいずれか一方の位相を制御する位相制御手段とを備えたことを特徴とする駆動回路。 - 前記複数の第２の電極は複数のグループに区分され、
前記第２の電圧印加手段は、前記複数のグループに対応して設けられかつ各々が対応するグループの前記第２の電極に前記第２のパルス電圧を印加する複数の第２の電圧印加回路を含み、
前記位相制御手段は、前記第２のパルス電圧により発生される所定の周波数の電磁波が低減されるように前記複数の第２の電圧印加回路により前記複数の第２の電極に印加される前記第２のパルス電圧に前記複数のグループ間で位相差を与える第１の位相制御回路を含むことを特徴とする請求項２６記載の駆動回路。 - 前記複数の第３の電極は複数のグループに区分され、
前記第３の電圧印加手段は、前記複数のグループに対応して設けられかつ各々が対応するグループの前記第３の電極に前記第３のパルス電圧を印加する複数の第３の電圧印加回路を含み、
前記位相制御手段は、前記第３のパルス電圧により発生される所定の周波数の電磁波が低減されるように前記複数の第３の電圧印加回路により前記複数の第３の電極に印加される前記第３のパルス電圧に前記複数のグループ間で位相差を与える第２の位相制御回路を含むことを特徴とする請求項２６または２７記載の駆動回路。 - 第１の方向に配列された複数の第１の電極と、前記第１の方向と交差する第２の方向に配列された複数の第２の電極と、前記複数の第２の電極とそれぞれ対になるように前記第２の方向に配列された複数の第３の電極と、前記複数の第１の電極、前記複数の第２の電極および前記複数の第３の電極の交点に設けられた複数の放電セルとを備えた表示装置の駆動方法であって、
画像データに応じて該当する第１の電極に第１のパルス電圧を印加するとともに、前記複数の第２の電極に第２のパルス電圧を印加し、前記複数の第３の電極に第３のパルス電圧を印加し、所定の周波数の電磁波が低減されるように前記複数の第２の電極に印加される前記第２のパルス電圧および前記複数の第３の電極に印加される前記第３のパルス電圧のうち少なくともいずれか一方の位相を制御することを特徴とする駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9329099A JP4255562B2 (ja) | 1999-03-31 | 1999-03-31 | 表示装置、その駆動回路および駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9329099A JP4255562B2 (ja) | 1999-03-31 | 1999-03-31 | 表示装置、その駆動回路および駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000284746A JP2000284746A (ja) | 2000-10-13 |
| JP4255562B2 true JP4255562B2 (ja) | 2009-04-15 |
Family
ID=14078273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9329099A Expired - Fee Related JP4255562B2 (ja) | 1999-03-31 | 1999-03-31 | 表示装置、その駆動回路および駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4255562B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3688206B2 (ja) | 2001-02-07 | 2005-08-24 | 富士通日立プラズマディスプレイ株式会社 | プラズマディスプレイパネルの駆動方法および表示装置 |
| KR20030067932A (ko) * | 2002-02-09 | 2003-08-19 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 서스테인전류 분산방법 및 장치 |
| KR100468412B1 (ko) * | 2002-06-21 | 2005-01-27 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 구동장치 및 방법 |
| KR100482341B1 (ko) * | 2002-09-14 | 2005-04-13 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 구동장치 |
| JP2005055807A (ja) * | 2003-08-07 | 2005-03-03 | Matsushita Electric Ind Co Ltd | Ａｃ型プラズマディスプレイ装置およびその駆動方法 |
| KR100499099B1 (ko) | 2003-08-27 | 2005-07-01 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 구동 방법 및 장치 |
| KR100775841B1 (ko) * | 2006-05-12 | 2007-11-13 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 구동장치 |
| CN112530350B (zh) * | 2020-12-18 | 2023-07-18 | 厦门天马微电子有限公司 | 一种显示面板及显示装置 |
-
1999
- 1999-03-31 JP JP9329099A patent/JP4255562B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000284746A (ja) | 2000-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6900781B1 (en) | Display and method for driving the same | |
| US6466186B1 (en) | Method and apparatus for driving plasma display panel unaffected by the display load amount | |
| CN100373428C (zh) | 驱动等离子显示板的方法和设备 | |
| KR20020062142A (ko) | 평면 표시 장치의 구동 회로 | |
| EP1657703A2 (en) | Plasma display apparatus and method for driving the same | |
| JP4255562B2 (ja) | 表示装置、その駆動回路および駆動方法 | |
| KR100641371B1 (ko) | 플라즈마 디스플레이 패널 장치 | |
| JPS6329797A (ja) | プラズマデイスプレイ装置 | |
| JP4409000B2 (ja) | 表示装置およびその駆動方法 | |
| EP1612763B1 (en) | Plasma display apparatus and method of driving the same | |
| JP3242097B1 (ja) | 表示装置およびその表示方法 | |
| CN100487769C (zh) | 等离子显示设备及其驱动方法 | |
| KR100692040B1 (ko) | 플라즈마 표시 패널의 구동 장치 및 방법 | |
| US20070139306A1 (en) | Plasma display panel with simultaneous address drive operation and sustain drive operation | |
| JP2005321804A (ja) | プラズマディスプレイ装置及びその駆動方法 | |
| US20040164931A1 (en) | Plasma display and method of driving the same | |
| KR100777894B1 (ko) | 표시 장치 | |
| JP2000259123A (ja) | 表示装置およびその駆動方法 | |
| JP2002132215A (ja) | 表示装置およびその駆動方法 | |
| CN100552760C (zh) | 等离子显示设备及其图像处理方法 | |
| JP2006251803A (ja) | プラズマディスプレイ装置及びその駆動方法 | |
| JP2002006805A (ja) | 表示装置およびその表示方法 | |
| KR100490420B1 (ko) | 디스플레이 패널의 프로그래머블 구동 신호 발생 장치 및방법 | |
| EP1793364A2 (en) | Plasma display aparatus and driving method of the same | |
| KR100365657B1 (ko) | 표시장치의 구동방법 및 구동회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060324 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081210 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090106 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090128 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |