WO2009084271A1 - シフトレジスタ - Google Patents

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WO2009084271A1
WO2009084271A1 PCT/JP2008/065176 JP2008065176W WO2009084271A1 WO 2009084271 A1 WO2009084271 A1 WO 2009084271A1 JP 2008065176 W JP2008065176 W JP 2008065176W WO 2009084271 A1 WO2009084271 A1 WO 2009084271A1
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circuit
output
transistor
terminal
shift register
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PCT/JP2008/065176
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French (fr)
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Makoto Yokoyama
Shige Furuta
Yuhichiroh Murakami
Yasushi Sasaki
Original Assignee
Sharp Kabushiki Kaisha
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Publication date
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Priority to US12/734,218 priority patent/US8457272B2/en
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Definitions

  • the present invention relates to a shift register, and more particularly to a shift register suitably used for a display device, a drive circuit of an imaging device, or the like.
  • the active matrix display device displays an image by selecting pixel circuits arranged in a two-dimensional manner in units of rows and writing a voltage corresponding to display data into the selected pixel circuits.
  • a shift register that sequentially shifts output signals based on clock signals is used as a scanning signal line driving circuit.
  • a similar shift register is provided in the data signal line driver circuit.
  • a driving circuit for a pixel circuit may be formed integrally with the pixel circuit by using a manufacturing process for forming a TFT (Thin Film Transistor) in the pixel circuit.
  • TFT Thin Film Transistor
  • the layout area for clock wiring, power consumption, and the like increase. Against this background, it is necessary to configure a shift register that operates based on a two-phase clock signal using transistors of the same conductivity type.
  • a bootstrap circuit shown in FIG. 16 is used to output a clock signal at the same voltage level.
  • the node N1 when the input signal IN becomes high level, the node N1 is precharged to the potential (VDD ⁇ Vth) (where VDD is the power supply voltage and Vth is the threshold voltage of the transistor T1), and the transistor T2 is turned on. It becomes a state.
  • VDD the power supply voltage
  • Vth the threshold voltage of the transistor T1
  • an object of the present invention is to provide a shift register that can instantaneously return to normal operation even when a plurality of unit circuits connected in multiple stages are simultaneously turned on to output an active output signal.
  • a first aspect of the present invention is a shift register in which a plurality of unit circuits composed of transistors of the same conductivity type are connected in multiple stages and operated based on a plurality of phase clock signals, A detection circuit that outputs an active detection signal when detecting that the plurality of unit circuits are activated; and And a return execution circuit that deactivates the plurality of unit circuits based on the active detection signal.
  • the unit circuit is An output control transistor in which one of the plurality of phase clock signals is given to one conduction terminal and the other conduction terminal is connected to the output terminal; A precharge circuit that applies an on voltage to the control terminal of the output control transistor while the input signal is on level; A discharge circuit for applying an off voltage to the control terminal of the output control transistor; An off-voltage is applied to one conduction terminal, and the other conduction terminal includes an output reset transistor connected to the output terminal;
  • the return execution circuit includes: An off voltage is applied to the control terminal of the output control transistor by activating the discharge circuit.
  • the return execution circuit outputs an ON voltage to a control terminal of the output reset transistor.
  • the unit circuit includes the detection circuit and the return execution circuit, When the detection circuit detects that each of the output signals selected from the output signal of the front unit circuit and the output signal of the rear unit circuit is active, the active detection A signal is output.
  • the unit circuit includes the return execution circuit, In the detection circuit, all output signals of two or more unit circuits arbitrarily selected from either an even-numbered unit circuit or an odd-numbered unit circuit connected to the same clock signal line are active.
  • the active detection signal is supplied to the plurality of unit circuits when it is detected that
  • a sixth aspect of the present invention is the fifth aspect of the present invention.
  • the detection circuit further includes an initialization circuit that becomes active when an initialization signal is applied from the outside,
  • the return execution circuit activates the discharge circuit when the initialization circuit becomes active.
  • a seventh aspect of the present invention is the sixth aspect of the present invention,
  • the return execution circuit applies an ON voltage to the control terminal of the output reset transistor when the initialization circuit becomes active.
  • the unit circuit includes the return execution circuit,
  • the detection circuit detects the number of active unit circuits based on all the outputs of the plurality of unit circuits, and outputs an active detection signal corresponding to the number.
  • a ninth aspect of the present invention is the eighth aspect of the present invention,
  • the detection circuit outputs a number detection signal corresponding to the number of active unit circuits among the plurality of unit circuits; and A signal output circuit that outputs an active detection signal to the detection circuit when the number detection signal from the number detection circuit exceeds a predetermined range;
  • the number detection circuit includes: A resistance element; A plurality of transistors connected in parallel to the output terminals of the plurality of unit circuits, wherein one of the plurality of transistors is connected to one end of the resistance element. Including A potential at a connection point between the resistance element and one conduction terminal of the plurality of transistors is output to the signal output circuit.
  • a tenth aspect of the present invention is a shift register in which a plurality of unit circuits composed of transistors of the same conductivity type are connected in multiple stages and operated based on a plurality of phase clock signals, A malfunction return circuit for returning to normal operation when the shift register malfunctions,
  • the unit circuit is An output control transistor in which one of the plurality of phase clock signals is given to one conduction terminal and the other conduction terminal is connected to the output terminal;
  • a precharge circuit that applies an on voltage to the control terminal of the output control transistor while the input signal is on level;
  • An off-voltage is applied to one conduction terminal, and the other conduction terminal includes an output reset transistor connected to the output terminal;
  • the malfunction return circuit is A detection circuit that outputs an active detection signal when detecting that the plurality of unit circuits are activated; and And a return execution circuit that deactivates the plurality of unit circuits based on the active detection signal.
  • An eleventh aspect of the present invention is the tenth aspect of the present invention, A reset signal generation circuit that generates a reset signal that is normally on level and changes to an off level when the input signal is on level;
  • the reset signal generation circuit includes: A first transistor to which a clock signal identical to a clock signal applied to the one conduction terminal of the output control transistor among the clock signals of the plurality of phases is supplied to a control terminal; One of the clock signals different from the clock signal applied to the one conduction terminal of the output control transistor among the clock signals of the plurality of phases is provided to the control terminal, and one conduction terminal is provided to the first transistor.
  • a second transistor connected to the other conduction terminal;
  • a third transistor in which the control signal is supplied with the input signal, one conduction terminal is connected to the other conduction terminal of the second transistor, and the other conduction terminal is given an off voltage;
  • a connection point of the second and third transistors is connected to a control terminal of the output reset transistor.
  • a twelfth aspect of the present invention includes a plurality of pixel circuits arranged two-dimensionally and a drive circuit including a shift register according to any one of the first to eleventh aspects of the present invention, wherein the plurality of pixels
  • the circuit and the shift register are composed of transistors of the same conductivity type.
  • a shift register that operates based on a plurality of phase clock signals detects that a malfunction has occurred due to activation of a plurality of unit circuits, all the unit circuits are activated. It can be deactivated to return to normal operation instantly.
  • the return execution circuit when it is detected that a plurality of unit circuits are malfunctioning, the return execution circuit outputs an ON voltage to activate the discharge circuit.
  • the discharge circuit becomes active, the output control transistor is turned off, and one conduction terminal to which a clock signal is applied is disconnected from the output terminal.
  • the load on the clock signal line is reduced, an on-voltage is instantaneously applied to the control terminal of the output reset transistor, and an off-voltage is output to the output terminal.
  • the unit circuit malfunctions, it can instantaneously return to the normal operation by forcibly pulling down the output signal.
  • the output reset transistor is turned on by the on voltage supplied from the recovery execution circuit, and outputs the off voltage to the output terminal. Therefore, even if the unit circuit malfunctions, the unit circuit can instantaneously return to the normal operation by forcibly pulling down the output signal.
  • the detection circuit built in the unit circuit is malfunctioning based on the output signal of the front unit circuit and the output signal of the rear unit circuit.
  • the return execution circuit built in the unit circuit instantaneously returns the unit circuit to the normal operation.
  • the detection circuit incorporated in the unit circuit is arbitrarily selected from either the even-numbered stage or the odd-numbered unit circuit connected to the same clock signal line. Whether or not the shift register is malfunctioning is detected based on the output signals of two or more unit circuits. When a malfunction is detected, the built-in restoration execution circuit instantly restores the unit circuit to the normal operation.
  • the recovery execution circuit activates the discharge circuit and turns off the output control transistor.
  • the conduction terminal and the output terminal are cut off.
  • the load on the clock signal line is reduced, and the on-voltage is instantaneously applied to the control terminal of the output reset transistor, so that the off-voltage is output to the output terminal.
  • the return execution circuit can be used for initializing the unit circuit, an increase in the circuit amount of the shift register having the initialization function can be minimized.
  • the return execution circuit turns on the output reset transistor. For this reason, the off voltage is output to the output terminal, and the unit circuit is initialized. Therefore, the same effect as in the sixth invention can be obtained.
  • the eighth aspect of the present invention by operating the return execution circuit built in the unit circuit based on the detection signal corresponding to the number of active unit circuits, even if the unit circuit malfunctions, The normal operation can be instantaneously restored.
  • the ninth aspect of the present invention depending on whether or not the number detection signal generated based on the on-resistance of the transistors connected to the plurality of unit circuits one by one is within a predetermined range, Malfunctions can be detected. Further, the predetermined range of the number detection signal can be changed by adjusting the resistance value of the resistance element connected in series with the transistor.
  • the return execution circuit when the detection circuit detects a malfunction of a plurality of unit circuits, the return execution circuit can instantaneously restore all the malfunctioning unit circuits to the normal operation.
  • the recovery execution circuit turns off the output control transistor to lighten the load on the clock signal line.
  • the reset signal generation circuit can instantaneously generate an on-voltage reset signal when the load on the clock signal line is lightened.
  • the output reset transistor is turned on. Therefore, the unit circuit can forcibly pull down the output signal and instantaneously return to the normal operation.
  • FIG. 2 is a circuit diagram of a unit circuit included in the shift register shown in FIG. 1.
  • FIG. 3 is a circuit diagram of a malfunction return circuit included in the unit circuit shown in FIG. 2.
  • 2 is a timing chart during normal operation of the shift register shown in FIG. 1.
  • 2 is a timing chart when the shift register shown in FIG. 1 malfunctions.
  • It is a block diagram which shows the structure of the liquid crystal display device provided with the shift register shown in FIG.
  • It is a block diagram which shows the structure of the other liquid crystal display device provided with the shift register shown in FIG.
  • It is a block diagram which shows the structure of the shift register which concerns on the 2nd Embodiment of this invention.
  • FIG. 9 is a circuit diagram of a unit circuit included in the shift register shown in FIG. 8. 9 is a timing chart when the shift register shown in FIG. 8 malfunctions.
  • FIG. 9 is a circuit diagram showing a malfunction detection unit included in third and fourth modifications of the shift register shown in FIG. 8.
  • FIG. 9 is a circuit diagram illustrating a malfunction detection unit included in fifth and sixth modifications of the shift register illustrated in FIG. 8. It is a block diagram which shows the structure of the shift register which concerns on the 3rd Embodiment of this invention.
  • FIG. 10 is a circuit diagram of another modification of the unit circuit included in the shift register according to the first embodiment of the present invention.
  • FIG. 15 is a circuit diagram of a malfunction return circuit included in the unit circuit shown in FIG. 14. It is a circuit diagram of a bootstrap circuit included in a shift register. It is a circuit diagram which shows the structure of the conventional shift register. It is a circuit diagram which shows the structure of the other conventional shift register.
  • FIG. 1 is a block diagram showing a configuration of a shift register 10 according to the first embodiment of the present invention.
  • the shift register 10 shown in FIG. 1 is configured by connecting n (n is an integer of 2 or more) unit circuits 11 in multiple stages.
  • the unit circuit 11 has clock terminals CK and CKB, input terminals INp and INn, and an output terminal OUT.
  • a signal input / output via each terminal is referred to by the same name as the terminal (for example, a signal input via the clock terminal CK is referred to as a clock signal CK).
  • the start pulse ST and the two-phase clock signals CK1 and CK2 are supplied to the shift register 10 from the outside.
  • the start pulse ST is given to the input terminal INp of the unit circuit 11 in the first stage.
  • the clock signal CK1 is supplied to the clock terminal CK of the odd-numbered unit circuit 11 and the clock terminal CKB of the even-numbered unit circuit 11.
  • the clock signal CK2 is supplied to the clock terminal CKB of the odd-numbered unit circuit 11 and the clock terminal CK of the even-numbered unit circuit 11.
  • Output signals SROUT1 to SROUTn are output from the output terminals of the unit circuits 11 to the outside and are applied to the input terminal INp of the subsequent unit circuit 11 and the input terminal INn of the previous unit circuit 11, respectively.
  • the unit circuit 11 having a smaller number in the direction in which the unit circuit 11 has a smaller number is referred to as the preceding unit circuit, and in the opposite direction (downward in FIG. 1).
  • the unit circuit 11 having a larger number is referred to as a subsequent unit circuit.
  • FIG. 2 is a circuit diagram of the unit circuit 11 included in the shift register 10.
  • the unit circuit 11 shown in FIG. 2 includes transistors of the same conductivity type, and includes seven N-channel transistors T1 to T7, three capacitors C1 to C3, and two malfunction return circuits 17 and 18. Yes.
  • the voltage (signal level) that turns the transistor on when applied to the gate terminal is referred to as on-voltage (on level), and the voltage (signal level) that turns the transistor off when applied to the gate terminal. Is called an off-voltage (off-level).
  • a high voltage is an on-voltage (high level is an on-level)
  • a low voltage is an off-voltage (low level is an off-level)
  • the power supply voltage VDD is applied to the drain terminal of the transistor T1, and the gate terminal is connected to the input terminal INp.
  • the source terminal of the transistor T1 is connected to the gate terminal of the transistor T2 and the drain terminal of the transistor T4.
  • this connection point is referred to as a node N1.
  • the drain terminal of the transistor T2 is connected to the clock terminal CK, and the source terminal is connected to the output terminal OUT and the drain terminal of the transistor T3.
  • the source terminals of the transistors T3 and T4 are grounded.
  • the power supply voltage VDD is applied to the drain terminal of the transistor T5, and the source terminal is connected to the drain terminal of the transistor T6.
  • the source terminal of the transistor T6 is connected to the drain terminal of the transistor T7, and the source terminal of the transistor T7 is grounded.
  • the gate terminals of the transistors T5 to T7 are connected to the clock terminals CK and CKB and the input terminal INp, respectively.
  • the connection point between the source terminal of the transistor T6 and the drain terminal of the transistor T7 is also connected to the gate terminals of the transistors T3 and T4.
  • this connection point is referred to as a node N2
  • a connection point between the source terminal of the transistor T5 and the drain terminal of the transistor T6 is referred to as a node N3.
  • the capacitors C1 to C3 are composed of capacitive elements.
  • the capacitor C1 is provided between the gate terminal and the source terminal of the transistor T2, the capacitor C2 is provided between the node N3 and the ground, and the capacitor C3 is provided between the node N2 and the ground.
  • the capacitor C1 functions as a bootstrap capacitor, and the capacitors C2 and C3 function as charge pump capacitors.
  • the capacitance values of the capacitors C2 and C3 are equal.
  • the transistors T5 to T7 and the capacitors C2 and C3 form a reset signal generation circuit 12, and the transistors T1 to T4 function as a precharge circuit 13, an output control transistor, an output reset transistor, and a discharge circuit, respectively. .
  • the transistor T2 switches whether to output the clock signal CK from the output terminal OUT according to the potential of the gate terminal.
  • the transistor T1 applies a high voltage to the node N1 (the gate terminal of the transistor T2) while the input signal INp is at a high level.
  • the reset signal generation circuit 12 generates a reset signal that is normally at a high level and changes to a low level when the input signal INp becomes a high level.
  • the transistor T4 applies a low voltage to the node N1 while the reset signal is at a high level.
  • the transistor T3 applies a low voltage to the output terminal OUT while the reset signal is at a high level.
  • the input terminal IN1 of the malfunction return circuit 17 is connected to the input terminal INp, and the input terminal IN2 is connected to the input terminal INn.
  • the output terminal ROUT1 is connected to the node N2.
  • the input terminal IN3 of the malfunction return circuit 18 is connected to the input terminal INp, and the input terminal IN4 is connected to the input terminal INn.
  • the output terminal ROUT2 is connected to the node N1.
  • FIG. 3A is a circuit diagram of the malfunction return circuit 17 provided in the unit circuit 11.
  • the malfunction return circuit 17 shown in FIG. 3A includes two N-channel transistors T11 and T12.
  • the drain terminal of the transistor T11 is supplied with the power supply voltage VDD, and the source terminal is connected to the drain terminal of the transistor T12.
  • the The source terminal of the transistor T12 is connected to the output terminal ROUT1.
  • the gate terminal of the transistor T11 is connected to the input terminal IN1, and the gate terminal of the transistor T12 is connected to the input terminal IN2. Therefore, only when high-level input signals IN1 and IN2 are applied to the respective gate terminals, the transistors T11 and T12 are turned on, and the malfunction return circuit 17 outputs a high voltage from the output terminal ROUT1 to the node N2.
  • FIG. 3B is a circuit diagram of the malfunction return circuit 18 provided in the unit circuit 11.
  • the malfunction return circuit 18 shown in FIG. 3B includes two N-channel transistors T13 and T14, the source terminal of the transistor T14 is grounded, and the drain terminal is connected to the source terminal of the transistor T13.
  • the drain terminal of the transistor T13 is connected to the output terminal ROUT2.
  • the gate terminal of the transistor T13 is connected to the input terminal IN3, and the gate terminal of the transistor T14 is connected to the input terminal IN4. Therefore, only when the high-level input signals IN3 and IN4 are applied to the respective gate terminals, the transistors T13 and T14 are turned on, and the malfunction return circuit 18 outputs a low voltage from the output terminal ROUT2 to the node N1.
  • FIG. 4 is a timing chart of the shift register 10 operating normally.
  • periods t0 to tn + 1 are divided into a first half and a second half, respectively.
  • the start pulse ST becomes high level in the first half of the period t0
  • the clock signal CK1 becomes high level in the first half of the period tod (od is an odd number; hereinafter referred to as an odd period)
  • the clock signal CK2 is high in the period tv (ev is an even number; Hereinafter, it becomes a high level in the first half).
  • these three signals are at a low level.
  • the clock signals CK1 and CK2 have a property that the high level periods do not overlap.
  • the potentials of the internal signals of the shift register 10 and the input / output signals including the clock signals CK1 and CK2 are assumed to be VDD when the level is high and VSS (zero) when the level is low unless otherwise specified.
  • the normal operation of the shift register 10 generally means that the shift register 10 sequentially outputs a predetermined number of high voltage output signals.
  • the normal operation of the shift register 10 refers to the case where high-voltage output signals are sequentially output one by one.
  • the shift register 10 is malfunctioning.
  • Reference numeral 10 denotes a case where two or more high-voltage output signals are simultaneously output in order.
  • the unit circuit 11 in the first stage (hereinafter referred to as unit circuit SR1) operates as follows.
  • the input signal INp becomes high level in the first half of the period t0
  • the clock signal CK becomes high level in the first half of the odd period
  • the clock signal CKB becomes high level in the first half of the even period.
  • the transistors T1 and T7 are in an off state.
  • the potentials of the nodes N2 and N3 are VDD (the reason will be described later)
  • the transistors T3 and T4 are on. Therefore, the potential of the node N1 and the output terminal OUT is VSS, and the transistor T2 is in an off state.
  • no charge is accumulated in the capacitor C1, and charges according to the power supply voltage VDD are accumulated in the capacitors C2 and C3.
  • the input signal INp and the clock signal CKB are at a low level, so that the transistors T1, T6, and T7 are turned off.
  • the transistor T1 is turned off, the node N1 enters a floating state, but the potential of the node N1 is held at (VDD ⁇ Vth) by the capacitor C1.
  • the clock signal CK becomes high level.
  • the output signal OUT is also at a high level.
  • the node N1 is in a floating state, and the node N1 and the source terminal of the transistor T2 are connected via the capacitor C1 that holds the potential difference (VDD ⁇ Vth), so that the potential of the source terminal of the transistor T2 changes from VSS to VDD. Then, the potential of the node N1 changes by the same amount and becomes higher than the power supply voltage VDD (bootstrap effect).
  • the clock signal CK having the maximum voltage VDD passes through the transistor T2 without voltage drop, and the clock signal CK is output at the voltage level as it is from the output terminal OUT. Further, when the clock signal CK becomes high level, the transistor T5 is turned on. At this time, since the transistor T6 is in an off state, the potential of the node N3 becomes VDD, and charges corresponding to the power supply voltage VDD are accumulated in the capacitor C2.
  • the clock signal CK becomes low level.
  • the output signal OUT is also at a low level, and the potential of the node N1 returns to (VDD ⁇ Vth). Further, the transistor T5 is turned off.
  • the potential of the node N2 is VSS and the potential of the node N3 is VDD.
  • the transistor T6 is turned on. At this time, a part of the charge accumulated in the capacitor C2 moves to the capacitor C3, and the potential of the node N2 increases.
  • the capacitance values of the capacitors C2 and C3 are equal, the nodes N2 and N3 are equipotential, and the potential of the node N2 rises to VDD / 2.
  • the potential of the node N2 at this time is determined to be higher than the threshold voltages of the transistors T3 and T4. Therefore, in the first half of the period t2, the transistors T3 and T4 are turned on, and the potential of the node N1 and the output terminal OUT becomes VSS.
  • the reset signal generation circuit 12 in the unit circuit SR1 operates as follows.
  • the clock signal CK is at a high level and the clock signal CKB is at a low level, so that the transistor T5 is turned on and the transistor T6 is turned off.
  • the potential of the node N3 becomes VDD, and charges corresponding to the power supply voltage VDD are accumulated in the capacitor C2.
  • the clock signal CK is at a low level and the clock signal CKB is at a high level, so that the transistor T5 is turned off and the transistor T6 is turned on.
  • the potential of the node N1 in the unit circuit SR1 becomes (VDD ⁇ Vth) in the period t0 and in the second half of the period t1, and the first half of the period t1.
  • the level becomes higher than VDD, and in other cases, it becomes VSS.
  • the potential of the node N2 in the unit circuit SR1 becomes VSS during the period t0 and the period t1, and gradually increases after the period t2 to VDD.
  • the output signal OUT (output signal SROUT1) of the unit circuit SR1 is at a high level in the first half of the period t1, and is at a low level otherwise.
  • the output signal SROUT1 is output as an output signal of the shift register 10, and becomes the input signal INp of the second stage unit circuit SR2.
  • the output signal OUT (output signal SROUTi) of the unit circuit 11 (hereinafter referred to as unit circuit SRi) of the i-th stage (i is an integer of 1 to n) is at a high level in the first half of the period ti, and otherwise Become low level.
  • the output signal SROUTi is output as an output signal of the shift register 10.
  • the shift register 10 sequentially sets the output signals SROUT1 to SROUTn to the high level one by one based on the two-phase clock signals CK1 and CK2.
  • the output signal SROUTi is output as the input signal INn of the (i ⁇ 1) -th unit circuit SR (i ⁇ 1) and the input signal INp of the (i + 1) -th unit circuit SR (i + 1).
  • the output signal SROUTi of the unit circuit SRi is at a high level when the shift register 10 is operating normally, the output signal SROUT of the preceding unit circuit SR (i ⁇ 1) and the succeeding unit circuit SR (i + 1). Both (i ⁇ 1) and SROUT (i + 1) are at a low level. For this reason, the input signals INp and INn given to the unit circuit SRi are at a low level, the malfunction return circuits 17 and 18 do not operate, and the output terminals ROUT1 and ROUT2 are both in a high impedance state.
  • FIG. 5 is a timing chart for returning the shift register 10 to the normal operation when the shift register 10 performing the normal operation malfunctions.
  • the potential of the node N2 is (VDD ⁇ Vth) (where Vth is the threshold voltage of the transistors T11 and T12), both the transistors T3 and T4 are turned on. Therefore, the potential of the output terminal OUT becomes VSS, and the output signal SROUTi is forcibly pulled down. Further, the node N1 is also discharged and its potential becomes VSS, so that there is no potential difference between the gate and source of the transistor T2, and the charge accumulated in the capacitor C1 is forcibly discharged.
  • the output signal SROUTi becomes low level.
  • the output signals SROUT (i ⁇ 1) and SROUT (i + 1) are at a low level. Therefore, the shift register 10 can instantaneously recover from a malfunction.
  • the shift register 10 is used for a drive circuit of a display device or an imaging device, for example.
  • FIG. 6 is a block diagram illustrating a configuration of a liquid crystal display device including the shift register 10.
  • a liquid crystal display device 110 illustrated in FIG. 6 is an active matrix display device including a pixel array 111, a display control circuit 112, a scanning signal line driver circuit 113, and a data signal line driver circuit 114.
  • the shift register 10 is used as the scanning signal line driving circuit 113.
  • the pixel array 111 shown in FIG. 6 includes n scanning signal lines G1 to Gn, m data signal lines S1 to Sm, and (m ⁇ n) pixel circuits Pij (where m is An integer of 2 or more, j is an integer of 1 to m).
  • the scanning signal lines G1 to Gn are arranged in parallel to each other, and the data signal lines S1 to Sm are arranged in parallel to each other so as to be orthogonal to the scanning signal lines G1 to Gn.
  • a pixel circuit Pij is disposed near the intersection of the scanning signal line Gi and the data signal line Sj. In this way, the (m ⁇ n) pixel circuits Pij are two-dimensionally arranged in m rows in the row direction and n in the column direction.
  • the scanning signal line Gi is connected in common to the pixel circuit Pij arranged in the i-th row, and the data signal line Sj is connected in common to the pixel circuit Pij arranged in the j-th column.
  • Control signals such as a horizontal synchronization signal HSYNC and a vertical synchronization signal VSYNC and display data DT are supplied from the outside of the liquid crystal display device 110. Based on these signals, the display control circuit 112 outputs clock signals CK1 and CK2 and a start pulse ST to the scanning signal line driving circuit 113, and controls the control signal SC and display data DT to the data signal line driving circuit 114. Is output.
  • the scanning signal line driving circuit 113 is composed of an n-stage shift register 10.
  • the shift register 10 sequentially sets the output signals SROUT1 to SROUTn to the high level (indicating the selected state) one by one based on the clock signals CK1 and CK2.
  • Output signals SROUT1 to SROUTn are applied to scanning signal lines G1 to Gn, respectively.
  • the scanning signal lines G1 to Gn are sequentially selected one by one, and the pixel circuits Pij for one row are collectively selected.
  • the data signal line driving circuit 114 applies a voltage corresponding to the display data DT to the data signal lines S1 to Sm based on the control signal SC and the display data DT. As a result, a voltage corresponding to the display data DT is written into the selected pixel circuit Pij for one row. In this way, the liquid crystal display device 110 displays an image.
  • FIG. 7 is a block diagram showing a configuration of another liquid crystal display device including the shift register 10.
  • a liquid crystal display device 120 illustrated in FIG. 7 is an active matrix display device including a pixel array 121, a display control circuit 122, a scanning signal line driver circuit 123, and a data signal line driver circuit 124.
  • the shift register 10 is used by being incorporated in a data signal line driving circuit 124 that performs dot sequential driving.
  • the pixel array 121 shown in FIG. 7 has the same configuration as the pixel array 111 shown in FIG. However, in the pixel array 121, the number of scanning signal lines is m, the number of data signal lines is n, and (m ⁇ n) pixel circuits Pij are n in the row direction and m in the column direction. Two-dimensionally arranged.
  • the display control circuit 122 outputs a control signal GC to the scanning signal line driving circuit 123 based on the control signal and display data DT supplied from the outside, and the clock signals CK1 and CK2 to the data signal line driving circuit 124.
  • the start pulse ST and the analog display data ADT are output.
  • the scanning signal line driving circuit 123 sequentially selects the scanning signal lines G1 to Gm one by one based on the control signal GC.
  • the data signal line driving circuit 124 includes an n-stage shift register 10 and n sampling switches 125. One end of each of the n sampling switches 125 is connected to the data signal lines S1 to Sn, and the other end is supplied with analog display data ADT. Output signals SROUT1 to SROUTn of the shift register 10 are supplied to the gate terminals of the n sampling switches 125, respectively.
  • the n sampling switches 125 are sequentially turned on one by one, and the analog display data ADT is a data signal line connected to the sampling switch 125 in the on state. Given to. As a result, voltages corresponding to the display data DT are sequentially written to the pixel circuits Pij for one row selected by the scanning signal line driving circuit 123 one by one. In this way, the liquid crystal display device 120 displays an image. Note that one output signal SROUTi may be supplied to the gate terminals of the plurality of sampling switches 125.
  • the shift register 10 is used as a scanning signal line driving circuit of a display device or incorporated in a data signal line driving circuit of a display device.
  • the shift register 10 is used in a drive circuit of an imaging device.
  • the malfunction return circuits 17 and 18 incorporated in the unit circuit 11. Detects malfunctions.
  • the malfunction return circuit 17 applies a high voltage to the node N2 to forcibly pull down the output signal OUT.
  • the malfunction return circuit 18 applies a low voltage to the node N1, forcibly discharges the node N1, and discharges the charge accumulated in the capacitor C1.
  • the malfunctioning shift register 10 can be instantaneously returned to normal operation.
  • each unit circuit 11 includes two malfunction return circuits 17 and 18.
  • the two malfunction return circuits 17 and 18 do not necessarily have to be incorporated, and only one of them may be incorporated.
  • the high voltage (VDD ⁇ Vth) is output from the output terminal ROUT1 of the malfunction recovery circuit 17 to the node N2. Therefore, the potential of the node N2 becomes (VDD ⁇ Vth).
  • the transistor T3 is turned on, and the output signal OUT is forcibly pulled down.
  • the transistor T4 since the transistor T4 is turned on, the potential of the node N1 becomes VSS, and the node N1 is forcibly discharged.
  • the circuit amount of the unit circuit 11 can be reduced, and the shift register 10 can be made smaller.
  • the output signal SROUT (i ⁇ 1) and (i + 1) th unit circuit of the (i ⁇ 1) th unit circuit SR (i ⁇ 1) is added to the ith unit circuit SRi.
  • the output signal SROUT (i + 1) of SR (i + 1) is input, the present invention is not limited to this, and the unit circuit SR (i ⁇ ) of the (i ⁇ q) stage (q is an integer of 1 to (i ⁇ 1)).
  • the output signal SROUT (i ⁇ q) of q) and the output signal SROUT (i + r) of the unit circuit SR (i + r) at the (i + r) stage (r is an integer of 1 to (ni)) are input respectively. Also good.
  • the effect in this case is the same as the effect of the first embodiment.
  • FIG. 8 is a circuit diagram showing a configuration of the shift register 20 according to the second embodiment.
  • the shift register 20 according to the second embodiment has the same configuration as the shift register 10 and is used in the same form as the shift register 10. Therefore, in the following description, differences from the first embodiment will be described, and description of points in common with the first embodiment will be omitted.
  • the shift register 20 shown in FIG. 8 includes a basic shift register 20a in which n unit circuits 21 are connected in multiple stages, and a malfunction detection circuit 20b.
  • the unit circuit 21 has an input terminal IN to which the output signal OUT of the unit circuit 21 in the previous stage is supplied and an error terminal ERR to which a detection signal DET (details will be described later).
  • the malfunction detection circuit 20b is provided separately from the basic shift register 20a, and is an output signal from any two unit circuits 21 at even stages connected to the same clock signal line, or an odd number connected to the same clock signal line. Based on the output signals output from any two unit circuits 21 at the stage, it is detected whether or not the basic shift register 20a is malfunctioning. When the malfunction detection circuit 20b detects that the basic shift register 20a is malfunctioning, the malfunction detection circuit 20b supplies the high level detection signal DET to the error terminals ERR of all the unit circuits 21.
  • the malfunction detection circuit 20b includes two N-channel transistors T21 and T22 and one resistance element R21.
  • the power supply voltage VDD is applied to the drain terminal of the transistor T21, and the source terminal is connected to the drain terminal of the transistor T22. Connected.
  • the source terminal of the transistor T22 is grounded through the resistance element R21.
  • the connection point between the source terminal of the transistor T22 and the resistance element R21 is connected to each error terminal ERR of the unit circuits SR1 to SRn.
  • the gate terminals of the transistors T21 and T22 are connected to any two unit circuits 21 at even stages connected to the same clock signal line.
  • the gate terminals of the transistors T21 and T22 are the output terminals OUTg of the unit circuit SRg of the g-th stage (g is an even number of 2 to n) as the arbitrary two unit circuits 21 of the even-numbered stage.
  • the description will be made assuming that it is connected to the output terminal OUTh of the unit circuit SRh in the h-th stage (h is an even number of 2 or more and n or less).
  • VDD voltage supply
  • SROUTg and SROUTh high level (VDD) output signals SROUTg and SROUTh are respectively applied to the gate terminals of the transistors T21 and T22, the transistors T21 and T22 are both turned on. Therefore, the potential at the connection point between the source terminal of the transistor T22 and the resistance element R21 is (VDD ⁇ Vth) (where Vth is the threshold voltage of the transistors T21 and T22), and the detection signal DET at the high level (VDD ⁇ Vth). Is supplied to each error terminal ERR of the unit circuits SR1 to SRn.
  • FIG. 9 is a circuit diagram of the unit circuit 21 included in the basic shift register 20a.
  • the unit circuit 21 shown in FIG. 9 is provided with a return execution circuit 19 connected to the error terminal ERR in place of the malfunction return circuits 17 and 18 provided in the unit circuit 11 of the first embodiment.
  • the other components are the same as those of the unit circuit 11.
  • the transistor T8 is supplied with the power supply voltage VDD at the drain terminal and connected at the source terminal to the node N2.
  • the transistor T9 has a drain terminal connected to the node N1 and a source terminal grounded. The gate terminals of the transistors T8 and T9 are connected to the error terminal ERR.
  • the low level input signals INp and INn are applied to the input terminals INp and INn, respectively, whereas in the unit circuit 21, the detection signal DET is applied to the error terminal ERR. It is different in point. However, since both are substantially the same, the operation of the basic shift register 20a during normal operation is the same as the operation of the shift register 10. Therefore, the description when the basic shift register 20a is operating normally is omitted.
  • FIG. 10 is a timing chart for returning the basic shift register 20a to the normal operation because the basic shift register 20a operating normally has malfunctioned.
  • a low level detection signal DET is given to each unit circuit 21 from the malfunction detection circuit 20b.
  • the low-level detection signal DET is applied to the gate terminals of the transistors T8 and T9 constituting the return execution circuit 19, the transistors T8 and T9 are kept off, and therefore cannot pass VDD and VSS, respectively. . That is, during the normal operation, the source terminal of the transistor T8 and the drain terminal of the transistor T9 are in a high impedance state.
  • the high level (VDD-Vth) detection signal DET is applied to the error terminal ERR, so that the transistors T8 and T9 are both turned on. Therefore, (VDD ⁇ 2Vth) (where Vth is the threshold voltage of the transistor T8) is output from the source terminal of the transistor T8, and VSS is output from the source terminal of the transistor T9.
  • VDD ⁇ 2Vth the potential of the node N2 becomes (VDD ⁇ 2Vth)
  • the transistor T3 is turned on and the output signal OUT is forcibly pulled down.
  • the potential of the node N1 is forcibly discharged to VSS, the charge accumulated in the capacitor C1 is also discharged.
  • both the output signal OUT and the detection signal DET are at a low level, and the basic shift register 20a can be instantaneously restored from a malfunction.
  • the output signals SROUTg and SROUTh output from the output terminals OUT of any two even-numbered unit circuits SRg and SRh connected to the same clock signal line are both high.
  • the high level detection signal DET is applied to the error terminal ERR of each unit circuit 21. Therefore, each unit circuit 21 forcibly pulls down the output signal OUT to VSS and discharges the node N1 to discharge the charge accumulated in the capacitor C1. Therefore, even if a malfunction occurs in the basic shift register 20a by simultaneously turning on the plurality of unit circuits 21 connected to the same clock signal line, the basic shift register 20a can be instantaneously returned to the normal operation.
  • the clock terminals CK of all the unit circuits 21 that output the high level output signal OUT are Since it is connected to the outside via the output terminal OUT, the load on the clock signal line becomes heavy, and the unit circuit 21 is less likely to recover from a malfunction. For this reason, all the unit circuits 21 in the even stages connected to the same clock signal line often output the high level output signal OUT at the same time. Therefore, if the shift register 20 is used, it is possible to detect a malfunction with a high probability by selecting any two unit circuits 21 in even stages connected to the same clock signal line.
  • the shift register 20 may not be able to detect the malfunction even if the unit circuit 21 that is not selected malfunctions.
  • the number of unit circuits 21 in which the output terminal OUT is connected to the malfunction detection circuit 20b in order to detect whether or not a malfunction occurs is not limited to any two, but may be any three or more. Also good.
  • the node N1 is forcibly discharged and reset in the first modification of the first embodiment, as in the case where the malfunction return circuit 18 is provided.
  • the output signal OUT is forcibly pulled down.
  • the node N1 can be forcibly discharged and the output signal OUT can be forcibly pulled down. For this reason, the circuit amount of the unit circuit 21 can be further reduced, and the shift register 20 can be made smaller.
  • the unit circuits 21 that provide output signals to the malfunction detection circuit 20b are arbitrary two unit circuits 21 in even stages connected to the same clock signal line.
  • the output terminals of any two odd-numbered unit circuits 21 connected to the same clock signal line may be connected to the gate terminals of the transistors T21 and T22 of the malfunction detection circuit 20b.
  • the effect in this case is the same as the effect of the second embodiment.
  • the unit circuit 21 whose output terminal is connected to the malfunction detection circuit 20b in order to detect whether or not it is malfunctioning is not limited to any two, but is any three or more. Also good.
  • the shift register 20 can be easily designed by using the output signal from the unit circuit 21 at the first stage and the output signal from the largest odd-numbered unit circuit 21.
  • FIG. 11A is a circuit diagram of a malfunction detection circuit 22b which is a first modification.
  • the power supply voltage VDD is applied to the drain terminal of the transistor T31 via the resistor element R31.
  • the source terminal of the transistor T31 is connected to the drain terminal of the transistor T32, and the source terminal of the transistor T32 is grounded.
  • the power supply voltage VDD is applied to the drain terminal of the transistor T33, and the source terminal is connected to the drain terminal of the transistor T34.
  • the source terminal of the transistor T34 is connected to the drain terminal of the transistor T35, and the drain terminal of the transistor T35 is grounded.
  • the gate terminal of the transistor T35 is connected to the connection point between the drain terminal of the transistor T31 and the resistance element R31.
  • the gate terminals of the transistors T31 and T33 are connected to the output terminal OUTg of the unit circuit SRg, and the gate terminals of the transistors T32 and T34 are connected to the output terminal OUTh of the unit circuit SRh.
  • a connection point between the source terminal of the transistor T34 and the drain terminal of the transistor T35 is connected to the error terminal ERR of each unit circuit 21.
  • a high level (VDD) output signal SROUTg2 given from the unit circuit SRg is given to the gate terminals of the transistors T31 and T33, and a high level (VDD) output given from the unit circuit SRh.
  • VDD voltage supply
  • the signal SROUTh is supplied to the gate terminals of the transistors T32 and T34, all the transistors T31 to T34 are turned on.
  • the potential of the connection point between the drain terminal of the transistor T31 and the resistor element R31 is VSS, an off voltage is applied to the gate terminal of the transistor T35, and the transistor T35 is turned off.
  • the potential at the connection point between the source terminal of the transistor T34 and the drain terminal of the transistor T35 is (VDD ⁇ Vth) (where Vth is the threshold voltage of the transistors T33 and T34), and the malfunction detection circuit 22b is at the high level (VDD -Vth) detection signal DET is applied to the error terminal ERR of each unit circuit 21. Further, in the malfunction detection circuit 22b, when the unit circuits SRg and SRh malfunction, VSS is always applied to the gate terminal of the transistor T35, so that the high-level detection signal DET is reliably output.
  • FIG. 11B is a circuit diagram of a malfunction detection circuit 23b which is a second modification.
  • a malfunction detection circuit 23b shown in FIG. 11B is a circuit in which a malfunction detection unit 23c and an initialization unit 23d are combined. Since the malfunction detection unit 23c has the same configuration as the malfunction detection circuit 20b of the second embodiment, the same reference numerals are assigned to the same components as those of the malfunction detection circuit 20b, and description thereof is omitted.
  • the initialization unit 23d includes one N-channel transistor T41, the power supply voltage VDD is applied to the drain terminal, and the source terminal is connected to the connection point between the source terminal of the transistor T22 and the resistance element R21. .
  • the malfunction detection unit 23c provides each unit circuit 21 with a detection signal DET at a high level (VDD-Vth) (where Vth is the threshold voltage of the transistors T21 and T22).
  • the malfunction detection circuit 23b supplies both the detection signal DET from the malfunction detection unit 23c and the initialization signal INIT from the initialization unit 23d to the error terminal ERR of each unit circuit 21.
  • the detection signal DET is supplied to the return execution circuit 19 in each unit circuit 21, so that the unit circuit 21 not only instantaneously returns from a malfunction, but also the initialization signal INIT is supplied to the return execution circuit 19.
  • the unit circuit 21 is initialized.
  • the return execution circuit 19 is used not only for returning each unit circuit 21 from a malfunction but also for initializing it. Therefore, an increase in the circuit amount of the unit circuit 21 can be minimized as compared with the case where the initialization circuit is built in the unit circuit 21.
  • FIG. 12A is a circuit diagram showing a malfunction detection circuit 24b as a third modification.
  • a malfunction detection circuit 24b shown in FIG. 12A is a circuit in which a malfunction detection unit 24c and an initialization unit 24d are combined.
  • the malfunction detection unit 24c has the same configuration as the malfunction detection circuit 22b of the first modification
  • the initialization unit 24d has the same configuration as the initialization unit 23d of the second modification. For this reason, the same referential mark is attached
  • the high level (VDD) output signals SROUTg and SROUTh are supplied from the unit circuits SRg and SRh to the gate terminals of the transistors T31 to T34 of the malfunction detection unit 24c.
  • the malfunction detection unit 24c like the malfunction detection circuit 22b, outputs the detection signal DET of the high level (VDD ⁇ Vth) (where Vth is the threshold voltage of the transistors T33 and T34) to the error terminal of each unit circuit 21.
  • VDD ⁇ Vth the high level
  • an initialization signal INIT of high level (VDD) is externally applied to the gate terminal of the transistor T41 of the initialization unit 24d, as described above, the initialization unit 24d has a high level (VDD ⁇ Vth) (however, An initialization signal INIT (Vth is a threshold voltage of the transistor T41) is applied to the error terminal ERR of each unit circuit 21.
  • the malfunction detection circuit 24b has the same effect as the malfunction detection circuit 23b of the second modification. Further, since the malfunction detection unit 24c of the malfunction detection circuit 24b has the same configuration as the malfunction detection circuit 22b of the first modification, the malfunction detection circuit 24b can reliably output the high-level detection signal DET. .
  • FIG. 12B is a circuit diagram of a malfunction detection circuit 25b which is a fourth modification.
  • a malfunction detection circuit 25b shown in FIG. 12B is a circuit in which a malfunction detection unit 25c and an initialization unit 25d are combined.
  • the malfunction detection unit 25c includes two N-channel transistors T51 and T52, the power supply voltage VDD is applied to the drain terminal of the transistor T51, and the source terminal is connected to the drain terminal of the transistor T52.
  • the source terminal of the transistor T52 is connected to one end of the resistance element R52 and to the error terminal ERR of each unit circuit 21.
  • the gate terminals of the transistors T51 and T52 are connected to the output terminals OUTg and OUTh of the unit circuits SRg and SRh, respectively.
  • the initialization unit 25d includes one N-channel transistor T53 and one resistance element R51, the source terminal of the transistor T53 is grounded, and the power supply voltage VDD is applied to the drain terminal via the resistance element R51.
  • the gate terminal is supplied with an initialization signal INITB (negative of INIT).
  • INITB negative of INIT
  • a connection point between the resistance element R51 and the drain terminal of the transistor T53 is connected to the other end of the resistance element R52.
  • the initialization unit 25d gives the detection signal DET of the high level (VDD) to the error terminal ERR of each unit circuit 21. This case also has the same effect as the malfunction detection circuit 23b of the second modification.
  • FIG. 13 is a block diagram showing the configuration of the shift register 30 according to the third embodiment of the present invention.
  • the shift register 30 includes a basic shift register 30a in which unit circuits 31 are connected in multiple stages, and a malfunction detection circuit that detects whether the basic shift register 30a malfunctions based on an output signal output from the basic shift register 30a.
  • the basic shift register 30a is a circuit in which unit circuits 31 are connected in multiple stages as in the second embodiment, and the unit circuit 31 is the same as the unit circuit 21 used in the second embodiment. Therefore, these descriptions are omitted.
  • the malfunction detection circuit 30b will be described.
  • the malfunction detection circuit 30b is provided with n N-channel transistors T611 to T61n corresponding to the n unit circuits SR1 to SRn.
  • the source terminals of the transistors T611 to T61n are grounded, and the drain terminal is connected to one end of the resistance element R61 so that the transistors T611 to T61n are connected in parallel.
  • a power supply voltage VDD is applied to the other end of the resistance element R61. Further, the power supply voltage VDD is applied to the drain terminal of the transistor T62 via the resistance element R62, and the source terminal of the transistor T62 is grounded.
  • the gate terminal of the transistor T62 is connected to the connection point between the resistance element R61 and the drain terminals of the transistors T611 to T61n, and the connection point between the resistance element R62 and the drain terminal of the transistor T62 is connected to the error terminal ERR of each unit circuit 31. Connected.
  • the transistor T62 When there is one on-state transistor among the transistors T611 to T61n, that is, when the on-resistance of the transistor is one transistor, the transistor T62 is off, and when there are two or more on-state transistors, That is, when the on-resistance of the transistor is two or more, the resistance value of the resistance element R61 is adjusted in advance so that the transistor T62 is turned on.
  • the transistor T62 has a function of a detection transistor that detects a malfunction of the unit circuit 31.
  • a high-level output signal SROUTx is always output from any one unit circuit SRx (x is an integer not less than 1 and not more than n), and this output signal SROUTx is applied to the gate terminal of the corresponding transistor T61x. Therefore, only the transistor T61x is turned on.
  • the resistance element R61 and the on-resistance of the transistor T61x are connected in series, and the potential of the connection point between the resistance element R61 and the drain terminal of the transistor T61x is connected to the gate terminal of the transistor T62. Is given.
  • the resistance value of the resistance element R61 is adjusted in advance so that the transistor T62 is turned on as described above only when only one transistor is turned on among the transistors T611 to T61n. Therefore, when only the transistor T61x is turned on, the transistor T62 is turned on, so that the potential at the connection point between the drain terminal of the transistor T62 and the resistor element R62 is VSS. Therefore, the low level detection signal DET is given to the error terminal ERR of each unit circuit 31.
  • the resistance value of the on-resistance is smaller than when the on-resistance of one transistor T61x is connected in series to the resistor element R61. Therefore, the potential at the connection point between the resistor element R61 and the drain terminals of the transistors T61x and T61y is smaller than the potential when one transistor T61x is in the on state.
  • the resistance value of the resistance element R62 is adjusted so that the transistor T62 is turned off when the two transistors T61x and T61y are turned on. Therefore, the transistor T62 is turned off, and the potential at the connection point between the resistance element R62 and the transistor T62 is VDD. Therefore, the high level (VDD) detection signal DET is applied to the error terminal ERR of each unit circuit 31.
  • the output signals of three or more unit circuits 31 are simultaneously at a high level, the on-resistances of the on-state transistors are connected in parallel, so that the resistance value is further reduced. Therefore, the transistor T62 is turned off, and the potential at the connection point between the resistance element R62 and the transistor T62 is VDD. Accordingly, the high level (VDD) detection signal DET is given to the error terminal ERR of the unit circuit 31.
  • the unit circuit 31 is the same as the circuit of the unit circuit 21 of the second embodiment shown in FIG. Therefore, when the high level detection signal DET is given to the error terminal ERR to the unit circuit 31, as described above, the unit circuit 31 forcibly pulls down the output signal and discharges the node N1 to the capacitor C1. The accumulated charge is discharged, and the normal operation is instantaneously restored from the malfunction.
  • the present invention can also be applied to the case where the malfunction detection circuit 30b is formed of a P-channel transistor. In this case, the potential at the connection point between the resistor R61 and the drain terminals of the transistors T611 to T61n becomes high.
  • FIG. 14 shows a circuit in which the unit circuit 51 is composed of a P-channel transistor.
  • FIG. 15 is a circuit in which the malfunction return circuits 57 and 58 included in the unit circuit 51 are configured by P-channel transistors. Since the configuration and operation of the unit circuit 51 and the malfunction return circuits 57 and 58 are the same as those of the unit circuit 11 and the malfunction return circuits 17 and 18, their descriptions are omitted here.
  • the shift register that operates based on the two-phase clock signal has been described.
  • the present invention is not limited to a shift register that operates with a two-phase clock signal, and a shift register that operates based on a multi-phase clock signal operates in the same manner as the two-phase clock signal, and has the same effect. Arise.
  • the present invention is applied to a shift register that instantaneously returns all unit circuits to normal operation when a plurality of unit circuits connected in multiple stages are simultaneously turned on and output a high level output signal.
  • it is suitable for a drive circuit of a display device or an imaging device.

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Abstract

　本発明は、多段接続された複数の単位回路からなるシフトレジスタにおいて、複数の単位回路が同時にオンしてハイレベルの出力信号を出力しても、すべての単位回路を瞬時に通常動作に復帰することを目的とする。 　シフトレジスタ１０が誤動作したため、前段の単位回路１１と後段の単位回路１１とから与えられる出力信号が同時にハイレベルになると、単位回路１１に内蔵された誤動作復帰回路１７、１８は誤動作を検出する。誤動作復帰回路１７は、節点Ｎ２にハイ電圧を与えて、出力信号ＯＵＴを強制的にプルダウンする。また、誤動作復帰回路１８は、節点Ｎ１を強制的にディスチャージし、容量Ｃ１に蓄積された電荷を放電させる。その結果、誤動作しているシフトレジスタ１０を瞬時に通常動作に復帰させることができる。 　本発明は、表示装置や撮像装置の駆動回路などに適している。

Description

シフトレジスタ
　本発明は、シフトレジスタに関し、特に、表示装置や撮像装置の駆動回路などに好適に使用されるシフトレジスタに関する。
　アクティブマトリクス型の表示装置は、２次元状に配置された画素回路を行単位で選択し、選択した画素回路に表示データに応じた電圧を書き込むことにより、画像を表示する。画素回路を行単位で選択するために、走査信号線駆動回路として、クロック信号に基づき出力信号を順にシフトするシフトレジスタが用いられる。また、点順次駆動を行う表示装置では、データ信号線駆動回路の内部に同様のシフトレジスタが設けられる。
　液晶表示装置などでは、画素回路内のＴＦＴ（Thin Film Transistor）を形成するための製造プロセスを用いて、画素回路の駆動回路を画素回路と一体に形成することがある。この場合、製造コストを削減するために、シフトレジスタを含む駆動回路をＴＦＴと同じ導電型のトランジスタで形成することが好ましい。また、シフトレジスタに与えるクロック信号の本数を多くすると、クロック配線用のレイアウト面積や消費電力などが増加する。このような背景から、同一導電型のトランジスタを用いて、２相のクロック信号に基づき動作するシフトレジスタを構成することが必要とされている。
　Ｎチャネル型トランジスタで構成されたシフトレジスタでは、クロック信号をそのままの電圧レベルで出力するために、図１６に示すブートストラップ回路が使用される。図１６に示す回路では、入力信号ＩＮがハイレベルになると、節点Ｎ１は電位（ＶＤＤ－Ｖｔｈ）（ただし、ＶＤＤは電源電圧、ＶｔｈはトランジスタＴ１の閾値電圧）にプリチャージされ、トランジスタＴ２はオン状態になる。その後に入力信号ＩＮがローレベルになると、節点Ｎ１はフローティング状態になるが、トランジスタＴ２はオン状態を保つ。
　この状態でクロック信号ＣＫがローレベルからハイレベルに変化すると、トランジスタＴ２のゲート端子とソース端子の間に設けられた容量Ｃ１の作用によって、節点Ｎ１の電位はＶＤＤよりも高くなる（ブートストラップ効果）。このため、最大電圧がＶＤＤであるクロック信号ＣＫはトランジスタＴ２を電圧降下なく通過し、出力端子ＯＵＴからはクロック信号ＣＫがそのままの電圧レベルで出力される。
　図１６に示す回路を用いて表示装置などに使用されるシフトレジスタを構成するためには、節点Ｎ１をディスチャージする機能と出力信号ＯＵＴをプルダウンする機能とを追加する必要がある。この点に関し、従来から以下の技術が知られている。日本特開２００１－２７３７８５号公報には、図１７に示すように、トランジスタＱ１１を用いて後段回路の出力信号に基づき節点Ｎ１をディスチャージし、トランジスタＱ１２を用いてクロック信号ＣＫ２に基づき出力信号ＯＵＴをプルダウンすることが記載されている。日本特開２００２－２５８８１９号公報には、図１８に示すように、後段回路の出力信号ＣＴに基づき、トランジスタＱ２１を用いて節点Ｎ１をディスチャージすると共に、トランジスタＱ２２を用いて出力信号ＯＵＴをプルダウンすることが記載されている。
日本特開２００１－２７３７８５号公報 日本特開２００２－２５８８１９号公報
　しかしながら、上記従来の回路では、単位回路が多段接続されたシフトレジスタにＥＳＤ（electrostatic discharge）のような通常の駆動では想定されないノイズが入れば、複数の単位回路が同時にオンしてアクティブな出力信号を出力する場合がある。この場合、クロック信号線の負荷が重くなるとともに、シフトレジスタに駆動電力を供給する外部の電源回路の消費電力が大きくなるので、通常動作に瞬時に復帰することができないという問題がある。
　それ故に、本発明は、多段接続された複数の単位回路が同時にオンしてアクティブな出力信号を出力しても、通常動作に瞬時に復帰できるシフトレジスタを提供することを目的とする。
　本発明の第１の局面は、同一導電型のトランジスタで構成された複数の単位回路を多段接続し、複数相のクロック信号に基づいて動作するシフトレジスタであって、
　前記複数の単位回路がアクティブになったことを検出したとき、アクティブな検出信号を出力する検出回路と、
　前記アクティブな検出信号に基づいて前記複数の単位回路を非アクティブにする復帰実行回路とを備えることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記単位回路は、
　　一方の導通端子に前記複数相のクロック信号のいずれか１つが与えられ、他方の導通端子が出力端子に接続された出力制御トランジスタと、
　　入力信号がオンレベルである間、前記出力制御トランジスタの制御端子にオン電圧を与えるプリチャージ回路と、
　　前記出力制御トランジスタの前記制御端子にオフ電圧を与えるディスチャージ回路と、
　　一方の導通端子にオフ電圧が与えられ、他方の導通端子が前記出力端子に接続された出力リセットトランジスタとを備え、
　前記復帰実行回路は、
　　前記ディスチャージ回路をアクティブにすることにより、前記出力制御トランジスタの前記制御端子にオフ電圧を与えることを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記復帰実行回路は、前記出力リセットトランジスタの制御端子にオン電圧を出力することを特徴とする。
　本発明の第４の局面は、本発明の第２の局面において、
　前記単位回路は前記検出回路と前記復帰実行回路とを含み、
　前記検出回路は、前方の前記単位回路の出力信号と後方の前記単位回路の出力信号からそれぞれ１つずつ選択された出力信号がいずれもアクティブになっていることを検出したとき、前記アクティブな検出信号を出力することを特徴とする。
　本発明の第５の局面は、本発明の第２の局面において、
　前記単位回路は前記復帰実行回路を含み、
　前記検出回路は、同一のクロック信号線に接続された偶数段目の単位回路、または奇数段目の単位回路のいずれか一方から任意に選択された２以上の単位回路のすべての出力信号がアクティブになっていることを検出したとき、前記アクティブな検出信号を前記複数の単位回路に与えることを特徴とする。
　本発明の第６の局面は、本発明の第５の局面において、
　前記検出回路は、外部から初期化信号が与えられるとアクティブになる初期化回路をさらに含み、
　前記復帰実行回路は、前記初期化回路がアクティブになったとき、前記ディスチャージ回路をアクティブにすることを特徴とする。
　本発明の第７の局面は、本発明の第６の局面において、
　前記復帰実行回路は、前記初期化回路がアクティブになったとき、前記出力リセットトランジスタの前記制御端子にオン電圧を与えることを特徴とする。
　本発明の第８の局面は、本発明の第２の局面において、
　前記単位回路は、前記復帰実行回路を含み、
　前記検出回路は、前記複数の単位回路のすべての出力に基づいて、アクティブになっている単位回路の個数を検出し、前記個数に応じたアクティブな検出信号を出力することを特徴とする。
　本発明の第９の局面は、本発明の第８の局面において、
　前記検出回路は、前記複数の単位回路のうち、アクティブになっている単位回路の個数に応じた個数検出信号を出力する個数検出回路と、
　前記個数検出回路からの前記個数検出信号が所定の範囲を超えたとき、前記検出回路にアクティブな検出信号を出力する信号出力回路とを備え、
　前記個数検出回路は、
　　抵抗素子と、
　　前記複数の単位回路の出力端子がそれぞれのゲート端子に接続されるとともに、並列に接続された複数のトランジスタであって、その一方の導通端子が前記抵抗素子の一端と接続された前記複数のトランジスタとを含み、
　　前記抵抗素子と前記複数のトランジスタの一方の導通端子との接続点の電位を前記信号出力回路に出力することを特徴とする。
　本発明の第１０の局面は、同一導電型のトランジスタで構成された複数の単位回路を多段接続し、複数相のクロック信号に基づいて動作するシフトレジスタであって、
　　前記シフトレジスタが誤動作したときに通常動作に復帰させる誤動作復帰回路を備え、
　　前記単位回路は、
　　　一方の導通端子に前記複数相のクロック信号のいずれか１つが与えられ、他方の導通端子が出力端子に接続された出力制御トランジスタと、
　　　入力信号がオンレベルである間、前記出力制御トランジスタの制御端子にオン電圧を与えるプリチャージ回路と、
　　　前記出力制御トランジスタの前記制御端子にオフ電圧を与えるディスチャージ回路と、
　　　一方の導通端子にオフ電圧が与えられ、他方の導通端子が前記出力端子に接続された出力リセットトランジスタとを備え、
　　前記誤動作復帰回路は、
　　　前記複数の単位回路がアクティブになったことを検出したとき、アクティブな検出信号を出力する検出回路と、
　　　前記アクティブな検出信号に基づいて前記複数の単位回路を非アクティブにする復帰実行回路とを備えることを特徴とする。
　本発明の第１１の局面は、本発明の第１０の局面において、
　通常時はオンレベルで、前記入力信号がオンレベルになるとオフレベルに変化するリセット信号を生成するリセット信号生成回路をさらに備え、
　前記リセット信号生成回路は、
　　制御端子に前記複数相のクロック信号のうち前記出力制御トランジスタの前記一方の導通端子に与えられたクロック信号と同一のクロック信号が与えられた第１のトランジスタと、
　　制御端子に前記複数相のクロック信号のうち前記出力制御トランジスタの前記一方の導通端子に与えられたクロック信号とは異なるいずれかのクロック信号が与えられ、一方の導通端子が前記第１のトランジスタの他方の導通端子に接続された第２のトランジスタと、
　　制御端子に前記入力信号が与えられ、一方の導通端子が前記第２のトランジスタの他方の導通端子に接続され、他方の導通端子にオフ電圧が与えられた第３のトランジスタとを含み、
　　前記第２および前記第３のトランジスタの接続点が前記出力リセットトランジスタの制御端子に接続されていることを特徴とする。
　本発明の第１２の局面は、２次元状に配置された複数の画素回路と、本発明の第１から第１１のいずれかの局面に係るシフトレジスタを含む駆動回路を備え、前記複数の画素回路と前記シフトレジスタとが同一導電型のトランジスタで構成されていることを特徴とする。
　本発明の第１の局面によれば、複数相のクロック信号に基づいて動作するシフトレジスタは、複数の単位回路がアクティブになったことにより誤動作が発生したことを検出すると、すべての単位回路を非アクティブにして瞬時に通常動作に復帰させることができる。
　本発明の第２の局面によれば、複数の単位回路が誤動作していることが検出されたとき、復帰実行回路はオン電圧を出力して、ディスチャージ回路をアクティブにする。ディスチャージ回路がアクティブになれば、出力制御トランジスタはオフ状態になり、クロック信号が与えられる一方の導通端子と出力端子とが遮断される。この結果、クロック信号線の負荷が軽くなり、出力リセットトランジスタの制御端子にオン電圧が瞬時に与えられるようになり、出力端子にオフ電圧が出力される。このように、単位回路は、誤動作しても、出力信号を強制的にプルダウンすることにより、通常動作に瞬時に復帰することができる。
　本発明の第３の局面によれば、出力リセットトランジスタは、復帰実行回路から与えられるオン電圧によりオン状態になって、出力端子にオフ電圧を出力する。このため、単位回路は、誤動作しても、出力信号を強制的にプルダウンすることにより、通常動作に瞬時に復帰することができる。
　本発明の第４の局面によれば、単位回路に内蔵された検出回路が前方の単位回路の出力信号と、後方の単位回路の出力信号とに基づいて、シフトレジスタが誤動作していることを検出すると、単位回路に内蔵された復帰実行回路は、単位回路を通常動作に瞬時に復帰させる。
　本発明の第５の局面によれば、単位回路に内蔵された検出回路は、同一のクロック信号線に接続された偶数段目、または奇数段目の単位回路のいずれか一方から任意に選択された２以上の単位回路の出力信号に基づいてシフトレジスタが誤動作しているか否かを検出する。そして、誤動作していることが検出された場合、内蔵された復帰実行回路は、単位回路を通常動作に瞬時に復帰させる。
　本発明の第６の局面によれば、初期化回路がアクティブになったとき、復帰実行回路は、ディスチャージ回路をアクティブにして、出力制御トランジスタをオフ状態にするので、クロック信号が与えられる一方の導通端子と出力端子とが遮断される。この結果、クロック信号線の負荷が軽くなり、出力リセットトランジスタの制御端子にオン電圧が瞬時に与えられるので、出力端子にオフ電圧が出力される。このように、単位回路は、誤動作しても、出力信号を強制的にプルダウンすることにより初期化される。また、復帰実行回路を、単位回路の初期化のために用いることもできるので、初期化機能を備えたシフトレジスタの回路量の増加を最小限に抑えることができる。
　本発明の第７の局面によれば、初期化回路がアクティブになったとき、復帰実行回路は、出力リセットトランジスタをオン状態にする。このため、出力端子にオフ電圧が出力され、単位回路が初期化される。したがって、第６の発明と同様の効果が得られる。
　本発明の第８の局面によれば、アクティブな単位回路の個数に応じた検出信号に基づいて、単位回路に内蔵された復帰実行回路を動作させることにより、単位回路は、誤動作しても、通常動作に瞬時に復帰することができる。
　本発明の第９の局面によれば、複数の単位回路にそれぞれ１つずつ接続されたトランジスタのオン抵抗に基づいて生成される個数検出信号が所定の範囲にあるか否かによって、シフトレジスタの誤動作を検出することができる。また、トランジスタに直列に接続された抵抗素子の抵抗値を調整することによって、個数検出信号の所定の範囲を変更することができる。
　本発明の第１０の局面によれば、検出回路が複数の単位回路の誤動作を検出したとき、復帰実行回路は誤動作しているすべての単位回路を通常動作に瞬時に復帰させることができる。
　本発明の第１１の局面によれば、シフトレジスタが誤動作すると、復帰実行回路が、出力制御トランジスタをオフ状態にして、クロック信号線の負荷を軽くする。一方、リセット信号生成回路は、クロック信号線の負荷が軽くなれば、オン電圧のリセット信号を瞬時に生成することができるようになる。生成したリセット信号が出力リセットトランジスタの制御端子に与えられると、出力リセットトランジスタはオン状態になる。このため、単位回路は、出力信号を強制的にプルダウンして、通常動作に瞬時に復帰することができる。
　本発明の第１２の局面によれば、誤動作しても、通常動作に瞬時に復帰することができるシフトレジスタを含む表示装置を得ることができる。
本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１に示すシフトレジスタに含まれる単位回路の回路図である。 図２に示す単位回路に含まれる誤動作復帰回路の回路図である。 図１に示すシフトレジスタの通常動作時のタイミングチャートである。 図１に示すシフトレジスタの誤動作時のタイミングチャートである。 図１に示すシフトレジスタを備えた液晶表示装置の構成を示すブロック図である。 図１に示すシフトレジスタを備えた他の液晶表示装置の構成を示すブロック図である。 本発明の第２の実施形態に係るシフトレジスタの構成を示すブロック図である。 図８に示すシフトレジスタに含まれる単位回路の回路図である。 図８に示すシフトレジスタの誤動作時のタイミングチャートである。 図８に示すシフトレジスタの第３および第４の変形例に含まれる誤動作検出部を示す回路図である。 図８に示すシフトレジスタの第５および第６の変形例に含まれる誤動作検出部を示す回路図である。 本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。 本発明の第１の実施形態に係るシフトレジスタに含まれる単位回路の他の変形例の回路図である。 図１４に示す単位回路に含まれる誤動作復帰回路の回路図である。 シフトレジスタに含まれるブートストラップ回路の回路図である。 従来のシフトレジスタの構成を示す回路図である。 従来の他のシフトレジスタの構成を示す回路図である。
符号の説明
　１０、２０、３０…シフトレジスタ
　１１、２１、３１、５１…単位回路
　１２…リセット信号生成回路
　１３…プリチャージ回路
　１７、１８…誤動作復帰回路
　１９…復帰実行回路
　２０ｂ、２２ｂ、２３ｂ、２４ｂ、２５ｂ…誤動作検出回路
　２３ｄ、２４ｄ、２５ｄ…初期化部
　１１０、１２０…液晶表示装置
　１１１、１２１…画素アレイ
　１１２、１２２…表示制御回路
　１１３、１２３…走査信号線駆動回路
　１１４、１２４…データ信号線駆動回路
＜１．　第１の実施形態＞
　図１は、本発明の第１の実施形態に係るシフトレジスタ１０の構成を示すブロック図である。図１に示すシフトレジスタ１０は、ｎ個（ｎは２以上の整数）の単位回路１１を多段接続して構成されている。単位回路１１は、クロック端子ＣＫ、ＣＫＢ、入力端子ＩＮｐ、ＩＮｎおよび出力端子ＯＵＴを有する。以下、各端子経由で入出力される信号を当該端子と同じ名称で呼ぶ（例えば、クロック端子ＣＫ経由で入力される信号をクロック信号ＣＫという）。
　シフトレジスタ１０には外部から、スタートパルスＳＴと２相のクロック信号ＣＫ１、ＣＫ２が供給される。スタートパルスＳＴは、１段目の単位回路１１の入力端子ＩＮｐに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路１１のクロック端子ＣＫと偶数段目の単位回路１１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ２は、奇数段目の単位回路１１のクロック端子ＣＫＢと偶数段目の単位回路１１のクロック端子ＣＫに与えられる。各単位回路１１の出力端子から、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎがそれぞれ外部に出力されると共に、後段の単位回路１１の入力端子ＩＮｐおよび前段の単位回路１１の入力端子ＩＮｎに与えられる。このシフトレジスタ１０において、単位回路１１の番号が小さくなる方向（図１では上方向）に番号が１小さい単位回路１１を前段の単位回路といい、その逆の方向（図１では下方向）に番号が１大きい単位回路１１を後段の単位回路という。
　図２は、シフトレジスタ１０に含まれる単位回路１１の回路図である。図２に示す単位回路１１は、同一導電型のトランジスタで構成され、７個のＮチャネル型トランジスタＴ１～Ｔ７と３個の容量Ｃ１～Ｃ３と２個の誤動作復帰回路１７、１８とを含んでいる。以下、ゲート端子に与えたときにトランジスタをオン状態にする電圧（信号のレベル）をオン電圧（オンレベル）といい、ゲート端子に与えたときにトランジスタをオフ状態にする電圧（信号のレベル）をオフ電圧（オフレベル）という。Ｎチャネル型トランジスタでは、ハイ電圧がオン電圧（ハイレベルがオンレベル）、ロー電圧がオフ電圧（ローレベルがオフレベル）になり、Ｐチャネル型トランジスタではその逆になる。
　トランジスタＴ１のドレイン端子には電源電圧ＶＤＤが与えられ、ゲート端子は入力端子ＩＮｐに接続される。トランジスタＴ１のソース端子は、トランジスタＴ２のゲート端子とトランジスタＴ４のドレイン端子に接続される。以下、この接続点を節点Ｎ１という。トランジスタＴ２のドレイン端子はクロック端子ＣＫに接続され、ソース端子は出力端子ＯＵＴとトランジスタＴ３のドレイン端子に接続される。トランジスタＴ３、Ｔ４のソース端子は接地される。
　トランジスタＴ５のドレイン端子には電源電圧ＶＤＤが与えられ、ソース端子はトランジスタＴ６のドレイン端子に接続される。トランジスタＴ６のソース端子はトランジスタＴ７のドレイン端子に接続され、トランジスタＴ７のソース端子は接地される。トランジスタＴ５～Ｔ７のゲート端子は、それぞれ、クロック端子ＣＫ、ＣＫＢおよび入力端子ＩＮｐに接続される。トランジスタＴ６のソース端子とトランジスタＴ７のドレイン端子との接続点は、トランジスタＴ３、Ｔ４のゲート端子にも接続される。以下、この接続点を節点Ｎ２といい、トランジスタＴ５のソース端子とトランジスタＴ６のドレイン端子との接続点を節点Ｎ３という。
　容量Ｃ１～Ｃ３は、容量素子で構成される。容量Ｃ１はトランジスタＴ２のゲート端子とソース端子の間に設けられ、容量Ｃ２は節点Ｎ３と接地の間に設けられ、容量Ｃ３は節点Ｎ２と接地の間に設けられる。容量Ｃ１はブートストラップ容量として機能し、容量Ｃ２、Ｃ３はチャージポンプ容量として機能する。以下、容量Ｃ２、Ｃ３の容量値は等しいとする。
　単位回路１１では、トランジスタＴ５～Ｔ７と容量Ｃ２、Ｃ３はリセット信号生成回路１２を形成し、トランジスタＴ１～Ｔ４は、それぞれ、プリチャージ回路１３、出力制御トランジスタ、出力リセットトランジスタ、ディスチャージ回路として機能する。トランジスタＴ２は、ゲート端子の電位に応じて、クロック信号ＣＫを出力端子ＯＵＴから出力するか否かを切り替える。トランジスタＴ１は、入力信号ＩＮｐがハイレベルである間、節点Ｎ１（トランジスタＴ２のゲート端子）にハイ電圧を与える。リセット信号生成回路１２は、通常時はハイレベルで、入力信号ＩＮｐがハイレベルになるとローレベルに変化するリセット信号を生成する。トランジスタＴ４は、リセット信号がハイレベルである間、節点Ｎ１にロー電圧を与える。トランジスタＴ３は、リセット信号がハイレベルである間、出力端子ＯＵＴにロー電圧を与える。
　誤動作復帰回路１７の入力端子ＩＮ１は、入力端子ＩＮｐに接続され、入力端子ＩＮ２は、入力端子ＩＮｎに接続される。出力端子ＲＯＵＴ１は節点Ｎ２に接続される。また、誤動作復帰回路１８の入力端子ＩＮ３は、入力端子ＩＮｐに接続され、入力端子ＩＮ４は、入力端子ＩＮｎに接続される。出力端子ＲＯＵＴ２は節点Ｎ１に接続される。
　図３（Ａ）は、単位回路１１に設けられた誤動作復帰回路１７の回路図である。図３（Ａ）に示す誤動作復帰回路１７は、２つのＮチャネル型トランジスタＴ１１、Ｔ１２を含み、トランジスタＴ１１のドレイン端子には電源電圧ＶＤＤが与えられ、ソース端子はトランジスタＴ１２のドレイン端子に接続される。トランジスタＴ１２のソース端子は、出力端子ＲＯＵＴ１に接続される。また、トランジスタＴ１１のゲート端子は、入力端子ＩＮ１に接続され、トランジスタＴ１２のゲート端子は入力端子ＩＮ２が接続される。したがって、各ゲート端子にそれぞれハイレベルの入力信号ＩＮ１、ＩＮ２が与えられた場合のみ、トランジスタＴ１１およびＴ１２はオン状態になり、誤動作復帰回路１７は出力端子ＲＯＵＴ１からハイ電圧を節点Ｎ２に出力する。
　図３（Ｂ）は、単位回路１１に設けられた誤動作復帰回路１８の回路図である。図３（Ｂ）に示す誤動作復帰回路１８は、２つのＮチャネル型トランジスタＴ１３、Ｔ１４を含み、トランジスタＴ１４のソース端子は接地され、ドレイン端子はトランジスタＴ１３のソース端子に接続される。トランジスタＴ１３のドレイン端子は出力端子ＲＯＵＴ２に接続される。また、トランジスタＴ１３のゲート端子は入力端子ＩＮ３に接続され、トランジスタＴ１４のゲート端子は入力端子ＩＮ４に接続される。したがって、各ゲート端子にそれぞれハイレベルの入力信号ＩＮ３、ＩＮ４が与えられた場合のみ、トランジスタＴ１３およびＴ１４はオン状態になり、誤動作復帰回路１８は出力端子ＲＯＵＴ２からロー電圧を節点Ｎ１に出力する。
　図４は、通常動作しているシフトレジスタ１０のタイミングチャートである。図４において、期間ｔ０～ｔｎ＋１はそれぞれ前半と後半に分けられる。スタートパルスＳＴは期間ｔ０の前半でハイレベルになり、クロック信号ＣＫ１は期間ｔｏｄ（ｏｄは奇数；以下、奇数期間という）の前半でハイレベルになり、クロック信号ＣＫ２は期間ｔｅｖ（ｅｖは偶数；以下、偶数期間という）の前半でハイレベルになる。それ以外のときには、これら３つの信号はローレベルになる。このようにクロック信号ＣＫ１、ＣＫ２は、ハイレベル期間が重複しないという性質を有する。以下、クロック信号ＣＫ１、ＣＫ２を含め、シフトレジスタ１０の内部の信号と入出力信号の電位は、特に断らない限り、ハイレベルのときにはＶＤＤ、ローレベルのときにはＶＳＳ（ゼロ）であるとする。
　ここで、シフトレジスタ１０が通常動作しているとは、一般的に、シフトレジスタ１０がハイ電圧の出力信号を決められた個数ずつ順に出力する場合をいう。しかし、以下の説明で、シフトレジスタ１０が通常動作しているとは、ハイ電圧の出力信号を１つずつ順に出力している場合をいい、シフトレジスタ１０が誤動作しているとは、シフトレジスタ１０がハイ電圧の出力信号を同時に２つ以上ずつ順に出力する場合をいうものとする。
　図４に示すスタートパルスＳＴが入力信号ＩＮｐとして与えられたとき、１段目の単位回路１１（以下、単位回路ＳＲ１という）は、以下のように動作する。単位回路ＳＲ１では、入力信号ＩＮｐは期間ｔ０の前半でハイレベルになるとともに、クロック信号ＣＫは奇数期間の前半でハイレベルになり、クロック信号ＣＫＢは偶数期間の前半でハイレベルになる。
　期間ｔ０より前では、入力信号ＩＮｐはローレベルであるので、トランジスタＴ１、Ｔ７はオフ状態である。このとき節点Ｎ２、Ｎ３の電位はＶＤＤであるので（理由は後述）、トランジスタＴ３、Ｔ４はオン状態である。したがって、節点Ｎ１と出力端子ＯＵＴの電位はＶＳＳであり、トランジスタＴ２はオフ状態である。この時点では、容量Ｃ１には電荷は蓄積されておらず、容量Ｃ２、Ｃ３には電源電圧ＶＤＤに応じた電荷が蓄積されている。
　期間ｔ０の前半では、入力信号ＩＮｐとクロック信号ＣＫＢがハイレベルになるので、トランジスタＴ１、Ｔ６、Ｔ７はオン状態になる。このため、容量Ｃ２、Ｃ３に蓄積されていた電荷は放電され、節点Ｎ２、Ｎ３の電位はＶＳＳになり、トランジスタＴ３、Ｔ４はオフ状態になる。また、トランジスタＴ１がオン状態になると、節点Ｎ１の電位は（ＶＤＤ－Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ１の閾値電圧）になり、トランジスタＴ２はオン状態になる。このとき、クロック信号ＣＫはローレベルであるので、出力信号ＯＵＴはローレベルのままである。このため、容量Ｃ１には、トランジスタＴ２のゲート－ソース間の電位差（ＶＤＤ－Ｖｔｈ）に応じた電荷が蓄積される。
　期間ｔ０の後半では、入力信号ＩＮｐとクロック信号ＣＫＢがローレベルになるので、トランジスタＴ１、Ｔ６、Ｔ７はオフ状態になる。トランジスタＴ１がオフ状態になると、節点Ｎ１はフローティング状態になるが、節点Ｎ１の電位は容量Ｃ１によって（ＶＤＤ－Ｖｔｈ）に保持される。
　期間ｔ１の前半では、クロック信号ＣＫがハイレベルになる。このときトランジスタＴ２はオン状態であるので、出力信号ＯＵＴもハイレベルになる。節点Ｎ１はフローティング状態であり、節点Ｎ１とトランジスタＴ２のソース端子は電位差（ＶＤＤ－Ｖｔｈ）を保持した容量Ｃ１を介して接続されているので、トランジスタＴ２のソース端子の電位がＶＳＳからＶＤＤに変化すると、節点Ｎ１の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。このため、最大電圧がＶＤＤであるクロック信号ＣＫはトランジスタＴ２を電圧降下なく通過し、出力端子ＯＵＴからはクロック信号ＣＫがそのままの電圧レベルで出力される。また、クロック信号ＣＫがハイレベルになると、トランジスタＴ５はオン状態になる。このとき、トランジスタＴ６はオフ状態であるので、節点Ｎ３の電位はＶＤＤになり、容量Ｃ２には電源電圧ＶＤＤに応じた電荷が蓄積される。
　期間ｔ１の後半では、クロック信号ＣＫがローレベルになる。このときトランジスタＴ２はオン状態であるので、出力信号ＯＵＴもローレベルになり、節点Ｎ１の電位は（ＶＤＤ－Ｖｔｈ）に戻る。また、トランジスタＴ５はオフ状態になる。期間ｔ１の終端では、節点Ｎ２の電位はＶＳＳであり、節点Ｎ３の電位はＶＤＤである。
　期間ｔ２の前半では、クロック信号ＣＫＢがハイレベルになるので、トランジスタＴ６はオン状態になる。このとき、容量Ｃ２に蓄積されていた電荷の一部が容量Ｃ３に移動し、節点Ｎ２の電位は上昇する。容量Ｃ２、Ｃ３の容量値が等しい場合、節点Ｎ２、Ｎ３は等電位になり、節点Ｎ２の電位はＶＤＤ／２まで上昇する。容量Ｃ２、Ｃ３の容量値を決定するときには、この時点での節点Ｎ２の電位がトランジスタＴ３、Ｔ４の閾値電圧よりも高くなるように決定される。このため、期間ｔ２の前半で、トランジスタＴ３、Ｔ４はオン状態になり、節点Ｎ１と出力端子ＯＵＴの電位はＶＳＳになる。
　これ以後、単位回路ＳＲ１内のリセット信号生成回路１２は、以下のように動作する。奇数期間の前半では、クロック信号ＣＫはハイレベル、クロック信号ＣＫＢはローレベルになるので、トランジスタＴ５はオン状態になり、トランジスタＴ６はオフ状態になる。このとき、節点Ｎ３の電位はＶＤＤになり、容量Ｃ２には電源電圧ＶＤＤに応じた電荷が蓄積される。一方、偶数期間の前半では、クロック信号ＣＫはローレベル、クロック信号ＣＫＢはハイレベルになるので、トランジスタＴ５はオフ状態になり、トランジスタＴ６はオン状態になる。このとき、容量Ｃ２に蓄積されていた電荷の一部が容量Ｃ３に移動し、節点Ｎ２の電位は上昇する。容量Ｃ２、Ｃ３の容量値が等しい場合、節点Ｎ２の電位は、段階的に上昇して最終的にはＶＤＤに到達する。
　この結果、図４に示すように、単位回路ＳＲ１内の節点Ｎ１の電位（ＳＲ１＿Ｎ１と記載；以下同じ）は、期間ｔ０と、期間ｔ１の後半では（ＶＤＤ－Ｖｔｈ）になり、期間ｔ１の前半ではＶＤＤよりも高いレベルになり、それ以外ではＶＳＳになる。単位回路ＳＲ１内の節点Ｎ２の電位は、期間ｔ０と期間ｔ１ではＶＳＳになり、期間ｔ２以降では段階的に上昇して最終的にはＶＤＤになる。単位回路ＳＲ１の出力信号ＯＵＴ（出力信号ＳＲＯＵＴ１）は、期間ｔ１の前半ではハイレベル、それ以外ではローレベルになる。出力信号ＳＲＯＵＴ１は、シフトレジスタ１０の出力信号として出力されるとともに、２段目の単位回路ＳＲ２の入力信号ＩＮｐになる。
　同様に、ｉ段目（ｉは１以上ｎ以下の整数）の単位回路１１（以下、単位回路ＳＲｉという）の出力信号ＯＵＴ（出力信号ＳＲＯＵＴｉ）は、期間ｔｉの前半ではハイレベル、それ以外ではローレベルになる。出力信号ＳＲＯＵＴｉは、シフトレジスタ１０の出力信号として出力される。このようにシフトレジスタ１０は、２相のクロック信号ＣＫ１、ＣＫ２に基づき、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎを１つずつ順にハイレベルにする。なお、出力信号ＳＲＯＵＴｉは、（ｉ－１）段目の単位回路ＳＲ（ｉ－１）の入力信号ＩＮｎおよび（ｉ＋１）段目の単位回路ＳＲ（ｉ＋１）の入力信号ＩＮｐとして出力される。
　シフトレジスタ１０が通常動作をしているとき、単位回路ＳＲｉの出力信号ＳＲＯＵＴｉがハイレベルであれば、その前段の単位回路ＳＲ（ｉ－１）および後段の単位回路ＳＲ（ｉ＋１）の出力信号ＳＲＯＵＴ（ｉ－１）およびＳＲＯＵＴ（ｉ＋１）はいずれもローレベルである。このため、単位回路ＳＲｉに与えられる入力信号ＩＮｐ、ＩＮｎはローレベルとなり、誤動作復帰回路１７、１８は動作せず、その出力端子ＲＯＵＴ１、ＲＯＵＴ２はいずれも高インピーダンス状態になる。
　次に、ノイズによって誤動作しているシフトレジスタ１０を、通常動作に復帰させる場合について説明する。図５は、通常動作をしているシフトレジスタ１０が誤動作した場合、シフトレジスタ１０を通常動作に復帰させるためのタイミングチャートである。
　シフトレジスタ１０が通常動作をしているとき、単位回路ＳＲｉの入力端子ＩＮｐ、ＩＮｎには、前段の単位回路ＳＲ（ｉ－１）および後段の単位回路ＳＲ（ｉ＋１）からローレベルの出力信号ＳＲＯＵＴ（ｉ－１）、ＳＲＯＵＴ（ｉ＋１）がそれぞれ与えられる。このため、単位回路ＳＲｉの誤動作復帰回路１７、１８の出力端子ＲＯＵＴ１、ＲＯＵＴ２はいずれも高インピーダンス状態となり、ハイ電圧もロー電圧も出力されない。このとき、単位回路ＳＲｉの出力端子ＯＵＴからは、図４のタイミングチャートに示すように、ハイレベルの出力信号ＳＲＯＵＴｉが出力される。
　次に、単位回路ＳＲ（ｉ－１）、ＳＲ（ｉ＋１）が誤動作すると、入力端子ＩＮｐ、ＩＮｎにハイレベルの出力信号ＳＲＯＵＴ（ｉ－１）、ＳＲＯＵＴ（ｉ＋１）がそれぞれ与えられる。この場合、誤動作復帰回路１７、１８の入力端子ＩＮ１、ＩＮ３にハイレベルの入力信号ＩＮｐが入力され、入力端子ＩＮ２、ＩＮ４にハイレベルの入力信号ＩＮｎが入力される。このため、誤動作復帰回路１７は、出力端子ＲＯＵＴ１からハイ電圧を節点Ｎ２に出力し、誤動作復帰回路１８は、出力端子ＲＯＵＴ２からロー電圧を節点Ｎ１に出力する。
　節点Ｎ２の電位は（ＶＤＤ－Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ１１、Ｔ１２の閾値電圧）になるので、トランジスタＴ３およびＴ４はいずれもオン状態になる。したがって、出力端子ＯＵＴの電位はＶＳＳとなり、出力信号ＳＲＯＵＴｉは強制的にプルダウンされる。また、節点Ｎ１もディスチャージされて、その電位がＶＳＳになるので、トランジスタＴ２のゲート－ソース間の電位差はなくなり、容量Ｃ１に蓄積されていた電荷は強制的に放電される。
　このようにして、出力信号ＳＲＯＵＴｉがローレベルになる。単位回路ＳＲ（ｉ－１）、ＳＲ（ｉ＋１）でも同様にして、出力信号ＳＲＯＵＴ（ｉ－１）、ＳＲＯＵＴ（ｉ＋１）はローレベルになる。したがって、シフトレジスタ１０は、誤動作から瞬時に復帰することができる。
　シフトレジスタ１０は、例えば、表示装置や撮像装置の駆動回路などに使用される。図６は、シフトレジスタ１０を備えた液晶表示装置の構成を示すブロック図である。図６に示す液晶表示装置１１０は、画素アレイ１１１、表示制御回路１１２、走査信号線駆動回路１１３、および、データ信号線駆動回路１１４を備えたアクティブマトリクス型の表示装置である。液晶表示装置１１０では、シフトレジスタ１０は走査信号線駆動回路１１３として使用される。
　図６に示す画素アレイ１１１は、ｎ本の走査信号線Ｇ１～Ｇｎ、ｍ本のデータ信号線Ｓ１～Ｓｍ、および、（ｍ×ｎ）個の画素回路Ｐｉｊを含んでいる（ただし、ｍは２以上の整数、ｊは１以上ｍ以下の整数）。走査信号線Ｇ１～Ｇｎは互いに平行に配置され、データ信号線Ｓ１～Ｓｍは走査信号線Ｇ１～Ｇｎと直交するように互いに平行に配置される。走査信号線Ｇｉとデータ信号線Ｓｊの交点近傍には、画素回路Ｐｉｊが配置される。このように（ｍ×ｎ）個の画素回路Ｐｉｊは、行方向にｍ個ずつ、列方向にｎ個ずつ、２次元状に配置される。走査信号線Ｇｉはｉ行目に配置された画素回路Ｐｉｊに共通して接続され、データ信号線Ｓｊはｊ列目に配置された画素回路Ｐｉｊに共通して接続される。
　液晶表示装置１１０の外部からは、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣなどの制御信号と表示データＤＴが供給される。表示制御回路１１２は、これらの信号に基づき、走査信号線駆動回路１１３に対してクロック信号ＣＫ１、ＣＫ２とスタートパルスＳＴを出力し、データ信号線駆動回路１１４に対して制御信号ＳＣと表示データＤＴを出力する。
　走査信号線駆動回路１１３は、ｎ段のシフトレジスタ１０で構成されている。シフトレジスタ１０は、クロック信号ＣＫ１、ＣＫ２に基づき、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎを１つずつ順にハイレベル（選択状態を示す）にする。出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎは、それぞれ、走査信号線Ｇ１～Ｇｎに与えられる。これにより、走査信号線Ｇ１～Ｇｎが１本ずつ順に選択され、１行分の画素回路Ｐｉｊが一括して選択される。
　データ信号線駆動回路１１４は、制御信号ＳＣと表示データＤＴに基づき、データ信号線Ｓ１～Ｓｍに対して表示データＤＴに応じた電圧を与える。これにより、選択された１行分の画素回路Ｐｉｊに表示データＤＴに応じた電圧が書き込まれる。このようにして、液晶表示装置１１０は画像を表示する。
　図７は、シフトレジスタ１０を備えた他の液晶表示装置の構成を示すブロック図である。図７に示す液晶表示装置１２０は、画素アレイ１２１、表示制御回路１２２、走査信号線駆動回路１２３、および、データ信号線駆動回路１２４を備えたアクティブマトリクス型の表示装置である。液晶表示装置１２０では、シフトレジスタ１０は、点順次駆動を行うデータ信号線駆動回路１２４に内蔵して使用される。
　図７に示す画素アレイ１２１は、図６に示す画素アレイ１１１と同様の構成を有する。ただし、画素アレイ１２１では、走査信号線の本数がｍ本、データ信号線の本数がｎ本であり、（ｍ×ｎ）個の画素回路Ｐｉｊは行方向にｎ個ずつ、列方向にｍ個ずつ２次元状に配置される。
　表示制御回路１２２は、外部から供給された制御信号と表示データＤＴに基づき、走査信号線駆動回路１２３に対して制御信号ＧＣを出力し、データ信号線駆動回路１２４に対してクロック信号ＣＫ１、ＣＫ２、スタートパルスＳＴおよびアナログ表示データＡＤＴを出力する。走査信号線駆動回路１２３は、制御信号ＧＣに基づき、走査信号線Ｇ１～Ｇｍを１本ずつ順に選択する。
　データ信号線駆動回路１２４は、ｎ段のシフトレジスタ１０とｎ個のサンプリングスイッチ１２５を含んでいる。ｎ個のサンプリングスイッチ１２５の一端はそれぞれデータ信号線Ｓ１～Ｓｎに接続され、他端にはアナログ表示データＡＤＴが与えられる。ｎ個のサンプリングスイッチ１２５のゲート端子には、それぞれ、シフトレジスタ１０の出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎが与えられる。
　出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎは１つずつ順にハイレベルになるので、ｎ個のサンプリングスイッチ１２５は１つずつ順にオン状態になり、アナログ表示データＡＤＴはオン状態のサンプリングスイッチ１２５に接続されたデータ信号線に与えられる。これにより、走査信号線駆動回路１２３によって選択された１行分の画素回路Ｐｉｊに、表示データＤＴに応じた電圧が１つずつ順に書き込まれる。このようにして、液晶表示装置１２０は画像を表示する。なお、１つの出力信号ＳＲＯＵＴｉを複数のサンプリングスイッチ１２５のゲート端子に与えてもよい。
　このように、シフトレジスタ１０は、表示装置の走査信号線駆動回路として、あるいは、表示装置のデータ信号線駆動回路に内蔵されて使用される。これ以外にも、シフトレジスタ１０は撮像装置の駆動回路などに使用される。シフトレジスタ１０を表示装置や撮像装置などに使用することにより、ノイズのために表示装置の走査信号線駆動回路またはデータ信号線駆動回路が誤動作して映像の乱れが生じても、その乱れを瞬時に解消することができる。
　次に、本実施形態に係るシフトレジスタ１０の効果を説明する。前述したように、シフトレジスタ１０が誤動作したために、前段の単位回路１１と後段の単位回路１１とから与えられる出力信号が同時にハイレベルになると、単位回路１１に内蔵された誤動作復帰回路１７、１８は誤動作を検出する。この場合、誤動作復帰回路１７はハイ電圧を節点Ｎ２に与えて、出力信号ＯＵＴを強制的にプルダウンする。また、誤動作復帰回路１８はロー電圧を節点Ｎ１に与えて、節点Ｎ１を強制的にディスチャージし、容量Ｃ１に蓄積された電荷を放電させる。その結果、誤動作しているシフトレジスタ１０を通常動作に瞬時に復帰させることができる。
＜１．１　第１の変形例＞
　第１の実施形態では、各単位回路１１に２個の誤動作復帰回路１７、１８が内蔵されている。しかし、必ずしも２個の誤動作復帰回路１７、１８が内蔵されている必要はなく、いずれか一方だけが内蔵されていてもよい。誤動作復帰回路１７のみが内蔵されている場合には、前述のように、誤動作復帰回路１７の出力端子ＲＯＵＴ１からハイ電圧（ＶＤＤ－Ｖｔｈ）が節点Ｎ２に出力される。したがって、節点Ｎ２の電位は（ＶＤＤ－Ｖｔｈ）になる。その結果、トランジスタＴ３がオン状態となり、出力信号ＯＵＴは強制的にプルダウンされる。また、トランジスタＴ４がオン状態になるので、節点Ｎ１の電位はＶＳＳとなり、節点Ｎ１は強制的にディスチャージされる。
　一方、誤動作復帰回路１８のみが内蔵されている場合、誤動作復帰回路１８の出力端子ＲＯＵＴ２からロー電圧が節点Ｎ１に出力される。このため、節点Ｎ１は強制的にディスチャージされ、トランジスタＴ２のゲート端子にＶＳＳが与えられるので、トランジスタＴ２はオフ状態になるとともに、クロック端子ＣＫの負荷が軽くなる。この結果、リセット信号生成回路１２がハイレベルのリセット信号を出力するまでの時間が短縮される。ハイレベルのリセット信号がトランジスタＴ３のゲート電極に与えられると、トランジスタＴ３はオン状態になって、出力信号ＯＵＴを強制的にＶＳＳにプルダウンする。
　このように、誤動作復帰回路１７、１８のうち、いずれか一方だけが単位回路１１に内蔵されていても、節点Ｎ１を強制的にディスチャージするとともに、出力端子ＯＵＴに出力される出力信号ＯＵＴを強制的にプルダウンすることができる。このため、単位回路１１の回路量を削減することができ、ひいてはシフトレジスタ１０を小さくすることができる。
＜１．２　第２の変形例＞
　第１の実施形態では、ｉ段目の単位回路ＳＲｉに、（ｉ－１）段目の単位回路ＳＲ（ｉ－１）の出力信号ＳＲＯＵＴ（ｉ－１）および（ｉ＋１）段目の単位回路ＳＲ（ｉ＋１）の出力信号ＳＲＯＵＴ（ｉ＋１）を入力したが、これに限定されず、（ｉ－ｑ）段目（ｑは１以上（ｉ－１）以下の整数）の単位回路ＳＲ（ｉ－ｑ）の出力信号ＳＲＯＵＴ（ｉ－ｑ）および（ｉ＋ｒ）段目（ｒは１以上（ｎ－ｉ）以下の整数）の単位回路ＳＲ（ｉ＋ｒ）の出力信号ＳＲＯＵＴ（ｉ＋ｒ）をそれぞれ入力してもよい。この場合の効果は、第１の実施形態の効果と同じである。
＜２．　第２の実施形態＞
　図８は、第２の実施形態に係るシフトレジスタ２０の構成を示す回路図である。第２の実施形態に係るシフトレジスタ２０は、シフトレジスタ１０と同様の構成を有し、シフトレジスタ１０と同様の形態で使用される。そこで、以下の説明では、第１の実施形態との相違点について説明し、第１の実施形態との共通点については説明を省略する。
　図８に示すシフトレジスタ２０は、ｎ個の単位回路２１が多段に接続された基本シフトレジスタ２０ａと、誤動作検出回路２０ｂとを備えている。単位回路２１は、前段の単位回路２１の出力信号ＯＵＴが与えられる入力端子ＩＮおよび検出信号ＤＥＴ（詳細は後述）が与えられるエラー端子ＥＲＲを有する。
　誤動作検出回路２０ｂは、基本シフトレジスタ２０ａとは別に設けられ、同じクロック信号線に接続された偶数段目の任意の２個の単位回路２１の出力信号、または同じクロック信号線に接続された奇数段目の任意の２個の単位回路２１から出力される出力信号に基づいて、基本シフトレジスタ２０ａが誤動作しているか否かを検出する。そして、誤動作検出回路２０ｂは、基本シフトレジスタ２０ａが誤動作していることを検出した場合には、ハイレベルの検出信号ＤＥＴをすべての単位回路２１のエラー端子ＥＲＲに与える。
　誤動作検出回路２０ｂは、２個のＮチャネル型トランジスタＴ２１、Ｔ２２と１個の抵抗素子Ｒ２１とを含み、トランジスタＴ２１のドレイン端子には電源電圧ＶＤＤが与えられ、ソース端子はトランジスタＴ２２のドレイン端子に接続される。トランジスタＴ２２のソース端子は抵抗素子Ｒ２１を介して接地される。また、トランジスタＴ２２のソース端子と抵抗素子Ｒ２１との接続点は、単位回路ＳＲ１～ＳＲｎの各エラー端子ＥＲＲに接続される。
　トランジスタＴ２１、Ｔ２２のゲート端子は、それぞれ同じクロック信号線に接続された偶数段目の任意の２個の単位回路２１が接続される。以下の説明では、トランジスタＴ２１、Ｔ２２のゲート端子が、偶数段目の任意の２個の単位回路２１として、ｇ段目（ｇは２以上ｎ以下の偶数）の単位回路ＳＲｇの出力端子ＯＵＴｇとｈ段目（ｈは２以上ｎ以下の偶数）の単位回路ＳＲｈの出力端子ＯＵＴｈに接続されるとして説明する。
　トランジスタＴ２１およびＴ２２のゲート端子に、ハイレベル（ＶＤＤ）の出力信号ＳＲＯＵＴｇおよびＳＲＯＵＴｈがそれぞれ与えられると、トランジスタＴ２１、Ｔ２２はいずれもオン状態となる。したがって、トランジスタＴ２２のソース端子と抵抗素子Ｒ２１との接続点の電位は（ＶＤＤ－Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ２１、Ｔ２２の閾値電圧）になり、ハイレベル（ＶＤＤ－Ｖｔｈ）の検出信号ＤＥＴが単位回路ＳＲ１～ＳＲｎの各エラー端子ＥＲＲに与えられる。一方、トランジスタＴ２１およびＴ２２のゲート端子にそれぞれ与えられる出力信号ＳＲＯＵＴｇおよびＳＲＯＵＴｈのうち、少なくともいずれか一方がローレベルのとき、ローレベルの出力信号が与えられたトランジスタはオフ状態になる。したがって、トランジスタＴ２２のソース端子と抵抗素子Ｒ２１との接続点の電位はＶＳＳとなり、ローレベルの検出信号ＤＥＴが各単位回路ＳＲ１～ＳＲｎのエラー端子ＥＲＲに与えられる。
　図９は、基本シフトレジスタ２０ａに含まれる単位回路２１の回路図である。図９に示す単位回路２１は、第１の実施形態の単位回路１１に設けられた誤動作復帰回路１７、１８の代わりに、エラー端子ＥＲＲに接続された復帰実行回路１９が設けられている点で相違し、他の構成要素は単位回路１１と同一である。
　復帰実行回路１９に含まれる２個のＮチャネル型トランジスタＴ８、Ｔ９のうち、トランジスタＴ８は、ドレイン端子に電源電圧ＶＤＤが与えられ、ソース端子が節点Ｎ２に接続される。トランジスタＴ９は、ドレイン端子が節点Ｎ１に接続され、ソース端子が接地される。また、トランジスタＴ８、Ｔ９のゲート端子は、エラー端子ＥＲＲに接続される。
　通常動作している第１の実施形態の単位回路１１では、入力端子ＩＮｐ、ＩＮｎにそれぞれローレベル入力信号ＩＮｐ、ＩＮｎが与えられるが、単位回路２１では、エラー端子ＥＲＲに検出信号ＤＥＴが与えられる点で相違する。しかし、両者は実質的に同じであるので、通常動作しているときの基本シフトレジスタ２０ａの動作は、シフトレジスタ１０の動作と同じである。このため、基本シフトレジスタ２０ａが通常動作をしているときの説明を省略する。
　次に、ノイズによって誤動作している基本シフトレジスタ２０ａを、通常動作に復帰させる場合について説明する。図１０は、通常動作している基本シフトレジスタ２０ａが誤動作したため、基本シフトレジスタ２０ａを通常動作に復帰させる場合のタイミングチャートである。
　基本シフトレジスタ２０ａが通常動作しているとき、誤動作検出回路２０ｂからローレベルの検出信号ＤＥＴが各単位回路２１に与えられる。ローレベルの検出信号ＤＥＴが、復帰実行回路１９を構成するトランジスタＴ８、Ｔ９の各ゲート端子に与えられると、トランジスタＴ８、Ｔ９はともにオフ状態を保つので、それぞれＶＤＤ、ＶＳＳを通過させることはできない。つまり、通常動作している期間、トランジスタＴ８のソース端子およびトランジスタＴ９のドレイン端子は高インピーダンス状態になっている。
　基本シフトレジスタ２０ａが誤動作すると、ハイレベル（ＶＤＤ－Ｖｔｈ）の検出信号ＤＥＴがエラー端子ＥＲＲに与えられるので、トランジスタＴ８、Ｔ９はいずれもオン状態になる。このため、トランジスタＴ８のソース端子から（ＶＤＤ－２Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ８の閾値電圧）が出力され、トランジスタＴ９のソース端子からＶＳＳが出力される。その結果、節点Ｎ２の電位は（ＶＤＤ－２Ｖｔｈ）になるので、トランジスタＴ３はオン状態となり、出力信号ＯＵＴを強制的にプルダウンする。また、節点Ｎ１の電位は強制的にディスチャージされてＶＳＳになるので、容量Ｃ１に蓄積されていた電荷も放電される。この結果、出力信号ＯＵＴおよび検出信号ＤＥＴはいずれもローレベルになり、基本シフトレジスタ２０ａは、誤動作から瞬時に復帰することができる。
　次に、本実施形態に係るシフトレジスタ２０の効果を説明する。前述のように、誤動作検出回路２０ｂは、同じクロック信号線に接続された偶数段目の任意の２個の単位回路ＳＲｇ、ＳＲｈの出力端子ＯＵＴからそれぞれ出力される出力信号ＳＲＯＵＴｇ、ＳＲＯＵＴｈがともにハイレベルになったときに、ハイレベルの検出信号ＤＥＴが各単位回路２１のエラー端子ＥＲＲに与えられる。このため、各単位回路２１は、強制的に出力信号ＯＵＴをＶＳＳにプルダウンするとともに、節点Ｎ１をディスチャージして容量Ｃ１に蓄積された電荷を放電させる。したがって、同じクロック信号線に接続された複数の単位回路２１が同時にオンすることによって、基本シフトレジスタ２０ａに誤動作が発生しても、基本シフトレジスタ２０ａを瞬時に通常動作に復帰させることができる。
　なお、同じクロック信号線に接続された偶数段目の複数の単位回路２１がハイレベルの出力信号ＯＵＴを出力する場合、ハイレベルの出力信号ＯＵＴを出力するすべての単位回路２１のクロック端子ＣＫは、出力端子ＯＵＴを介して外部に接続されるので、クロック信号線の負荷が重くなり、単位回路２１は誤動作から復帰しにくくなる。このため、同じクロック信号線に接続された偶数段目のすべての単位回路２１は、同時にハイレベルの出力信号ＯＵＴを出力する場合が多い。したがって、シフトレジスタ２０を用いれば、同じクロック信号線に接続された偶数段目の任意の２個の単位回路２１を選択することにより、高い確率で誤動作を検出することができる。ただし、選択された単位回路２１が誤動作していない回路である場合、シフトレジスタ２０は、選択されていない単位回路２１が誤動作していても、その誤動作を検出できない場合がある。また、誤動作しているか否かを検出するために、出力端子ＯＵＴが誤動作検出回路２０ｂに接続された単位回路２１は、任意の２個に限定されず、任意の３個またはそれ以上であってもよい。
＜２．１　第１の変形例＞
　第２の実施形態では、単位回路２１内に復帰実行回路１９として２個のトランジスタＴ８、Ｔ９が設けられている。しかし、復帰実行回路１９として２個のトランジスタＴ８、Ｔ９を設ける必要はなく、いずれか一方だけを設けてもよい。トランジスタＴ８のみが設けられた場合には、第１の実施形態の第１の変形例において、誤動作復帰回路１７が設けられた場合と同様に、出力信号ＯＵＴは強制的にプルダウンされるとともに、節点Ｎ１は強制的にディスチャージされる。
　一方、トランジスタＴ９のみが設けた場合には、第１の実施形態の第１の変形例において、誤動作復帰回路１８が設けられた場合と同様に、節点Ｎ１は強制的にディスチャージされるとともに、リセット信号生成回路１２からハイレベルのリセット信号が出力されることによって、出力信号ＯＵＴは強制的にプルダウンされる。
　このように、トランジスタＴ８、Ｔ９のうち、いずれか一方だけを復帰実行回路１９に設けても、節点Ｎ１を強制的にディスチャージするとともに、出力信号ＯＵＴを強制的にプルダウンすることができる。このため、単位回路２１の回路量をより削減することができ、ひいてはシフトレジスタ２０を小さくすることができる。
＜２．２　第２の変形例＞
　第２の実施形態では、誤動作検出回路２０ｂに出力信号を与える単位回路２１は、同じクロック信号線に接続された偶数段目の任意の２個の単位回路２１であるとした。しかし、同じクロック信号線に接続された奇数段目の任意の２個の単位回路２１の出力端子を誤動作検出回路２０ｂのトランジスタＴ２１、Ｔ２２のゲート端子に接続してもよい。この場合の効果は、第２の実施形態の効果と同じである。また、誤動作しているか否かを検出するために、その出力端子が誤動作検出回路２０ｂに接続された単位回路２１は、任意の２個に限定されず、任意の３個またはそれ以上であってもよい。
　なお、偶数段目の単位回路２１を用いる場合には、２段目の単位回路２１の出力信号と最も大きな偶数番目の単位回路２１からの出力信号を用い、奇数段目の単位回路２１を用いる場合には、１段目の単位回路２１の出力信号と最も大きな奇数番目の単位回路２１からの出力信号を用いれば、シフトレジスタ２０を容易に設計することができる。
　次に、シフトレジスタ２０に用いられる誤動作検出回路２０ｂについて、第３～第６の変形例を説明する。なお、いずれの変形例でも、基本シフトレジスタおよび単位回路は、第２の実施形態の基本シフトレジスタ２０ａおよび単位回路２１と同一であるので、その説明を省略する。
＜２．３　第３の変形例＞
　図１１（Ａ）は、第１の変形例である誤動作検出回路２２ｂの回路図である。図１１（Ａ）に示す誤動作検出回路２２ｂでは、トランジスタＴ３１のドレイン端子には抵抗素子Ｒ３１を介して電源電圧ＶＤＤが与えられる。トランジスタＴ３１のソース端子は、トランジスタＴ３２のドレイン端子に接続され、トランジスタＴ３２のソース端子は接地される。また、トランジスタＴ３３のドレイン端子には電源電圧ＶＤＤが与えられ、ソース端子はトランジスタＴ３４のドレイン端子に接続される。トランジスタＴ３４のソース端子はトランジスタＴ３５のドレイン端子に接続され、トランジスタＴ３５のドレイン端子は接地される。トランジスタＴ３５のゲート端子は、トランジスタＴ３１のドレイン端子と抵抗素子Ｒ３１との接続点に接続される。
　トランジスタＴ３１、Ｔ３３のゲート端子は、単位回路ＳＲｇの出力端子ＯＵＴｇに接続され、トランジスタＴ３２、Ｔ３４のゲート端子は、単位回路ＳＲｈの出力端子ＯＵＴｈに接続される。トランジスタＴ３４のソース端子とトランジスタＴ３５のドレイン端子との接続点は各単位回路２１のエラー端子ＥＲＲに接続される。
　基本シフトレジスタ２０ａが誤動作することによって、単位回路ＳＲｇから与えられるハイレベル（ＶＤＤ）の出力信号ＳＲＯＵＴｇ２がトランジスタＴ３１、Ｔ３３のゲート端子に与えられ、単位回路ＳＲｈから与えられるハイレベル（ＶＤＤ）の出力信号ＳＲＯＵＴｈがトランジスタＴ３２、Ｔ３４のゲート端子に与えられると、トランジスタＴ３１～Ｔ３４はいずれもオン状態になる。このとき、トランジスタＴ３１のドレイン端子と抵抗素子Ｒ３１との接続点の電位がＶＳＳになるので、トランジスタＴ３５のゲート端子にオフ電圧が与えられ、トランジスタＴ３５はオフ状態になる。このため、トランジスタＴ３４のソース端子とトランジスタＴ３５のドレイン端子との接続点の電位は（ＶＤＤ－Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ３３、Ｔ３４の閾値電圧）となり、誤動作検出回路２２ｂはハイレベル（ＶＤＤ－Ｖｔｈ）の検出信号ＤＥＴを各単位回路２１のエラー端子ＥＲＲに与える。また、誤動作検出回路２２ｂでは、単位回路ＳＲｇ、ＳＲｈが誤動作したとき、トランジスタＴ３５のゲート端子に常にＶＳＳが与えられるので、確実にハイレベルの検出信号ＤＥＴが出力される。
＜２．４　第４の変形例＞
　図１１（Ｂ）は、第２の変形例である誤動作検出回路２３ｂの回路図である。図１１（Ｂ）に示す誤動作検出回路２３ｂは、誤動作検出部２３ｃと初期化部２３ｄとを組み合わせた回路である。誤動作検出部２３ｃは、第２の実施形態の誤動作検出回路２０ｂと同一の構成であるため、誤動作検出回路２０ｂの構成要素と同じ構成要素に同一の参照符号を付し、その説明を省略する。
　初期化部２３ｄは、１個のＮチャネル型トランジスタＴ４１とを含み、そのドレイン端子に電源電圧ＶＤＤが与えられ、ソース端子は、トランジスタＴ２２のソース端子と抵抗素子Ｒ２１との接続点に接続される。
　基本シフトレジスタ２０ａが誤動作すると、前述のように誤動作検出部２３ｃは、ハイレベル（ＶＤＤ－Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ２１、Ｔ２２の閾値電圧）の検出信号ＤＥＴを各単位回路２１に与える。
　また、外部からハイレベル（ＶＤＤ）の初期化信号ＩＮＩＴがトランジスタＴ４１のゲート端子に与えられると、トランジスタＴ４１がオン状態になり、トランジスタＴ４１のソース端子と抵抗素子Ｒ２１との接続点の電位が（ＶＤＤ－Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ４１の閾値電圧）になる。この結果、ハイレベル（ＶＤＤ－Ｖｔｈ）の初期化信号ＩＮＩＴが各単位回路２１のエラー端子ＥＲＲに与えられるので、各単位回路２１は初期化される。
　このように、誤動作検出回路２３ｂは、誤動作検出部２３ｃからの検出信号ＤＥＴと初期化部２３ｄからの初期化信号ＩＮＩＴを、ともに各単位回路２１のエラー端子ＥＲＲに与える。この結果、検出信号ＤＥＴが各単位回路２１内の復帰実行回路１９に与えられることによって単位回路２１が誤動作から瞬時に復帰するだけでなく、初期化信号ＩＮＩＴも復帰実行回路１９に与えられることによって単位回路２１が初期化される。また、復帰実行回路１９は、各単位回路２１を誤動作から復帰させる場合だけでなく、初期化する場合にも用いられる。このため、単位回路２１に初期化回路を内蔵させる場合に比べて、単位回路２１の回路量の増加を最小限に抑えることができる。
＜２．５　第５の変形例＞
　図１２（Ａ）は、第３の変形例である誤動作検出回路２４ｂを示す回路図である。図１２（Ａ）に示す誤動作検出回路２４ｂは、誤動作検出部２４ｃと初期化部２４ｄとを組み合わせた回路である。誤動作検出部２４ｃは第１の変形例の誤動作検出回路２２ｂと同一の構成であり、初期化部２４ｄは第２の変形例の初期化部２３ｄと同一の構成である。このため、それぞれの構成要素と同じ構成要素に同一の参照符号を付し、その説明を省略する。
　基本シフトレジスタ２０ａが誤動作すると、前述のように、誤動作検出部２４ｃのトランジスタＴ３１～Ｔ３４のゲート端子に単位回路ＳＲｇ、ＳＲｈからそれぞれハイレベル（ＶＤＤ）の出力信号ＳＲＯＵＴｇ、ＳＲＯＵＴｈが与えられる。その結果、誤動作検出部２４ｃは、誤動作検出回路２２ｂと同様に、ハイレベル（ＶＤＤ－Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ３３、Ｔ３４の閾値電圧）の検出信号ＤＥＴを、各単位回路２１のエラー端子ＥＲＲに与える。
　また、外部からハイレベル（ＶＤＤ）の初期化信号ＩＮＩＴが初期化部２４ｄのトランジスタＴ４１のゲート端子に与えられると、前述のように、初期化部２４ｄはハイレベル（ＶＤＤ－Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ４１の閾値電圧）の初期化信号ＩＮＩＴを各単位回路２１のエラー端子ＥＲＲに与える。
　したがって、誤動作検出回路２４ｂは、第２の変形例の誤動作検出回路２３ｂと同様の効果を有する。また、誤動作検出回路２４ｂの誤動作検出部２４ｃは、第１の変形例の誤動作検出回路２２ｂと同じ構成であるので、誤動作検出回路２４ｂは、ハイレベルの検出信号ＤＥＴを確実に出力することができる。
＜２．６　第６の変形例＞
　図１２（Ｂ）は、第４の変形例である誤動作検出回路２５ｂの回路図である。図１２（Ｂ）に示す誤動作検出回路２５ｂは、誤動作検出部２５ｃと初期化部２５ｄとを組み合わせた回路である。誤動作検出部２５ｃは、２個のＮチャネル型トランジスタＴ５１、Ｔ５２を含み、トランジスタＴ５１のドレイン端子に電源電圧ＶＤＤが与えられ、ソース端子はトランジスタＴ５２のドレイン端子に接続される。トランジスタＴ５２のソース端子は抵抗素子Ｒ５２の一端に接続されるとともに、各単位回路２１のエラー端子ＥＲＲに接続される。またトランジスタＴ５１およびＴ５２のゲート端子は、それぞれ単位回路ＳＲｇおよびＳＲｈの出力端子ＯＵＴｇ、ＯＵＴｈに接続される。
　初期化部２５ｄは、１個のＮチャネル型トランジスタＴ５３と１個の抵抗素子Ｒ５１を含み、トランジスタＴ５３のソース端子は接地され、ドレイン端子には抵抗素子Ｒ５１を介して電源電圧ＶＤＤが与えられる。また、ゲート端子には初期化信号ＩＮＩＴＢ（ＩＮＩＴの否定）が与えられる。抵抗素子Ｒ５１とトランジスタＴ５３のドレイン端子の接続点は、抵抗素子Ｒ５２の他端に接続される。
　シフトレジスタ２０が誤動作して、単位回路ＳＲｇ、ＳＲｈから誤動作検出部２５ｃのトランジスタＴ５１、Ｔ５２のゲート端子にそれぞれ与えられる出力信号ＳＲＯＵＴｇ、ＳＲＯＵＴｈがともにハイレベル（ＶＤＤ）のとき、トランジスタＴ５１、Ｔ５２はともにオン状態になる。このため、トランジスタＴ５２と抵抗素子Ｒ５２との接続点の電位は（ＶＤＤ－Ｖｔｈ）（ただし、ＶｔｈはトランジスタＴ５１、Ｔ５２の閾値電圧）になり、誤動作検出部２５ｃは、各単位回路２１のエラー端子ＥＲＲにハイレベルの検出信号ＤＥＴを与える。
　また、トランジスタＴ５３のゲート端子にローレベルの初期化信号ＩＮＩＴＢが与えられれば、トランジスタＴ５３はオフ状態になるので、トランジスタＴ５３のドレイン端子と抵抗素子Ｒ５２との接続点の電位はＶＤＤになる。このため、初期化部２５ｄは、各単位回路２１のエラー端子ＥＲＲにハイレベル（ＶＤＤ）の検出信号ＤＥＴを与える。この場合も、第２の変形例の誤動作検出回路２３ｂと同様の効果を有する。
＜３．　第３の実施形態＞
　図１３は、本発明の第３の実施形態に係るシフトレジスタ３０の構成を示すブロック図である。シフトレジスタ３０は、単位回路３１が多段接続された基本シフトレジスタ３０ａと、基本シフトレジスタ３０ａから出力される出力信号に基づいて、基本シフトレジスタ３０ａが誤動作しているか否かを検出する誤動作検出回路３０ｂとを備える。基本シフトレジスタ３０ａは、第２の実施形態の場合と同様にして単位回路３１が多段接続された回路であり、また単位回路３１は第２の実施形態で用いた単位回路２１と同じである。このため、これらの説明を省略する。
　誤動作検出回路３０ｂについて説明する。誤動作検出回路３０ｂには、ｎ個の単位回路ＳＲ１～ＳＲｎに対応させた、ｎ個のＮチャネル型トランジスタＴ６１１～Ｔ６１ｎが設けられている。トランジスタＴ６１１～Ｔ６１ｎのソース端子はそれぞれ接地され、ドレイン端子は各トランジスタＴ６１１～Ｔ６１ｎが並列に接続されるように、抵抗素子Ｒ６１の一端に接続される。抵抗素子Ｒ６１の他端には電源電圧ＶＤＤが与えられる。また、抵抗素子Ｒ６２を介して、トランジスタＴ６２のドレイン端子に電源電圧ＶＤＤが与えられ、トランジスタＴ６２のソース端子は接地される。
　トランジスタＴ６２のゲート端子は、抵抗素子Ｒ６１とトランジスタＴ６１１～Ｔ６１ｎのドレイン端子との接続点に接続され、抵抗素子Ｒ６２とトランジスタＴ６２のドレイン端子との接続点は、各単位回路３１のエラー端子ＥＲＲに接続される。なお、トランジスタＴ６１１～Ｔ６１ｎのうちオン状態のトランジスタが１個のとき、すなわちトランジスタのオン抵抗がトランジスタ１個分のときには、トランジスタＴ６２がオフ状態になり、オン状態のトランジスタが２個以上のとき、すなわちトランジスタのオン抵抗が２個分以上のときには、トランジスタＴ６２がオン状態となるように、抵抗素子Ｒ６１の抵抗値はあらかじめ調整されている。このように、トランジスタＴ６２は単位回路３１の誤動作を検出する、検出トランジスタの機能を有する。
　次に、誤動作検出回路３０ｂの動作について説明する。まず、シフトレジスタ３０が通常動作をしている場合について説明する。この場合、常にいずれか１つの単位回路ＳＲｘ（ｘは１以上ｎ以下の整数）からハイレベルの出力信号ＳＲＯＵＴｘが出力され、この出力信号ＳＲＯＵＴｘが対応するトランジスタＴ６１ｘのゲート端子に与えられる。このため、トランジスタＴ６１ｘのみがオン状態になる。
　この場合、誤動作検出回路３０ｂでは、抵抗素子Ｒ６１とトランジスタＴ６１ｘのオン抵抗とが直列に接続された状態となり、トランジスタＴ６２のゲート端子に、抵抗素子Ｒ６１とトランジスタＴ６１ｘのドレイン端子との接続点の電位が与えられる。抵抗素子Ｒ６１の抵抗値は、トランジスタＴ６１１～Ｔ６１ｎのうちオン状態のトランジスタが１個の場合のみ、前述のように、トランジスタＴ６２がオン状態となるようにあらかじめ調整されている。このため、トランジスタＴ６１ｘだけがオン状態となった場合、トランジスタＴ６２はオン状態になるので、トランジスタＴ６２のドレイン端子と抵抗素子Ｒ６２との接続点の電位はＶＳＳとなる。したがって、各単位回路３１のエラー端子ＥＲＲに、ローレベルの検出信号ＤＥＴが与えられる。
　次に、基本シフトレジスタ３０ａが誤動作するため、単位回路３１のうち、２個の単位回路ＳＲｘ、ＳＲｙ（ｙは１以上ｎ以下の整数）から、対応するトランジスタＴ６１ｘ、Ｔ６１ｙのゲート端子にそれぞれ与えられる出力信号ＳＲＯＵＴｘ、ＳＲＯＵＴｙが同時にハイレベルとなる場合について説明する。この場合、ハイレベルの出力信号ＳＲＯＵＴｘ、ＳＲＯＵＴｙがゲート端子に与えられた２個のトランジスタＴ６１ｘ、Ｔ６１ｙのみがオン状態になる。このため、２個のトランジスタＴ６１ｘ、Ｔ６１ｙのオン抵抗が並列に接続された抵抗が、抵抗素子Ｒ６１に直列に接続された状態になる。この場合、１個のトランジスタＴ６１ｘのオン抵抗が抵抗素子Ｒ６１に直列に接続されたときよりもオン抵抗の抵抗値が小さくなる。したがって、抵抗素子Ｒ６１とトランジスタＴ６１ｘ、Ｔ６１ｙのドレイン端子との接続点の電位は、１個のトランジスタＴ６１ｘがオン状態の場合の電位よりも小さくなる。
　一方、抵抗素子Ｒ６２の抵抗値は、前述のように、２個のトランジスタＴ６１ｘ、Ｔ６１ｙがオン状態になった場合、トランジスタＴ６２がオフ状態となるように調整されている。このため、トランジスタＴ６２はオフ状態になり、抵抗素子Ｒ６２とトランジスタＴ６２との接続点の電位はＶＤＤとなる。このため、各単位回路３１のエラー端子ＥＲＲに、ハイレベル（ＶＤＤ）の検出信号ＤＥＴが与えられる。
　同様にして、３個以上の単位回路３１の出力信号が同時にハイレベルになったとき、オン状態のトランジスタのオン抵抗は並列に接続されるので、その抵抗値はさらに低くなる。このため、トランジスタＴ６２はオフ状態になり、抵抗素子Ｒ６２とトランジスタＴ６２との接続点の電位はＶＤＤになる。したがって、単位回路３１のエラー端子ＥＲＲに、ハイレベル（ＶＤＤ）の検出信号ＤＥＴが与えられる。
　なお、単位回路３１は、図８に示す第２の実施形態の単位回路２１の回路と同一である。したがって、単位回路３１にハイレベル検出信号ＤＥＴがエラー端子ＥＲＲに与えられると、すでに説明したように、単位回路３１は、出力信号を強制的にプルダウンするとともに、節点Ｎ１をディスチャージして容量Ｃ１に蓄積された電荷を放電して、誤動作から通常動作に瞬時に復帰する。
　本実施形態に係るシフトレジスタ３０の効果を説明する。すべての単位回路３１の出力端子から出力される出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎのうち、少なくとも２個以上の単位回路３１からハイレベルの出力信号が同時に出力されると、トランジスタＴ６１１～Ｔ６１ｎのうち、ハイレベルの出力信号がゲート端子に与えられたトランジスタがオン状態になる。このため、抵抗Ｒ６１とトランジスタＴ６１１～Ｔ６１ｎのドレイン端子との接続点の電位が低くなる。その結果、トランジスタＴ６２はオフ状態になり、ハイレベルの検出信号ＤＥＴが各単位回路３１のエラー端子ＥＲＲに与えられるので、各単位回路３１は瞬時に通常動作に復帰することができる。なお、抵抗Ｒ６１の抵抗値を調整することによって、ハイレベルの検出信号ＤＥＴが出力されるために必要なオン状態のトランジスタの個数を変更することができる。また、誤動作検出回路３０ｂがＰチャネル型トランジスタで形成されている場合にも適用可能であるが、その場合には、抵抗Ｒ６１とトランジスタＴ６１１～Ｔ６１ｎのドレイン端子との接続点の電位は高くなる。
＜４．　その他＞
　前述の第１の実施形態～第３の実施形態およびその変形例に含まれる回路は、Ｎチャネル型トランジスタを用いて構成したが　Ｐチャネル型トランジスタを用いて構成してもよい。その一例として、図１４に、単位回路５１をＰチャネル型トランジスタで構成した回路を示す。また、図１５は、単位回路５１に含まれる誤動作復帰回路５７、５８をＰチャネル型トランジスタで構成した回路である。単位回路５１および誤動作復帰回路５７、５８の構成および動作は、単位回路１１および誤動作復帰回路１７、１８と同様であるので、ここでは説明を省略する。
　また、前述の第１の実施形態～第３の実施形態およびその変形例では、２相のクロック信号に基づいて動作するシフトレジスタについて説明した。しかし、２相のクロック信号で動作するシフトレジスタに限定されることなく、複数相のクロック信号に基づいて動作するシフトレジスタも、２相のクロック信号の場合と同様に動作し、同様の効果を生じる。
　本発明は、多段接続された複数の単位回路が同時にオンしてハイレベルの出力信号を出力する誤動作をすると、すべての単位回路を瞬時に通常動作に復帰させるシフトレジスタに適用されるものであって、特に、表示装置や撮像装置の駆動回路などに適している。

Claims (12)

  1. 　同一導電型のトランジスタで構成された複数の単位回路を多段接続し、複数相のクロック信号に基づいて動作するシフトレジスタであって、
    　前記複数の単位回路がアクティブになったことを検出したとき、アクティブな検出信号を出力する検出回路と、
    　前記アクティブな検出信号に基づいて前記複数の単位回路を非アクティブにする復帰実行回路とを備えることを特徴とする、シフトレジスタ。
  2. 　前記単位回路は、
    　　一方の導通端子に前記複数相のクロック信号のいずれか１つが与えられ、他方の導通端子が出力端子に接続された出力制御トランジスタと、
    　　入力信号がオンレベルである間、前記出力制御トランジスタの制御端子にオン電圧を与えるプリチャージ回路と、
    　　前記出力制御トランジスタの前記制御端子にオフ電圧を与えるディスチャージ回路と、
    　　一方の導通端子にオフ電圧が与えられ、他方の導通端子が前記出力端子に接続された出力リセットトランジスタとを備え、
    　前記復帰実行回路は、
    　　前記ディスチャージ回路をアクティブにすることにより、前記出力制御トランジスタの前記制御端子にオフ電圧を与えることを特徴とする、請求項１に記載のシフトレジスタ。
  3. 　前記復帰実行回路は、前記出力リセットトランジスタの制御端子にオン電圧を出力することを特徴とする、請求項２に記載のシフトレジスタ。
  4. 　前記単位回路は前記検出回路と前記復帰実行回路とを含み、
    　前記検出回路は、前方の前記単位回路の出力信号と後方の前記単位回路の出力信号からそれぞれ１つずつ選択された出力信号がいずれもアクティブになっていることを検出したとき、前記アクティブな検出信号を出力することを特徴とする、請求項２に記載のシフトレジスタ。
  5. 　前記単位回路は前記復帰実行回路を含み、
    　前記検出回路は、同一のクロック信号線に接続された偶数段目の単位回路、または奇数段目の単位回路のいずれか一方から任意に選択された２以上の単位回路のすべての出力信号がアクティブになっていることを検出したとき、前記アクティブな検出信号を前記複数の単位回路に与えることを特徴とする、請求項２に記載のシフトレジスタ。
  6. 　前記検出回路は、外部から初期化信号が与えられるとアクティブになる初期化回路をさらに含み、
    　前記復帰実行回路は、前記初期化回路がアクティブになったとき、前記ディスチャージ回路をアクティブにすることを特徴とする、請求項５に記載のシフトレジスタ。
  7. 　前記復帰実行回路は、前記初期化回路がアクティブになったとき、前記出力リセットトランジスタの前記制御端子にオン電圧を与えることを特徴とする、請求項６に記載のシフトレジスタ。
  8. 　前記単位回路は、前記復帰実行回路を含み、
    　前記検出回路は、前記複数の単位回路のすべての出力に基づいて、アクティブになっている単位回路の個数を検出し、前記個数に応じたアクティブな検出信号を出力することを特徴とする、請求項２に記載のシフトレジスタ。
  9. 　前記検出回路は、前記複数の単位回路のうち、アクティブになっている単位回路の個数に応じた個数検出信号を出力する個数検出回路と、
    　前記個数検出回路からの前記個数検出信号が所定の範囲を超えたとき、前記検出回路にアクティブな検出信号を出力する信号出力回路とを備え、
    　前記個数検出回路は、
    　　抵抗素子と、
    　　前記複数の単位回路の出力端子がそれぞれのゲート端子に接続されるとともに、並列に接続された複数のトランジスタであって、その一方の導通端子が前記抵抗素子の一端と接続された前記複数のトランジスタとを含み、
    　　前記抵抗素子と前記複数のトランジスタの一方の導通端子との接続点の電位を前記信号出力回路に出力することを特徴とする、請求項８に記載のシフトレジスタ。
  10. 　同一導電型のトランジスタで構成された複数の単位回路を多段接続し、複数相のクロック信号に基づいて動作するシフトレジスタであって、
    　　前記シフトレジスタが誤動作したときに通常動作に復帰させる誤動作復帰回路を備え、
    　　前記単位回路は、
    　　　一方の導通端子に前記複数相のクロック信号のいずれか１つが与えられ、他方の導通端子が出力端子に接続された出力制御トランジスタと、
    　　　入力信号がオンレベルである間、前記出力制御トランジスタの制御端子にオン電圧を与えるプリチャージ回路と、
    　　　前記出力制御トランジスタの前記制御端子にオフ電圧を与えるディスチャージ回路と、
    　　　一方の導通端子にオフ電圧が与えられ、他方の導通端子が前記出力端子に接続された出力リセットトランジスタとを備え、
    　　前記誤動作復帰回路は、
    　　　前記複数の単位回路がアクティブになったことを検出したとき、アクティブな検出信号を出力する検出回路と、
    　　　前記アクティブな検出信号に基づいて前記複数の単位回路を非アクティブにする復帰実行回路とを備えることを特徴とする、シフトレジスタ。
  11. 　通常時はオンレベルで、前記入力信号がオンレベルになるとオフレベルに変化するリセット信号を生成するリセット信号生成回路をさらに備え、
    　前記リセット信号生成回路は、
    　　制御端子に前記複数相のクロック信号のうち前記出力制御トランジスタの前記一方の導通端子に与えられたクロック信号と同一のクロック信号が与えられた第１のトランジスタと、
    　　制御端子に前記複数相のクロック信号のうち前記出力制御トランジスタの前記一方の導通端子に与えられたクロック信号とは異なるいずれかのクロック信号が与えられ、一方の導通端子が前記第１のトランジスタの他方の導通端子に接続された第２のトランジスタと、
    　　制御端子に前記入力信号が与えられ、一方の導通端子が前記第２のトランジスタの他方の導通端子に接続され、他方の導通端子にオフ電圧が与えられた第３のトランジスタとを含み、
    　　前記第２および前記第３のトランジスタの接続点が前記出力リセットトランジスタの制御端子に接続されていることを特徴とする、請求項１０に記載のシフトレジスタ。
  12. 　２次元状に配置された複数の画素回路と、請求項１～１１のいずれかに記載のシフトレジスタを含む駆動回路を備え、前記複数の画素回路と前記シフトレジスタとが同一導電型のトランジスタで構成されていることを特徴とする、表示装置。
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