KR20090014455A - 노이즈 제거 방법, 이를 위한 스위칭 회로 및 이를포함하는 표시장치 - Google Patents

노이즈 제거 방법, 이를 위한 스위칭 회로 및 이를포함하는 표시장치 Download PDF

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KR20090014455A
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Abstract

본 발명에 따른 스위칭 회로는 반대 위상의 노이즈를 갖는 두 단자를 원하는 기간만 단락 시킴으로써 해당 기간 동안 반대 위상의 노이즈를 상호 상쇄시켜 제거할 수 있다. 따라서, 본 발명에 따른 스위칭 회로는 위상이 반대인 두 클럭 신호를 이용하여 구동되는 게이트 구동부의 풀업부 제어단 간에 적용되어 게이트 출력신호에 포함되는 노이즈를 효과적으로 감소시킬 수 있다. 이 경우 위상이 반대인 두 클럭 신호 및 풀업부들의 출력 신호를 적절히 이용하면 별도의 신호를 추가할 필요가 없으며 게이트 구동부가 정상적으로 작동되도록 할 수 있다. 이러한 게이트 구동부는 스캔신호를 제공하는 복수의 게이트 배선을 포함하는 모든 표시장치에 다양하게 적용될 수 있다.
쉬프트 레지스터, 게이트 구동부, 풀업부, 노이즈 제거

Description

노이즈 제거 방법, 이를 위한 스위칭 회로 및 이를 포함하는 표시장치{NOISE REMOVING METHOD, SWITCHING CIRCUIT FOR THE NOISE REMOVING AND DISPLAY DEVICE HAVING THE SWITCHING CIRCUIT}
본 발명은 노이즈 제거 방법과 이를 위한 스위칭 회로 및 이를 포함하는 표시장치에 관한 것으로, 상세하게는 게이트 신호의 노이즈를 제거하는 방법과 이를 위한 스위칭 회로 및 이를 포함하는 표시 장치에 관한 것이다.
최근 들어 표시장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여 패널의 표시 영역에 위치하는 스위칭 소자 형성 공정 진행 시 패널의 주변 영역에 게이트 구동부를 동시에 형성하는 이른바 ASG(Amorphous Silicon Gate) 기술이 적용되고 있다.
이러한 ASG 는 지속적으로 위상이 변화하는 클럭 신호를 선택적으로 출력하여 게이트 신호를 생성하므로 비구동시에도 지속적으로 변하는 클럭 신호에 의해 노이즈가 발생하는 문제를 기본적으로 안고 있다. 따라서 비구동시 발생하는 노이즈를 최소화하기 위해 다양한 홀딩부를 포함하는 구조가 제시되어 왔다.
그러나 지금까지 제안된 ASG 구조는 장시간 동안의 구동으로 인하여 게이트 구동부가 고온으로 올라간 경우 발생하는 노이즈까지는 효과적으로 제어하지 못하였다. 이러한 게이트 신호의 노이즈는 결과적으로 표시 품질을 떨어뜨리게 되므로 이의 개선이 요구된다.
이에 본 발명의 기술적 과제는 게이트 신호에 노이즈가 발생하는 현상을 최소화하며 특히 고온 구동환경에서 게이트 신호의 노이즈를 제거하는 방법과 이를 위한 스위칭 회로 및 이를 포함하는 표시장치를 제공하는 것이다.
본 발명에 따른 노이즈 제거 방법은 복수의 게이트 라인과 각각 연결된 복수의 스테이지로 구성된 게이트 구동부를 포함하는 표시장치에서, 반대 위상의 노이즈를 갖는 인접한 두 스테이지의 특정 단자를 제1 기간 동안 단락시키는 단계 및 반대 위상의 노이즈를 갖는 인접한 두 스테이지의 특정 단자를 제2 기간 동안 차단시키는 단계를 포함한다.
상기 제2 기간은 해당 스테이지 및 후단 스테이지가 게이트 신호를 출력하는 기간을 포함할 수 있으며, 바람직하게는 해당 스테이지, 후단 스테이지 및 전단 스테이지가 게이트 신호를 출력하는 기간을 포함할 수 있다.
노이즈 제거를 위한 본 발명에 따른 스위칭 회로는 출력단을 통해 턴-온 레벨의 출력 신호를 출력하는 제1 스위칭부와, 턴-오프 레벨의 입력 신호가 입력되는 입력단, 상기 제1 스위칭부의 출력단과 연결된 출력단 및 제어 신호가 입력되는 제어단을 포함하는 제2 스위칭 소자를 3개 이상 포함하는 제2 스위칭부 및 상기 제1, 2 스위칭부의 출력단과 연결된 제어단을 통해 제1 단자와 제2 단자를 스위칭하는 제3 스위칭부를 포함하며, 상기 제2 스위칭 소자들은 서로 병렬관계이고, 상기 각 제2 스위칭 소자의 제어단으로 입력되는 각 제어 신호들은 상기 각 제2 스위칭 소자를 순차적으로 턴-온 시키는 것을 특징으로 한다.
상기 제1 스위칭부는 턴-온 레벨의 신호를 교대로 출력하도록 구성될 수 있으며 서로 병렬관계인 2개 이상의 제1 스위칭 소자를 포함할 수 있다.
노이즈 제거를 위한 본 발명에 따른 표시 장치는 상술한 노이즈 제거 회로와 제어단으로 입력되는 제어신호를 통해 입력단으로 입력되는 제2 클럭 신호를 스위칭하여 출력단으로 출력하는 제1 풀업부를 포함하는 제1 스테이지와, 제어단으로 입력되는 제어신호를 통해 입력단으로 입력되는 제1 클럭 신호를 스위칭하여 출력단으로 출력하는 제2 풀업부를 포함하는 제2 스테이지 및 제어단으로 입력되는 제어신호를 통해 입력단으로 입력되는 제2 클럭 신호를 스위칭하여 출력단으로 출력하는 제3 풀업부를 포함하는 제3 스테이지를 포함하며, 상기 제1 클럭 신호와 상기 제2 클럭 신호는 서로 위상이 반대이고, 상기 노이즈 제거 회로의 제1 단자와 제2 단자는 각각 상기 제2 풀업부의 제어단과 상기 제3 풀업부의 제어단과 연결되는 것을 특징으로 한다.
상기 제1 스위칭부는 2개 이상의 스위칭 소자를 포함할 수 있으며 상기 제1 스위칭 소자의 각 입력단에는 각각 상기 제1 클럭 신호와 제2 클럭 신호가 입력될 수 있다.
상기 제2 스위칭부는 3개 이상의 스위칭 소자를 포함할 수 있으며, 상기 제2 스위칭 소자의 각 제어단에는 상기 제1 풀업부의 출력신호, 상기 제2 풀업부의 출력신호 및 상기 제3 풀업부의 출력신호가 각각 입력될 수 있다.
본 발명에 따른 표시 장치의 구성은 액정표시장치, 유기발광표시장치 등 스캔 신호를 제공하는 복수의 게이트 배선을 포함하는 모든 표시장치에 적용될 수 있다.
이러한 노이즈 제거 방법, 이를 위한 스위칭 회로 및 이를 포함하는 표시장치에 의하면, 게이트 신호에 노이즈가 발생하는 현상을 최소화하며 특히 고온 구동환경에서 게이트 신호의 노이즈를 제거할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명한다. 이하 실시예의 설명에 사용하는 명칭, 도번은 상술한 본 발명의 구성에 사용된 용어와 일치하지 않으며 별도로 정의하여 사용한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치는 표시 패널(100), 게이트 구동부(200), 소스 구동부(400) 및 인쇄회로기판(500)을 포함한다.
상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 서로 교차하는 게이트 배선들, 소스 배선들 및 복수의 화소부를 포함한다. 각 화소부(P)는 게이트 배선(GL)과 소스 배선(DL)에 전기적으로 연결된 스위칭 소자(TFT)와, 상기 스위칭 소자(TFT)와 전기적으로 연결된 액정 캐패시터(CLC) 및 상기 액정 캐패시터(CLC)와 병렬 연결된 스토리지 캐패시터(CST)를 포함한다.
상기 게이트 구동부(200)는 상기 게이트 배선들에 게이트 신호들을 순차적으로 출력하는 쉬프트 레지스터와 상기 게이트 신호들에 발생된 노이즈를 제거하는 복수의 스위칭 회로(NRCk)(는 자연수)를 포함한다. 상기 쉬프트 레지스터는 복수의 스테이지(SCRm, SCRm+1)(m은 자연수)를 포함하고, 제k 스위칭 회로(NRCk)는 서로 인접한 제m 스테이지(SCRm)와 제m+1 스테이지(SCRm+1)의 출력신호인 제m 게이트 신호 및 제m+1 게이트 신호의 노이즈를 제거한다. 상기 게이트 구동부(200)는 바람직하게는 상기 게이트 배선들의 일단부에 대응하는 상기 주변 영역(PA)에 집적된다.
상기 소스 구동부(400)는 상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동칩(410)과, 상기 소스 구동칩(410)이 실장되어 상기 인쇄회로기판(500)과 상기 표시 패널(100)을 전기적으로 연결하는 연성회로기판(430)을 포함한다. 여기서는 상기 소스 구동칩(410)이 상기 연성회로기판(430)에 실장되는 것을 예로 하였으나, 상기 소스 구동칩(410)이 직접 상기 표시 패널(100)에 실장될 수 있고, 또한 상기 소스 구동칩(410)이 상기 표시 패널(100)의 상기 주변 영역(PA)에 직접 집적될 수도 있다.
도 2는 도 1에 도시된 게이트 구동부(200)에 대한 상세한 블록도이다.
도 2를 참조하면, 게이트 구동부는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1~SRCn+1)를 포함하는 쉬프트 레지스터(SRC)와, 서로 인접한 스테이지들과 연결된 제1 내지 제 n/2 스위칭 회로들(NRC1~NRCn/2)을 포함한다.
제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)는 n 개의 게이트 신호를 출력하는 제1 내지 제n 스테이지(SRC1 ~ SRCn)와 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)에 리셋 신호를 출력하는 제n+1 스테이지(SRCn+1)로 이루어진다. 본 실시예에서는 리셋 신호 출력을 위해 하나의 더미 스테이지(SRCn+1)만을 추가하였으나 하단부 게이트 신호로 출력되는 리플 노이즈를 최소화하기 위해 2개 이상의 더미 스테이지를 포함할 수도 있다. 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각은 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 전압 단자(VSS), 리셋 단자(RE), 캐리 단자(CR), 출력 단자(OUT) 및 노드 단자(ND)를 포함한다.
상기 제1 클럭 단자(CK1) 및 상기 제2 클럭 단자(CK2)에는 서로 반대 위상을 가지는 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)가 제공된다. 구체적으로, 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 상기 제1 클럭 단자(CK1)에는 상기 제1 클럭 신호(CK)가 제공되고, 제2 클럭 단자(CK2)에는 상기 제2 클럭 신호(CKB)가 제공된다. 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 상기 제1 클럭 단자(CK1)에는 상기 제2 클럭 신호(CKB)가 제공되고, 상기 제2 클럭 단자(CK2)에는 상기 제1 클럭 신호(CK)가 제공된다.
상기 제1 입력 단자(IN1)에는 수직개시신호(STV) 또는 이전 스테이지의 캐리 신호가 제공된다. 즉, 첫 번째 스테이지인 제1 스테이지(SRC1)의 상기 제1 입력 단자(IN1)에는 수직개시신호(STV)가 제공되고, 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)의 상기 제1 입력 단자(IN1)에는 이전 스테이지(SRC1 ~ SRCn)의 캐리 신호가 각각 제공된다.
상기 제2 입력 단자(IN2)에는 다음 스테이지의 게이트 신호 또는 수직개시신 호(STV)가 제공된다. 상기 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 상기 제2 입력 단자(IN2)에는 다음 스테이지(SRC2 ~ SRCn+1)의 게이트 신호가 각각 제공되고, 상기 제n+1 스테이지(SRCn+1)의 상기 제2 입력 단자(IN2)에는 상기 수직개시신호(STV)가 제공된다.
상기 전압 단자(VSS)에는 오프 전압(VOFF)이 제공되고, 상기 리셋 단자(RE)에는 상기 제n+1 스테이지(SRCn+1)의 캐리 신호가 리셋 신호로 제공된다.
상기 출력 단자(OUT)는 전기적으로 연결된 게이트 배선에 게이트 신호를 출력한다. 상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 출력 단자(OUT)에서 출력되는 홀수 번째 게이트 신호는 상기 제1 클럭 신호(CK)의 하이 구간에 출력된다. 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 출력 단자(OUT)에서 출력되는 짝수 번째 게이트 신호는 상기 제2 클럭 신호(CKB)의 하이 구간에 출력된다. 따라서, 상기 제1 내지 제n+1 스테이지(SRC1,.., SRCn+1)는 순차적으로 게이트 신호들(G1,...,Gn)을 출력한다.
상기 노드 단자(ND)는 제1 내지 제n 스테이지(SRC1,.., SRCn) 각각의 제1 노드(N1)와 전기적으로 연결되어, 상기 제1 노드(N1)의 신호를 출력한다. 상기 노드 단자(ND)로부터 출력된 상기 제1 노드(N1)의 신호는 상기 제1 내지 제n/2 스위칭 회로들(NRC1 ~ NRCn/2) 각각에 입력된다.
상기 제1 내지 제n/2 스위칭 회로들(NRC1,.., NRCn/2)은 상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)와 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn) 사이에 형성된다. 예컨대, 상기 제1 스위칭 회로(NRC1)는 제1 스테이 지(SRC1)와 제2 스테이지(SRC2) 사이에 형성되고, 같은 방식으로 상기 제n/2 스위칭 회로(NRCn/2)는 제n-1 스테이지(SRCn-1)와 제n 스테이지(SRCn) 사이에 형성된다.
상기 제1 내지 제n/2 스위칭 회로들(NRC1 ~ NRCn/2) 각각은 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력단자(IN3), 제4 입력 단자(IN4), 제5 입력 단자(IN5) 및 전압 단자(VSS)를 포함한다.
상기 제1 클럭 단자(CK1)에는 상기 제1 클럭 신호(CK)가 제공되고, 상기 제2 클럭 단자(CK2)에는 상기 제2 클럭 신호(CKB)가 제공된다. 상기 제1 입력 단자(IN1)는 상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1) 중 인접한 스테이지의 출력 단자(OUT)와 전기적으로 연결되어 해당 스테이지의 출력 신호가 제공된다. 상기 제2 입력 단자(IN2)는 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn) 중 인접한 스테이지의 출력 단자(OUT)와 전기적으로 연결되어 해당 스테이지의 출력 신호가 제공된다. 상기 제5 입력 단자(IN5)는 상기 짝수 번째 스테이지(SRC1, SRC3,..., SRCn+1) 중 해당 스위칭 회로 이전 스테이지의 출력 단자(OUT)와 전기적으로 연결되어 해당 스테이지의 출력 신호가 제공되며, 제1 스위칭 회로(NRC1)의 경우에만 제5 입력 단자(IN5)로 상기 수직 개시 신호(STV)가 제공된다.
상기 제3 입력 단자(IN3)는 상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1) 중 인접한 스테이지의 노드 단자(ND)와 전기적으로 연결되어 해당 스테이지의 풀업부(220) 제어단에 인가된 신호가 제공된다. 상기 제4 입력 단자(IN4)는 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn) 중 인접한 스테이지의 노드 단자(ND)와 전기적으로 연결되어 해당 스테이지의 풀업부(220) 제어단에 인가된 신호가 제공된다.
상기 전압 단자(VSS)에는 상기 오프 전압(VOFF)이 제공된다.
도 3은 도 2의 스테이지(SRC1, SRC2, , SRCn+1)에 대한 상세한 회로도이고, 도 4는 도 2의 스위칭 회로(NRC1, NRC2, , NRCn/2)에 대한 상세한 회로도이며, 도 5는 도 2에 도시된 게이트 구동부(200)의 입출력신호에 대한 타이밍도들이다.
도 3 및 도 5를 참조하면, 제m 스테이지(SRCm)는 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 제m 게이트 신호(Gm)를 상기 제1 클럭 신호(CK)로 풀-업(pull-up) 시키는 풀업부(210) 및 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)에 응답하여 풀업된 제m 게이트 신호(Gm)를 상기 오프 전압(VOFF)으로 풀다운 시키는 풀다운부(220)를 포함한다.
상기 풀업부(210)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극이 제1 클럭 단자(CK1)에 연결되며, 소스 전극이 출력 단자(OUT)에 연결된 제5 트랜지스터(T5)를 포함한다.
상기 풀다운부(220)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 드레인 전극이 출력 단자(OUT)에 연결되며, 소스 전극이 전압 단자(VSS)에 연결된 제6 트랜지스터(T6)를 포함한다.
상기 제m 스테이지(SRCm)는 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 상기 풀업부(210)를 턴-온 시키고, 제m+1 스테이지(SRCm+1)의 게이트 신호(Gm+1)에 응답하여 상기 풀업부(210)를 턴-오프 시키는 풀업 구동부를 더 포함한다. 상기 풀업 구동부는 버퍼부(280), 충전부(270) 및 방전부(230)로 구성될 수 있다.
상기 버퍼부(280)는 게이트 전극 및 드레인 전극이 제1 입력 단자(IN1)에 공통으로 연결되고, 소스 전극이 상기 제1 노드(N1)에 연결된 제13 트랜지스터(TR13)를 포함한다. 상기 충전부(270)는 제1 전극이 상기 제1 노드(N1)에 연결되고, 제2 전극이 출력 단자(OUT)에 연결된 제3 커패시터(C3)를 포함한다. 상기 방전부(230)는 게이트 전극이 제2 입력 단자(IN2)에 연결되고, 드레인 전극이 제1 노드(N1)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)이 제공되는 제7 트랜지스터(T7)를 포함한다.
상기 제m-1 스테이지(SRCm-1)의 캐리 신호에 응답하여 상기 제13 트랜지스터(T13)가 턴-온 되면, 상기 제m-1 스테이지(SRCm-1)의 캐리 신호가 상기 제1 노드(N1)에 인가되어 상기 제1 노드(N1)가 하이 레벨로 전환되고, 동시에 상기 제3 커패시터(C3)가 충전되기 시작한다. 이 후, 상기 제5 트랜지스터(T5)의 문턱전압 이상의 전하가 상기 제3 커패시터(C3)에 충전된 상태에서 상기 제1 클럭 신호(CK)가 하이 레벨로 천이하면, 상기 제5 트랜지스터(T5)가 부트스트랩(Bootstrap) 되면서 상기 하이 레벨의 제1 클럭 신호(CK)가 출력 단자(OUT)로 출력된다. 제m 스테이지(SRCm)의 출력신호는 제m 게이트 신호(Gm)가 된다.
이 후, 상기 제m+1 게이트 신호(Gm+1)에 응답하여 상기 제7 트랜지스터(T7)가 턴-온 되면, 상기 제3 커패시터(C3)에 충전된 전하는 전압 단자(VSS)의 오프 전압(VOFF)으로 방전되어 상기 제5 트랜지스터(T5)는 턴-오프 된다.
상기 제m 스테이지(SRCm)는 비구동 기간동안 상기 제1 노드(N1)를 오프 전압(VOFF)의 레벨로 안정적으로 유지시키기 위하여 제1 홀딩부(242)를 더 포함할 수 있다. 상기 제1 홀딩부(242)는 제1 노드(N1)가 방전부(230)에 의해 상기 오프 전압(VOFF)의 레벨로 천이된 후 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)의 변동 등 외부 노이즈와 무관하게 다음 프레임 구동 전까지 상기 오프 전압(VOFF) 레벨로 안정적으로 유지되도록 하는 역할을 한다.
특히 비구동시에도 상기 제1 클럭 신호(CK)가 하이 로우 상태를 반복 함에 따라 제5 트랜지스터(T5) 또는 제14 트랜지스터(T14)의 드레인 전극과 게이트 전극간의 결합 정전 용량에 의해 제1 노드(N1)에 노이즈가 발생할 수 있으므로 이를 제어할 수 있어야 한다. 이를 위해 상기 제1 홀딩부(242)는 게이트 전극이 상기 제1 클럭 단자(CK1)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 상기 소스 전극이 출력 단자(OUT)에 연결된 제8 트랜지스터(T8)를 포함한다.
제1 클럭 신호(CK)가 하이 상태로 천이 하는 경우 상기 제8 트랜지스터(T8)가 턴-온 되며 상기 제1 노드(N1)는 오프 전압(VOFF)으로 유지되는 제3 노드(N3)와 전기적으로 연결되어 안정적으로 오프 전압(VOFF)이 유지된다. 제1 클럭 신호(CK)가 로우 상태로 천이 하는 경우에는 결합 정전 용량에 의해 제1 노드(N1)에 발생하는 노이즈가 미약하므로 제어의 필요성이 높지 않다.
한편, 해당 스테이지가 구동해야 하는 경우 다시 말해 제1 노드(N1)가 하이 레벨로 천이해야 하는 경우 상술한 바와 같이 제1 클럭 신호(CK)는 로우 상태이므로 제8 트랜지스터(T8)는 턴-오프 상태가 되고 제1 노드(N1)는 제1 입력 단자(IN1) 로 입력되는 하이 레벨의 캐리 신호에 의해 하이 레벨로 천이할 수 있다. 이후 하이 레벨로 천이하는 제1 클럭 신호(CK)에 의해 제8 트랜지스터(T8)가 턴-온 되더라도 제3 노드(N3) 역시 하이 레벨로 천이한 상태이므로 제1 노드(N1)는 하이 레벨을 유지 한다. 제3 노드(N3)의 자세한 거동은 후술한다.
제2 홀딩부(244)는 하이 레벨로 천이한 전단 스테이지(SRCm-1)의 캐리 단자(CR) 및 본 스테이지(SRCm)의 제1 입력 단자(IN1)를 오프 전압(VOFF)으로 방전시킨 후 비 구동기간 동안 상기 오프 전압 레벨(VOFF)을 안정적으로 유지하도록 하는 역할을 한다. 전단, 제m-1 스테이지(SRCm-1)의 캐리 단자(CR) 및 제m 스테이지(SRCm)의 제1 입력 단자(IN1)가 하이 상태의 신호를 출력한 이후 하이 상태로 천이된 제2 클럭 신호(CKB)에 의해 제9 트랜지스터(T9)가 턴온 되면 전단 제m-1 스테이지(SRCm-1)의 캐리 단자(CR) 및 제m 스테이지(SRCm)의 제1 입력 단자(IN1)가 제1 노드(N1)와 전기적으로 연결되어 오프 전압(VOFF)으로 방전된다. 이후 비구동 기간 동안에도 제2 클럭 신호(CKB)가 하이 상태가 될 때마다 상기 제m-1 스테이지(SRCm-1)의 캐리 단자(CR) 및 제m 스테이지(SRCm)의 제1 입력 단자(IN1)가 지속적으로 제1 노드(N1)와 연결되므로 오프 전압(VOFF)을 안정적으로 유지할 수 있다.
이처럼, 상기 제1 홀딩부(242) 및 상기 제2 홀딩부(244)는 각각 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)에 응답하여 교대로 턴-온 구동하여 상기 제1 노드(N1) 및 상기 전단 제m-1 스테이지(SRCm-1)의 캐리 단자(CR)와 제m 스테이지(SRCm)의 제1 입력 단자(IN1)를 상기 오프 전압(VOFF)의 레벨로 안정적으로 유지시킨다.
한편, 상기 제m 스테이지(SRCm)는 게이트 신호 출력 후 풀다운부(220)에 의해 제3 노드(N3)가 오프 전압(VOFF) 레벨로 전환된 다음 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)의 변동 등 외부 노이즈와 무관하게 다음 프레임의 게이트 신호 출력 전까지 제3 노드(N3)가 안정적으로 오프 전압(VOFF) 레벨을 유지하도록 하는 제3 홀딩부(246) 및 제4 홀딩부(248)와, 상기 제4 홀딩부(248)의 온 /오프 동작을 제어하는 스위칭부(250)를 더 포함할 수 있다.
상기 제3 홀딩부(246)는 게이트 전극이 제2 클럭 단자(CK2)에 연결되고, 드레인 전극은 출력 단자(OUT)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)을 제공받는 제10 트랜지스터(T10)를 포함한다. 상기 제4 홀딩부(248)는 게이트 전극이 상기 스위칭부(250)의 제2 노드(N2)에 연결되고, 드레인 전극은 출력 단자(OUT)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 오프 전압(VOFF)을 제공받는 제11 트랜지스터(T11)를 포함한다.
상기 스위칭부(250)는 제1 내지 제4 트랜지스터(T1, T2, T3, T4)와 제1 및 제2 커패시터(C1, C2)를 포함한다.
상기 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극은 공통으로 제1 클럭 단자(CK1)에 연결되어 상기 제1 클럭 신호(CK)를 제공받고, 소스 전극은 상기 제2 트랜지스터(T2)의 드레인 전극과 연결된다. 상기 제2 트랜지스터(T2)의 게이트 전극은 출력 단자(OUT)에 연결되고, 소스 전극은 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)을 제공받는다. 상기 제3 트랜지스터(T3)의 드레인 전극은 상기 제1 클럭 단자(CK1)에 연결되고, 게이트 전극은 상기 제1 커패시터(C1)를 통해 상기 제 1 클럭 단자(CK1)에 연결되며, 소스 전극은 상기 제2 노드(N2)에 연결된다.
따라서 상기 제3 트랜지스터(T3)의 드레인 전극 및 게이트 전극은 상기 제1 클럭 신호(CK)를 제공받으며, 상기 제3 트랜지스터(T3)의 게이트 전극과 소스 전극 사이에는 상기 제2 커패시터(C2)가 연결된다. 상기 제4 트랜지스터(T4)의 게이트 전극은 출력 단자(OUT)에 연결되고, 드레인 전극은 제2 노드(N2)에 연결되며, 소스 전극은 전압 단자(VSS)에 연결되어 상기 오프 전압(VOFF)을 제공받는다.
제m 스테이지(SRCm)가 상기 제1 클럭 신호(CK)를 하이 레벨의 게이트 신호(Gm)로 출력하는 경우 상기 출력 단자(OUT)가 하이 레벨로 전환됨에 따라서 상기 제2 및 제4 트랜지스터(T2, T4)가 턴-온 되고, 이에 따라 제2 노드(N2)에 상기 오프 전압(VOFF)이 인가된다. 이때, 상기 제1 클럭 신호(CK)가 하이 상태이므로 상기 제1 및 제3 트랜지스터(T1, T3) 역시 턴온 상태를 유지하여 제2 노드(N2)에 하이 레벨의 제1 클럭 신호(CK)도 인가되므로 상기 제11 트랜지스터(T11)의 게이트 전극에는 엄밀하게 제3 트랜지스터(T3)와 제4 트랜지스터(T4)의 저항비에 비례하여 상기 제1 클럭 신호(CK)의 전압레벨과 상기 오프 전압(VOFF) 전압레벨 사이의 분배 전압이 인가된다. 이때 상기 분배 전압을 상기 제11 트랜지스터(T11)의 문턱전압 이하가 되도록 설계하면 상기 제11 트랜지스터(T11)는 턴오프 상태를 유지하게 되고 이로 인해 제3 노드(N3)는 하이 레벨 상태를 유지할 수 있다.
1H 가 경과하여 상기 제2 입력단자(IN2)에 하이 레벨의 제m+1 게이트 신호(Gm+1)가 입력되면 상기 제6 트랜지스터(T6)가 턴온 되어 제3 노드(N3)는 상기 오프 전압(VOFF)으로 방전되며 이때 상기 제2 및 제4 트랜지스터(T2, T4)는 턴-오 프 상태로 전환된다. 동시에 제2 클럭 신호(CK2)가 하이 상태가 되므로 제10 트랜지스터(T10)가 턴온 되어 제3 노드(N3)는 더욱 빠르게 상기 오프 전압(VOFF)에 도달하게 된다.
한 프레임의 기간 중 상기 제m 게이트 신호(Gm) 및 상기 제m+1 게이트 신호(Gm+1)를 출력하는 기간 이외의 기간 동안은 상기 제2 클럭 신호(CKB) 및 상기 제1 클럭 신호(CK)에 교대로 응답하는 상기 제3 홀딩부(246) 및 상기 제4 홀딩부(248)에 의해 상기 제3 노드(N3)는 노이즈 없이 안정적으로 상기 오프 전압(VOFF)을 유지한다.
한편, 상기 게이트 구동부(200)의 제m 스테이지는 리셋부(260) 및 캐리부(290)를 더 포함할 수 있다. 상기 리셋부(260)는 게이트 전극이 리셋 단자(RE)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소스 전극은 상기 전압 단자(VSS)에 연결되어 상기 제1 노드(N1)에 상기 오프 전압(VOFF)을 제공하는 상기 제12 트랜지스터(T12)로 이루어진다. 상기 리셋부(160)는 맨 마지막 스테이지인 제n+1 스테이지(SRCn+1)의 캐리 신호를 받아 한 프레임의 완료 후 모든 스테이지의 상기 제1 노드(N1)를 상기 오프 전압(VOFF)으로 리셋시킨다. 제N+1 스테이지(SRCn+1)의 제3 노드(N3)는 다음 프레임의 수직개시신호(STV)가 입력되기 전까지 리셋되지 않으므로 블랭크(blank) 구간 동안 제1 노드(N1)를 상기 오프 전압(VOFF)으로 안정적으로 유지시킬 수 있다.
상기 캐리부(290)는 게이트 전극이 상기 제1 노드(N1)에 연결되고, 드레인 전극은 상기 제1 클럭 단자(CK1)에 연결되어 상기 제1 클럭 신호(CK)를 제공받으 며, 소스 전극은 상기 캐리 단자(CR)에 연결되는 상기 제14 트랜지스터(T14)를 포함한다. 상기 캐리부(290)는 상기 제1 노드(N1)의 전위가 하이 레벨로 전환됨에 따라서 상기 캐리 단자(CR)로 상기 제1 클럭 신호(CK)의 하이 구간을 출력한다.
여기서는 상기 캐리부(290)로부터 출력된 캐리 신호를 다음 스테이지의 제1 입력 단자(IN1)에 제공하여 동작 개시를 제어하는 경우를 예로 하였으나, 상기 캐리부(290)를 제거하고 출력단자(OUT)로부터 출력되는 게이트 신호를 다음 스테이지의 제1 입력 단자(IN1)에 제공할 수 있다. 다만, XGA급 이상의 고해상도 패널 또는 대형 패널의 경우 게이트 배선에 걸리는 부하가 저해상도 모델 또는 소형 패널에 비해 상대적으로 크므로 게이트 신호를 캐리 신호로 이용하는 경우 신호 지연으로 인해 패널의 하단부가 구동되지 않는 현상이 발생할 수 있으므로 본 실시예와 같이 별도의 캐리부(290)를 두는 것이 바람직하다. 하이 레벨의 캐리 신호 출력 후 캐리 단자(CR)를 상기 오프 전압(VOFF)으로 방전하고 비 구동 기간 동안 상기 오프 전압(VOFF)을 유지하는 과정은 앞서 설명한 바와 같다.
이어서 본 발명에 따른 스위칭 회로를 설명한다.
상술한 바와 같이 제m 스테이지(SRCm) 내에 제1 노드(N1)의 노이즈 발생을 억제하기 위해 제1 홀딩부(242)와 같은 장치를 마련하더라도 게이트 배선에서 발생하는 노이즈를 완전히 제거할 수는 없으며 특히 고온의 구동 환경에서는 트랜지스터의 누설 전류가 증가하므로 노이즈 발생 현상이 심각해진다. 이러한 노이즈 발생을 최소화 하기 위한 본 발명에 따른 노이즈 제거를 위한 스위칭 회로의 구성을 도 4 및 도 5를 참조하여 설명한다.
제k 스위칭 회로(NRCk)는 제1 스위칭부(310), 제2 스위칭부(330) 및 제3 스위칭부(350)를 포함한다.
상기 제1 스위칭부(310)는 상기 제1 클럭 신호(CK)의 하이 레벨에 응답하여 상기 제1 클럭 신호(CK)의 하이 레벨을 출력하는 제1 스위칭 소자(TR1) 및 상기 제2 클럭 신호(CKB)의 하이 레벨에 응답하여 상기 제2 클럭 신호(CKB)의 하이 레벨을 출력하는 제2 스위칭 소자(TR2)를 포함한다.
구체적으로 상기 제1 스위칭 소자(TR1)는 제1 클럭 단자(CK1)와 공통으로 연결된 게이트 전극 및 소스 전극과, 제4 노드(N4)와 연결된 드레인 전극을 포함한다. 상기 제2 스위칭 소자(TR2)는 상기 제2 클럭 단자(CK2)와 공통으로 연결된 게이트 전극 및 소스 전극과 상기 제4 노드(N4)와 연결된 드레인 전극을 포함한다.
상기 제2 스위칭부(330)는 상기 제m 스테이지(SRCm)의 출력 신호인 제m 게이트 신호(Gm)의 하이 레벨에 응답하여 상기 제4 노드(N4)에 상기 오프 전압(VOFF)을 인가하는 제3 스위칭 소자(TR3), 상기 제m+1 스테이지(SRCm+1)의 출력 신호인 제m+1 게이트 신호(Gm+1)의 하이 레벨에 응답하여 상기 제4 노드(N4)에 상기 오프 전압(VOFF)을 인가하는 제4 스위칭 소자(TR4) 및 제m-1 게이트 신호(Gm)의 하이 레벨에 응답하여 상기 제4 노드(N4)에 상기 오프 전압(VOFF)을 인가하는 제5 스위칭 소자(TR5)를 포함한다.
구체적으로 상기 제3 스위칭 소자(TR3)는 제1 입력 단자(IN1)와 연결된 게이트 전극과, 상기 제4 노드(N3)와 연결된 소스 전극 및 전압 단자(VSS)와 연결된 드레인 전극을 포함한다. 상기 제4 스위칭 소자(TR4)는 제2 입력 단자(IN2)와 연결된 게이트 전극과, 상기 제4 노드(N4)와 연결된 소스 전극 및 상기 전압 단자(VSS)와 연결된 드레인 전극을 포함한다. 상기 제5 스위칭 소자(TR5)는 제5 입력 단자(IN5)와 연결된 게이트 전극과, 상기 제4 노드(N4)와 연결된 소스 전극 및 상기 전압 단자(VSS)와 연결된 드레인 전극을 포함한다.
상기 제3 스위칭부(350)는 제6 스위칭 소자(TR6)를 포함한다. 상기 제3 스위칭 소자(TR3), 제4 스위칭 소자(TR4) 또는 제5 스위칭 소자(TR5)가 턴-온 되면 상기 제6 스위칭 소자(TR6)의 게이트 전극에 상기 오프 전압(VOFF)이 인가되어 상기 제m 스테이지(SRCm)의 풀업부의 제어단 및 상기 제m+1 스테이지(SRCm+1)의 풀업부의 제어단이 전기적으로 차단된다. 한편, 상기 제3 스위칭 소자(TR3), 제4 스위칭 소자(TR4) 또는 제5 스위칭 소자(TR5)가 턴-오프 되면 상기 제6 스위칭 소자(TR6)의 게이트 전극에 상기 제1 또는 제2 스위칭 소자(TR1, TR2)로부터 제공되는 하이 레벨의 제1 클럭 신호(CK1) 또는 제2 클럭 신호(CK2)가 인가되어 상기 제m 스테이지(SRCm)의 풀업부의 제어단 및 상기 제m+1 스테이지(SRCm+1)의 풀업부의 제어단이 전기적으로 단락된다. 여기서, 상기 제m 스테이지(SRCm)의 풀업부의 제어단은 제m 스테이지(SRCm)의 제1 노드(N1)이며, 상기 제m+1 스테이지(SRCm+1)의 풀업부의 제어단은 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)이다.
구체적으로 상기 제6 스위칭 소자(TR6)는 상기 제4 노드(N4)와 연결된 게이트 전극과, 상기 제m 스테이지(SRCm)의 제1 노드(N1)에 인가된 신호가 입력되는 제3 입력 단자(IN3)와 연결된 소스 전극 및 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)에 인가된 신호가 입력되는 제4 입력 단자(IN4)와 연결된 드레인 전극을 포 함한다. 즉, 상기 제6 스위칭 소자(TR6)는 상기 제4 노드(N4)에 인가되는 제어신호에 기초하여 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)를 전기적으로 차단 또는 단락 시킨다.
구체적인 상기 제k 스위칭 회로(NRCk)의 구동 방식은 다음과 같다.
상기 제5 입력단자(IN5)로부터 상기 제m-1 게이트 신호(Gm-1)가 입력되면, 상기 제5 스위칭 소자(TR5)는 턴-온 되어 상기 제1 또는 제2 클럭 단자(CK1, CK2)에 인가되는 하이 레벨의 제1 또는 제2 클럭 신호(CK1, CK2)와 상기 전압 단자(VSS)에 인가되는 상기 오프 전압(VOFF)간의 배분 전압이 상기 제4 노드(N4)에 인가된다. 이 때 상기 배분 전압이 상기 제6 스위칭 소자(TR6)의 문턱 전압 이하가 되게 설계하면 상기 제6 스위칭 소자(TR6)는 턴-오프 되어 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)가 전기적으로 차단된다.
상기 제1 입력 단자(IN1) 또는 상기 제2 입력 단자(IN2)에 상기 제m 게이트 신호(Gm) 또는 상기 제m+1 게이트 신호(Gm+1)가 입력 되는 경우도 마찬가지로 제6 스위칭 소자(TR6)는 턴-오프 되어 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)가 전기적으로 차단 된다.
즉, 상기 제5 입력 단자(IN5), 상기 제1 입력 단자(IN1) 및 상기 제2 입력 단자(IN2)에 각각 상기 제m-1 게이트 신호(Gm-1), 상기 제m 게이트 신호(Gm) 및 상기 제m+1 게이트 신호(Gm+1)가 입력되는 동안에는 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)는 전기적으로 차단된 상 태를 유지한다.
반면, 상기 제5,1,2 입력 단자(IN5, IN1, IN2)에 상기 제m-1 게이트 신호(Gm-1), 상기 제m 게이트 신호(Gm) 및 상기 제m+1 게이트 신호(Gm+1)가 입력되지 않는 동안에는 상기 제1 및 제2 클럭 단자(CK1, CK2)로 번갈아 입력되는 하이 레벨의 클럭 신호에 의해 상기 제6 스위칭 소자(TR6)가 턴-온 상태를 유지하게 되어 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)는 전기적으로 단락된 상태를 유지한다.
결과적으로 게이트 신호의 발생을 위하여 제m 스테이지(SRCm)의 제1 노드(N1)가 하이 레벨로 변환 되는 동안은 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)가 차단되어 정상적으로 게이트 신호를 출력할 수 있게 되며, 제m 스테이지(SRCm)가 구동되지 않는 동안은 상기 제m 스테이지(SRCm)의 제1 노드(N1)와 상기 제m+1 스테이지(SRCm+1)의 제1 노드(N1)가 단락 되어 두 노드에서 발생하는 반대 위상의 노이즈가 상쇄 간섭으로 인해 약화된다. 물론, 상기 제5 입력단자(IN5)와 상기 제5 스위칭 소자(TR5)를 삭제하여도 구동은 가능하나 실제로 제1 노드(N1)가 로우 레벨에서 하이 레벨로 천이하기 시작하는 시점은 상기 제m 게이트 신호(Gm)가 출력되는 시점보다 약 1/2 H 빠른 시점이므로 제m-1 게이트 신호(Gm-1)를 이용하여 제4 노드(N4)를 미리 제6 스위칭 소자(TR6)의 문턱전압보다 낮게 떨어 뜨려 제3 입력단자(IN3)와 제4 입력단자(IN4)를 차단시켜 보다 안정적으로 구동되도록 하는 것이 바람직하다.
도 6a는 본 발명에 따른 스위칭 회로 없이 도 3에 도시된 스테이지만으로 게 이트 구동부를 구성한 경우 스테이지의 제1 노드(N1)에 발생하는 신호 파형을 도시한 것이고, 도 6b는 도 6a에 도시된 A" 부분의 부분 확대도이다.
도 6a를 참조하면, 연속되는 4개의 스테이지들의 제1 노드(N1)들로부터 각각 검출된 신호들(a, b, c, d)의 파형도들이 도시되어 있다. 예컨대, 제1 클럭 신호(CK)에 기초하여 게이트 신호를 생성하는 제1 및 제3 스테이지의 제1 노드(N1)에서는 제1 신호(a) 및 제3 신호(c)가 검출되었고, 상기 제1 클럭 신호(CK)와 위상이 반전된 제2 클럭 신호(CKB)에 기초하여 게이트 신호를 생성하는 제2 및 제4 스테이지의 제1 노드(N1)에서는 제2 신호(b) 및 제4 신호(d)가 검출되었다.
이에 따라서 도 6b를 참조하면, 상기 제1 클럭 신호(CK)에 기초하여 생성된 상기 제1 및 제3 신호(a, c)에 포함된 노이즈(a, c)와 상기 제2 클럭 신호(CKB)에 기초하여 생성된 상기 제2 및 제4 신호(b, d)에 포함된 노이즈(b', d') 역시 180도의 위상차가 발생되었음을 확인할 수 있다.
따라서 본 발명에 따른 스위칭 회로를 통해 상기 180도의 위상차를 가지는 상기 제1 신호의 노이즈(a')와 상기 제2 신호의 노이즈(b)를 간섭 및 상쇄시켜 제거할 수 있고, 상기 제3 신호의 노이즈(c')와 상기 제4 신호의 노이즈(d) 역시 간섭 및 상쇄시켜 제거할 수 있다.
도 7은 도 4에 도시된 스위칭 회로를 추가한 경우 스위칭 회로의 제4 노드(N4) 및 게이트 신호의 파형도를 도시한 것이다.
도시된 바와 같이 비구동 기간에서 게이트 신호에 발생하는 노이즈가 상당히 감소한 것을 확인할 수 있다.
결과적으로 각 스테이지 제1 노드의 신호에 포함된 노이즈를 종래보다 효과적으로 제거함으로써 상기 제1 노드의 신호에 기초하여 출력되는 게이트 신호의 신뢰성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 홀수 번째 스테이지의 풀업부 제어단과 짝수 번째 스테이지의 풀업부 제어단을 상기 홀수 번째 및 짝수 번째 스테이지의 제1 노드(N1)가 하이 레벨로 변환되는 구간에서는 전기적으로 차단시키고 상기 제1 노드(N1)가 로우 레벨을 유지하는 구간에서는 전기적으로 단락시킨다.
이로써, 상기 풀업부 제어단의 노이즈를 제거할 수 있으며 특히, 고온의 구동 환경에서도 풀업부 제어단의 노이즈를 효과적으로 감소시킬 수 있다. 상기 스테이지의 풀업부 제어단에 발생하는 노이즈를 최소화함에 따라 결과적으로 상기 스테이지에서 출력되는 게이트 신호의 노이즈를 제거하여 표시 품질을 향상시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 게이트 구동부에 대한 상세한 블록도이다.
도 3은 도 2에 도시된 스테이지에 대한 상세한 회로도이다.
도 4는 도 2에 도시된 스위칭 회로에 대한 상세한 회로도이다.
도 5는 도 2에 도시된 게이트 구동부의 입출력신호에 대한 타이밍도들이다.
도 6a은 종래 게이트 구동부의 제1 노드에 발생하는 신호 파형도이다.
도 6b는 도 6a에 도시된 A" 부분의 확대도이다.
도 7은 도 4에 도시된 스위칭 회로를 추가한 경우 스위칭 회로의 제4 노드 및 게이트 신호의 파형도를 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 표시 패널 200 : 게이트 구동부
SRCm : 제m 스테이지 NRCk :제k 스위칭 회로
210 : 풀업부 220 : 풀다운부
242 : 제1 홀딩부 244 : 제2 홀딩부
246 : 제3 홀딩부 248 : 제4 홀딩부
310: 제1 스위칭부 330 : 제2 스위칭부
350 : 제3 스위칭부 400 : 소스 구동부
500 : 인쇄회로기판

Claims (8)

  1. 복수의 게이트 라인과 각각 연결된 복수의 스테이지로 구성된 게이트 구동부를 포함하는 표시장치에서,
    반대 위상의 노이즈를 갖는 인접한 두 스테이지의 특정 단자를 제1 기간 동안 단락시키는 단계; 및
    반대 위상의 노이즈를 갖는 인접한 두 스테이지의 특정 단자를 제2 기간 동안 차단시키는 단계를 포함하는 노이즈 제거 방법.
  2. 제1 항에서,
    상기 제2 기간은 해당 스테이지 및 후단 스테이지가 게이트 신호를 출력하는 기간을 포함하는 노이즈 제거 방법.
  3. 제1 항에서,
    상기 제2 기간은 해당 스테이지, 후단 스테이지 및 전단 스테이지가 게이트 신호를 출력하는 기간을 포함하는 노이즈 제거 방법.
  4. 출력단을 통해 턴-온 레벨의 출력 신호를 출력하는 제1 스위칭부;
    턴-오프 레벨의 입력 신호가 입력되는 입력단, 상기 제1 스위칭부의 출력단과 연결된 출력단 및 제어 신호가 입력되는 제어단을 포함하는 제2 스위칭 소자를 3개 이상 포함하는 제2 스위칭부; 및
    상기 제1, 2 스위칭부의 출력단과 연결된 제어단을 통해 제1 단자와 제2 단자를 스위칭하는 제3 스위칭부를 포함하며,
    상기 제2 스위칭 소자들은 서로 병렬관계이고, 상기 각 제2 스위칭 소자의 제어단으로 입력되는 각 제어 신호들은 상기 각 제2 스위칭 소자를 순차적으로 턴-온 시키는 것을 특징으로 하는 스위칭 회로.
  5. 제4 항에 있어서,
    상기 제1 스위칭부는 턴-온 레벨의 신호를 교대로 출력하며 서로 병렬관계인2개 이상의 제1 스위칭 소자를 포함하는 것을 특징으로 하는 스위칭 회로.
  6. 제4 항의 노이즈 제거 회로;
    제어단으로 입력되는 제어신호를 통해 입력단으로 입력되는 제2 클럭 신호를 스위칭하여 출력단으로 출력하는 제1 풀업부를 포함하는 제1 스테이지;
    제어단으로 입력되는 제어신호를 통해 입력단으로 입력되는 제1 클럭 신호를 스위칭하여 출력단으로 출력하는 제2 풀업부를 포함하는 제2 스테이지; 및
    제어단으로 입력되는 제어신호를 통해 입력단으로 입력되는 제2 클럭 신호를 스위칭하여 출력단으로 출력하는 제3 풀업부를 포함하는 제3 스테이지를 포함하며, 상기 제1 클럭 신호와 상기 제2 클럭 신호는 서로 위상이 반대이고, 상기 노이즈 제거 회로의 제1 단자와 제2 단자는 각각 상기 제2 풀업부의 제어단과 상기 제3 풀 업부의 제어단과 연결되는 것을 특징으로 하는 게이트 구동부를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 스위칭부는 2개 이상의 스위칭 소자를 포함하며 상기 제1 스위칭 소자의 각 입력단에는 각각 상기 제1 클럭 신호와 제2 클럭 신호가 입력되는 것을 특징으로 하는 표시 장치.
  8. 제6 항에 있어서,
    상기 제2 스위칭부는 3개 이상의 스위칭 소자를 포함하며, 상기 제2 스위칭 소자의 각 제어단에는 상기 제1 풀업부의 출력신호, 상기 제2 풀업부의 출력신호 및 상기 제3 풀업부의 출력신호가 각각 입력되는 것을 특징으로 하는 표시 장치.
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* Cited by examiner, † Cited by third party
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