JP2008304659A - 表示装置 - Google Patents
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Abstract
【課題】 アクティブマトリクス型の液晶表示装置の表示品質を向上させる。
【解決手段】 複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された多数個のTFT素子とを有し、前記多数個のTFT素子は、それぞれ、前記複数本の走査信号線のうちの1本にゲートが接続され、前記複数本の映像信号線のうちの1本にドレインまたはソースのいずれか一方が接続されている表示パネルを有する表示装置であって、前記多数個のTFT素子は、前記ゲートが接続されている走査信号線の信号入力端からの距離および前記ドレインまたはソースのいずれか一方が接続されている映像信号線の信号入力端からの距離に応じて、それぞれのTFT素子のチャネル幅またはチャネル長あるいはその両方が異なる表示装置。
【選択図】 図9(b)
【解決手段】 複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された多数個のTFT素子とを有し、前記多数個のTFT素子は、それぞれ、前記複数本の走査信号線のうちの1本にゲートが接続され、前記複数本の映像信号線のうちの1本にドレインまたはソースのいずれか一方が接続されている表示パネルを有する表示装置であって、前記多数個のTFT素子は、前記ゲートが接続されている走査信号線の信号入力端からの距離および前記ドレインまたはソースのいずれか一方が接続されている映像信号線の信号入力端からの距離に応じて、それぞれのTFT素子のチャネル幅またはチャネル長あるいはその両方が異なる表示装置。
【選択図】 図9(b)
Description
本発明は、表示装置に関し、特に、TFT素子がマトリクス状に配置されたアクティブマトリクス型の液晶表示装置に適用して有効な技術に関するものである。
従来、テレビやパーソナルコンピュータ(PC:Personal Computer)向けのディスプレイには、たとえば、アクティブマトリクス型の液晶表示装置を用いたものがある。アクティブマトリクス型の液晶表示装置は、一対の基板の間に液晶を封入した液晶表示パネルを有し、前記一対の基板のうちの一方の基板には、多数個のアクティブ素子(スイッチング素子と呼ぶこともある)がマトリクス状に配置されている。液晶表示装置における前記アクティブ素子は、たとえば、TFT素子であることが多い。
前記一対の基板のうちの、多数個のTFT素子がマトリクス状に配置されている基板(以下、TFT基板と呼ぶ)は、ガラス基板などの絶縁基板の表面に、複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された多数個のTFT素子と、マトリクス状に配置された多数個の画素電極とを有する。
また、アクティブマトリクス型の液晶表示装置において、液晶表示パネルの表示領域は、TFT素子およびTFT素子のソースに接続された画素電極を有する画素の集合で構成されており、走査信号線の延在方向に並んだ複数個の画素の各TFT素子のゲートは、たとえば、1本の共通の走査信号線に接続されている。また、映像信号線の延在方向に並んだ複数個の画素の各TFT素子のドレインは、たとえば、1本の共通の映像信号線に接続されている。
また、各画素の画素電極は、前記液晶および共通電極(対向電極と呼ぶこともある)とともに画素容量(液晶容量と呼ぶこともある)を形成している。
なお、本明細書では、前記TFT素子のソースとドレインについて、画素電極に接続しているほうをソースと呼び、映像信号線に接続しているほうをドレインと呼んでいるが、この逆、すなわち画素電極に接続しているほうをドレインと呼び、映像信号線に接続しているほうをソースと呼ぶこともある。
アクティブマトリクス型の液晶表示装置において、走査信号線の延在方向に並んだ複数個のTFT素子のゲートは、前述のように、1本の共通の走査信号線に接続されているのが一般的である。このとき、ゲートが1本の共通の走査信号線に接続している複数個のTFT素子のバイアス条件は、当該走査信号線の信号入力端からの距離に応じて変化する。すなわち、ゲートと走査信号線の信号入力端との距離が短いTFT素子と、ゲートと走査信号線の信号入力端からの距離が長いTFT素子とではバイアス条件が異なる。そして、このTFT素子のバイアス条件の違いにより、たとえば、各画素(画素電極)における、未書き込み電圧と呼ばれる電圧、およびフィードスルー電圧と呼ばれる電圧に変化が生じる。
前記未書き込み電圧や前記フィードスルー電圧は、簡単に言うと、映像信号線に入力された映像信号における、ある画素に対する階調信号の電圧と、当該画素のTFT素子のゲートがオンになっている間に当該画素の画素電極に実際に書き込まれた電圧との間に生じる電位差である。そして、各画素における前記未書き込み電圧や前記フィードスルー電圧が異なると、輝度むらやフリッカなどが顕著になり、1枚の表示装置(表示パネル)における画質むらが顕著になるという問題があった。
そのため、近年のアクティブマトリクス型のTFT素子液晶表示装置では、たとえば、ゲートが1本の共通の走査信号線に接続されている複数個のTFT素子について、当該走査信号線の信号入力端からの距離に応じて、各TFT素子のサイズ(たとえば、チャネル幅Wをチャネル長Lで除した値W/L)を変える方法が提案されている(たとえば、特許文献1や特許文献2を参照。)。
前記特許文献1や前記特許文献2に記載された表示装置では、走査信号線に入力された走査信号の遅延に着目し、たとえば、ゲートが1本の共通の走査信号線に接続されている複数個のTFT素子は、当該走査信号線の信号入力端からの距離が長いTFT素子ほどサイズW/Lが大きくなるように形成している。すなわち、たとえば、図18に示したような構成において、ゲートが走査信号線GL1に接続されている各TFT素子Tr1,1,…,Tr1,j,…,Tr1,Mについてみると、走査信号線GL1の信号入力端から最も近いTFT素子Tr1,1のサイズが最も小さく、走査信号線GL1の信号入力端からの距離が長いTFT素子ほど、サイズが大きくなるようにしている。なお、図18は、従来の液晶表示パネルの概略構成の一例を説明するための模式回路図である。また、図18において、各走査信号線GL1,GLi−1,GLi,GLN−1,GLNの左端の三角形の印は走査信号の信号入力端であることを示し、各映像信号線DL1,DL2,DLj,DLj+1,DLMの上端の三角形の印は映像信号の信号入力端であることを示している。
特開平5−232512号公報
特開平9−258261号公報
ところで、液晶テレビなどに用いられる液晶表示装置(液晶表示パネル)は、近年、さらなる大面積化(大画面化)や高精細化が進んでいる。そのため、配線抵抗および配線容量が増大する傾向にあり、走査信号線における走査信号の遅延だけでなく、映像信号線における映像信号の遅延も増大する。またさらに、たとえば、倍速駆動などの高速駆動化された液晶表示装置では、各TFT素子に、短時間でのスイッチング動作が要求される。そのため、たとえば、ドレインが1本の共通の映像信号線に接続されているTFT素子を有する各画素における前記未書き込み電圧および前記フィードスルー電圧の変化も大きくなる傾向にある。
しかしながら、従来の、たとえば、前記特許文献1や前記特許文献2に記載された表示装置では、ドレインが1本の共通の映像信号線に接続されている複数個のTFT素子のサイズW/Lは、同じサイズになるように形成している。すなわち、たとえば、図18に示したような構成において、ドレインが映像信号線DL1に接続されている各TFT素子Tr1,1,…,Tri,1,…,TrN,1についてみると、各TFT素子Tr1,1,…,Tri,1,…,TrN,1のサイズW/Lは、映像信号線DL1の信号入力端からの距離によらず、ほぼ同じ値である。また、他の映像信号線、たとえば、映像信号線DLjに接続されている各TFT素子Tr1,j,…,Tri,j,…,TrN,jについてみた場合も、同様に、各TFT素子Tr1,j,…,Tri,j,…,TrN,jのサイズW/Lは、ほぼ同じ値である。
そのため、液晶表示パネルが大画面化または高精細化あるいは高速駆動化すると、各画素における前記未書き込み電圧および前記フィードスルー電圧の変化に面内分布(二次元分布)が生じる。したがって、従来の、たとえば、前記特許文献1や前記特許文献2に記載されたような構成の表示装置では、輝度むらやフリッカと呼ばれる現象を防ぐことが難しく、1枚の液晶表示装置(液晶表示パネル)における表示品質が低下するという問題があった。
本発明の目的は、たとえば、アクティブマトリクス型の液晶表示装置の表示品質を向上させることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
(1)複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された多数個のTFT素子とを有し、前記多数個のTFT素子は、それぞれ、前記複数本の走査信号線のうちの1本にゲートが接続され、前記複数本の映像信号線のうちの1本にドレインまたはソースのいずれか一方が接続されている表示パネルを有する表示装置であって、前記多数個のTFT素子は、前記ゲートが接続されている走査信号線の信号入力端からの距離および前記ドレインまたはソースのいずれか一方が接続されている映像信号線の信号入力端からの距離に応じて、それぞれのTFT素子のチャネル幅またはチャネル長あるいはその両方が異なる表示装置。
(2)前記(1)の表示装置において、前記マトリクス状に配置された前記多数個のTFT素子のうちの、前記ゲートが共通の走査信号線に接続されている複数個のTFT素子は、前記走査信号線の信号入力端からの距離が長くなるにしたがい、前記チャネル幅を前記チャネル長で除した値が大きくなり、前記マトリクス状に配置された前記多数個のTFT素子のうちの、前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のTFT素子は、前記映像信号線の信号入力端からの距離が長くなるにしたがい、前記チャネル幅を前記チャネル長で除した値が大きくなる表示装置。
(3)前記(2)の表示装置において、前記ゲートが共通の走査信号線に接続されている複数個のTFT素子は、前記走査信号線の信号入力端からの距離が長くなるにしたがい、隣接する2つのTFT素子の前記チャネル幅を前記チャネル長で除した値の差が小さくなり、前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のTFT素子は、前記映像信号線の信号入力端からの距離が長くなるにしたがい、隣接する2つのTFT素子の前記チャネル幅を前記チャネル長で除した値の差が小さくなる表示装置。
(4)前記(3)の表示装置において、前記ゲートが共通の走査信号線に接続されている複数個のTFT素子における前記チャネル幅を前記チャネル長で除した値の変化率は、前記複数個のTFT素子のうちのある特定のTFT素子を境にして変化し、前記ある特定のTFT素子よりも前記走査信号線の信号入力端に近いTFT素子における前記チャネル幅を前記チャネル長で除した値の変化率が、前記ある特定のTFT素子よりも前記走査信号線の信号入力端から遠いTFT素子における前記チャネル幅を前記チャネル長で除した値の差の変化率よりも大きく、前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のTFT素子における前記チャネル幅を前記チャネル長で除した値の変化率は、前記複数個のTFT素子のうちのある特定のTFT素子を境にして変化し、前記ある特定のTFT素子よりも前記映像信号線の信号入力端に近いTFT素子における前記チャネル幅を前記チャネル長で除した値の変化量が、前記ある特定のTFT素子よりも前記映像信号線の信号入力端から遠いTFT素子における前記チャネル幅を前記チャネル長で除した値の変化量よりも大きい表示装置。
(5)前記(4)の表示装置において、前記ゲートが共通の走査信号線に接続されている複数個のTFT素子における前記ある特定のTFT素子は、前記走査信号線の信号入力端から最も近いTFT素子と、前記走査信号線の信号入力端から最も遠いTFT素子との間を1:2に分割する位置またはその近傍に配置されているTFT素子であり、前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のTFT素子における前記ある特定のTFT素子は、前記映像信号線の信号入力端から最も近いTFT素子と、前記映像信号線の信号入力端から最も遠いTFT素子との間を1:2に分割する位置またはその近傍に配置されているTFT素子である表示装置。
(6)前記(1)乃至(5)のいずれかの表示装置において、前記マトリクス状に配置された前記多数個のTFT素子は、前記ゲートが接続されている走査信号線の信号入力端からの距離および前記ドレインまたはソースのいずれか一方が接続されている映像信号線の信号入力端からの距離に応じて、ゲート絶縁膜の厚さが異なる表示装置。
(7)前記(1)乃至(6)のいずれかの表示装置において、前記表示パネルは、一対の基板の間に液晶材料を封入した液晶表示パネルである表示装置。
本発明によれば、ゲートが1本の共通の走査信号線に接続されている複数個のTFT素子のバイアス条件の変化に対する影響を低減できるとともに、ドレインが1本の共通の映像信号線に接続されている複数個のTFT素子のバイアス条件の変化に対する影響を低減できる。そのため、表示領域を構成する各画素の未書き込み電圧およびフィードスルー電圧をほぼ均一にでき、アクティブマトリクス型の表示装置の表示品質を向上させることができる。
また、本発明によれば、走査信号線に入力された走査信号の遅延および映像信号線に入力された映像信号の遅延による各TFT素子のバイアス条件の変化に対する影響を低減できるだけでなく、たとえば、各TFT素子のゲート絶縁膜の膜厚の変動による各TFT素子のバイアス条件の変化に対する影響を低減できる。そのため、アクティブマトリクス型の表示装置の表示品質をさらに向上させることができる。
以下、本発明について、図面を参照して実施の形態(実施例)とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
図1(a)は、本発明にかかわる液晶表示装置の概略構成の一例を示す模式ブロック図である。図1(b)は、図1(a)に示した液晶表示パネルにおける1つの画素の回路構成の一例を示す模式回路図である。
図2(a)は、図1(a)に示した液晶表示パネルの表示領域の4つの角部に位置する画素の各TFT素子に入力される走査信号の波形および映像信号の波形の一例を示す模式図である。図2(b)は、未書き込み電圧およびフィードスルー電圧の定義を説明するための模式図である。図2(c)は、図2(a)に示した2つの画素SP1,SP4における未書き込み電圧の大きさを比較する模式図である。
図3は、従来の1枚の液晶表示パネルの表示領域における未書き込み電圧の大きさの分布の一例を示す模式図である。
図2(a)は、図1(a)に示した液晶表示パネルの表示領域の4つの角部に位置する画素の各TFT素子に入力される走査信号の波形および映像信号の波形の一例を示す模式図である。図2(b)は、未書き込み電圧およびフィードスルー電圧の定義を説明するための模式図である。図2(c)は、図2(a)に示した2つの画素SP1,SP4における未書き込み電圧の大きさを比較する模式図である。
図3は、従来の1枚の液晶表示パネルの表示領域における未書き込み電圧の大きさの分布の一例を示す模式図である。
本発明は、たとえば、アクティブマトリクス型の液晶表示装置に適用することができる。アクティブマトリクス型の液晶表示装置は、たとえば、図1(a)に示すように、第1の方向(横方向)に長く延びる複数本の走査信号線GLおよび第2の方向(縦方向)に長く延びる複数本の映像信号線DLとを有する液晶表示パネル1と、液晶表示パネル1の複数本の映像信号線DLに映像信号(階調データと呼ぶこともある)を入力するデータドライバ2と、液晶表示パネル1の複数本の走査信号線GLに走査信号を入力するゲートドライバ3と、液晶表示パネル1の共通電極(図示しない)に共通電位の電圧信号Vcomを入力する共通電圧入力回路4とを有する。
また、液晶表示パネル1の表示領域DAは、アクティブ素子(スイッチング素子)として機能するTFT素子が、たとえば、前記第1の方向および前記第2の方向にマトリクス状に配置されている。また、表示領域DAは、前記第1の方向および前記第2の方向にマトリクス状に配置された複数の画素の集合で構成されており、1つの画素が占める領域は、たとえば、隣接する2本の走査信号線GLと隣接する2本の映像信号線DLとで囲まれる領域に相当する。
また、表示領域を構成する各画素は、TFT素子および画素電極を有し、たとえば、図1(b)に示すように、隣接する2本の走査信号線GLn,GLn+1と隣接する2本の映像信号線DLm,DLm+1とで囲まれた領域の画素が有するTFT素子Trは、ゲートが走査信号線GLn+1に接続されており、ドレインが映像信号線DLmに接続されている。また、TFT素子Trのソースは、当該画素が有する画素電極PXに接続されている。
また、液晶表示パネル1は、一対の基板の間に液晶を封入した表示パネルであり、走査信号線GL、映像信号線DL、TFT素子Tr、および画素電極PXは、前記一対の基板のうちの一方の基板(以下、TFT基板と呼ぶ)に形成されている。
また、画素電極PXは、共通電極CTおよび液晶LCとともに画素容量(液晶容量)を形成している。このとき、共通電極CTは、前記TFT基板に形成されていることもあるし、前記一対の基板のうちの他方の基板(以下、対向基板と呼ぶ)に形成されていることもある。
またさらに、図1(b)では省略しているが、画素電極PXは、たとえば、隣接する2本の走査信号線GLn,GLn+1のうちの、TFT素子Trのゲートが接続していないほうの走査信号線GLn、および画素電極PXと走査信号線GLnとの重畳領域に介在する絶縁層とともに保持容量を形成している。
ところで、液晶表示装置のうちの、たとえば、液晶テレビなどの大型の液晶表示装置では、各走査信号線GLの延在方向(横方向)の長さだけでなく、各映像信号線DLの延在方向(縦方向)の長さも非常に長くなってきている。そのため、各走査信号線GLに入力された走査信号の遅延量および各映像信号線DLに入力された映像信号の遅延量は増大し、信号入力端からの距離が近い画素と遠い画素では、TFT素子に入力される信号の波形に違いが生じる。このとき、図1(a)に示した表示領域DAの4つの角部に位置する画素SP1,SP2,SP3,SP4の各画素のTFT素子のゲートに入力される走査信号VGの波形およびドレインに入力される映像信号DATAの波形は、たとえば、図2(a)に示すようになっている。なお、図2(a)には、4つの画素SP1,SP2,SP3,SP4の各画素が有するTFT素子に実際に入力される走査信号VGおよび映像信号DATAの波形を実線で示し、理想的な波形(入力波形)を点線で示している。
表示領域DAの左上の角部に位置する画素SP1は、走査信号線GLの信号入力端から近く、かつ、映像信号線DLの信号入力端からも近い。そのため、図2(a)の左上に示すように、画素SP1のTFT素子のゲートに実際に入力される走査信号VGの波形およびドレインに実際に入力される映像信号DATAの波形は、それぞれ理想的な波形(矩形)に近い波形になっている。
表示領域DAの右上の角部に位置する画素SP2は、走査信号線GLの信号入力端からは遠く、映像信号線DLの信号入力端からは近い。そのため、図2(a)の右上に示すように、画素SP2のTFT素子のドレインに実際に入力される映像信号DATAの波形は理想的な波形(矩形)に近い波形になっているが、ゲートに実際に入力される走査信号VGの波形は配線抵抗による遅延で画素SP1のTFT素子のゲートに入力される波形よりもなまった波形になっている。すなわち、画素SP2のTFT素子のゲートに実際に入力される走査信号VGの波形は、走査信号VGがオフからオンになる際の変化およびオンからオフになる際の変化が、画素SP1のTFT素子のゲートに入力される走査信号VGにおける変化よりも緩やかになっている。
表示領域DAの左下の角部に位置する画素SP3は、走査信号線GLの信号入力端からは近く、映像信号線DLの信号入力端からは遠い。そのため、図2(a)の左下に示すように、画素SP3のTFT素子のゲートに実際に入力される走査信号VGの波形は理想的な波形(矩形)に近い波形になっているが、ドレインに実際に入力される映像信号DATAの波形は配線抵抗による遅延で画素SP1のTFT素子のドレインに入力される波形よりもなまった波形になっている。すなわち、画素SP3のTFT素子のドレインに実際に入力される映像信号DATAの波形は、当該画素SP3に対する映像信号DATAの開始位置における変化および終了位置における変化が、画素SP1のTFT素子のドレインに入力される映像信号DATAにおける変化よりも緩やかになっている。
表示領域DAの右下の角部に位置する画素SP4は、走査信号線GLの信号入力端から遠く、かつ、映像信号線DLの信号入力端からも遠い。そのため、図2(a)の右下に示すように、画素SP4のTFT素子のゲートに実際に入力される走査信号VGの波形および映像信号DATAの波形は、それぞれ配線抵抗による遅延で画素SP1のTFT素子に実際に入力される波形よりもなまった波形になっている。すなわち、画素SP4のTFT素子のゲートに実際に入力される走査信号VGの波形は、走査信号VGがオフからオンになる際の変化およびオンからオフになる際の変化が、画素SP1のTFT素子のゲートに入力される走査信号VGにおける変化よりも緩やかになっている。また、画素SP4のTFT素子のドレインに実際に入力される映像信号DATAの波形は、当該画素SP4に対する映像信号DATAの開始位置における変化および終了位置における変化が、画素SP1のTFT素子のドレインに入力される映像信号DATAにおける変化よりも緩やかになっている。
また、図示は省略するが、たとえば、ゲートが、映像信号線DLの信号入力端から最も近い走査信号線GL(GL1)に接続されている各画素のTFT素子に実際に入力される映像信号DATAの波形は、画素SP1のTFT素子および画素SP2のTFT素子に実際に入力される映像信号DATAの波形とほぼ同じである。しかしながら、当該各画素のTFT素子のゲートに実際に入力される走査信号VGの波形は、走査信号線GL(GL1)の信号入力端からの距離が長くなるにつれて、画素SP1のTFT素子のゲートに入力される走査信号VGの波形から画素SP2のTFT素子のゲートに入力される走査信号VGの波形に変化していく。また、他の走査信号線GLについても同様であり、ゲートが、ある1本の共通の走査信号線GLに接続されているTFT素子についてみた場合、各TFT素子のドレインに入力される映像信号DATAの波形はどのTFT素子でもほぼ同じであるが、各TFT素子のゲートに入力される走査信号VGの波形は走査信号線GLの信号入力端からの距離が長くなるにつれて、理想的な矩形の波形からのずれ(なまり)が大きくなっていく。
また、ドレインが、ある1本の共通の映像信号線DLに接続されているTFT素子についてみた場合は、各TFT素子のゲートに入力される走査信号VGの波形はほぼ同じであるが、各TFT素子のドレインに入力される映像信号DATAの波形は、映像信号線DLの信号入力端からの距離が長くなるにつれて、理想的な矩形の波形からのずれ(なまり)が大きくなっていく。
上記のようなことから、液晶表示パネルの表示領域DAにある各画素のTFT素子に実際に入力される走査信号VGの波形および映像信号DATAの波形の組み合わせは、表示領域DAのどの2つのTFT素子を比較しても異なる。この走査信号VGの波形および映像信号DATAの波形の違いは、各画素に形成される前記画素容量を充電するTFT素子のバイアス条件が異なることを意味する。そして、各画素のTFT素子のバイアス条件の違いにより、各画素における未書き込み電圧とフィードスルー電圧が変化する。
前記未書き込み電圧とは、たとえば、図2(b)の(1)に示すように、ある画素のTFT素子のゲートに入力される走査信号VGがオンになり、当該画素に対する映像信号DATAが画素電極PXに書き込まれたときの、走査信号VGがオンからオフに切り替わる時点(時刻)における画素電極PXの電圧Vpxと映像信号DATAとの電位差VLである。未書き込み電圧VLの大きさは、走査信号VGおよび映像信号DATAの立ち上がり時における波形のなまりと関係があり、走査信号VGの遅延量および映像信号DATAの遅延量から決まるTFT素子のバイアス条件Vgs,Vdsにより変化する。このとき、走査信号VGおよび映像信号DATAの遅延量(波形のなまり)が大きいほどTFT素子のオン電流は低下するので、走査信号線GLの信号入力端から遠い画素や、映像信号線DLの信号入力端から遠い画素ほど、未書き込み電圧VLが大きくなる。
また、前記フィードスルー電圧とは、たとえば、図2(b)の(2)に示すように、ある画素のTFT素子のゲートに入力される走査信号VGがオンになり、当該画素に対する映像信号DATAが画素電極PXに書き込まれたときの、走査信号VGがオンからオフに切り替わる時点(時刻)における画素電極PXの電圧Vpxと切り替わった後における画素電極PXの電圧Vpxとの電位差VFTである。フィードスルー電圧VFTは、走査信号VGの立ち下がり時、すなわち走査信号VGがオンからオフに切り替わるときの波形のなまりと関係があり、走査信号VGの遅延量から決まるTFT素子のバイアス条件Vgsにより変化する。このとき、走査信号VGの遅延量が大きいほどTFT素子のオン電流による再充電(過充電)が増加するので、走査信号線GLの信号入力端から遠い画素ほど、フィードスルー電圧VFTが小さくなる。
以上のようなことから、たとえば、図1(a)に示した2つの画素SP1,SP4について、各画素で生じる未書き込み電圧VLおよびフィードスルー電圧VFTの変化のうちの、未書き込み電圧ΔVLの変化についてみると、たとえば、図2(c)に示すようになる。走査信号線GLの信号入力端からの距離および映像信号線DLの信号入力端からの距離がともに最も近い画素SP1は、TFT素子に入力される走査信号VGおよび映像信号DATAの立ち上がり時の波形がともにシャープであり、未書き込み電圧VLは小さい。一方、走査信号線GLの信号入力端からの距離および映像信号線DLの信号入力端からの距離がともに最も遠い画素SP4では、TFT素子に入力される走査信号VGおよび映像信号DATAの立ち上がり時の波形がともになまっており、未書き込み電圧ΔVLが大きくなる。
また、表示領域DAの全体でみると、各画素における未書き込み電圧VLの大きさの分布は、たとえば、図3に二点鎖線で示したような分布になり、走査信号線の信号入力端からの距離および映像信号線の信号入力端からの距離がともに最も近い画素SP1で最も小さくなり、画素SP1からの距離が遠い画素ほど未書き込み電圧VLが大きくなるような分布になる。
以下、このような各画素における未書き込み電圧VLやフィードスルー電圧VFTの変化を小さくする液晶表示パネルの構成例の一例を説明する。
図4は、本発明による実施例1の液晶表示パネルの概略構成を説明するための模式回路図である。
実施例1の液晶表示パネルでは、図4に示すように、表示領域DAにマトリクス状に配置された複数個のTFT素子Trを、Trn,mと表記して区別する。Trn,mの添え字nは、1,2,…,i,…,Nの整数のうちのいずれか1つであり、ゲートが接続されている走査信号線GLnを示す。また、Trn,mの添え字mは、1,2,…,j,…,Mの整数のうちのいずれか1つであり、ドレインが接続されている映像信号線DLmを示す。
また、図4において、各走査信号線GL1,GLi−1,GLi,GLN−1,GLNの左端の三角形の印は走査信号の信号入力端であることを示し、各映像信号線DL1,DL2,DLj,DLj+1,DLMの上端の三角形の印は映像信号の信号入力端であることを示している。
このとき、たとえば、ゲートが走査信号線GL1に接続されている各TFT素子Trは、走査信号線GL1の信号入力端に近いTFT素子から順に、Tr1,1,Tr1,2,…,Tr1,j,…,Tr1,Mと表される。つまり、ゲートが、ある1本の共通の走査信号線GLnに接続されているTFT素子Trは、走査信号線GLnの信号入力端に近いほうから順に、Trn,1,Trn,2,…,Trn,j,…,Trn,Mと表される。
そして、実施例1の液晶表示パネルでは、まず、ゲートが1本の共通の走査信号線GLnに接続されている各TFT素子(Trn,1,Trn,2,…,Trn,j,…,Trn,M)について、たとえば、下記表1に示すように、各TFT素子におけるチャネル幅W、チャネル長L、およびサイズ(チャネル幅をチャネル長で除した値W/L)を、TFT素子毎に独立して設定する。このとき、各TFT素子(Trn,m(m=1,2,…,j,…,M))のチャネル幅Wn,mおよびチャネル長Ln,mは、たとえば、走査信号線GLnの信号入力端からの距離が長いTFT素子ほど、チャネル幅をチャネル長で除した値(Wn,m/Ln,m)が大きくなるように設定する。
このようにすると、ゲートが1本の共通の走査信号線GLnに接続されているTFT素子(Trn,m(m=1,2,…,j,…,M))は、走査信号線GLnの信号入力端からの距離が短いTFT素子ほど、TFT素子のサイズW/Lが小さくなり、スイッチ能力が低下する。すなわち、走査信号線GLnの信号入力端からの距離が短いTFT素子の書き込み電流値が、走査信号線GLnの信号入力端からの距離が長いTFT素子の書き込み電流値よりも小さくなる。そのため、ゲートが走査信号線GLnに接続されているTFT素子(Trn,m(m=1,2,…,j,…,M))を有する各画素における未書き込み電圧VLの大きさの変化を小さくすることができる。
また、ゲートが1本の共通の走査信号線GLnに接続されているTFT素子(Trn,m(m=1,2,…,j,…,M))のTFT素子サイズW/Lを設定するときに、たとえば、走査信号線GLnの信号入力端からの距離が最も長いTFT素子のサイズWn,M/Ln,Mを基準にして、信号入力端に近づくほどTFT素子のサイズが小さくするように設計すれば、走査信号線GLnの信号入力端からの距離が短いTFT素子を有する画素における寄生容量(配線容量と呼ぶこともある)を小さくすることができる。そのため、ゲートが1本の共通の走査信号線GLnに接続されているTFT素子(Trn,m(m=1,2,…,j,…,M))を有する各画素におけるフィードスルー電圧VFTの大きさのばらつきを低減することができる。
またさらに、実施例1の液晶表示パネルでは、ドレインが1本の共通の映像信号線DLmに接続されている各TFT素子(Tr1,m,Tr2,m,…,Tri,m,…,TrN,m)についても、たとえば、下記表2に示すように、各TFT素子におけるチャネル幅W、チャネル長L、およびサイズ(チャネル幅をチャネル長で除した値W/L)を、TFT素子毎に独立して設定する。このとき、各TFT素子(Trn,m(n=1,2,…,i,…,N))のチャネル幅Wn,mおよびチャネル長Ln,mは、たとえば、映像信号線GLmの信号入力端からの距離が長いTFT素子ほど、チャネル幅をチャネル長で除した値(Wn,m/Ln,m)が大きくなるように設定する。
このようにすると、ドレインが1本の共通の映像信号線DLmに接続されているTFT素子(Trn,m(n=1,2,…,i,…,N))は、映像信号線DLmの信号入力端からの距離が短いTFT素子ほど、TFT素子のサイズW/Lが小さくなり、スイッチ能力が低下する。すなわち、映像信号線DLmの信号入力端からの距離が短いTFT素子の書き込み電流値が、映像信号線DLmの信号入力端からの距離が長いTFT素子の書き込み電流値よりも小さくなる。そのため、ドレインが映像信号線DLmに接続されているTFT素子(Trn,m(n=1,2,…,j,…,N))を有する各画素における未書き込み電圧VLの大きさの変化を小さくすることができる。
図5(a)は、従来の液晶表示パネルにおける1本の走査信号線の信号入力端からの距離と、遅延量、未書き込み電圧、およびフィードスルー電圧との関係を示す模式グラフ図である。図5(b)は、実施例1の液晶表示パネルにおける1本の共通の走査信号線に接続されたTFT素子のサイズW/Lの設定方法の一例を示す模式グラフ図である。
図6(a)は、従来の液晶表示パネルにおける1本の映像信号線の信号入力端からの距離と、遅延時間、未書き込み電圧、およびフィードスルー電圧との関係を示す模式グラフ図である。図6(b)は、実施例1の液晶表示パネルにおける1本の共通の映像信号線に接続されたTFT素子のサイズW/Lの設定方法の一例を示す模式グラフ図である。
図6(a)は、従来の液晶表示パネルにおける1本の映像信号線の信号入力端からの距離と、遅延時間、未書き込み電圧、およびフィードスルー電圧との関係を示す模式グラフ図である。図6(b)は、実施例1の液晶表示パネルにおける1本の共通の映像信号線に接続されたTFT素子のサイズW/Lの設定方法の一例を示す模式グラフ図である。
実施例1の液晶表示パネルは、たとえば、ゲートが、ある1本の共通の走査信号線GLnに接続されているTFT素子に着目したときに、当該走査信号線GLnの信号入力端からの距離が遠いTFT素子ほど、サイズ(たとえば、W/L)を大きくなるようにすることで、ゲートが走査信号線GLnに接続されているTFT素子を有する各画素における未書き込み電圧VLおよびフィードスルー電圧VFTをほぼ同じ大きさにする。
ところで、1本の走査信号線GLnの信号入力端からの距離と、当該走査信号線GLnに入力された走査信号VGの遅延量との関係を調べると、たとえば、図5(a)に示したグラフのようになる。なお、図5(a)に示したグラフの横軸は信号入力端からの相対距離LGinであり、たとえば、信号入力端と、信号入力端から最も遠い画素のTFT素子のゲートが接続されている位置との距離を1にして、信号入力端から各TFT素子までの距離を表している。また、左側の縦軸は、遅延量Tdであり、上にいくほど遅延量が大きくなり、波形のなまりが大きくなる。またこのとき、走査信号線GLnにおける遅延量Tdは、たとえば、信号入力端からの相対距離LGinが0.3付近のところを境にして、相対距離LGinが0.3もより短い(小さい)画素間での遅延量の変化量と0.3よりも長い画素間での変化量とが異なり、相対距離LGinが0.3より短い画素間における変化量のほうが大きい。
またさらに、走査信号線GLnの信号入力端からの相対距離LGinと遅延量Tdとの関係に、ゲートが走査信号線GLnに接続されているTFT素子のサイズW/Lがほぼ同じ値の場合における各画素の未書き込み電圧VLの大きさおよびフィードスルー電圧VFTの大きさの関係を重ね合わせると、たとえば、図5(a)に示すようになる。なお、図5(a)に示したグラフは、右側の縦軸が各画素の未書き込み電圧VL(またはフィードスルー電圧VFT)であり、上にいくほど各電圧VL,VFTが大きくなる。このように、従来の一般的な液晶表示パネルでは、走査信号線GLnの信号入力端からの相対距離LGinが長く(大きく)なるほど、未書き込み電圧VLは大きくなり、フィードスルー電圧VFTの値は小さくなる。またこのとき、未書き込み電圧VLおよびフィードスルー電圧VFTの変化量は、遅延量Tdと同様に、相対距離LGinが0.3よりも短い(小さい)画素間における変化量のほうが大きい。
そこで、1本の共通の走査信号線GLnにゲートが接続されている複数個のTFT素子のサイズW/Lを設定するときには、走査信号線GLnの信号入力端からの距離(位置)と、隣接する2つのTFT素子のサイズW/Lの差Δ(W/L)との関係を、たとえば、図5(b)に示したグラフのようにすることが望ましい。なお、図5(b)のグラフにおいて、横軸は、TFT素子のドレインが接続されている映像信号線DLmの添え字mであり、mは、走査信号線GLnの信号入力端から距離が最も近い映像信号線から順番に1,2,…,Mにしている。また、左側の縦軸は、各TFT素子Trn,mのサイズ(Wn,m/Ln,m)であり、右側の縦軸は、Δ(W/L)=(Wn,m/Ln,m)−(Wn,m−1/Ln,m−1)である。また、左側の縦軸および右側の縦軸は、上にいくほどそれぞれの値が大きくなる。
1本の走査信号線GLnと交差する映像信号線DLがM本であれば、図5(a)に示した信号入力端からの相対距離LGinと、遅延量Td、未書き込み電圧VL、およびフィードスルー電圧VFTとの関係を反映し、たとえば、ドレインが映像信号線DLM/3に接続されているTFT素子を境にして、ドレインが映像信号線DL1〜DLM/3に接続されている各TFT素子におけるサイズの変化量Δ(W/L)が、ドレインが映像信号線DL(M/3)+1〜DLMに接続されている各TFT素子におけるサイズの変化量Δ(W/L)よりも大きくなるようにする。このようにすれば、ゲートが1本の共通の走査信号線GLnに接続されているTFT素子を有する各画素の未書き込み電圧VLおよびフィードスルー電圧VFTをほぼ同じ値にすることができる。なお、上記M/3が整数にならない場合は、M/3に近い整数番目の映像信号線DLを境に、各TFT素子のサイズの変化量Δ(W/L)を変えればよいことはもちろんである。
また、1本の映像信号線DLmの信号入力端からの距離と、当該映像信号線DLmに入力された映像信号DATAの遅延量との関係を調べると、たとえば、図6(a)に示したグラフのようになる。なお、図6(a)に示したグラフの横軸は信号入力端からの相対距離LDinであり、たとえば、信号入力端と、信号入力端から最も遠い画素のTFT素子のドレインが接続されている位置との距離を1にして、信号入力端から各TFT素子までの距離を表している。また、左側の縦軸は、遅延量Tdであり、上にいくほど遅延量が長くなり、波形のなまりが大きくなる。またこのとき、映像信号線DLmにおける遅延量Tdは、たとえば、信号入力端からの相対距離LGinが0.3付近のところを境にして、相対距離LGinが0.3よりも短い(小さい)画素間での遅延量の変化量と0.3よりも長い画素間での変化量とが異なり、相対距離LGinが0.3より短い画素間における変化量のほうが大きい。
またさらに、映像信号線DLmの信号入力端からの相対距離LDinと遅延量Tdとの関係に、ドレインが映像信号線DLmに接続されているTFT素子のサイズW/Lがほぼ同じ値の場合における各画素の未書き込み電圧VLの大きさおよびフィードスルー電圧VFTの大きさの関係を重ね合わせると、たとえば、図6(a)に示すようになる。なお、図6(a)に示したグラフは、右側の縦軸が各画素の未書き込み電圧VL(またはフィードスルー電圧VFT)であり、上にいくほど各電圧VL,VFTが大きくなる。このように、従来の一般的な液晶表示パネルでは、走査信号線GLnの信号入力端からの相対距離LGinが長く(大きく)なるほど、未書き込み電圧VLは大きくなるが、フィードスルー電圧VFTの値はほぼ一定である。またこのとき、未書き込み電圧VLの変化量は、遅延量Tdと同様に、相対距離LGinが0.3よりも短い(小さい)画素間における変化量のほうが大きい。
そこで、1本の共通の映像信号線DLmにドレインが接続されている複数個のTFT素子のサイズW/Lを設定するときには、映像信号線DLmの信号入力端からの距離(位置)と、隣接する2つのTFT素子のサイズW/Lの差Δ(W/L)との関係を、たとえば、図6(b)に示したグラフのようにすることが望ましい。なお、図6(b)のグラフにおいて、横軸は、TFT素子のゲートが接続されている走査信号線GLnの添え字nであり、nは、映像信号線DLmの信号入力端からの距離が最も近い走査信号線から順番に1,2,…,Nにしている。また、左側の縦軸は、各TFT素子Trn,mのサイズ(Wn,m/Ln,m)であり、右側の縦軸は、Δ(W/L)=(Wn,m/Ln,m)−(Wn−1,m/Ln−1,m)である。また、左側の縦軸および右側の縦軸は、上にいくほどそれぞれの値が大きくなる。
このとき、映像信号線DLmと交差する映像信号線GLがN本であれば、図6(a)に示した信号入力端からの相対距離LDinと、遅延量Tdおよび未書き込み電圧VLとの関係を反映し、たとえば、ゲートが走査信号線GLN/3に接続されているTFT素子を境にして、ゲートが走査信号線GL1〜GLN/3に接続されている各TFT素子におけるサイズの変化量Δ(W/L)が、ゲートが走査信号線GL(N/3)+1〜GLNに接続されている各TFT素子におけるサイズの変化量Δ(W/L)よりも大きくなるようにする。このようにすれば、ドレインが1本の共通の映像信号線DLmに接続されているTFT素子を有する各画素の未書き込み電圧VLをほぼ同じ値にすることができる。なお、上記N/3が整数にならない場合は、N/3に近い整数番目の走査信号線GLを境に、各TFT素子のサイズの変化量Δ(W/L)を変えればよいことはもちろんである。
なお、図6(a)および図6(b)に示したような考え方で、ドレインが1本の共通の映像信号線DLmに接続された各TFT素子のサイズW/Lを設定するときには、映像信号線DLmの、走査信号線GLの信号入力端からの距離を考慮する必要がある。ゲートが1本の共通の走査信号線GLiに接続されている各TFT素子のサイズW/Lは、たとえば、図5(b)に示したような分布(関係)になっている必要がある。すなわち、たとえば、ゲートが走査信号線GLiに接続され、ドレインが映像信号線DL1にされているTFT素子Tri,1のサイズと、ゲートが走査信号線GLiに接続され、ドレインが映像信号線DLjにされているTFT素子Tri,jのサイズと、ゲートが走査信号線GLiに接続され、ドレインが映像信号線DLMにされているTFT素子Tri,Mのサイズとの関係は、図5(b)に示したような分布にしたがう関係である必要がある。そのため、ドレインが1本の共通の映像信号線DLmに接続された各TFT素子のサイズW/Lを設定するときには、たとえば、図6(b)に示すように、ドレインが映像信号線DL1に接続されているTFT素子のサイズ、ドレインが映像信号線DLjに接続されているTFT素子のサイズ、ドレインが映像信号線DLMに接続されているTFT素子のサイズがそれぞれ異なる値になるようにし、かつ、走査信号線GLの信号入力端からの距離が長い映像信号線にドレインが接続されているTFT素子のサイズほど、大きくなるようにする。
実施例1の液晶表示パネルは、表示領域DAにマトリクス状に配置された多数個のTFT素子について、たとえば、各TFT素子のサイズ(チャネル幅Wをチャネル長Lで除した値W/L)を上記のような方法で、TFT素子毎に設定することで、1枚の液晶表示パネルの表示領域DAにある各画素における未書き込み電圧VLの大きさおよびフィードスルー電圧VFTの大きさをほぼ等しくすることができ、輝度むらやフリッカ等を低減することができる。
図7(a)は、液晶表示パネルの概略構成を示す模式平面図である。図7(b)は、図7(a)のA−A’線における模式断面図である。
図8(a)は、液晶表示パネルのTFT基板における1つの画素の概略構成の一例を示す模式平面図である。図8(b)は、図8(a)のB−B’線における模式断面図である。図8(c)は、図8(a)のC−C’線における模式断面図である。
図9(a)は、実施例1の構成を適用したTFT基板における1本の走査信号線に沿って配置されたTFT素子の形状の一例を示す模式平面図である。図9(b)は、実施例1の構成を適用したTFT基板における1本の映像信号線に沿って配置されたTFT素子の形状の一例を示す模式平面図である。
図8(a)は、液晶表示パネルのTFT基板における1つの画素の概略構成の一例を示す模式平面図である。図8(b)は、図8(a)のB−B’線における模式断面図である。図8(c)は、図8(a)のC−C’線における模式断面図である。
図9(a)は、実施例1の構成を適用したTFT基板における1本の走査信号線に沿って配置されたTFT素子の形状の一例を示す模式平面図である。図9(b)は、実施例1の構成を適用したTFT基板における1本の映像信号線に沿って配置されたTFT素子の形状の一例を示す模式平面図である。
実施例1で挙げた液晶表示パネル1は、たとえば、図7(a)および図7(b)に示すように、TFT基板101および対向基板102の一対の基板の間に液晶LCを封入したものである。このとき、TFT基板101と対向基板102とは、たとえば、表示領域DAの外側に環状に設けられたシール材103で接着されており、液晶LCは、TFT基板101、対向基板102、およびシール材103で囲まれた空間に密封されている。
TFT基板101は、前述のように、ガラス基板などの絶縁基板の表面に、複数本の走査信号線GL、複数本の映像信号線DL、マトリクス状に配置されたTFT素子、および画素電極PXなどが設けられている基板である。また、対向基板102は、たとえば、ガラス基板などの絶縁基板の表面に、表示領域DAを画素毎に分割する遮光膜やカラーフィルタなどが設けられている基板である。
また、液晶表示パネル1が、たとえば、VA方式またはTN方式などの縦電界駆動方式の場合、共通電極CTは、対向基板102に設けられる。また、液晶表示パネル1が、たとえば、IPS方式などの横電界駆動方式の場合、共通電極CTは、TFT基板101に設けられる。
また、液晶表示パネル1が透過型または半透過型の場合、TFT基板101および対向基板102の外側を向いた面には、たとえば、一対の偏光板104A,104Bが設けられる。またこのとき、TFT基板101と偏光板104Aとの間、および他方の基板102と偏光板104Bとの間に、それぞれ、1層または複数層の位相差板が設けられていることもある。
また、液晶表示パネル1が反射型の場合、一般に、TFT基板101側の偏光板104Aや位相差板は不要である。
このような液晶表示パネル1において、TFT基板101の表示領域DAにある1つの画素の構成は、たとえば、図8(a)乃至図8(c)に示すような構成になっている。TFT基板101は、たとえば、ガラス基板などの絶縁基板SUBの表面に、複数本の走査信号線GLが形成されている。走査信号線GLは、たとえば、アルミニウム膜などの導電膜をエッチングして形成される。
また、絶縁基板SUBおよび走査信号線GLの上には、TFT素子のゲート絶縁膜としての機能を有する第1の絶縁層PAS1を介して、TFT素子の半導体層SC、映像信号線DL、TFT素子のドレイン電極SD1およびソース電極SD2が形成されている。第1の絶縁層PAS1は、たとえば、シリコン酸化膜(SiO2)を成膜して形成される。半導体層SCは、たとえば、アモルファスシリコン膜をエッチングした後、不純物を注入してチャネル領域、ドレイン領域、およびソース領域を形成される。映像信号線DL、ドレイン電極SD1、およびソース電極SD2は、たとえば、アルミニウム膜などの導体膜をエッチングして形成される。このとき、ドレイン電極SD1は、たとえば、映像信号線DLの一部分として、映像信号線DLと一体形成される。
また、映像信号線DLなどの上には、第2の絶縁層PAS2を介して、画素電極PXが形成されている。画素電極PXは、たとえば、ITO膜などの光透過率が高い導電膜をエッチングして形成される。また、画素電極PXは、スルーホールTHでソース電極SD2に接続される。
また、図8(b)および図8(c)では省略しているが、画素電極PXの上には、たとえば、配向膜が形成されている。
TFT基板101の1画素の構成が、図8(a)乃至図8(c)に示したような構成である場合に、たとえば、上記表1および表2に示したように、各TFT素子のサイズW/Lを個別に設定すると、ある1本の走査信号線GLnにゲートが接続されている各TFT素子のチャネル幅Wおよびチャネル長Lは、たとえば、図9(a)に示すようになる。なお、図9(a)には、走査信号線GLnの信号入力端からの距離が最も短い映像信号線DL1にドレインが接続されているTFT素子Trn,1と、走査信号線GLnの信号入力端からの距離が最も長い映像信号線DLMにドレインが接続されているTFT素子Trn,Mと、それらの間にある映像信号線DLn,M/3にドレインが接続されているTFT素子Trn,M/3のみを示している。
ゲートが1本の共通の走査信号線GLnに接続されているTFT素子について、たとえば、図5(b)に示したグラフの関係に基づいて各TFT素子のチャネル幅Wおよびチャネル長Lを設定する場合、映像信号線DL1にドレインが接続されているTFT素子Trn,1のサイズWn,1/Ln,1と映像信号線DLM/3にドレインが接続されているTFT素子Trn,M/3のサイズWn,M/3/Ln,M/3との変化量Δ(W/L)は、映像信号線DLM/3にドレインが接続されているTFT素子Trn,M/3のサイズWn,M/3/Ln,M/3と映像信号線DLMにドレインが接続されているTFT素子Trn,MのサイズWn,M/Ln,Mとの変化量Δ(W/L)よりも大きくする。このとき、各TFT素子のサイズW/Lは、たとえば、各TFT素子のチャネル長Ln,mの寸法を一定にし、チャネル幅Wn,mの寸法を、走査信号線GLnの信号入力端から遠いTFT素子ほど大きくする。
同様に、ドレインが1本の共通の映像信号線DLmに接続されているTFT素子のチャネル幅Wおよびチャネル長Lは、たとえば、図9(b)に示すようになる。なお、図9(b)には、映像信号線DLmの信号入力端からの距離が最も短い走査信号線GL1にゲートが接続されているTFT素子Tr1,mと、映像信号線DLmの信号入力端からの距離が最も長い走査信号線GLNにゲートが接続されているTFT素子TrN,mと、それらの間にある走査信号線GLN/3,mにゲートが接続されているTFT素子TrN/3,mのみを示している。
ドレインが1本の共通の映像信号線DLmに接続されているTFT素子について、たとえば、図6(b)に示したグラフの関係に基づいて各TFT素子のチャネル幅Wおよびチャネル長Lを設定する場合、走査信号線GL1にゲートが接続されているTFT素子Tr1,mのサイズW1,m/L1,mと走査信号線GLN/3にゲートが接続されているTFT素子TrN/3,mのサイズWN/3,m/LN/3,mとの変化量Δ(W/L)は、走査信号線GLN/3にゲートが接続されているTFT素子TrN/3,mのサイズWN/3,m/LN/3,nと走査信号線GLNにゲートが接続されているTFT素子TrN,mのサイズWN,m/LN,mの変化量Δ(W/L)よりも大きくする。このときも、各TFT素子のサイズW/Lは、たとえば、各TFT素子のチャネル長Ln,mの寸法を一定にし、チャネル幅Wn,mの寸法を、映像信号線DLmの信号入力端から遠いTFT素子ほど大きくする。
なお、図9(a)および図9(b)に示した例では、各TFT素子のチャネル長Lを一定にし、チャネル幅Wを変えて各TFT素子のサイズW/Lを変えているが、これに限らず、チャネル長Lのみ、またはチャネル幅Wおよびチャネル長Lの両方を変えて各TFT素子のサイズW/Lを変えてもよいことはもちろんである。
以上説明したように、実施例1の液晶表示パネルによれば、表示領域DAにマトリクス状に配置された各TFT素子のサイズW/Lを、個別に設定することで、走査信号線GLの配線遅延および映像信号線DLの配線遅延による各画素の未書き込み電圧VLの変化を小さくすることができる。
また、各TFT素子のサイズW/Lを設定するときに、信号入力端からの距離が最も遠いTFT素子のサイズを基準にして、信号入力端からの距離が近くなるほどTFT素子のサイズが小さくなるようにすれば、信号入力端からの距離が短いTFT素子を有する画素の寄生容量を小さくでき、各画素のフィードスルー電圧VFTの変化も小さくすることができる。
また、表示領域DAを構成する各画素における未書き込み電圧VLおよびフィードスルー電圧VFTの変化を小さくすることができるので、たとえば、液晶テレビなどの大画面の液晶表示装置でも輝度むらやフリッカの発生を低減でき、表示品質を向上させることができる。
また、実施例1で説明した構成は、液晶テレビなどに用いられる大画面の液晶表示パネルに限らず、たとえば、高精細あるいは高速駆動の液晶表示パネルにも適用できる。そのため、実施例1の構成は、たとえば、ノートPCや携帯電話端末などのディスプレイに用いられる中小型の液晶表示パネルにも適用できることはもちろんである。
図10(a)は、本発明にかかわる液晶表示装置の第1の変形例の概略構成を示す模式ブロック図である。図10(b)は、図10(a)に示した液晶表示パネルに実施例1の構成を適用する場合における1本の共通の映像信号線に接続されたTFT素子のサイズW/Lの設定方法の一例を示す模式グラフ図である。
実施例1では、たとえば、図1(a)や図4に示したように、液晶表示パネル1(表示領域DA)の上側に、各映像信号線DLの信号入力端が設けられている場合を例に挙げており、N本の走査信号線GLに対して、映像信号線DLの信号入力端からの距離が短い上側の走査信号線から順に、GL1,…,GLi,…,GLNとしている。
しかしながら、近年の液晶表示装置には、たとえば、図10(a)に示すように、液晶表示パネル1(表示領域DA)の下側に、各映像信号線DLの信号入力端が設けられている液晶表示装置もある。この場合、N本の走査信号線GLを、表示領域DAの最も上側にある走査信号線から順に、GL1,…,GLi,…,GLNとすると、映像信号線DLの信号入力端からの距離が最も短いのは走査信号線GLNになる。
このように、表示領域DAの最も下側にある走査信号線GLNが、映像信号線DLの信号入力端からの距離が最も短い走査信号線GLになる場合、ドレインが1本の共通の映像信号線DLmに接続されている各TFT素子のサイズW/Lは、たとえば、図10(b)に示したグラフのようにすればよいことはもちろんである。なお、図10(b)に示したグラフの横軸は、TFT素子のゲートが接続されている走査信号線GLnの添え字nであり、nは、映像信号線DLmの信号入力端からの距離が最も近い走査信号線から順番に1,2,…,Nにしている。また、左側の縦軸は、各TFT素子Trn,mのサイズ(Wn,m/Ln,m)であり、右側の縦軸は、Δ(W/L)=(Wn,m/Ln,m)−(Wn−1,m/Ln−1,m)である。また、左側の縦軸および右側の縦軸は、上にいくほどそれぞれの値が大きくなる。
図11(a)は、本発明にかかわる液晶表示装置の第2の変形例の概略構成を示す模式ブロック図である。図11(b)は、図11(a)に示した液晶表示パネルに実施例1の構成を適用する場合における1本の走査信号線の位置と走査信号の遅延量との関係の一例、1本の走査信号線の位置と1本の共通の走査信号線に接続されたTFT素子を有する画素の未書き込み電圧との関係の一例、および1本の共通の走査信号線に接続されたTFT素子のサイズW/Lの設定方法の一例を示す模式グラフ図である。
実施例1では、たとえば、図1(a)や図4に示したように、液晶表示パネル1(表示領域DA)の左側に、各走査信号線GLの信号入力端が設けられている場合を例に挙げており、M本の映像信号線DLに対して、走査信号線GLの信号入力端からの距離が短い左側の映像信号線から順に、DL1,…,DLj,…DLMとしている。
しかしながら、近年の液晶表示装置には、たとえば、図11(a)に示すように、液晶表示パネル1(表示領域DA)の左側および右側の両方に、各走査信号線GLの信号入力端が設けられている液晶表示装置もある。この場合、M本の映像信号線DLを、表示領域DAの最も左側にある映像信号線から順に、DL1,…,DLj,…DLMとすると、走査信号線GLの信号入力端からの距離が最も短い映像信号線DLは、たとえば、最も外側に形成された映像信号線DL1,DLMの2本になる。そして、走査信号線GLの信号入力端からの距離が最も長い映像信号線DLは、最も外側に形成された2本の映像信号線DL1,DLMの中間付近に形成された映像信号線DLuになる。
このとき、1本の走査信号線GLnに入力された走査信号VGの遅延量Tdは、たとえば、図11(b)に示したような変化になり、最も外側に形成された2本の映像信号線DL1,DLMの中間付近に形成された映像信号線DLuと交差する位置またはその近傍で、遅延量が最も大きくなる。そのため、ゲートが1本の共通の走査信号線GLnに接続されたTFT素子を有する各画素における未書き込み電圧VLも、図11(b)に示したような変化になる。したがって、1本の走査信号線GLnの両端を信号入力端にしている液晶表示パネル1の場合、ゲートが1本の共通の走査信号線GLnに接続されている各TFT素子のサイズ(Wm/Lm)は、たとえば、図11(b)に示したグラフのように設定すればよいことはもちろんである。なお、図11(b)のグラフにおいて、横軸は、TFT素子のドレインが接続されている映像信号線DLmの添え字mであり、mは、走査信号線GLnの左側の信号入力端から距離が最も近い映像信号線から順番に1,2,…,Mにしている。また、左側の縦軸は、下から順に、走査信号の遅延量Td、未書き込み電圧VL、および各TFT素子Trn,mのサイズ(Wn,m/Ln,m)である。また、左側の各縦軸は、上にいくほどそれぞれの値が大きくなる。
すなわち、実施例1の液晶表示パネルでは、TFT基板101の表示領域DAに対する走査信号線GLの信号入力端の位置、および映像信号線DLの信号入力端の位置に応じて、各TFT素子のサイズW/Lを設定すればよい。したがって、TFT基板101の表示領域DAに対する走査信号線GLの信号入力端の位置、および映像信号線DLの信号入力端の位置が、図4(図1(a))、図10(a)、および図11(a)に示したような位置関係でなくても、実施例1で説明した構成を適用できることはもちろんである。
図12(a)乃至図12(d)は、本発明による実施例2のTFT基板の概略構成の一例を説明するための模式図である。
図12(a)は、第1の絶縁層を形成した直後の絶縁基板の構成の一例を示す模式平面図である。図12(b)は、図12(a)のD−D'線における断面構成の一例を示す模式断面図である。図12(c)は、図12(a)に示した2つの画素SP5,SP6のTFT素子の平面形状の一例を示す模式平面図である。図12(d)は、実施例2の液晶表示パネルにおける1本の走査信号線の位置と走査信号の遅延量との関係の一例、1本の走査信号線の位置と1本の共通の走査信号線に接続されたTFT素子を有する画素の未書き込み電圧との関係の一例、および1本の共通の走査信号線に接続されたTFT素子のサイズW/Lの設定方法の一例を示す模式グラフ図である。
なお、図12(c)は、2つの画素SP5,SP6のTFT素子のy方向の断面図であり、図8(b)に示した断面図のうちのTFT素子の部分の構成と対応している。
図12(a)は、第1の絶縁層を形成した直後の絶縁基板の構成の一例を示す模式平面図である。図12(b)は、図12(a)のD−D'線における断面構成の一例を示す模式断面図である。図12(c)は、図12(a)に示した2つの画素SP5,SP6のTFT素子の平面形状の一例を示す模式平面図である。図12(d)は、実施例2の液晶表示パネルにおける1本の走査信号線の位置と走査信号の遅延量との関係の一例、1本の走査信号線の位置と1本の共通の走査信号線に接続されたTFT素子を有する画素の未書き込み電圧との関係の一例、および1本の共通の走査信号線に接続されたTFT素子のサイズW/Lの設定方法の一例を示す模式グラフ図である。
なお、図12(c)は、2つの画素SP5,SP6のTFT素子のy方向の断面図であり、図8(b)に示した断面図のうちのTFT素子の部分の構成と対応している。
実施例2では、1つの画素の構成が、図8(a)乃至図8(c)に示した構成のTFT基板101を例に挙げ、表示品質をさらに向上させることが可能なTFT基板101の構成について説明する。
1つの画素の構成が、図8(a)乃至図8(c)に示した構成のTFT基板101を製造するときには、まず、ガラス基板などの絶縁基板SUBの表面に複数本の走査信号線GLを形成する。次に、各TFT素子のゲート絶縁膜としての機能を有する第1の絶縁層PAS1を形成する。次に、半導体層SCを形成する。次に、映像信号線DL(ドレイン電極SD1を含む)およびソース電極SD2を形成する。次に、第2の絶縁層PAS2を形成する。そして最後に、画素電極PXを形成する。
従来のTFT基板101の製造方法において、たとえば、各TFT素子のチャネル幅Wの寸法およびチャネル長Lの寸法は、一般に、各TFT素子のゲート絶縁膜(第1の絶縁層PAS1)の厚さが均一であることを前提にして設定されている。すなわち、実施例1で説明した構成のTFT基板101を、従来の製造方法に沿って製造する場合、各TFT素子のチャネル幅Wの寸法およびチャネル長Lの寸法は、一般に、各TFT素子のゲート絶縁膜(第1の絶縁層PAS1)の厚さが均一であることを前提にして設定することが考えられる。
しかしながら、第1の絶縁層PAS1まで形成された絶縁基板SUBについて、図12(a)に示すように、画素SP5および画素SP6を通るy方向の断面をみると、たとえば、図12(b)に示すように、第1の絶縁層PAS1が、y方向の両端のうちの一方の端部SBy1から、他方の端部SBy2に向かって単調に厚くなるように形成されていることがある。
第1の絶縁層PAS1の膜厚が、図12(b)に示したような変化をしている場合、画素SP5のTFT素子の断面形状、および画素SP6のTFT素子の断面形状は、たとえば、図12(c)に示すようになる。すなわち、画素SP5のTFT素子におけるゲート絶縁膜(第1の絶縁層PAS1)の膜厚GIDiが、画素SP6のTFT素子におけるゲート絶縁膜(第1の絶縁層PAS1)の膜厚GIDvよりも薄くなっている。
このとき、ドレインが1本の共通の映像信号線DLに接続されている各TFT素子のゲート絶縁膜の膜厚について、設計時に想定している膜厚GIDLと、実際に形成された第1の絶縁層PAS1の膜厚GIDRとの関係が、たとえば、図12(d)の下側のグラフに示すような関係になっていると、当該TFT素子を有する各画素において設計時に想定している未書き込み電圧VLLと、実際の未書き込み電圧VLRとの関係は、たとえば、図12(d)の中央のグラフに示すような関係になる。すなわち、映像信号線DLの信号入力端からの距離が長い画素ほど、実際の未書き込み電圧VLRが、設計時に想定している未書き込み電圧VLLよりも大きくなる。
したがって、このような場合には、たとえば、図12(d)の上側のグラフに示すように、設計時の各TFT素子のサイズ(Wn/Ln)Lを、各TFT素子のゲート絶縁膜(第1の絶縁層PAS1)の膜厚GIDRを反映した各TFT素子のサイズ(Wn/Ln)Rに補正する。
なお、図12(d)のグラフにおいて、横軸は、TFT素子のゲートが接続されている走査信号線GLnの添え字nであり、nは、走査信号線GLnの信号入力端から距離が最も近い映像信号線から順番に1,2,…,Nにしている。また、左側の縦軸は、下から順に、走査信号の遅延量Td、未書き込み電圧VL、および各TFT素子Trn,mのサイズ(Wn,m/Ln,m)である。また、左側の各縦軸は、上にいくほどそれぞれの値が大きくなる。
このように、実際に形成された第1の絶縁層PAS1の膜厚の変化に応じて、各TFT素子のサイズ(Wn/Ln)を補正することで、ゲート絶縁膜の膜厚の変化による、設計時の書き込み電流値と実際に形成されたTFT素子における書き込み電流値の差を小さくすることができる。そのため、各画素における未書き込み電圧VLの変化をさらに小さくすることができる。
なお、第1の絶縁層PAS1の膜厚の変化は、たとえば、TFT基板101毎に無作為な分布になることは非常に少なく、TFT基板101の製造方法により、いくつかのパターンに分類できる。以下、TFT基板101の製造方法と第1の絶縁層PAS1の膜厚分布のパターン(傾向)の一例について説明する。
図13(a)は、1枚のマザーガラスから2枚のTFT基板を切り出す場合の絶縁膜の膜厚分布を示す模式平面図である。図13(b)は、1枚のマザーガラスから4枚のTFT基板を切り出す場合の絶縁膜の膜厚分布を示す模式平面図である。図13(c)は、1枚のマザーガラスから6枚のTFT基板を切り出す場合の絶縁膜の膜厚分布を示す模式平面図である。図13(d)は、1枚のマザーガラスから15枚のTFT基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
現在、液晶表示パネル1に用いられるTFT基板101は、たとえば、1枚の大面積のガラス基板(マザーガラス)を用いて複数枚分のTFT基板を形成した後、前記マザーガラスから各TFT基板101を切り出す、多面取りと呼ばれる方法で製造している。
1枚のマザーガラスから2枚のTFT基板101を切り出す、いわゆる2面取りの場合は、たとえば、図13(a)に示すように、1枚のマザーガラス5の領域501,502のそれぞれにTFT基板101が形成される。そして、各領域501,502にTFT基板101を形成した後、マザーガラス5から当該領域501,502を切り出すことで、2枚のTFT基板101を得る。
このような2面取りの場合、マザーガラス5の領域501,502のそれぞれに第1の絶縁層PAS1を形成するための絶縁膜は、一般に、マザーガラス5の全面に形成(成膜)される。このとき、マザーガラス5の全面に形成される絶縁膜の膜厚分布は、たとえば、図13(a)に二点鎖線で示したような、マザーガラス5の中心Pを中心とする同心円で表され、中心Pおよびその近傍が最も厚く、中心Pから遠ざかるにつれて徐々に薄くなっていくような分布になる。これは、絶縁膜を形成する際に、たとえば、プラズマCVD法で成膜するためである。
1枚のマザーガラスから4枚のTFT基板101を切り出す、いわゆる4面取りの場合は、たとえば、図13(b)に示すように、1枚のマザーガラス5の領域511,512,513,514のそれぞれにTFT基板101が形成される。そして、各領域511〜514にTFT基板101を形成した後、マザーガラス5から当該領域511〜514を切り出すことで、4枚のTFT基板101を得る。
このような4面取りの場合も、マザーガラス5の領域511〜514のそれぞれに第1の絶縁層PAS1を形成するための絶縁膜は、一般に、マザーガラス5の全面に形成される。このときも、マザーガラス5の全面に形成される絶縁膜の膜厚分布は、たとえば、図13(b)に二点鎖線で示したような、マザーガラス5の中心Pを中心とする同心円で表され、中心Pおよびその近傍が最も厚く、中心Pから遠ざかるにつれて徐々に薄くなっていくような分布になる。
1枚のマザーガラスから6枚のTFT基板101を切り出す、いわゆる6面取りの場合は、たとえば、図13(c)に示すように、1枚のマザーガラス5の領域521,522,523,524,525,526のそれぞれにTFT基板101が形成される。そして、各領域521〜526にTFT基板101を形成した後、マザーガラス5から当該領域521〜526を切り出すことで、6枚のTFT基板101を得る。
このような6面取りの場合も、たとえば、マザーガラス5の領域521〜526のそれぞれに第1の絶縁層PAS1を形成するための絶縁膜は、一般に、マザーガラス5の全面に形成される。このときも、マザーガラス5の全面に形成される絶縁膜の膜厚分布は、たとえば、図13(c)に二点鎖線で示したような、マザーガラス5の中心Pを中心とする同心円で表され、中心Pおよびその近傍が最も厚く、中心Pから遠ざかるにつれて徐々に薄くなっていくような分布になる。
1枚のマザーガラスから15枚のTFT基板1を切り出す、いわゆる15面取りの場合は、たとえば、図13(d)に示すように、1枚のマザーガラス5の領域531,532,533,534,535,536,537,538,539,540,541,542,543,544,545のそれぞれにTFT基板101が形成される。そして、各領域531〜545にTFT基板101を形成した後、マザーガラス5から当該領域531〜545を切り出すことで、15枚のTFT基板101を得る。
このような15面取りの場合も、たとえば、マザーガラス5の領域531〜545のそれぞれに第1の絶縁層PAS1を形成するための絶縁膜は、一般に、マザーガラス5の全面に形成される。このときも、マザーガラス5の全面に形成される絶縁膜の膜厚分布は、たとえば、図13(d)に二点鎖線で示したような、マザーガラス5の中心Pを中心とする同心円で表され、中心Pおよびその近傍が最も厚く、中心Pから遠ざかるにつれて徐々に薄くなっていくような分布になる。
ここで、図13(a)乃至図13(d)に示した、1枚のマザーガラス5上における絶縁膜の膜厚分布と、マザーガラス5から切り出される各領域、すなわち1枚のTFT基板101が形成される領域における絶縁膜の膜厚分布との関係をみると、その関係は、以下の4つのパターンに分類されることがわかる。
1つめのパターンは、絶縁膜のx方向の膜厚およびy方向の膜厚が、それぞれ、図13(a)に示した領域501,502、図13(d)に示した領域537,539のような変化をしているパターンである。この1つめのパターンと、1枚のTFT基板101の表示領域に形成される各TFT素子(アクティブ素子)のゲート絶縁膜との関係について、図14を参照して説明する。
図14は、絶縁膜の膜厚分布の1つめのパターンと各TFT素子のゲート絶縁膜の厚さとの関係の一例を説明するための模式平面図である。
絶縁膜の膜厚分布の1つめのパターンと各TFT素子のゲート絶縁膜の厚さとの関係を説明するにあたっては、図14に示すように、2面取りの場合におけるマザーガラス5の領域501に形成するTFT基板を例に挙げる。図14において、GL1,GLNは、表示領域の最も外側に配置されている走査信号線を示しており、DL1,DLMは、表示領域の最も外側に配置されている映像信号線を示している。また、2本の走査信号線GL1,GLNの間には、図示していない複数本の走査信号線が配置されている。また、2本の映像信号線DL1,DLMの間には、それらのほぼ中間に位置する映像信号線DLuおよび図示していない複数本の映像信号線が配置されている。
このとき、走査信号線GLNの上における第1の絶縁層PAS1の膜厚は、たとえば、走査信号線GLNと映像信号線DLuとが交差している点もしくはその近傍で最も厚くなり、当該交差している点からの距離が長くなるにつれて薄くなっていく。そのため、ゲートが走査信号線GLNに接続されている各TFT素子のゲート絶縁膜の膜厚は、たとえば、ドレインが映像信号線DLuに接続されているTFT素子のゲート絶縁膜が最も厚くなり、ドレインが映像信号線DL1に接続されているTFT素子またはドレインが映像信号線DLMに接続されているTFT素子、あるいはその両方のゲート絶縁膜が最も薄くなる。
また、映像信号線DLuの下における第1の絶縁層PAS1の膜厚は、たとえば、走査信号線GL1と映像信号線DLuとが交差している点から、走査信号線GLNと映像信号線DLuとが交差している点に向かって、単調に厚くなる。そのため、ドレインが映像信号線DLuに接続されている各TFT素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線GL1に接続されているTFT素子のゲート絶縁膜が最も薄くなり、ゲートが走査信号線GLNに接続されているTFT素子のゲート絶縁膜が最も厚くなる。
したがって、マザーガラス5の領域501に形成されるTFT基板101における、各TFT素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線GLNに接続され、ドレインが映像信号線DLuに接続されているTFT素子のゲート絶縁膜が最も厚くなり、当該TFT素子からの距離が長いTFT素子のゲート絶縁膜ほど薄くなる。そのため、このような各TFT素子のゲート絶縁膜の膜厚の変化と、領域501に形成されるTFT基板101における各走査信号線GLの信号入力端の位置および各映像信号線DLの信号入力端の位置との関係に基づいて、各TFT素子のサイズW/Lを個別に設定することで、各画素における未書き込み電圧VLの大きさの変化、およびフィードスルー電圧VFTの大きさの変化を小さくすることができる。
なお、図14に沿った上記の説明では、2面取りの場合のマザーガラス5の領域501に形成するTFT基板を例に挙げているが、もう1つの領域502に形成するTFT基板についても、領域501のTFT基板と同様の考え方で各TFT素子のサイズW/Lを個別に設定することで、各画素における未書き込み電圧VLの大きさの変化、およびフィードスルー電圧VFTの大きさの変化を小さくすることができる。また、図13(d)に示した15面取りの場合における領域537,539に形成するTFT基板についても、領域501のTFT基板と同様の考え方で各TFT素子のサイズW/Lを個別に設定することで、各画素における未書き込み電圧VLの大きさの変化、およびフィードスルー電圧VFTの大きさの変化を小さくすることができる。
次に、2つめのパターンを説明する。2つめのパターンは、絶縁膜のx方向の膜厚およびy方向の膜厚が、それぞれ、図13(c)に示した領域522,525、図13(d)に示した領域532,535,541,544のような変化をしているパターンである。この2つめのパターンと、1枚のTFT基板101の表示領域に形成される各TFT素子(アクティブ素子)のゲート絶縁膜との関係について、図15を参照して説明する。
図15は、絶縁膜の膜厚分布の2つめのパターンと各TFT素子のゲート絶縁膜の厚さとの関係の一例を説明するための模式平面図である。
絶縁膜の膜厚分布の2つめのパターンと各TFT素子のゲート絶縁膜の厚さとの関係を説明するにあたっては、図15に示すように、6面取りの場合におけるマザーガラス5の領域522に形成するTFT基板を例に挙げる。図15において、GL1,GLNは、表示領域の最も外側に配置されている走査信号線を示しており、DL1,DLMは、表示領域の最も外側に配置されている映像信号線を示している。また、2本の走査信号線GL1,GLNの間には、それらのほぼ中間に位置する走査信号線GLvおよび図示していない複数本の走査信号線が配置されている。また、2本の映像信号線DL1,DLMの間には、図示していない複数本の映像信号線が配置されている。
このとき、走査信号線GLvの上における第1の絶縁層PAS1の膜厚は、たとえば、走査信号線GLvと映像信号線DL1とが交差している点から、走査信号線GLvと映像信号線DLMとが交差している点に向かって、単調に厚くなる。そのため、ゲートが走査信号線GLvに接続されている各TFT素子のゲート絶縁膜の膜厚は、たとえば、ドレインが映像信号線DL1に接続されているTFT素子のゲート絶縁膜が最も薄くなり、ドレインが映像信号線DLMに接続されているTFT素子のゲート絶縁膜が最も厚くなる。
また、映像信号線DLMの下における第1の絶縁層PAS1の膜厚は、たとえば、走査信号線GLvと映像信号線DLMとが交差している点もしくはその近傍で最も厚くなり、当該交差している点からの距離が長くなるにつれて薄くなっていく。そのため、ドレインが映像信号線DLMに接続されている各TFT素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線GLvに接続されているTFT素子のゲート絶縁膜が最も厚くなり、ゲートが走査信号線GL1に接続されているTFT素子またはゲートが走査信号線GLNに接続されているTFT素子、あるいはその両方のゲート絶縁膜が最も薄くなる。
したがって、マザーガラス5の領域522に形成されるTFT基板101における、各TFT素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線GLvに接続され、ドレインが映像信号線DLMに接続されているTFT素子のゲート絶縁膜が最も厚くなり、当該TFT素子からの距離が長いTFT素子のゲート絶縁膜ほど薄くなる。そのため、このような各TFT素子のゲート絶縁膜の膜厚の変化と、領域522に形成されるTFT基板101における各走査信号線GLの信号入力端の位置および各映像信号線DLの信号入力端の位置との関係に基づいて、各TFT素子のサイズW/Lを個別に設定することで、各画素における未書き込み電圧VLの大きさの変化、およびフィードスルー電圧VFTの大きさの変化を小さくすることができる。
なお、図15に沿った上記の説明では、6面取りの場合のマザーガラス5の領域522に形成するTFT基板を例に挙げているが、もう1つの領域525に形成するTFT基板についても、領域522のTFT基板と同様の考え方で各TFT素子のサイズW/Lを個別に設定することで、各画素における未書き込み電圧VLの大きさの変化、およびフィードスルー電圧VFTの大きさの変化を小さくすることができる。また、図13(d)に示した15面取りの場合における領域532,535,541,544に形成するTFT基板についても、領域522のTFT基板と同様の考え方で各TFT素子のサイズW/Lを個別に設定することで、各画素における未書き込み電圧VLの大きさの変化、およびフィードスルー電圧VFTの大きさの変化を小さくすることができる。
次に、3つめのパターンを説明する。3つめのパターンは、絶縁膜のx方向の膜厚およびy方向の膜厚が、図13(b)に示した領域511,512,513,514、図13(c)に示した領域521,523,524,526、図13(d)に示した領域531,533,534,536,540,542,543,545のような変化をしているパターンである。この3つめのパターンと、1枚のTFT基板101の表示領域に形成される各TFT素子(アクティブ素子)のゲート絶縁膜との関係について、図16を用いて説明する。
図16は、絶縁膜の膜厚分布の3つめのパターンと各TFT素子のゲート絶縁膜の厚さとの関係の一例を説明するための模式平面図である。
絶縁膜の膜厚分布の3つめのパターンと各TFT素子のゲート絶縁膜の厚さとの関係を説明するにあたっては、図16に示すように、4面取りの場合におけるマザーガラス5の領域511に形成するTFT基板を例に挙げる。図16において、GL1,GLNは、表示領域の最も外側に配置されている走査信号線を示しており、DL1,DLMは、表示領域の最も外側に配置されている映像信号線を示している。また、2本の走査信号線GL1,GLNの間には、図示していない複数本の走査信号線が配置されており、2本の映像信号線DL1,DLMの間には、図示していない複数本の映像信号線が配置されている。
このとき、走査信号線GLNの上における第1の絶縁層PAS1の膜厚は、たとえば、走査信号線GLNと映像信号線DL1とが交差している点から、走査信号線GLNと映像信号線DLMとが交差している点に向かって、単調に厚くなる。そのため、ゲートが走査信号線GLNに接続されている各TFT素子のゲート絶縁膜の膜厚は、たとえば、ドレインが映像信号線DL1に接続されているTFT素子のゲート絶縁膜が最も薄くなり、ドレインが映像信号線DLMに接続されているTFT素子のゲート絶縁膜が最も厚くなる。
また、映像信号線DLMの下における第1の絶縁層PAS1の膜厚は、たとえば、走査信号線GL1と映像信号線DLMとが交差している点から、走査信号線GLNと映像信号線DLMとが交差している点に向かって、単調に厚くなる。そのため、ドレインが映像信号線DLMに接続されている各TFT素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線GL1に接続されているTFT素子のゲート絶縁膜が最も薄くなり、ゲートが走査信号線GLNに接続されているTFT素子のゲート絶縁膜が最も厚くなる。
したがって、マザーガラス5の領域511に形成されるTFT基板101における、各TFT素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線GLNに接続され、ドレインが映像信号線DLMに接続されているTFT素子のゲート絶縁膜が最も厚くなり、当該TFT素子からの距離が長いTFT素子のゲート絶縁膜ほど薄くなる。そのため、このような各TFT素子のゲート絶縁膜の膜厚の変化と、領域511に形成されるTFT基板101における各走査信号線GLの信号入力端の位置および各映像信号線DLの信号入力端の位置との関係に基づいて、各TFT素子のサイズW/Lを個別に設定することで、各画素における未書き込み電圧VLの大きさの変化、およびフィードスルー電圧VFTの大きさの変化を小さくすることができる。
なお、図16に沿った上記の説明では、4面取りの場合のマザーガラス5の領域511に形成するTFT基板を例に挙げているが、他の3つの領域512〜514に形成するTFT基板についても、領域511のTFT基板と同様の考え方で各TFT素子のサイズW/Lを個別に設定することで、各画素における未書き込み電圧VLの大きさの変化、およびフィードスルー電圧VFTの大きさの変化を小さくすることができる。また、図13(c)に示した6面取りの場合における領域521,523,524,526に形成するTFT基板、図13(d)に示した15面取りの場合における領域532,535,541,544に形成するTFT基板についても、領域511領域511のTFT基板と同様の考え方で各TFT素子のサイズW/Lを個別に設定することで、各画素における未書き込み電圧VLの大きさの変化、およびフィードスルー電圧VFTの大きさの変化を小さくすることができる。
最後に、4つめのパターンを説明する。4つめのパターンは、絶縁膜のx方向の膜厚およびy方向の膜厚が、図13(d)に示した領域538のような変化をしているパターンである。この4つめのパターンと、1枚のTFT基板101の表示領域に形成される各TFT素子(アクティブ素子)のゲート絶縁膜との関係について、図17を参照して説明する。
図17は、絶縁膜の膜厚分布の4つめのパターンと各TFT素子のゲート絶縁膜の厚さとの関係の一例を説明するための模式平面図である。
絶縁膜の膜厚分布の4つめのパターンと各TFT素子のゲート絶縁膜の厚さとの関係を説明するにあたっては、図17に示すように、15面取りの場合におけるマザーガラス5の領域538に形成するTFT基板を例に挙げる。図17において、GL1,GLNは、表示領域の最も外側に配置されている走査信号線を示しており、DL1,DLMは、表示領域の最も外側に配置されている映像信号線を示している。また、2本の走査信号線GL1,GLNの間には、それらのほぼ中間に位置する走査信号線GLvおよび図示していない複数本の走査信号線が配置されている。また、2本の映像信号線DL1,DLMの間には、それらのほぼ中間に位置する映像信号線DLuおよび図示していない複数本の映像信号線が配置されている。
このとき、走査信号線GLvの上における第1の絶縁層PAS1の膜厚は、たとえば、走査信号線GLvと映像信号線DLuとが交差している点もしくはその近傍で最も厚くなり、当該交差している点からの距離が長くなるにつれて薄くなっていく。そのため、ゲートが走査信号線GLvに接続されている各TFT素子のゲート絶縁膜の膜厚は、たとえば、ドレインが映像信号線DLuに接続されているTFT素子のゲート絶縁膜が最も厚くなり、ドレインが映像信号線DL1に接続されているTFT素子またはドレインが映像信号線DLMに接続されているTFT素子、あるいはその両方のゲート絶縁膜が最も薄くなる。
また、映像信号線DLuの下における第1の絶縁層PAS1の膜厚は、たとえば、走査信号線GLvと映像信号線DLuとが交差している点もしくはその近傍で最も厚くなり、当該交差している点からの距離が長くなるにつれて薄くなっていく。そのため、ドレインが映像信号線DLuに接続されている各TFT素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線GLvに接続されているTFT素子のゲート絶縁膜が最も厚くなり、ゲートが走査信号線GL1に接続されているTFT素子またはゲートが走査信号線GLNに接続されているTFT素子、あるいはその両方のゲート絶縁膜が最も薄くなる。
したがって、マザーガラス5の領域538に形成されるTFT基板101における、各TFT素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線GLvに接続され、ドレインが映像信号線DLuに接続されているTFT素子のゲート絶縁膜が最も厚くなり、当該TFT素子からの距離が長いTFT素子のゲート絶縁膜ほど薄くなる。そのため、このような各TFT素子のゲート絶縁膜の膜厚の変化と、領域538に形成されるTFT基板101における各走査信号線GLの信号入力端の位置および各映像信号線DLの信号入力端の位置との関係に基づいて、各TFT素子のサイズW/Lを個別に設定することで、各画素における未書き込み電圧VLの大きさの変化、およびフィードスルー電圧VFTの大きさの変化を小さくすることができる。
なお、図16に沿った上記の説明では、15面取りの場合のマザーガラス5の領域538に形成するTFT基板を挙げているが、15面取りに限らず、たとえば、縦3面×横3面の9面取りの場合において中央の領域に形成するTFT基板などについても、領域538のTFT基板と同様の考え方で各TFT素子のサイズW/Lを個別に設定することで、各画素における未書き込み電圧VLの大きさの変化、およびフィードスルー電圧VFTの大きさの変化を小さくすることができる。
また、実施例2では、TFT素子のゲート絶縁膜としての機能を有する第1の絶縁層PAS1を形成したときの膜厚分布について説明しているが、これに限らず、走査信号線GLや映像信号線DLなどを形成するための導体膜や、半導体層SCを形成するためのアモルファスシリコン膜を形成(成膜)するときにも、同様の膜厚分布が生じる。そのため、第1の絶縁層PAS1の膜厚分布に加え、他の導体膜や半導体膜の膜厚分布も考慮して、各TFT素子のサイズW/Lを設定してもよいことはもちろんである。
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
たとえば、前記実施例1および前記実施例2では、1つの画素の構成が、図3(a)乃至図3(c)に示した構成のTFT基板101を例に挙げたが、本発明は、これに限らず、1つの画素の構成が、別の構成であっても適用できることはもちろんである。すなわち、本発明は、たとえば、TFT素子(アクティブ素子)の平面形状が別の形状であっても適用できる。また、本発明は、たとえば、走査信号線GLとは別の配線を設け、当該別の配線と画素電極PXとこれらの間に介在する絶縁層により保持容量が形成されていても適用できる。またさらに、本発明は、たとえば、対向電極CTがTFT基板101に設けられている場合にも適用できる。
また、前記実施例1および前記実施例2では、液晶表示装置(液晶表示パネル)のTFT基板101を例に挙げたが、本発明は、液晶表示装置に限らず、他の表示装置に適用することもできる。つまり、前記実施例1および前記実施例2で挙げたTFT基板101と同等の構成であり、かつ、同様の動作原理で映像や画像を表示する表示パネルを有する表示装置であれば、本発明を適用することで、輝度むらやフリッカを低減でき、表示品質を向上させることができる。そのような表示装置としては、たとえば、有機EL(ElectroLuminescence)を用いた自発光型の表示パネルを有する表示装置がある。
1…液晶表示パネル
101…TFT基板
102…対向基板
103…シール材
104A,104B…偏光板
SUB…絶縁基板
GL,GLn,GLn+1,GL1,GLi−1,GLi,GLv,GLN−1,GLN…走査信号線
DL,DLm,DLm+1,DL1,DL2,DLj,DLj+1,DLu,DLM…映像信号線
SD1…ドレイン電極
SD2…ソース電極
SC…半導体層
PX…画素電極
LC…液晶
CT…共通電極
PAS1…第1の絶縁層
PAS2…第2の絶縁層
DA…表示領域
Tr,Tr1,1,Tr1,j,Tr1,M,Tri,1,Tri,j,Tri,M,TrN,1,TrN,j,TrN,M…TFT素子
PX1,PX2,PX3,PX4,PX5,PX6…画素
2…データドライバ
3…ゲートドライバ
4…共通電圧入力回路
5…マザーガラス
101…TFT基板
102…対向基板
103…シール材
104A,104B…偏光板
SUB…絶縁基板
GL,GLn,GLn+1,GL1,GLi−1,GLi,GLv,GLN−1,GLN…走査信号線
DL,DLm,DLm+1,DL1,DL2,DLj,DLj+1,DLu,DLM…映像信号線
SD1…ドレイン電極
SD2…ソース電極
SC…半導体層
PX…画素電極
LC…液晶
CT…共通電極
PAS1…第1の絶縁層
PAS2…第2の絶縁層
DA…表示領域
Tr,Tr1,1,Tr1,j,Tr1,M,Tri,1,Tri,j,Tri,M,TrN,1,TrN,j,TrN,M…TFT素子
PX1,PX2,PX3,PX4,PX5,PX6…画素
2…データドライバ
3…ゲートドライバ
4…共通電圧入力回路
5…マザーガラス
Claims (7)
- 複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された多数個のTFT素子とを有し、
前記多数個のTFT素子は、それぞれ、前記複数本の走査信号線のうちの1本にゲートが接続され、前記複数本の映像信号線のうちの1本にドレインまたはソースのいずれか一方が接続されている表示パネルを有する表示装置であって、
前記多数個のTFT素子は、前記ゲートが接続されている走査信号線の信号入力端からの距離および前記ドレインまたはソースのいずれか一方が接続されている映像信号線の信号入力端からの距離に応じて、それぞれのTFT素子のチャネル幅またはチャネル長あるいはその両方が異なることを特徴とする表示装置。 - 前記マトリクス状に配置された前記多数個のTFT素子のうちの、前記ゲートが共通の走査信号線に接続されている複数個のTFT素子は、前記走査信号線の信号入力端からの距離が長くなるにしたがい、前記チャネル幅を前記チャネル長で除した値が大きくなり、
前記マトリクス状に配置された前記多数個のTFT素子のうちの、前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のTFT素子は、前記映像信号線の信号入力端からの距離が長くなるにしたがい、前記チャネル幅を前記チャネル長で除した値が大きくなることを特徴とする請求項1に記載の表示装置。 - 前記ゲートが共通の走査信号線に接続されている複数個のTFT素子は、前記走査信号線の信号入力端からの距離が長くなるにしたがい、隣接する2つのTFT素子の前記チャネル幅を前記チャネル長で除した値の差が小さくなり、
前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のTFT素子は、前記映像信号線の信号入力端からの距離が長くなるにしたがい、隣接する2つのTFT素子の前記チャネル幅を前記チャネル長で除した値の差が小さくなることを特徴とする請求項2に記載の表示装置。 - 前記ゲートが共通の走査信号線に接続されている複数個のTFT素子における前記チャネル幅を前記チャネル長で除した値の変化率は、前記複数個のTFT素子のうちのある特定のTFT素子を境にして変化し、前記ある特定のTFT素子よりも前記走査信号線の信号入力端に近いTFT素子における前記チャネル幅を前記チャネル長で除した値の変化率が、前記ある特定のTFT素子よりも前記走査信号線の信号入力端から遠いTFT素子における前記チャネル幅を前記チャネル長で除した値の差の変化率よりも大きく、
前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のTFT素子における前記チャネル幅を前記チャネル長で除した値の変化率は、前記複数個のTFT素子のうちのある特定のTFT素子を境にして変化し、前記ある特定のTFT素子よりも前記映像信号線の信号入力端に近いTFT素子における前記チャネル幅を前記チャネル長で除した値の変化量が、前記ある特定のTFT素子よりも前記映像信号線の信号入力端から遠いTFT素子における前記チャネル幅を前記チャネル長で除した値の変化量よりも大きいことを特徴とする請求項3に記載の表示装置。 - 前記ゲートが共通の走査信号線に接続されている複数個のTFT素子における前記ある特定のTFT素子は、前記走査信号線の信号入力端から最も近いTFT素子と、前記走査信号線の信号入力端から最も遠いTFT素子との間を1:2に分割する位置またはその近傍に配置されているTFT素子であり、
前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のTFT素子における前記ある特定のTFT素子は、前記映像信号線の信号入力端から最も近いTFT素子と、前記映像信号線の信号入力端から最も遠いTFT素子との間を1:2に分割する位置またはその近傍に配置されているTFT素子であることを特徴とする請求項4に記載の表示装置。 - 前記マトリクス状に配置された前記多数個のTFT素子は、前記ゲートが接続されている走査信号線の信号入力端からの距離および前記ドレインまたはソースのいずれか一方が接続されている映像信号線の信号入力端からの距離に応じて、ゲート絶縁膜の厚さが異なることを特徴とする請求項1乃至請求項5のいずれか1項に記載の表示装置。
- 前記表示パネルは、一対の基板の間に液晶材料を封入した液晶表示パネルであることを特徴とする請求項1乃至請求項6のいずれか1項に記載の表示装置。
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