WO2009157157A1 - 液晶表示装置 - Google Patents

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WO2009157157A1
WO2009157157A1 PCT/JP2009/002766 JP2009002766W WO2009157157A1 WO 2009157157 A1 WO2009157157 A1 WO 2009157157A1 JP 2009002766 W JP2009002766 W JP 2009002766W WO 2009157157 A1 WO2009157157 A1 WO 2009157157A1
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WO
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liquid crystal
pixel electrode
potential
region
display device
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Application number
PCT/JP2009/002766
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English (en)
French (fr)
Inventor
勝本一誠
田坂泰俊
Original Assignee
シャープ株式会社
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Publication date
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1337—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers
    • G02F1/133707—Structures for producing distorted electric fields, e.g. bumps, protrusions, recesses, slits in pixel electrodes

Definitions

  • the present invention relates to a liquid crystal display device.
  • the liquid crystal display device is used not only as a large television but also as a small display device such as a display unit of a mobile phone. Since the viewing angle of a TN (twisted nematic) mode liquid crystal display device that has been frequently used in the past has been relatively narrow, in recent years, a wide viewing angle liquid crystal display device such as an IPS (in-plane-switching) mode and a VA (vertical alignment) mode. has been made. Among such wide viewing angle modes, the VA mode can realize a high contrast ratio, and is used in many liquid crystal display devices.
  • IPS in-plane-switching
  • VA vertical alignment
  • an MVA (Multi-domain Vertical Alignment) mode in which a plurality of liquid crystal domains are formed in one pixel region (for example, Patent Documents 1 and 2).
  • an alignment regulating structure is provided on at least one liquid crystal layer side of a pair of substrates facing each other with a vertical alignment type liquid crystal layer interposed therebetween.
  • the alignment regulating structure is, for example, a linear slit (opening) or a rib (projection structure) provided on the electrode.
  • alignment control structure alignment control force is applied from one or both sides of the liquid crystal layer, and a plurality of liquid crystal domains (typically four liquid crystal domains) having different alignment directions are formed, thereby improving viewing angle characteristics. Yes.
  • CPA mode Continuous Pinwheel Alignment
  • Patent Document 3 CPA mode (Continuous Pinwheel Alignment)
  • an opening or notch is formed in one of a pair of electrodes facing each other through a liquid crystal layer, and liquid crystal molecules are radially inclined and aligned using an oblique electric field generated on the opening or notch.
  • an alignment regulating structure for example, a rivet or an opening
  • stable radial tilt alignment of liquid crystal molecules can be achieved. It has become.
  • FIG. 9 shows a schematic diagram of a liquid crystal display device 900 disclosed in Patent Document 4.
  • a gate wiring G that supplies a gate signal for selecting the TFT 924
  • a source wiring S that supplies a data signal of the pixel electrode 922
  • an auxiliary capacitance wiring CS that holds the charge of the pixel electrode 922 are provided. It has been.
  • the gate line G and the auxiliary capacity line CS extend in parallel, and the source line S intersects these lines.
  • the counter substrate is provided with a black matrix corresponding to the gate wiring G, the source wiring S, and the auxiliary capacitance wiring CS.
  • the pixel electrode 922 is divided into two regions 922a and 922b, and rivets 942a and 942b are provided on the counter substrate corresponding to the regions 922a and 922b of the pixel electrode 922, respectively.
  • the gate wiring G extends between two pixels adjacent in the column direction
  • the auxiliary capacitance wiring CS extends between the region 922a and the region 922b of the pixel electrode 922.
  • JP 2006-11400 A JP 2007-256908 A Japanese Patent Laid-Open No. 2003-228073 JP 2007-316234 A
  • the auxiliary capacitor wiring is wider than the gate wiring. This is because the potential of the pixel electrode can be efficiently held as the width of the auxiliary capacitance line is wider.
  • the wide storage capacitor line CS extends so as to intersect the center of the pixel region, the pixel region is not used effectively and a high aperture ratio cannot be realized.
  • the gate wiring having a relatively small width intersects the center of the pixel region and the storage capacitor wiring extends between adjacent pixels in the column direction, the gate wiring having a relatively large potential amplitude is obtained. As a result, the alignment of the liquid crystal molecules may be disturbed.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a liquid crystal display device that suppresses a decrease in aperture ratio and suppresses alignment disorder.
  • a liquid crystal display device includes an active matrix substrate having a pixel electrode, a gate wiring, and a source wiring, a counter substrate having a counter electrode, and a liquid crystal layer provided between the pixel electrode and the counter electrode.
  • the pixel electrode includes a first region provided on one side with respect to the gate wiring when viewed from a normal direction of a main surface of the active matrix substrate, and the gate wiring A second region provided on the other side of the active matrix substrate, and the active matrix substrate further includes a conductive layer provided in an insulating layer between the gate wiring and the pixel electrode.
  • the conductive layer is a region located between the first region and the second region of the pixel electrode, Overlap with the gate wiring, and has a region which does not overlap with the pixel electrode, the conductive layer is connected the pixel electrode or the source wiring and electrical.
  • the conductive layer is made of the same material as the source wiring.
  • the active matrix substrate includes a semiconductor layer, a thin film transistor, a thin film transistor having a source region, a channel region, and a drain region provided in the semiconductor layer, and the drain region and the pixel electrode of the thin film transistor. And a drain electrode electrically connected to each other.
  • the drain electrode is made of the same material as the source wiring.
  • the conductive layer is connected to the source wiring.
  • the conductive layer is electrically connected to the pixel electrode.
  • the conductive layer is connected to the drain electrode.
  • the pixel electrode further includes a connection region that connects the first region and the second region.
  • the first region of the pixel electrode defines a first subpixel electrode
  • the second region of the pixel electrode defines a second subpixel electrode
  • the active matrix substrate further includes auxiliary capacitance wiring.
  • the liquid crystal display device includes an active matrix substrate having a pixel electrode, a gate wiring, a source wiring, and an auxiliary capacitance wiring, a counter substrate having a counter electrode, and a liquid crystal provided between the pixel electrode and the counter electrode.
  • a second region provided on the other side with respect to the gate wiring, and the active matrix substrate is a conductive layer provided in an insulating layer between the gate wiring and the pixel electrode.
  • the conductive layer is positioned between the first region and the second region of the pixel electrode when viewed from the normal direction of the main surface of the active matrix substrate.
  • a region that overlaps with the gate wiring and does not overlap with the pixel electrode, and the conductive layer is electrically connected to the pixel electrode, the source wiring, or the auxiliary capacitance wiring. Yes.
  • the potential of the auxiliary capacitance line changes in phase with the potential of the counter electrode, and the conductive layer is electrically connected to the auxiliary capacitance line.
  • liquid crystal display device that suppresses a decrease in aperture ratio and suppresses alignment disorder.
  • FIG. (A) is a typical top view of an embodiment of a liquid crystal display device by the present invention, and (b) and (c) are typical sectional views.
  • 6 is a schematic plan view of a liquid crystal display device of Comparative Example 1.
  • FIG. (A)-(j) is a schematic diagram which respectively shows the equipotential line of the liquid crystal display device of the comparative example 1.
  • FIG. (A) is a typical top view of the liquid crystal display device of the comparative example 2
  • (b) is sectional drawing.
  • (A) to (h) are schematic views showing equipotential lines of the liquid crystal display device shown in FIG. (A) to (c) are schematic views showing equipotential lines of the liquid crystal display device shown in FIG.
  • FIG. (A) to (c) are schematic views showing equipotential lines of the liquid crystal display device shown in FIG. (A) is a schematic top view of another embodiment of the liquid crystal display device by this invention, (b) is typical sectional drawing. It is a typical top view of the conventional liquid crystal display device.
  • FIG. 1A shows a schematic plan view of the liquid crystal display device 100A of the present embodiment
  • FIGS. 1B and 1C are schematic cross-sectional views of the liquid crystal display device 100A.
  • Show. 1B corresponds to a cross section taken along the line 1b-1b ′ in FIG. 1A
  • FIG. 1C corresponds to a cross section taken along the line 1c-1c ′ in FIG. To do.
  • the liquid crystal display device 100A includes an active matrix substrate 120, a counter substrate 140, and a liquid crystal layer 160 provided between the active matrix substrate 120 and the counter substrate 140.
  • the active matrix substrate 120 includes a transparent substrate 121, a gate wiring G, a source wiring S, an auxiliary capacitance wiring CS, a semiconductor layer Se, a pixel electrode 122, a switching element 124, and a drain electrode 128. Yes.
  • the gate line G extends in parallel with the storage capacitor line CS.
  • the source line S intersects the gate line G and the auxiliary capacity line CS.
  • the counter substrate 140 includes a transparent substrate 141 and a counter electrode 142.
  • the liquid crystal display device 100A is provided with pixels arranged in a matrix of a plurality of rows and a plurality of columns.
  • a pixel is defined by a pixel electrode 122.
  • pixel refers to a minimum unit that expresses a specific gradation in display, and corresponds to a unit that expresses each gradation of R, G, and B in color display, Also called a dot.
  • a combination of the R pixel, the G pixel, and the B pixel constitutes one color display pixel.
  • the switching element 124 includes two thin film transistors (TFTs) 125 and 126, and the TFT 125 and the TFT 126 are arranged in series.
  • the TFTs 125 and 126 have a top gate structure. By arranging the plurality of TFTs in this way, the off-current of the switching element 124 is suppressed.
  • the switching element 124 may have one TFT.
  • the semiconductor layer Se contains polycrystalline silicon.
  • a source region 125s, a channel region 125c and a drain region 125d of the TFT 125, and a source region 126s, a channel region 126c and a drain region 126d of the TFT 126 are provided.
  • the channel regions 125c and 126c are regions that overlap with the gate wiring G in the semiconductor layer Se, and the regions corresponding to the channel regions 125c and 126c in the gate wiring G function as gate electrodes of the TFTs 125 and 126.
  • the semiconductor layer Se also has an auxiliary capacity region that is capacitively coupled to the auxiliary capacity wiring CS. The auxiliary capacitance region of the semiconductor layer Se is connected to the drain region 126d.
  • the source region 125s of the semiconductor layer Se is electrically connected to the source wiring S through a contact hole CH1 provided in the insulating layer 132.
  • the drain region 125 d of the TFT 125 is continuous with the source region 126 s of the TFT 126.
  • the drain region 126d is electrically connected to the drain electrode 128 through another contact hole CH2 provided in the insulating layer 132, and the drain electrode 128 is connected through the contact hole CH3 provided in the insulating layer 133.
  • the pixel electrode 122 is electrically connected. Therefore, the potential of the pixel electrode 122 is equal to the potential of the drain electrode 128.
  • the pixel electrode 122 is made of a transparent conductive material, and is made of, for example, indium tin oxide (ITO).
  • the length of the pixel electrode 122 is 40 ⁇ m in the x direction and 120 ⁇ m in the y direction, and the aspect ratio of the pixel region defined by the entire pixel electrode 122 is greatly different, but the pixel electrode 122 is symmetrical with a relatively small aspect ratio.
  • the first region 122a and the second region 122b have a high shape. For example, each shape of the first region 122a and the second region 122b is substantially rectangular. When viewed from the normal direction of the main surface of the active matrix substrate 120, the first region 122a is provided on one side with respect to the gate wiring G, and the second region 122b is on the other side with respect to the gate wiring G. Is provided.
  • the first area 122a is directly connected to the second area 122b through the connection area 122c.
  • a slit 122 s is formed between the first region 122 a and the second region 122 b of the pixel electrode 122, and the slit 122 s of the pixel electrode 122 is provided corresponding to the gate wiring G.
  • the edge 122e1 of the first region 122a faces the edge 122e2 of the second region 122b.
  • the pixel electrode 122 has a “U” shape.
  • An alignment regulating structure 142a is provided on the counter substrate 140 on the liquid crystal layer 160 side so as to substantially correspond to the center of the first region 122a of the pixel electrode 122, and at the center of the second region 122b of the pixel electrode 122.
  • an orientation regulating structure 142b is provided.
  • the orientation regulating structures 142a and 142b are rivets or openings.
  • the counter electrode 142 is also made of ITO.
  • the liquid crystal layer 160 is of a vertical alignment type and includes, for example, a nematic liquid crystal material having negative dielectric anisotropy.
  • each of the active matrix substrate 120 and the counter substrate 140 has an alignment film, and the liquid crystal molecules 162 of the liquid crystal layer 160 are substantially perpendicular to the main surface of the alignment film during black display. Oriented. When the applied voltage increases, the liquid crystal molecules 162 are radially inclined and aligned corresponding to the regions 122 a and 122 b of the pixel electrode 122.
  • Such a mode is also called a CPA mode.
  • the width of the gate line G is, for example, 4 ⁇ m
  • the width of the auxiliary capacitance line CS is, for example, 10 ⁇ m.
  • the width of the auxiliary capacitance line CS is larger than that of the gate line G, whereby the value of the capacitive coupling with the capacitive coupling region of the semiconductor layer Se can be increased.
  • the auxiliary capacitance line CS extends between adjacent two rows of pixels. However, one auxiliary capacitance line CS faces the semiconductor layer Se of one row of pixels, and one auxiliary capacitance line CS is equal to one. Associated with row pixels.
  • the counter substrate 140 is provided with a black matrix corresponding to the gate wiring G, the source wiring S, and the auxiliary capacitance wiring CS.
  • the auxiliary capacitance line CS is formed in the same process as the gate line G, and is made of the same metal material.
  • the auxiliary capacitance line CS and the gate line G are collectively called gate metal.
  • the drain electrode 128 is formed in the same process as the source wiring S, and is formed from the same metal material.
  • the source line S and the drain electrode 128 are also collectively referred to as source metal.
  • a conductive layer 130 that overlaps a part of the gate line G is provided, and the conductive layer 130 is connected to the source line S.
  • the conductive layer 130 is formed of the same material as the source wiring S and the drain electrode 128 and is a part of the source metal.
  • the conductive layer 130 has a region 130 r located between the first region 122 a and the second region 122 b of the pixel electrode 122.
  • the region 130 r of the conductive layer 130 is provided corresponding to the slit 122 s of the pixel electrode 122 and overlaps with the gate wiring G.
  • the region 130r of the conductive layer 130 does not overlap with the pixel electrode 122 but overlaps with the gate wiring G.
  • a semiconductor layer Se is provided on the transparent substrate 121.
  • a base coat (not shown) may be provided between the transparent substrate 121 and the semiconductor layer Se.
  • the insulating layer 131 is provided on the semiconductor layer Se, and the gate wiring G and the auxiliary capacitance wiring CS are provided on the insulating layer 131. A part of the insulating layer 131 functions as a gate insulating film of the TFTs 125 and 126.
  • An insulating layer 132 is provided on the gate wiring G, the auxiliary capacitance wiring CS, and the insulating layer 131.
  • a source wiring S, a drain electrode 128, and a conductive layer 130 are provided on the insulating layer 132.
  • an insulating layer 133 is provided over such a source metal, and a pixel electrode 122 is provided over the insulating layer 133. Note that when the insulating layers 132 and 133 are collectively referred to as an interlayer insulating layer 134, the conductive layer 130 is provided in the interlayer insulating layer 134 between the gate wiring G and the pixel electrode 122.
  • the writing polarity is reversed for each gate wiring.
  • a positive polarity write is performed on the target pixel
  • a negative polarity write is performed on the pixels on the line adjacent to the target pixel.
  • Such driving is also called line inversion driving.
  • “plus polarity” means that the potential of the pixel electrode is higher than that of the counter electrode, and writing in the plus polarity in the following description is also called “plus writing”.
  • “minus polarity” means that the potential of the pixel electrode is lower than that of the counter electrode, and writing in the minus polarity in the following description is also called “minus writing”.
  • line inversion driving the potential of the counter electrode may be changed for each horizontal scanning period, whereby the amplitude of the potential of the source wiring can be reduced to reduce power consumption.
  • the writing polarity is reversed for each frame, and when a positive polarity writing is performed on a target pixel in a certain frame, a negative polarity writing is performed in the next frame.
  • Such driving is also called frame inversion driving.
  • dot sequential driving is performed in the liquid crystal display device 100A.
  • a source driver that performs dot-sequential driving is disclosed in, for example, Japanese Patent Application Laid-Open No. 2002-196360.
  • the time for writing to one pixel is shorter than with line-sequential driving, but here, polycrystalline silicon with high carrier mobility is used as the semiconductor layer Se, and dot-sequential driving is used.
  • Driving has been done. In this way, by performing dot sequential driving, it is not necessary to provide a source driver for each source wiring, thereby reducing cost.
  • the driving of the liquid crystal display device 100A is not limited to the dot sequential driving, and may be line sequential driving.
  • the liquid crystal display device 100A may be driven by a plurality of source drivers that are fewer than the source lines. Such driving is also called SSD (Source Shared Driving) driving.
  • FIG. 2 is a schematic diagram of a liquid crystal display device 500 of Comparative Example 1.
  • the liquid crystal display device 500 has the same configuration as the liquid crystal display device 100A of the present embodiment except that the conductive layer 130 is not provided, and redundant description is omitted to avoid redundancy.
  • line inversion driving, frame inversion driving, and dot sequential driving are performed.
  • the liquid crystal display device 500 is driven so that the luminance of all the pixels is the maximum luminance. In this case, the liquid crystal display device 500 is white. indicate.
  • this pixel is also referred to as a target pixel.
  • the target pixel is a pixel in the nth row.
  • the potential of the gate line G corresponding to the target pixel is 8 V, and thus the TFTs 525 and 526 shown in FIG. 2 are turned on.
  • the potential of the source wiring S becomes 2.8 V and the potential of the pixel electrode 522 becomes 2.8 V by a source driver (not shown).
  • the potential of the counter electrode 542 is ⁇ 1.25V.
  • the voltage applied to the liquid crystal layer 560 that is, the absolute value of the potential difference between the pixel electrode 522 and the counter electrode 542) is 4.05V.
  • the gate line G is not selected, and the potential of the gate line G corresponding to the target pixel becomes ⁇ 8V. Further, the source driver is electrically disconnected from the source line S, and the source line S is in a floating state. In general, the amplitude of the potential of the gate wiring G is higher than the potentials of the other electrodes, which suppresses the off-current of the TFT and realizes a high-speed response.
  • the potential of the counter electrode 542 changes from ⁇ 1.25V to 3.65V.
  • the potential of the pixel electrode 522 also changes.
  • the potential change amount of the pixel electrode 522 is equal to the potential change amount of the counter electrode 542. Specifically, the potential of the pixel electrode 522 changes from 2.8V to 7.7V.
  • next horizontal scanning period writing of the next line (for example, pixels in the (n + 1) th row) is performed.
  • line inversion driving is performed, and the potential of the source wiring S connected to the source driver changes to ⁇ 0.4 V, which is lower than the potential of the counter electrode 542 (3.65 V).
  • the gate wiring G of the target pixel remains unselected, and the potential of the gate wiring G is ⁇ 8V.
  • the TFTs 525 and 526 are off, and the potential of the pixel electrode 522 remains 7.7V. is there.
  • the voltage applied to the liquid crystal layer 560 is 4.05V.
  • the next line (for example, pixels in the (n + 2) th row) is written.
  • the potential of the counter electrode 542 changes to -1.25V, and the potential of the source line S changes to 2.8V.
  • the gate wiring G of the target pixel remains unselected, and the potential of the gate wiring G is ⁇ 8 V.
  • the TFTs 525 and 526 are in an off state, and the pixel is changed with the change in the potential of the counter electrode 542.
  • the potential of the electrode 522 changes to 2.8V.
  • the voltage applied to the liquid crystal layer 560 remains 4.05V. Thereafter, similarly, writing with the polarity reversed for each line is performed.
  • the potential of the gate line G is 8V, which turns on the TFTs 525 and 526 shown in FIG. 2, and the potential of the source line S is ⁇ 0.4V by the source driver.
  • the potential of the pixel electrode 522 is also ⁇ 0.4V.
  • the potential of the counter electrode 542 is 3.65V.
  • the voltage applied to the liquid crystal layer 560 is 4.05V.
  • the gate line G is not selected, and the potential of the gate line G becomes ⁇ 8V. Further, the source driver is electrically disconnected from the source line S, and the source line S is in a floating state.
  • the potential of the counter electrode 542 changes from 3.65V to -1.25V.
  • the potential of the pixel electrode 522 also changes.
  • the potential change amount of the pixel electrode 522 is equal to the potential change amount of the counter electrode 542. Specifically, the potential of the pixel electrode 522 changes from ⁇ 0.4V to ⁇ 5.3V.
  • the potential of the source wiring S connected to the source driver changes to 2.8 V, which is higher than the potential of the counter electrode 542 ( ⁇ 1.25 V).
  • the gate wiring G of the target pixel remains unselected, and the potential of the gate wiring G is ⁇ 8V.
  • the TFTs 525 and 526 are in the off state, and the potential of the pixel electrode 522 is ⁇ 5.3V.
  • the potential of the counter electrode 542 is -1.25V.
  • the voltage applied to the liquid crystal layer 560 is 4.05V.
  • the next line (for example, pixels in the (n + 2) th row) is written.
  • the potential of the counter electrode 542 changes to 3.65V.
  • the gate wiring G of the target pixel remains unselected, and the potential of the gate wiring G is ⁇ 8 V.
  • the TFTs 525 and 526 are off.
  • the potential of the counter electrode 542 changes, the potential of the pixel electrode 522 changes to ⁇ 0.4V.
  • the voltage applied to the liquid crystal layer 560 remains 4.05V. Thereafter, writing is performed in the same manner.
  • Table 1 shows changes in potentials of the counter electrode 542, the pixel electrode 522, the source wiring S, and the gate wiring G described above.
  • 3A to 3H show a cross-sectional view and equipotential lines of the liquid crystal display device 500 of Comparative Example 1, and correspond to a cross section taken along line 3-3 ′ of FIG. ing.
  • 3A to 3H correspond to (a) to (h) of Table 1, respectively.
  • FIG. 3 (a) to FIG. 3 (g) are compared with FIG. 3 (h).
  • the equipotential line in the vicinity of the slit 522s of the pixel electrode 522 is the pixel electrode.
  • the equipotential lines in the vicinity of the slit 522s of the pixel electrode 522 are projected downward with respect to the slit 522s of the pixel electrode 522.
  • the liquid crystal molecules 562 are provided with an alignment regulating force that is perpendicular to the equipotential lines, when such a convex equipotential line is formed below, the slits 522s of the pixel electrode 522 in the liquid crystal layer 560 are formed.
  • the nearby liquid crystal molecules 562 are also aligned in a direction that matches the tilt direction of the liquid crystal molecules 562 controlled by the alignment control structures 542a and 542b.
  • an equipotential line in the vicinity of the slit 522 s of the pixel electrode 522 is formed so as to protrude from the slit 522 s of the pixel electrode 522, and this equipotential line is a slit of the pixel electrode 522. It is convex upward with respect to 522s.
  • the liquid crystal molecules 562 in the vicinity of the slits 522s of the pixel electrode 522 in the liquid crystal layer 560 are inclined in the tilt direction of the liquid crystal molecules 562 regulated by the alignment regulating structures 542a and 542b. Will be oriented in a different direction, resulting in an afterimage.
  • the potential difference between the pixel electrode 522 and the counter electrode 542 is set to 4.05 V, and the luminance of all the pixels is set to the maximum luminance. Then, let the luminance of all the pixels be the minimum luminance. In this case, the liquid crystal display device 500 displays black.
  • the potential difference between the pixel electrode 522 and the counter electrode 542 is, for example, 0.85V. Note that an increase in response speed can be realized by applying a minute voltage even in the case of the lowest luminance.
  • the potential of the gate wiring G is 8V
  • the potential of the counter electrode 542 is 3.65V
  • the potential of the pixel electrode 522 is 2.8V.
  • the voltage applied to the liquid crystal layer 560 that is, the potential difference between the counter electrode 542 and the pixel electrode 522) is 0.85V.
  • the gate line G is not selected, and the potential of the gate line G becomes ⁇ 8V. Further, the source driver is electrically disconnected from the source line S, and the source line S is in a floating state.
  • the potential of the counter electrode 542 changes from 3.65V to -1.25V.
  • the potential of the pixel electrode 522 also changes.
  • the potential change amount of the pixel electrode 522 is equal to the potential change amount of the counter electrode 542. Specifically, the potential of the pixel electrode 522 changes from 2.8V to -2.1V.
  • the potential of the source wiring S connected to the source driver changes to ⁇ 0.4 V, which is higher than the potential of the counter electrode 542 ( ⁇ 1.25 V), but the gate wiring G of the target pixel is not selected.
  • the potential of the gate wiring G is ⁇ 8V, and as a result, the TFTs 525 and 526 are in the off state, the potential of the pixel electrode 522 remains ⁇ 2.1V, and the potential of the counter electrode 542 is ⁇ 1. .25V.
  • the voltage applied to the liquid crystal layer 560 is 0.85V.
  • the next line (for example, pixels in the (n + 2) th row) is written.
  • the potential of the counter electrode 542 changes to 3.65V.
  • the gate wiring G of the target pixel remains unselected, and the potential of the gate wiring G is ⁇ 8 V.
  • the TFTs 525 and 526 are in an off state.
  • the potential of the electrode 522 changes to 2.8V.
  • the voltage applied to the liquid crystal layer 560 remains 0.85V. Thereafter, writing is performed in the same manner.
  • FIG. 3 (i) shows equipotential lines when minus writing is performed on the target pixel and then plus writing is performed on another line (for example, the (n + 1) th row line).
  • the potential of the counter electrode 542 is ⁇ 1.25 V
  • the potential of the pixel electrode 522 is ⁇ 2.1 V
  • the potential of the gate wiring G is ⁇ 8 V.
  • FIG. 3 (i) corresponds to FIG. 3 (g).
  • the smaller the potential difference between the pixel electrode 522 and the counter electrode 542 the higher the equipotential line near the slit 522s of the pixel electrode 522 is. Tend to be convex. For this reason, in the case of the lowest luminance, the alignment disorder is more likely to occur than the highest luminance.
  • FIG. 3J shows equipotential lines in the case where minus writing is performed on the target pixel and then minus writing is performed on another line (for example, the (n + 2) th row line).
  • the potential of the counter electrode 542 is 3.65V
  • the potential of the pixel electrode 522 is 2.8V
  • the potential of the gate wiring G is ⁇ 8V.
  • FIG. 3 (j) corresponds to FIG. 3 (h).
  • the smaller the potential difference between the pixel electrode 522 and the counter electrode 542 the higher the equipotential line near the slit 522s of the pixel electrode 522 is.
  • the convex slope becomes steep. For this reason, in the case of the lowest luminance, the region in which the orientation is disturbed is wider than that of the highest luminance.
  • FIG. 4A shows a schematic diagram of a liquid crystal display device 600 of Comparative Example 2.
  • FIG. The liquid crystal display device 600 has the same configuration as the liquid crystal display device 100A of the present embodiment except that the gate line G does not correspond to the slit 622s of the pixel electrode 622 but overlaps the first region 622a of the pixel electrode 622. In order to avoid redundancy, redundant description is omitted.
  • FIG. 4B shows a cross section and equipotential lines of the liquid crystal display device 600 of Comparative Example 2.
  • FIG. 4B corresponds to a cross section taken along line 4b-4b ′ of FIG.
  • the gate line G is not shown in FIG.
  • the arrow in FIG.4 (b) has shown the orientation direction of the liquid crystal molecule.
  • FIG. 4B shows equipotential lines in the case where minus writing is performed on the target pixel and then minus writing is performed on another line (for example, the (n + 2) th row line).
  • the potential of the pixel electrode 622 is ⁇ 0.4 V
  • the potential of the counter electrode 642 is 3.65 V
  • the voltage applied to the liquid crystal layer 660 that is, between the pixel electrode 622 and the counter electrode 642.
  • the absolute value of the potential difference is 4.05V.
  • the potential of the gate wiring G is ⁇ 8V.
  • the gate line G does not overlap the slit 622s of the pixel electrode 622.
  • the gate wiring G is not provided corresponding to the slit 622s of the pixel electrode 622, the liquid crystal molecules 662 in the vicinity of the slit 622s of the pixel electrode 622 are not connected to the gate wiring even if the amplitude of the potential of the gate wiring G is large.
  • the shape of the equipotential line in the vicinity of the slit 622s of the pixel electrode 622 is convex downward without being substantially affected by the potential of G. Therefore, as shown in FIG.
  • the liquid crystal molecules 662 near the slits 622s of the pixel electrode 622 in the liquid crystal layer 660 are aligned with the tilt direction of the liquid crystal molecules 662 regulated by the alignment regulating structures 642a and 642b.
  • the alignment disorder of the liquid crystal molecules 662 in the vicinity of the slit 622s of the pixel electrode 622 is suppressed, and as a result, the afterimage is suppressed.
  • the gate line G is provided corresponding to the slit 122s of the pixel electrode 122, thereby suppressing a decrease in the aperture ratio.
  • the conductive layer 130 connected to the source line S is provided corresponding to the gate line G. As described above, since the amplitude of the potential of the source wiring S is smaller than the potential of the gate wiring G, the conductive layer 130 connected to the source wiring S suppresses the influence of the potential of the gate wiring G, and as a result, the orientation Disturbance is suppressed.
  • the liquid crystal display device 100A is driven so that the luminance of all the pixels is set to the maximum luminance.
  • the target pixel is a pixel in the nth row.
  • the potential of the gate line G is 8V, whereby the TFTs 125 and 126 shown in FIG. 1A are turned on, and the potential of the pixel electrode 122 is set to the source line S and the conductive line. It is equal to the potential of layer 130.
  • the potential of the source wiring S and the conductive layer 130 becomes 2.8V, and the potential of the pixel electrode 122 also becomes 2.8V.
  • the potential of the counter electrode 142 is ⁇ 1.25V.
  • the voltage applied to the liquid crystal layer 160 is 4.05V.
  • the gate line G is not selected, and the potential of the gate line G becomes ⁇ 8V. Further, the source driver is electrically disconnected from the source line S, and the source line S is in a floating state.
  • the potential of the counter electrode 142 changes from ⁇ 1.25 V to 3.65 V.
  • the potential of the conductive layer 130 connected to the pixel electrode 122 and the source wiring S also changes.
  • the potential change amount of the pixel electrode 122 and the conductive layer 130 is equal to the potential change amount of the counter electrode 142.
  • the potential of the pixel electrode 122 and the conductive layer 130 changes from 2.8V to 7.7V.
  • next line for example, pixels in the (n + 1) th row
  • line inversion driving is performed, and the potential of the source wiring S connected to the source driver is lower than the potential of the counter electrode 142.
  • the potential of the counter electrode 142 is 3.65V
  • the potential of the source wiring S and the conductive layer 130 connected thereto is ⁇ 0.4V.
  • the gate wiring G of the target pixel remains unselected, and the potential of the gate wiring G is ⁇ 8 V.
  • the TFTs 125 and 126 are off, and the pixel electrode 122 is connected to the source wiring S and the conductive layer 130. And not electrically connected.
  • the potential of the pixel electrode 122 remains 7.7V.
  • the voltage applied to the liquid crystal layer 160 is 4.05V.
  • the next line (for example, pixels in the (n + 2) th row) is written.
  • the potential of the counter electrode 142 changes to -1.25V.
  • the gate wiring G of the target pixel remains unselected, and the potential of the gate wiring G is ⁇ 8 V.
  • the TFTs 125 and 126 are off. Therefore, the potential of the pixel electrode 122 changes to 2.8 V as the potential of the counter electrode 142 changes.
  • the voltage applied to the liquid crystal layer 160 remains 4.05V. Thereafter, writing is performed in the same manner.
  • the potential of the gate line G is 8V, and thus the TFTs 125 and 126 shown in FIG. 1A are turned on, and the potential of the pixel electrode 122 is the potential of the conductive layer 130. Is equal to At this time, due to the source driver, the potential of the source wiring S and the conductive layer 130 becomes ⁇ 0.4V, and the potential of the pixel electrode 122 also becomes ⁇ 0.4V.
  • the potential of the counter electrode 142 is 3.65V.
  • the voltage applied to the liquid crystal layer 160 is 4.05V.
  • the gate line G is not selected, and the potential of the gate line G becomes ⁇ 8V. Further, the source driver is electrically disconnected from the source line S, and the source line S is in a floating state.
  • the potential of the counter electrode 142 changes from 3.65V to -1.25V.
  • the potential of the conductive layer 130 connected to the pixel electrode 122 and the source wiring S also changes.
  • the potential change amount of the pixel electrode 122 and the conductive layer 130 is equal to the potential change amount of the counter electrode 142.
  • the potential of the pixel electrode 122 and the conductive layer 130 changes from ⁇ 0.4 to ⁇ 5.3V.
  • the potential of the source wiring S connected to the source driver is higher than the potential of the counter electrode 142.
  • the potential of the counter electrode 142 is ⁇ 1.25 V
  • the potential of the source wiring S and the conductive layer 130 connected thereto is 2.8 V.
  • the gate wiring G of the target pixel remains unselected, and the potential of the gate wiring G is ⁇ 8 V.
  • the TFTs 125 and 126 are off, and the pixel electrode 122 is connected to the source wiring S and the conductive layer 130. And not electrically connected.
  • the potential of the pixel electrode 122 remains -5.3V.
  • the voltage applied to the liquid crystal layer 160 is 4.05V.
  • the next line (for example, pixels in the (n + 2) th row) is written.
  • the potential of the counter electrode 142 changes to 3.65V.
  • the gate wiring G of the target pixel remains unselected, and the potential of the gate wiring G is ⁇ 8 V.
  • the TFTs 125 and 126 are off.
  • the potential of the pixel electrode 122 changes to ⁇ 0.4 V as the potential of the counter electrode 142 changes.
  • the voltage applied to the liquid crystal layer 160 remains 4.05V. Thereafter, writing is performed in the same manner.
  • Table 2 shows changes in potentials of the counter electrode 142, the pixel electrode 122, the conductive layer 130, and the gate wiring G described above.
  • FIGS. 5A to 5H shows a cross-sectional view and equipotential lines of the liquid crystal display device 100A, and FIGS. 5A to 5H show FIGS. ) Corresponding to the cross section along line 1c-1c ′. 5A to 5H correspond to (a) to (h) in Table 2, respectively.
  • the equipotential lines in the vicinity of the slit 122s of the pixel electrode 122 are convex downward, so that the alignment Disturbance does not occur.
  • the slit 122 s of the pixel electrode 122 overlaps with the gate wiring G, but the conductive layer 130 connected to the source wiring S is provided in the interlayer insulating layer 134 between the gate wiring G and the pixel electrode 122. ing.
  • the influence of the potential of the gate wiring G is substantially blocked by the conductive layer 130, and the shape of the equipotential line in the vicinity of the slit 122s of the pixel electrode 122 is convex downward. Therefore, in the liquid crystal layer 160, the pixel electrode The liquid crystal molecules 162 in the vicinity of the slit 122 s of 122 are aligned in a direction that matches the tilt direction of the liquid crystal molecules 162 controlled by the first and second regions 122 a and 122 b of the pixel electrode 122 and the alignment control structures 142 a and 142 b. Thus, the disorder of the alignment of the liquid crystal molecules 162 is suppressed in the vicinity of the slit 122s of the pixel electrode 122.
  • the liquid crystal display device 500 of Comparative Example 1 when minus writing is performed on another pixel after performing minus writing on the target pixel, in the liquid crystal display device 500 of Comparative Example 1, as shown in FIG. 3 (h), the vicinity of the slit 522s of the pixel electrode 522, etc. Whereas the potential line is convex upward, in the liquid crystal display device 100A of the present embodiment, the potentials of the gate wiring G, the pixel electrode 122, and the counter electrode 142 are the same as those of the liquid crystal display device 500 of Comparative Example 1. Even if it exists, as shown in FIG.5 (h), the equipotential line of the slit 122s vicinity of the pixel electrode 122 becomes convex downward, and alignment disorder is suppressed.
  • the conductive layer 130 substantially blocks the influence of the gate wiring G. From the above, in the liquid crystal display device 100A, even if the slit 122s of the pixel electrode 122 is provided corresponding to the gate wiring G in order to suppress the decrease in the aperture ratio, alignment disorder can be suppressed.
  • the liquid crystal display device 100A is driven so that the luminance of all the pixels is set to the maximum luminance, but in the following, the liquid crystal display device 100A is set so that the luminance of all the pixels is set to the minimum luminance. Driven by.
  • the potential of the gate line G is 8V, and thus the TFTs 125 and 126 shown in FIG. 1A are turned on, and the potential of the pixel electrode 122 is the potential of the conductive layer 130. Is equal to
  • the potential of the source wiring S and the conductive layer 130 becomes ⁇ 0.4V, and the potential of the pixel electrode 122 also becomes ⁇ 0.4V.
  • the potential of the counter electrode 142 is ⁇ 1.25V.
  • the voltage applied to the liquid crystal layer 160 is 0.85V.
  • the gate line G is not selected, and the potential of the gate line G becomes ⁇ 8V. Further, the source driver is electrically disconnected from the source line S, and the source line S is in a floating state.
  • the potential of the counter electrode 142 changes from ⁇ 1.25 V to 3.65 V.
  • the potential of the conductive layer 130 connected to the pixel electrode 122 and the source wiring S also changes.
  • the potential change amount of the pixel electrode 122 and the conductive layer 130 is equal to the potential change amount of the counter electrode 142.
  • the potential of the pixel electrode 122 and the conductive layer 130 changes from ⁇ 0.4V to 4.5V.
  • next line for example, pixels in the (n + 1) th row
  • line inversion driving is performed, and the potential of the source wiring S connected to the source driver is lower than the potential of the counter electrode 142.
  • the potential of the counter electrode 142 is 3.65V
  • the potential of the source wiring S and the conductive layer 130 connected thereto is 2.8V.
  • the gate wiring G of the target pixel remains unselected, and the potential of the gate wiring G is ⁇ 8 V.
  • the TFTs 125 and 126 are off, and the pixel electrode 122 is connected to the source wiring S and the conductive layer 130. And not electrically connected.
  • the potential of the pixel electrode 122 remains 4.5V.
  • the voltage applied to the liquid crystal layer 160 is 0.85V.
  • the next line (for example, pixels in the (n + 2) th row) is written.
  • the potential of the counter electrode 142 changes to -1.25V.
  • the gate wiring G of the target pixel remains unselected, and the potential of the gate wiring G is ⁇ 8 V.
  • the TFTs 125 and 126 are in an off state.
  • the potential of the pixel electrode 122 changes to ⁇ 0.4 V as the potential of the counter electrode 142 changes.
  • the voltage applied to the liquid crystal layer 160 remains 0.85V. Thereafter, writing is performed in the same manner.
  • the potential of the gate line G is 8V, and thus the TFTs 125 and 126 shown in FIG. 1A are turned on, and the potential of the pixel electrode 122 is the potential of the conductive layer 130. Is equal to At this time, due to the source driver, the potential of the source wiring S and the conductive layer 130 becomes 2.8V, and the potential of the pixel electrode 122 also becomes 2.8V.
  • the potential of the counter electrode 142 is 3.65V.
  • the voltage applied to the liquid crystal layer 160 is 0.85V.
  • the gate line G is not selected, and the potential of the gate line G becomes ⁇ 8V. Further, the source driver is electrically disconnected from the source line S, and the source line S is in a floating state.
  • the potential of the counter electrode 142 changes from 3.65 V to ⁇ 1.25 V before the next line (for example, the pixel in the (n + 1) th row) is written.
  • the potential of the conductive layer 130 connected to the pixel electrode 122 and the source wiring S also changes.
  • the potential change amount of the pixel electrode 122 and the conductive layer 130 is equal to the potential change amount of the counter electrode 142.
  • the potential of the pixel electrode 122 and the conductive layer 130 changes from 2.8V to ⁇ 2.1V.
  • the potential of the source wiring S connected to the source driver is higher than the potential of the counter electrode 142.
  • the potential of the counter electrode 142 is ⁇ 1.25 V, while the potential of the source wiring S and the conductive layer 130 connected thereto is ⁇ 0.4 V.
  • the gate wiring G of the target pixel remains unselected, and the potential of the gate wiring G is ⁇ 8 V.
  • the TFTs 125 and 126 are off, and the pixel electrode 122 is connected to the source wiring S and the conductive layer 130. And not electrically connected.
  • the potential of the pixel electrode 122 remains ⁇ 2.1V.
  • the voltage applied to the liquid crystal layer 160 is 0.85V.
  • the next line (for example, pixels in the (n + 2) th row) is written.
  • the potential of the counter electrode 142 changes to 3.65V.
  • the gate wiring G of the target pixel remains unselected, and the potential of the gate wiring G is ⁇ 8 V.
  • the TFTs 125 and 126 are off. Therefore, the potential of the pixel electrode 122 changes to 2.8 V as the potential of the counter electrode 142 changes.
  • the voltage applied to the liquid crystal layer 160 remains 0.85V. Thereafter, writing is performed in the same manner.
  • Table 3 shows changes in potentials of the counter electrode 142, the pixel electrode 122, the conductive layer 130, and the gate wiring G described above.
  • FIG. 6 shows equipotential lines of the liquid crystal display device 100A. 6 (a) corresponds to (a) in Table 3, FIG. 6 (b) corresponds to (c) in Table 3, and FIG. 6 (c) corresponds to (d) in Table 3. is doing.
  • the equipotential lines in the vicinity of the slit 122s of the pixel electrode 122 also protrude downward with respect to the slit 122s of the pixel electrode 122, as shown in FIGS. Does not occur. Further, although not shown here, the alignment disorder does not occur in (e) to (h) of Table 3.
  • the alignment disorder occurred after minus writing was performed on the target pixel.
  • the alignment disorder does not occur, but strictly speaking, the liquid crystal display device 100A may cause the alignment disorder.
  • a case where alignment disorder occurs in the liquid crystal display device 100A will be described.
  • D 3 is the potential of the gate line G in the liquid crystal display device 500 of Comparative Example 1, and is the potential of the conductive layer 130 in the liquid crystal display device 100A.
  • the equipotential lines protrude upward with respect to the slit 522s of the pixel electrode 522 in FIGS. 3 (h), 3 (i), and 3 (j).
  • the alignment is disturbed.
  • D 1 , D 2 and D 3 have a relationship of D 1 > D 2 > D 3 .
  • alignment disorder may occur in the same manner. From the above, it can be said that when alignment disorder occurs, D 1 , D 2 and D 3 satisfy the relationship of D 1 > D 2 > D 3 or D 1 ⁇ D 2 ⁇ D 3 .
  • alignment disorder does not necessarily occur.
  • D 1 , D 2, and D 3 satisfy the relationship of D 1 ⁇ D 2 ⁇ D 3 , but the alignment is disturbed. Has not occurred.
  • D 1 > D 2 > D 3 or D 1 ⁇ D 2 ⁇ D 3 is satisfied, alignment disturbance may not occur depending on the thickness of each film and the value of potential.
  • D 1 , D 2, and D 3 do not always satisfy D 1 > D 2 > D 3 or D 1 ⁇ D 2 ⁇ D 3 .
  • the liquid crystal display device 100A sets all the pixels to the highest luminance or the lowest luminance, but the luminance of the pixels may be different from that of other pixels.
  • the luminance of the target pixel and the line adjacent to the target pixel is the lowest luminance, and the luminance of the next line is the highest luminance.
  • Table 4 shows the counter electrode 142, the pixel electrode 122, and the conductive layer in that case. 130 shows changes in the potential of the gate wiring G.
  • FIG. 7 shows equipotential lines of the liquid crystal display device 100A.
  • 7A corresponds to (a) in Table 4
  • FIG. 7B corresponds to (c) in Table 4
  • FIG. 7C corresponds to (d) in Table 4. is doing.
  • the equipotential lines are convex upward with respect to the slits 122s of the pixel electrode 122, and alignment disorder occurs.
  • D 1 , D 2 and D 3 satisfy the relationship of D 1 ⁇ D 2 ⁇ D 3 .
  • the equipotential line of the target pixel is connected to the slit 122 s of the pixel electrode 122. It becomes convex upwards.
  • D 1 , D 2 and D 3 satisfies the relationship of D 1 > D 2 > D 3 .
  • the equipotential line of the target pixel similarly protrudes upward with respect to the slit 122 s of the pixel electrode 122.
  • the luminance of the line of the target pixel is the lowest luminance
  • the luminance of the line adjacent to the target pixel and the luminance of the next line is the highest luminance
  • Table 5 shows the counter electrode 142 and the pixel electrode 122 in that case.
  • the change in potential of the conductive layer 130 and the gate wiring G is shown.
  • D 1 , D 2 and D 3 satisfies the relationship of D 1 > D 2 > D 3 .
  • D 1 > D 2 > D 3 or D 1 ⁇ D 2 ⁇ D 3 may be satisfied.
  • this period is one horizontal scanning period. And there is a period that does not satisfy the above relationship every horizontal scanning period. Therefore, there is no significant effect on the actual display.
  • the minus potential writing is performed on the target pixel, and then the equipotential line protrudes upward with respect to the slit of the pixel electrode while writing on the other pixels. Thus, disorder of orientation occurs.
  • the conductive layer 130 is connected to the source line S, but the present invention is not limited to this.
  • the conductive layer 130 may be connected to the drain electrode 128.
  • FIG. 8A shows a schematic diagram of the liquid crystal display device 100B.
  • the liquid crystal display device 100B has the same configuration as the liquid crystal display device 100A described above except that the conductive layer 130 provided corresponding to the slit 122s of the pixel electrode 122 is connected to the drain electrode 128 instead of the source line S. In order to avoid redundancy, redundant description is omitted.
  • the conductive layer 130 has a region 130r located between the first region 122a and the second region 122b of the pixel electrode 122 when viewed from the normal direction of the main surface of the active matrix substrate 120. is doing.
  • the region 130 r of the conductive layer 130 is provided corresponding to the slit 122 s of the pixel electrode 122 and overlaps with the gate wiring G.
  • the region 130 r of the conductive layer 130 does not overlap with the pixel electrode 122 but overlaps with the gate wiring G.
  • the conductive layer 130 is connected to the drain electrode 128 that is electrically connected to the pixel electrode 122.
  • FIG. 8B shows a cross-sectional view and equipotential lines of the liquid crystal display device 100B.
  • FIG. 8B corresponds to a cross section taken along line 8b-8b ′ of FIG.
  • FIG. 8B shows equipotential lines in the case where minus writing is performed on the target pixel and then minus writing is performed on another pixel.
  • the arrow in FIG.8 (b) has shown the orientation direction of the liquid crystal molecule.
  • the potential of the counter electrode 142 is ⁇ 1.25 V
  • the potential of the pixel electrode 122 is ⁇ 5.3 V
  • the potential of the conductive layer 130 is ⁇ 5.3 V
  • the potential of the gate wiring G is ⁇ 8 V. It is.
  • the equipotential lines in the vicinity of the slits 122s of the pixel electrode 122 are convex downward, so that alignment disorder does not occur.
  • the potential of the counter electrode 142 and D 1 the potential of the pixel electrode 122 and D 2, the potential of the conductive layer 130 when the D 3, in the liquid crystal display device 100A, D 1> D 2>
  • D 3 D 1
  • D 2 D 3
  • the conductive layer 130 is formed as part of the source metal, but the present invention is not limited to this.
  • the conductive layer 130 may be formed as part of the gate metal.
  • the potential of the conductive layer 130 is equal to or lower than the potential of the pixel electrode 122 higher than the potential of the counter electrode 142 during plus writing, and is equal to or higher than the potential of the pixel electrode 122 lower than the potential of the counter electrode 142 during minus writing. It is preferable.
  • the potential of the counter electrode 142 may change in phase with the potential of the auxiliary capacitance signal applied to the auxiliary capacitance wiring CS, and the conductive layer 130 may be electrically connected to such auxiliary capacitance wiring CS.
  • a signal equivalent to the counter signal applied to the counter electrode 142 may be input as the auxiliary capacitor signal applied to the storage capacitor line CS, and the potential of the conductive layer 130 may be equal to the potential of the counter electrode 142.
  • D 1 D 3
  • D 1 > D 2 > D 3 or D 1 ⁇ D 2 ⁇ D 3 is not satisfied, and the alignment disorder can be sufficiently suppressed.
  • the pixel electrode 122 is electrically connected to the drain region 126d of the semiconductor layer Se via the drain electrode 128, but the present invention is not limited to this.
  • the pixel electrode 122 may be electrically connected to the drain region 126d of the semiconductor layer Se without passing through the drain electrode 128.
  • the pixel electrode 122 is provided in a “U” shape, but the present invention is not limited to this.
  • the pixel electrode 122 may be provided in an “O” shape, and an opening may be provided between the first region 122 a and the second region 122 b of the pixel electrode 122.
  • the first region 122a of the pixel electrode 122 is connected to the second region 122b via the connection region 122c, but the present invention is not limited to this.
  • the pixel electrode 122 does not have the connection region 122c, and the first region 122a is not directly connected to the second region 122b.
  • the sub-pixel electrode is defined by each of the first and second regions 122a and 122b. Also good.
  • the potentials of the two sub-pixel electrodes may be different from each other, and further, the switching element corresponding to the second region 122b of the pixel electrode 122 separately from the switching element corresponding to the first region 122a of the pixel electrode 122. May be provided. Also, whitening can be improved by changing the VT curve of the subpixel by changing the potentials of the two subpixel electrodes.
  • liquid crystal molecules 162 are radially inclined with respect to the rivet and the opening, but the present invention is not limited to this.
  • the liquid crystal molecules 162 may be aligned along ribs or slits (not shown) provided on the liquid crystal layer 160 side of the two substrates 120 and 140.
  • the TFTs 125 and 126 have a top gate structure, but the present invention is not limited to this.
  • the TFTs 125 and 126 may have a bottom gate structure.
  • the active matrix substrate 120 has the auxiliary capacitance wiring CS, but the present invention is not limited to this.
  • the active matrix substrate 120 may not have the auxiliary capacitor wiring CS.
  • the liquid crystal display device of the present invention can suppress alignment disorder while suppressing a decrease in aperture ratio.

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Abstract

　本発明による液晶表示装置（１００Ａ）は、画素電極（１２２）、ゲート配線（Ｇ）およびソース配線（Ｓ）を有するアクティブマトリクス基板（１２０）と、対向電極（１４２）を有する対向基板（１４０）と、液晶層（１６０）とを備えている。アクティブマトリクス基板（１２０）は、ゲート配線（Ｇ）と画素電極（１２２）との間の絶縁層（１３４）内に設けられた導電層（１３０）をさらに有している。導電層（１３０）は、画素電極（１２２）の第１領域（１２２ａ）と第２領域（１２２ｂ）との間に位置する領域（１３０ｒ）を有している。導電層（１３０）は、画素電極（１２２）またはソース配線（Ｓ）と電気的に接続されている。

Description

液晶表示装置
　本発明は液晶表示装置に関する。
　液晶表示装置は、大型テレビジョンだけでなく携帯電話の表示部等の小型の表示装置としても利用されている。従来しばしば用いられたＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モードの液晶表示装置の視野角は比較的狭かったため、近年、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ―Ｓｗｉｔｃｈｉｎｇ）モードおよびＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードといった広視野角の液晶表示装置が作製されている。そのような広視野角のモードの中でも、ＶＡモードは高コントラスト比を実現できるため、多くの液晶表示装置に採用されている。
　ＶＡモードの一種として、１つの画素領域に複数の液晶ドメインを形成するＭＶＡ（Ｍｕｔｌｉ－ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードが知られている（例えば、特許文献１および２）。ＭＶＡモードの液晶表示装置には、垂直配向型液晶層を挟んで対向する一対の基板のうちの少なくとも一方の液晶層側に配向規制構造が設けられている。配向規制構造は、例えば、電極に設けられた線状のスリット（開口部）またはリブ（突起構造）である。配向規制構造により、液晶層の一方または両側から配向規制力が付与され、配向方向の異なる複数の液晶ドメイン（典型的には４つの液晶ドメイン）が形成され、視野角特性の改善が図られている。
　また、ＶＡモードの別の一種として、ＣＰＡモード（Ｃｏｎｔｉｎｕｏｕｓ　Ｐｉｎｗｈｅｅｌ　Ａｌｉｇｎｍｅｎｔ）も知られている（例えば、特許文献３）。ＣＰＡモードでは、液晶層を介して対向する一対の電極の一方に開口部や切欠き部を形成し、開口部や切欠き部上に生成される斜め電界を用いて液晶分子を放射状に傾斜配向させ、これにより、広視野角を実現している。さらに、ＣＰＡモードでは、開口部や切欠き部が設けられた電極を有する基板とは別の基板に、配向規制構造（例えばリベットや開口部）を設けることにより、液晶分子の放射状傾斜配向を安定化させている。
　しかしながら、ＣＰＡモードでは、画素領域の対称性が低いと、液晶分子の放射状傾斜配向が安定化しないことがある。このような場合、画素を、対称性の高い複数の領域に分割して各領域において液晶分子の放射状傾斜配向を安定化させることが知られている（例えば、特許文献４）。
　図９に、特許文献４に開示されている液晶表示装置９００の模式図を示す。液晶表示装置９００では、ＴＦＴ９２４を選択するためのゲート信号を供給するゲート配線Ｇ、画素電極９２２のデータ信号を供給するソース配線Ｓ、および、画素電極９２２の電荷を保持する補助容量配線ＣＳが設けられている。ゲート配線Ｇおよび補助容量配線ＣＳが平行に延びており、ソース配線Ｓは、これらの配線と交差している。また、ここでは図示していないが、対向基板には、ゲート配線Ｇ、ソース配線Ｓおよび補助容量配線ＣＳに対応してブラックマトリクスが設けられている。
　液晶表示装置９００では、画素電極９２２は２つの領域９２２ａ、９２２ｂに分割されており、画素電極９２２の領域９２２ａ、９２２ｂのそれぞれに対応して対向基板にはリベット９４２ａ、９４２ｂが設けられている。液晶表示装置９００では、列方向に隣接する２つの画素の間にゲート配線Ｇが延びており、画素電極９２２の領域９２２ａと領域９２２ｂとの間に補助容量配線ＣＳが延びている。このように、画素が２つの領域に分割されていることにより、液晶分子の放射状傾斜配向の安定化が実現されている。
特開２００６－１１４００号公報 特開２００７－２５６９０８号公報 特開２００３－２２８０７３号公報 特開２００７－３１６２３４号公報
　一般的に、補助容量配線の幅はゲート配線よりも広い。これは、補助容量配線の幅が広いほど画素電極の電位を効率的に保持することができるからである。しかしながら、液晶表示装置９００では、幅の広い補助容量配線ＣＳが画素領域の中央と交差するように延びているため、画素領域は有効に利用されず、高開口率を実現できない。また、単純に、幅の比較的狭いゲート配線が画素領域の中央と交差し、補助容量配線が列方向に隣接する画素の間に延びるように配置すると、電位の振幅が比較的大きいゲート配線に起因して液晶分子の配向が乱れることがある。
　本発明は、上記課題を鑑みてなされたものであり、その目的は、開口率の低下を抑制するとともに配向乱れを抑制した液晶表示装置を提供することにある。
　本発明による液晶表示装置は、画素電極、ゲート配線およびソース配線を有するアクティブマトリクス基板と、対向電極を有する対向基板と、前記画素電極と前記対向電極との間に設けられた液晶層とを備える、液晶表示装置であって、前記画素電極は、前記アクティブマトリクス基板の主面の法線方向からみたときに、前記ゲート配線に対して一方の側に設けられた第１領域と、前記ゲート配線に対して他方の側に設けられた第２領域とを有しており、前記アクティブマトリクス基板は、前記ゲート配線と前記画素電極との間の絶縁層内に設けられた導電層をさらに有しており、前記アクティブマトリクス基板の主面の法線方向からみたときに、前記導電層は、前記画素電極の前記第１領域と前記第２領域との間に位置する領域であって、前記ゲート配線と重なり、かつ、前記画素電極と重ならない領域を有しており、前記導電層は、前記画素電極または前記ソース配線と電気的に接続されている。
　ある実施形態において、前記導電層は、前記ソース配線と同じ材料から形成されている。
　ある実施形態において、前記アクティブマトリクス基板は、半導体層と、薄膜トランジスタであって、前記半導体層に設けられたソース領域、チャネル領域およびドレイン領域を有する薄膜トランジスタと、前記薄膜トランジスタの前記ドレイン領域および前記画素電極と電気的に接続されたドレイン電極とをさらに有する。
　ある実施形態において、前記ドレイン電極は、前記ソース配線と同じ材料から形成されている。
　ある実施形態において、前記導電層は前記ソース配線と接続されている。
　ある実施形態において、前記導電層は前記画素電極と電気的に接続されている。
　ある実施形態において、前記導電層は前記ドレイン電極と接続されている。
　ある実施形態において、前記画素電極は、前記第１領域と前記第２領域とを接続する接続領域をさらに有している。
　ある実施形態において、前記画素電極の前記第１領域は第１副画素電極を規定し、前記画素電極の前記第２領域は第２副画素電極を規定する。
　ある実施形態において、前記アクティブマトリクス基板は、補助容量配線をさらに有する。
　本発明による液晶表示装置は、画素電極、ゲート配線、ソース配線および補助容量配線を有するアクティブマトリクス基板と、対向電極を有する対向基板と、前記画素電極と前記対向電極との間に設けられた液晶層とを備える、液晶表示装置であって、前記画素電極は、前記アクティブマトリクス基板の主面の法線方向からみたときに、前記ゲート配線に対して一方の側に設けられた第１領域と、前記ゲート配線に対して他方の側に設けられた第２領域とを有しており、前記アクティブマトリクス基板は、前記ゲート配線と前記画素電極との間の絶縁層内に設けられた導電層をさらに有しており、前記アクティブマトリクス基板の主面の法線方向からみたときに、前記導電層は、前記画素電極の前記第１領域と前記第２領域との間に位置する領域であって、前記ゲート配線と重なり、かつ、前記画素電極と重ならない領域を有しており、前記導電層は、前記画素電極、前記ソース配線または前記補助容量配線と電気的に接続されている。
　ある実施形態において、前記補助容量配線の電位は前記対向電極の電位と同位相で変化し、前記導電層は前記補助容量配線と電気的に接続されている。
　本発明によれば、開口率の低下を抑制するとともに配向乱れを抑制した液晶表示装置を提供できる。
（ａ）は本発明による液晶表示装置の実施形態の模式的な平面図であり、（ｂ）および（ｃ）は模式的な断面図である。 比較例１の液晶表示装置の模式的な平面図である。 （ａ）～（ｊ）は、それぞれ、比較例１の液晶表示装置の等電位線を示す模式図である。 （ａ）は比較例２の液晶表示装置の模式的な平面図であり、（ｂ）は断面図である。 （ａ）～（ｈ）は、それぞれ、図１に示した液晶表示装置の等電位線を示す模式図である。 （ａ）～（ｃ）は、それぞれ、図１に示した液晶表示装置の等電位線を示す模式図である。 （ａ）～（ｃ）は、それぞれ、図１に示した液晶表示装置の等電位線を示す模式図である。 （ａ）は本発明による液晶表示装置の別の実施形態の模式的な平面図であり、（ｂ）は模式的な断面図である。 従来の液晶表示装置の模式的な平面図である。
　以下、図面を参照しながら、本発明による液晶表示装置の実施形態を説明する。なお、本発明は、以下の実施形態に限定されるものではない。
　（実施形態１）
　図１を参照して本発明による液晶表示装置の第１実施形態を説明する。
　図１（ａ）に、本実施形態の液晶表示装置１００Ａの模式的な平面図を示し、図１（ｂ）および図１（ｃ）のそれぞれに、液晶表示装置１００Ａの模式的な断面図を示す。図１（ｂ）は図１（ａ）の１ｂ－１ｂ’線に沿った断面に相当しており、図１（ｃ）は図１（ａ）の１ｃ－１ｃ’線に沿った断面に相当する。
　液晶表示装置１００Ａは、アクティブマトリクス基板１２０と、対向基板１４０と、アクティブマトリクス基板１２０と対向基板１４０との間に設けられた液晶層１６０とを備えている。アクティブマトリクス基板１２０は、透明基板１２１と、ゲート配線Ｇと、ソース配線Ｓと、補助容量配線ＣＳと、半導体層Ｓｅと、画素電極１２２と、スイッチング素子１２４と、ドレイン電極１２８とを有している。ゲート配線Ｇは補助容量配線ＣＳと平行に延びている。ソース配線Ｓはゲート配線Ｇおよび補助容量配線ＣＳと交差している。また、対向基板１４０は、透明基板１４１と、対向電極１４２とを有している。
　液晶表示装置１００Ａには、複数の行および複数の列のマトリクス状に配列された画素が設けられている。画素は、画素電極１２２によって規定される。本明細書において「画素」とは、表示において特定の階調を表現する最小の単位を指し、カラー表示においては、例えば、Ｒ、ＧおよびＢのそれぞれの階調を表現する単位に対応し、ドットとも呼ばれる。Ｒ画素、Ｇ画素およびＢ画素の組み合わせが、１つのカラー表示画素を構成する。
　また、ここでは、スイッチング素子１２４は、２つの薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）１２５、１２６を有しており、ＴＦＴ１２５およびＴＦＴ１２６は直列に配列されている。なお、ここで、ＴＦＴ１２５、１２６はトップゲート構造を有している。このように複数のＴＦＴが配列されていることにより、スイッチング素子１２４のオフ電流が抑制される。ただし、スイッチング素子１２４の有するＴＦＴは１つであってもよい。
　半導体層Ｓｅは多結晶シリコンを含んでいる。半導体層Ｓｅには、ＴＦＴ１２５のソース領域１２５ｓ、チャネル領域１２５ｃおよびドレイン領域１２５ｄ、ならびに、ＴＦＴ１２６のソース領域１２６ｓ、チャネル領域１２６ｃおよびドレイン領域１２６ｄが設けられている。チャネル領域１２５ｃ、１２６ｃは半導体層Ｓｅのうちゲート配線Ｇと重なる領域であり、ゲート配線Ｇのうちチャネル領域１２５ｃ、１２６ｃに対応する領域がＴＦＴ１２５、１２６のゲート電極として機能する。半導体層Ｓｅは、また、補助容量配線ＣＳと容量結合する補助容量領域を有している。半導体層Ｓｅの補助容量領域はドレイン領域１２６ｄと接続している。
　半導体層Ｓｅのソース領域１２５ｓは、絶縁層１３２に設けられたコンタクトホールＣＨ１を介してソース配線Ｓと電気的に接続されている。ＴＦＴ１２５のドレイン領域１２５ｄはＴＦＴ１２６のソース領域１２６ｓと連続している。また、ドレイン領域１２６ｄは、絶縁層１３２に設けられた別のコンタクトホールＣＨ２を介してドレイン電極１２８と電気的に接続されており、ドレイン電極１２８は絶縁層１３３に設けられたコンタクトホールＣＨ３を介して画素電極１２２と電気的に接続されている。したがって、画素電極１２２の電位はドレイン電極１２８の電位と等しい。
　画素電極１２２は、透明な導電性材料から形成されており、例えばインジウムスズ酸化物（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ：ＩＴＯ）から形成されている。画素電極１２２の長さはｘ方向に４０μｍ、ｙ方向に１２０μｍであり、画素電極１２２全体によって規定される画素領域の縦横比は大きく異なるが、画素電極１２２は、縦横比が比較的小さい対称性の高い形状を有する第１領域１２２ａおよび第２領域１２２ｂを有している。例えば、第１領域１２２ａおよび第２領域１２２ｂのそれぞれの形状はほぼ矩形状である。アクティブマトリクス基板１２０の主面の法線方向からみたときに、第１領域１２２ａはゲート配線Ｇに対して一方の側に設けられており、第２領域１２２ｂはゲート配線Ｇに対して他方の側に設けられている。
　第１領域１２２ａは接続領域１２２ｃを介して第２領域１２２ｂと直接的に接続されている。また、画素電極１２２の第１領域１２２ａと第２領域１２２ｂとの間にはスリット１２２ｓが形成されており、画素電極１２２のスリット１２２ｓはゲート配線Ｇに対応して設けられている。アクティブマトリクス基板１２０の主面の法線方向からみたときに、第１領域１２２ａのエッジ１２２ｅ１は第２領域１２２ｂのエッジ１２２ｅ２と対向している。このように、画素電極１２２は「Ｕ」字形状を有している。
　対向基板１４０の液晶層１６０側には、画素電極１２２の第１領域１２２ａのほぼ中心に対応して配向規制構造１４２ａが設けられており、また、画素電極１２２の第２領域１２２ｂのほぼ中心に対応して配向規制構造１４２ｂが設けられている。ここで、配向規制構造１４２ａ、１４２ｂは、リベットまたは開口部である。対向電極１４２もまたＩＴＯから形成されている。
　液晶層１６０は、垂直配向型であり、例えば、負の誘電率異方性を有するネマチック液晶材料を含んでいる。ここでは図示していないが、アクティブマトリクス基板１２０、対向基板１４０のそれぞれは配向膜を有しており、液晶層１６０の液晶分子１６２は、黒表示時に、配向膜の主面に対してほぼ垂直に配向している。液晶分子１６２は、印加電圧が増大すると、画素電極１２２の領域１２２ａ、１２２ｂに対応して放射状に傾斜配向する。また、画素電極１２２の領域１２２ａ、１２２ｂの中心に対応して、対向基板１４０には配向規制構造１４２ａ、１４２ｂが設けられているため、液晶分子１６２の放射状傾斜配向は安定化される。このようなモードはＣＰＡモードとも呼ばれている。
　液晶表示装置１００Ａにおいて、ゲート配線Ｇの幅は、例えば４μｍであり、補助容量配線ＣＳの幅は例えば１０μｍである。このように、補助容量配線ＣＳの幅はゲート配線Ｇよりも大きく、これにより、半導体層Ｓｅの容量結合領域との容量結合の値を増大させることができる。また、補助容量配線ＣＳは隣接する２行の画素の間を延びているが、１つの補助容量配線ＣＳは１行の画素の半導体層Ｓｅと対向しており、１つの補助容量配線ＣＳは１行の画素と関連づけられている。ここでは、図示していないが、対向基板１４０にはゲート配線Ｇ、ソース配線Ｓおよび補助容量配線ＣＳに対応してブラックマトリクスが設けられている。
　補助容量配線ＣＳは、ゲート配線Ｇと同一工程で形成されており、同じ金属材料から形成されている。補助容量配線ＣＳおよびゲート配線Ｇは総称してゲートメタルと呼ばれる。また、ドレイン電極１２８は、ソース配線Ｓと同一工程で形成されており、同じ金属材料から形成されている。ソース配線Ｓおよびドレイン電極１２８は総称してソースメタルとも呼ばれる。
　本実施形態の液晶表示装置１００Ａでは、ゲート配線Ｇの一部と重なる導電層１３０が設けられており、導電層１３０はソース配線Ｓと接続されている。導電層１３０はソース配線Ｓおよびドレイン電極１２８と同じ材料から形成されており、ソースメタルの一部である。アクティブマトリクス基板１２０の主面の法線方向からみたときに、導電層１３０は、画素電極１２２の第１領域１２２ａと第２領域１２２ｂとの間に位置する領域１３０ｒを有している。導電層１３０の領域１３０ｒは、画素電極１２２のスリット１２２ｓに対応して設けられており、ゲート配線Ｇと重なっている。このように導電層１３０の領域１３０ｒは、画素電極１２２とは重ならず、ゲート配線Ｇと重なっている。
　ここで、アクティブマトリクス基板１２０の積層構造を説明する。透明基板１２１上に半導体層Ｓｅが設けられている。なお、透明基板１２１と半導体層Ｓｅとの間にはベースコート（図示せず）が設けられていてもよい。
　半導体層Ｓｅ上には絶縁層１３１が設けられており、絶縁層１３１の上にゲート配線Ｇおよび補助容量配線ＣＳが設けられている。絶縁層１３１の一部がＴＦＴ１２５、１２６のゲート絶縁膜として機能する。
　ゲート配線Ｇ、補助容量配線ＣＳおよび絶縁層１３１上には絶縁層１３２が設けられている。絶縁層１３２上にはソース配線Ｓ、ドレイン電極１２８および導電層１３０が設けられている。また、このようなソースメタル上には絶縁層１３３が設けられており、絶縁層１３３上には画素電極１２２が設けられている。なお、絶縁層１３２、１３３を総称して層間絶縁層１３４と呼ぶとすると、導電層１３０はゲート配線Ｇと画素電極１２２との間の層間絶縁層１３４内に設けられている。
　液晶表示装置１００Ａでは、ゲート配線毎に書き込み極性を反転させている。例えば、対象画素にプラス極性の書き込みを行うと、対象画素に隣接するラインの画素にはマイナス極性の書き込みが行われる。このような駆動はライン反転駆動とも呼ばれる。なお、ここで、「プラス極性」とは画素電極の電位が対向電極よりも高いことをいい、以下の説明においてプラス極性に書き込みを行うことを「プラス書き込み」ともいう。また、「マイナス極性」とは画素電極の電位が対向電極よりも低いことをいい、以下の説明においてマイナス極性に書き込みを行うことを「マイナス書き込み」ともいう。ライン反転駆動では、水平走査期間ごとに対向電極の電位を変化させてもよく、これにより、ソース配線の電位の振幅を減少させて消費電力を低減させることができる。
　また、液晶表示装置１００Ａでは、フレーム毎に書き込み極性を反転させており、対象画素に対して、あるフレームにおいてプラス極性の書き込みが行われると、次のフレームにおいてマイナス極性の書き込みが行われる。このような駆動はフレーム反転駆動とも呼ばれる。以上のようなライン反転駆動およびフレーム反転駆動を行うことにより、フリッカの発生が抑制される。
　また、液晶表示装置１００Ａでは点順次駆動が行われている。点順次駆動を行うソースドライバは、例えば、特開２００２－１９６３６０号公報に開示されている。一般に、点順次駆動を行う場合、１つの画素に書き込む時間は、線順次駆動の場合よりも短くなるが、ここでは半導体層Ｓｅとしてキャリア移動度の高い多結晶シリコンが用いられており、点順次駆動が行われている。このように、点順次駆動を行うことにより、ソース配線ごとにソースドライバを設けなくてもよく、コストの低減が図られている。ただし、液晶表示装置１００Ａの駆動は点順次駆動に限定されるものではなく線順次駆動であってもよい。あるいは、液晶表示装置１００Ａの駆動は、ソース配線よりも少ない複数のソースドライバにより、行われてもよい。このような駆動はＳＳＤ（Ｓｏｕｒｃｅ　Ｓｈａｒｅｄ　Ｄｒｉｖｉｎｇ）駆動とも呼ばれている。
　以下、比較例１および２の液晶表示装置と比較して、本実施形態の液晶表示装置１００Ａの利点を説明する。
　まず、図２および図３を参照して、比較例１の液晶表示装置５００を説明する。図２に、比較例１の液晶表示装置５００の模式図を示す。液晶表示装置５００は、導電層１３０が設けられていない点を除いて本実施形態の液晶表示装置１００Ａと同様の構成を有しており、冗長さを避けるために重複する説明を省略する。ここで、液晶表示装置５００ではライン反転駆動、フレーム反転駆動および点順次駆動が行われている。また、ここでは、説明を過度に複雑にすること避けるために、液晶表示装置５００は、全ての画素の輝度を最高輝度とするように駆動されており、この場合、液晶表示装置５００は白を表示する。
　まず、ある水平走査期間においてある画素に書き込みを行う。以下の説明において、この画素を対象画素とも呼ぶ。例えば、対象画素は第ｎ行の画素である。ゲート配線Ｇが選択されたとき、対象画素に対応するゲート配線Ｇの電位は８Ｖであり、これにより、図２に示したＴＦＴ５２５、５２６はオン状態になる。このとき、ソースドライバ（図示せず）により、ソース配線Ｓの電位は２．８Ｖとなり、画素電極５２２の電位も２．８Ｖとなる。また、対向電極５４２の電位は－１．２５Ｖである。ここで、液晶層５６０に印加される電圧（すなわち、画素電極５２２と対向電極５４２との間の電位差の絶対値）は４．０５Ｖである。
　その後、ゲート配線Ｇが非選択となり、対象画素に対応するゲート配線Ｇの電位は－８Ｖとなる。また、ソースドライバはソース配線Ｓと電気的に切断され、ソース配線Ｓはフローティング状態となる。なお、一般に、ゲート配線Ｇの電位の振幅は他の電極の電位よりも高く、これにより、ＴＦＴのオフ電流が抑制されるとともに高速応答が実現される。
　その直後、対向電極５４２の電位は－１．２５Ｖから３．６５Ｖに変化する。このような対向電極５４２の電位の変化に伴い、画素電極５２２の電位も変化する。画素電極５２２の電位変化量は対向電極５４２の電位変化量と等しく、具体的には、画素電極５２２の電位は２．８Ｖから７．７Ｖに変化する。
　その後、次の水平走査期間において、次のライン（例えば、第ｎ＋１行の画素）の書き込みが行われる。ここでは、ライン反転駆動が行われており、ソースドライバと接続されたソース配線Ｓの電位は対向電極５４２の電位（３．６５Ｖ）よりも低い－０．４Ｖに変化する。しかしながら、対象画素のゲート配線Ｇは非選択のままで、ゲート配線Ｇの電位は－８Ｖであり、その結果、ＴＦＴ５２５、５２６はオフ状態であり、画素電極５２２の電位は７．７Ｖのままである。ここで、液晶層５６０に印加される電圧は４．０５Ｖである。
　その後、さらに次のライン（例えば、第ｎ＋２行の画素）の書き込みが行われる。対向電極５４２の電位は－１．２５Ｖに変化し、ソース配線Ｓの電位は２．８Ｖに変化する。なお、ここでも、対象画素のゲート配線Ｇは非選択のままでゲート配線Ｇの電位は－８Ｖであり、その結果、ＴＦＴ５２５、５２６はオフ状態であり、対向電極５４２の電位の変化に伴い画素電極５２２の電位は２．８Ｖに変化する。液晶層５６０に印加される電圧は４．０５Ｖのままである。以下、同様に、ラインごとに極性の反転された書き込みが行われる。
　対象画素にプラス書き込みが行われてから１フレーム後、対象画素にマイナス書き込みが行われる。ゲート配線Ｇが選択されたとき、ゲート配線Ｇの電位は８Ｖであり、これにより、図２に示したＴＦＴ５２５、５２６はオン状態になり、ソースドライバにより、ソース配線Ｓの電位は－０．４Ｖとなり、画素電極５２２の電位も－０．４Ｖとなる。また、対向電極５４２の電位は３．６５Ｖである。ここで、液晶層５６０に印加される電圧は４．０５Ｖである。
　その後、ゲート配線Ｇが非選択となり、ゲート配線Ｇの電位は－８Ｖとなる。また、ソースドライバはソース配線Ｓと電気的に切断され、ソース配線Ｓはフローティング状態となる。
　その直後、対向電極５４２の電位は３．６５Ｖから－１．２５Ｖに変化する。このような対向電極５４２の電位の変化に伴い、画素電極５２２の電位も変化する。画素電極５２２の電位変化量は対向電極５４２の電位変化量と等しく、具体的には、画素電極５２２の電位は－０．４Ｖから－５．３Ｖに変化する。
　その後、次のライン（例えば、第ｎ＋１行の画素）の書き込みが行われる。ライン反転駆動により、ソースドライバと接続されたソース配線Ｓの電位は対向電極５４２の電位（－１．２５Ｖ）よりも高い２．８Ｖに変化する。しかしながら、対象画素のゲート配線Ｇは非選択のままであり、ゲート配線Ｇの電位は－８Ｖであり、その結果、ＴＦＴ５２５、５２６はオフ状態であり、画素電極５２２の電位は－５．３Ｖのままであり、対向電極５４２の電位は－１．２５Ｖである。ここで、液晶層５６０に印加される電圧は４．０５Ｖである。
　その後、さらに次のライン（例えば、第ｎ＋２行の画素）の書き込みが行われる。対向電極５４２の電位は３．６５Ｖに変化する。なお、対象画素のゲート配線Ｇは非選択のままであり、ゲート配線Ｇの電位は－８Ｖであり、その結果、ＴＦＴ５２５、５２６はオフ状態である。対向電極５４２の電位の変化に伴い画素電極５２２の電位は－０．４Ｖに変化する。ここで、液晶層５６０に印加される電圧は４．０５Ｖのままである。以下、同様に、書き込みが行われる。
　表１に、上述した対向電極５４２、画素電極５２２、ソース配線Ｓ、ゲート配線Ｇの電位の変化を示す。
Figure JPOXMLDOC01-appb-T000001
　次に、図３を参照して、比較例１の液晶表示装置５００の等電位線の変化を説明する。図３（ａ）～図３（ｈ）のそれぞれは、比較例１の液晶表示装置５００の断面図および等電位線を示しており、図２の３－３’線に沿った断面に相当している。図３（ａ）～図３（ｈ）は表１の（ａ）～（ｈ）にそれぞれ対応している。
　ここで、図３（ａ）～図３（ｇ）と図３（ｈ）とを比較する。図３（ａ）～図３（ｇ）に示すように、画素電極５２２にはスリット５２２ｓ（図２参照）が設けられているため、画素電極５２２のスリット５２２ｓの近傍の等電位線は画素電極５２２のスリット５２２ｓに落ち込むように形成されており、画素電極５２２のスリット５２２ｓ近傍の等電位線は画素電極５２２のスリット５２２ｓに対して下に凸になっている。液晶分子５６２には等電位線に垂直になるような配向規制力が付与されるため、このような下に凸の等電位線が形成されると、液晶層５６０のうち画素電極５２２のスリット５２２ｓ近傍の液晶分子５６２も、配向規制構造５４２ａ、５４２ｂによって規制された液晶分子５６２の傾斜方向と整合する方向に配向する。
　これに対して、図３（ｈ）では、画素電極５２２のスリット５２２ｓ近傍の等電位線が画素電極５２２のスリット５２２ｓから突出するように形成されており、この等電位線は画素電極５２２のスリット５２２ｓに対して上に凸になっている。このような上に凸の等電位線が形成されると、液晶層５６０のうち画素電極５２２のスリット５２２ｓ近傍の液晶分子５６２は、配向規制構造５４２ａ、５４２ｂによって規制された液晶分子５６２の傾斜方向とは異なる方向に配向することになり、結果として、残像の原因となる。
　なお、ここまでの説明では、比較例１の液晶表示装置５００において画素電極５２２と対向電極５４２との間の電位差を４．０５Ｖとして、すべての画素の輝度を最高輝度としていたが、以下の説明では、すべての画素の輝度を最低輝度とする。この場合、液晶表示装置５００は黒を表示する。画素電極５２２と対向電極５４２との間の電位差は例えば０．８５Ｖである。なお、このように最低輝度の場合にも微小な電圧を印加することにより、応答速度の増大が実現される。
　対象画素に対してマイナス書き込みを行う場合、ゲート配線Ｇの電位は８Ｖであり、対向電極５４２の電位は３．６５Ｖであり、画素電極５２２の電位は２．８Ｖである。ここで、液晶層５６０に印加される電圧（すなわち、対向電極５４２と画素電極５２２との間の電位差）は０．８５Ｖである。
　その後、ゲート配線Ｇが非選択となり、ゲート配線Ｇの電位は－８Ｖとなる。また、ソースドライバはソース配線Ｓと電気的に切断され、ソース配線Ｓはフローティング状態となる。
　その直後、対向電極５４２の電位は３．６５Ｖから－１．２５Ｖに変化する。このような対向電極５４２の電位の変化に伴い、画素電極５２２の電位も変化する。画素電極５２２の電位変化量は対向電極５４２の電位変化量と等しく、具体的には、画素電極５２２の電位は２．８Ｖから－２．１Ｖに変化する。
　その後、次のライン（例えば、第ｎ＋１行の画素）の書き込みが行われる。ライン反転駆動により、ソースドライバと接続されたソース配線Ｓの電位は対向電極５４２の電位（－１．２５Ｖ）よりも高い－０．４Ｖに変化するが、対象画素のゲート配線Ｇは非選択のままであり、ゲート配線Ｇの電位は－８Ｖであり、その結果、ＴＦＴ５２５、５２６はオフ状態であり、画素電極５２２の電位は－２．１Ｖのままであり、対向電極５４２の電位は－１．２５Ｖである。ここで、液晶層５６０に印加される電圧は０．８５Ｖである。
　その後、さらに次のライン（例えば、第ｎ＋２行の画素）の書き込みが行われる。対向電極５４２の電位が３．６５Ｖに変化する。なお、対象画素のゲート配線Ｇは非選択のままであり、ゲート配線Ｇの電位は－８Ｖであり、その結果、ＴＦＴ５２５、５２６はオフ状態であるため、対向電極５４２の電位の変化に伴い画素電極５２２の電位は２．８Ｖに変化する。ここで、液晶層５６０に印加される電圧は０．８５Ｖのままである。以下、同様に、書き込みが行われる。
　図３（ｉ）に、対象画素にマイナス書き込みを行った後、別のライン（例えば、第ｎ＋１行のライン）にプラス書き込みを行った場合の等電位線を示す。ここで、対向電極５４２の電位は－１．２５Ｖ、画素電極５２２の電位は－２．１Ｖ、ゲート配線Ｇの電位は－８Ｖである。図３（ｉ）は、図３（ｇ）に対応している。図３（ｉ）と図３（ｇ）との比較から理解されるように、画素電極５２２と対向電極５４２との間の電位差が小さいほど、画素電極５２２のスリット５２２ｓ近傍の等電位線は上に凸になる傾向がある。このため、最低輝度の場合、最高輝度よりも配向乱れが生じやすい。
　また、図３（ｊ）に、対象画素にマイナス書き込みを行った後、別のライン（例えば、第ｎ＋２行のライン）にマイナス書き込みを行う場合の等電位線を示す。ここで、対向電極５４２の電位は３．６５Ｖ、画素電極５２２の電位は２．８Ｖ、ゲート配線Ｇの電位は－８Ｖである。図３（ｊ）は、図３（ｈ）に対応している。図３（ｊ）と図３（ｈ）との比較から理解されるように、画素電極５２２と対向電極５４２との間の電位差が小さいほど、画素電極５２２のスリット５２２ｓ近傍の等電位線の上に凸の傾斜は急峻になる。このため、最低輝度の場合、最高輝度よりも配向の乱れた領域が広い。
　次に、図４を参照して、比較例２の液晶表示装置６００を説明する。図４（ａ）に、比較例２の液晶表示装置６００の模式図を示す。液晶表示装置６００は、ゲート配線Ｇが画素電極６２２のスリット６２２ｓに対応するのではなく画素電極６２２の第１領域６２２ａと重なっている点を除いて本実施形態の液晶表示装置１００Ａと同様の構成を有しており、冗長さを避けるために重複する説明を省略する。
　図４（ｂ）に、比較例２の液晶表示装置６００の断面および等電位線を示している。図４（ｂ）は、図４（ａ）の４ｂ－４ｂ’線に沿った断面に相当している。なお、液晶表示装置６００では、ゲート配線Ｇは画素電極６２２のスリット６２２ｓに対応して設けられていないため、図４（ｂ）にはゲート配線Ｇを示していない。なお、図４（ｂ）における矢印は液晶分子の配向方向を示している。
　図４（ｂ）には、対象画素にマイナス書き込みを行った後、別のライン（例えば、第ｎ＋２行のライン）にマイナス書き込みを行った場合の等電位線を示している。ここで、画素電極６２２の電位は－０．４Ｖであり、対向電極６４２の電位は３．６５Ｖであり、液晶層６６０に印加される電圧（すなわち、画素電極６２２と対向電極６４２との間の電位差の絶対値）は４．０５Ｖである。また、ゲート配線Ｇの電位は－８Ｖである。
　液晶表示装置６００では、ゲート配線Ｇが画素電極６２２のスリット６２２ｓとは重なっていない。このように、ゲート配線Ｇは画素電極６２２のスリット６２２ｓに対応して設けられていないため、ゲート配線Ｇの電位の振幅が大きくても、画素電極６２２のスリット６２２ｓ近傍の液晶分子６６２はゲート配線Ｇの電位の影響を実質的に受けず、画素電極６２２のスリット６２２ｓ近傍の等電位線の形状は下に凸となる。このため、図４（ｂ）に示すように、液晶層６６０のうち画素電極６２２のスリット６２２ｓ近傍の液晶分子６６２は、配向規制構造６４２ａ、６４２ｂによって規制された液晶分子６６２の傾斜方向と整合する方向に配向することになり、画素電極６２２のスリット６２２ｓ近傍の液晶分子６６２の配向の乱れが抑制され、結果として、残像が抑制される。
　しかしながら、比較例２の液晶表示装置６００では、ゲート配線Ｇは画素電極６２２の第１領域６２２ａと重なっているため、ゲート配線Ｇを遮るためのブラックマトリクスは画素電極６２２の第１領域６２２ａと重なることになり、結果として、開口率が低下してしまう。
　これに対して、本実施形態の液晶表示装置１００Ａでは、ゲート配線Ｇが画素電極１２２のスリット１２２ｓに対応して設けられており、これにより、開口率の低下が抑制される。また、液晶表示装置１００Ａでは、ソース配線Ｓと接続された導電層１３０がゲート配線Ｇに対応して設けられている。上述したように、ソース配線Ｓの電位の振幅はゲート配線Ｇの電位よりも小さいので、ソース配線Ｓと接続された導電層１３０により、ゲート配線Ｇの電位による影響は抑制され、その結果、配向乱れが抑制される。
　以下に、液晶表示装置１００Ａの対向電極１４２、画素電極１２２、導電層１３０、ソース配線Ｓおよびゲート配線Ｇの電位の具体的な変化を説明する。また、ここでは、説明を過度に複雑にすること避けるために、液晶表示装置１００Ａは、全ての画素の輝度を最高輝度とするように駆動されている。
　まず、ある水平走査期間において対象画素に書き込みを行う。例えば、対象画素を第ｎ行の画素とする。ゲート配線Ｇが選択されたとき、ゲート配線Ｇの電位は８Ｖであり、これにより、図１（ａ）に示したＴＦＴ１２５、１２６はオン状態になり、画素電極１２２の電位はソース配線Ｓおよび導電層１３０の電位と等しい。このとき、ソースドライバにより、ソース配線Ｓおよび導電層１３０の電位は２．８Ｖとなり、画素電極１２２の電位も２．８Ｖとなる。また、対向電極１４２の電位は－１．２５Ｖである。ここで、液晶層１６０に印加される電圧は４．０５Ｖである。
　その後、ゲート配線Ｇが非選択となり、ゲート配線Ｇの電位は－８Ｖとなる。また、ソースドライバはソース配線Ｓと電気的に切断され、ソース配線Ｓはフローティング状態となる。
　その直後、対向電極１４２の電位は－１．２５Ｖから３．６５Ｖに変化する。このような対向電極１４２の電位の変化に伴い、画素電極１２２およびソース配線Ｓに接続された導電層１３０の電位も変化する。画素電極１２２および導電層１３０の電位変化量は対向電極１４２の電位変化量と等しく、具体的には、画素電極１２２および導電層１３０の電位は２．８Ｖから７．７Ｖに変化する。
　その後、次のライン（例えば、第ｎ＋１行の画素）の書き込みが行われる。ここでは、ライン反転駆動が行われており、ソースドライバと接続されたソース配線Ｓの電位は対向電極１４２の電位よりも低い。具体的には、対向電極１４２の電位が３．６５Ｖであるのに対して、ソース配線Ｓおよびそれに接続された導電層１３０の電位は－０．４Ｖである。なお、対象画素のゲート配線Ｇは非選択のままであり、ゲート配線Ｇの電位は－８Ｖであり、その結果、ＴＦＴ１２５、１２６はオフ状態であり、画素電極１２２はソース配線Ｓおよび導電層１３０と電気的に接続されていない。画素電極１２２の電位は７．７Ｖのままである。ここで、液晶層１６０に印加される電圧は４．０５Ｖである。
　その後、さらに次のライン（例えば、第ｎ＋２行の画素）の書き込みが行われる。対向電極１４２の電位が－１．２５Ｖに変化する。なお、対象画素のゲート配線Ｇは非選択のままであり、ゲート配線Ｇの電位は－８Ｖであり、その結果、ＴＦＴ１２５、１２６はオフ状態である。このため、対向電極１４２の電位の変化に伴い画素電極１２２の電位は２．８Ｖに変化する。ここで、液晶層１６０に印加される電圧は４．０５Ｖのままである。以下、同様に、書き込みが行われる。
　対象画素にプラス書き込みが行われてから１フレーム後、対象画素にマイナス書き込みが行われる。ゲート配線Ｇが選択されたとき、ゲート配線Ｇの電位は８Ｖであり、これにより、図１（ａ）に示したＴＦＴ１２５、１２６はオン状態になり、画素電極１２２の電位は導電層１３０の電位と等しい。このとき、ソースドライバにより、ソース配線Ｓおよび導電層１３０の電位は－０．４Ｖとなり、また、画素電極１２２の電位も－０．４Ｖとなる。また、対向電極１４２の電位は３．６５Ｖである。ここで、液晶層１６０に印加される電圧は４．０５Ｖである。
　その後、ゲート配線Ｇが非選択となり、ゲート配線Ｇの電位は－８Ｖとなる。また、ソースドライバはソース配線Ｓと電気的に切断され、ソース配線Ｓはフローティング状態となる。
　その直後、対向電極１４２の電位は３．６５Ｖから－１．２５Ｖに変化する。このような対向電極１４２の電位の変化に伴い、画素電極１２２およびソース配線Ｓに接続された導電層１３０の電位も変化する。画素電極１２２および導電層１３０の電位変化量は対向電極１４２の電位変化量と等しく、具体的には、画素電極１２２および導電層１３０の電位は－０．４から－５．３Ｖに変化する。
　その後、次のライン（例えば、第ｎ＋１行の画素）の書き込みが行われる。ライン反転駆動により、ソースドライバと接続されたソース配線Ｓの電位は対向電極１４２の電位よりも高い。具体的には、対向電極１４２の電位が－１．２５Ｖであるのに対して、ソース配線Ｓおよびそれに接続された導電層１３０の電位は２．８Ｖである。なお、対象画素のゲート配線Ｇは非選択のままであり、ゲート配線Ｇの電位は－８Ｖであり、その結果、ＴＦＴ１２５、１２６はオフ状態であり、画素電極１２２はソース配線Ｓおよび導電層１３０と電気的に接続されていない。画素電極１２２の電位は－５．３Ｖのままである。ここで、液晶層１６０に印加される電圧は４．０５Ｖである。
　その後、さらに次のライン（例えば、第ｎ＋２行の画素）の書き込みが行われる。対向電極１４２の電位が３．６５Ｖに変化する。なお、対象画素のゲート配線Ｇは非選択のままであり、ゲート配線Ｇの電位は－８Ｖであり、その結果、ＴＦＴ１２５、１２６はオフ状態である。このため、対向電極１４２の電位の変化に伴い画素電極１２２の電位は－０．４Ｖに変化する。ここで、液晶層１６０に印加される電圧は４．０５Ｖのままである。以下、同様に、書き込みが行われる。
　表２に、上述した対向電極１４２、画素電極１２２、導電層１３０、ゲート配線Ｇの電位の変化を示す。
Figure JPOXMLDOC01-appb-T000002
　次に、図５を参照して、液晶表示装置１００Ａの等電位線の変化を説明する。なお、図５（ａ）～図５（ｈ）のそれぞれは、液晶表示装置１００Ａの断面図および等電位線を示しており、図５（ａ）～図５（ｈ）は、図１（ａ）の１ｃ－１ｃ’線に沿った断面に相当する。なお、図５（ａ）～図５（ｈ）は表２の（ａ）～（ｈ）にそれぞれ対応している。
　図５（ａ）～図５（ｈ）から理解されるように、本実施形態の液晶表示装置１００Ａでは、画素電極１２２のスリット１２２ｓ近傍の等電位線は下に凸になっているため、配向乱れが生じない。液晶表示装置１００Ａでは、画素電極１２２のスリット１２２ｓはゲート配線Ｇと重なるが、ゲート配線Ｇと画素電極１２２との間の層間絶縁層１３４内にソース配線Ｓに接続された導電層１３０が設けられている。このため、ゲート配線Ｇの電位の影響は、導電層１３０によって実質的に遮られ、画素電極１２２のスリット１２２ｓ近傍の等電位線の形状は下に凸となり、このため、液晶層１６０において画素電極１２２のスリット１２２ｓ近傍の液晶分子１６２は、画素電極１２２の第１、第２領域１２２ａ、１２２ｂおよび配向規制構造１４２ａ、１４２ｂによって規制された液晶分子１６２の傾斜方向と整合する方向に配向することになり、画素電極１２２のスリット１２２ｓ近傍において液晶分子１６２の配向の乱れが抑制されている。
　特に、対象画素にマイナス書き込みを行った後、別の画素にマイナス書き込みを行う場合、比較例１の液晶表示装置５００では図３（ｈ）に示したように画素電極５２２のスリット５２２ｓ近傍の等電位線は上に凸になっていたのに対して、本実施形態の液晶表示装置１００Ａでは、ゲート配線Ｇ、画素電極１２２、対向電極１４２の電位が比較例１の液晶表示装置５００と同様であっても、図５（ｈ）に示したように、画素電極１２２のスリット１２２ｓ近傍の等電位線は下に凸になり、配向乱れが抑制されている。このように、導電層１３０により、ゲート配線Ｇの影響は実質的に遮られる。以上から、液晶表示装置１００Ａでは、開口率の低下を抑制するために、画素電極１２２のスリット１２２ｓをゲート配線Ｇに対応して設けても、配向乱れを抑制することができる。
　なお、上述した説明では、液晶表示装置１００Ａは、全ての画素の輝度を最高輝度とするように駆動されたが、以下では、液晶表示装置１００Ａは、全ての画素の輝度を最低輝度とするように駆動される。
　まず、ある水平走査期間において対象画素に書き込みを行う。ゲート配線Ｇが選択されたとき、ゲート配線Ｇの電位は８Ｖであり、これにより、図１（ａ）に示したＴＦＴ１２５、１２６はオン状態になり、画素電極１２２の電位は導電層１３０の電位と等しい。このとき、ソースドライバにより、ソース配線Ｓおよび導電層１３０の電位は－０．４Ｖとなり、画素電極１２２の電位も－０．４Ｖとなる。また、対向電極１４２の電位は－１．２５Ｖである。ここで、液晶層１６０に印加される電圧は０．８５Ｖである。
　その後、ゲート配線Ｇが非選択となり、ゲート配線Ｇの電位は－８Ｖとなる。また、ソースドライバはソース配線Ｓと電気的に切断され、ソース配線Ｓはフローティング状態となる。
　その直後、対向電極１４２の電位は－１．２５Ｖから３．６５Ｖに変化する。このような対向電極１４２の電位の変化に伴い、画素電極１２２およびソース配線Ｓに接続された導電層１３０の電位も変化する。画素電極１２２および導電層１３０の電位変化量は対向電極１４２の電位変化量と等しく、具体的には、画素電極１２２および導電層１３０の電位は－０．４Ｖから４．５Ｖに変化する。
　その後、次のライン（例えば、第ｎ＋１行の画素）の書き込みが行われる。ここでは、ライン反転駆動が行われており、ソースドライバと接続されたソース配線Ｓの電位は対向電極１４２の電位よりも低い。具体的には、対向電極１４２の電位が３．６５Ｖであるのに対して、ソース配線Ｓおよびそれに接続された導電層１３０の電位は２．８Ｖである。なお、対象画素のゲート配線Ｇは非選択のままであり、ゲート配線Ｇの電位は－８Ｖであり、その結果、ＴＦＴ１２５、１２６はオフ状態であり、画素電極１２２はソース配線Ｓおよび導電層１３０と電気的に接続されていない。画素電極１２２の電位は４．５Ｖのままである。ここで、液晶層１６０に印加される電圧は０．８５Ｖである。
　その後、さらに次のライン（例えば、第ｎ＋２行の画素）の書き込みが行われる。対向電極１４２の電位は－１．２５Ｖに変化する。なお、対象画素のゲート配線Ｇは非選択のままであり、ゲート配線Ｇの電位は－８Ｖであり、その結果、ＴＦＴ１２５、１２６はオフ状態である。このため、対向電極１４２の電位の変化に伴い画素電極１２２の電位は－０．４Ｖに変化する。ここで、液晶層１６０に印加される電圧は０．８５Ｖのままである。以下、同様に、書き込みが行われる。
　対象画素にプラス書き込みが行われてから１フレーム後、対象画素にマイナス書き込みが行われる。ゲート配線Ｇが選択されたとき、ゲート配線Ｇの電位は８Ｖであり、これにより、図１（ａ）に示したＴＦＴ１２５、１２６はオン状態になり、画素電極１２２の電位は導電層１３０の電位と等しい。このとき、ソースドライバにより、ソース配線Ｓおよび導電層１３０の電位は２．８Ｖとなり、画素電極１２２の電位も２．８Ｖとなる。また、対向電極１４２の電位は３．６５Ｖである。ここで、液晶層１６０に印加される電圧は０．８５Ｖである。
　その後、ゲート配線Ｇが非選択となり、ゲート配線Ｇの電位は－８Ｖとなる。また、ソースドライバはソース配線Ｓと電気的に切断され、ソース配線Ｓはフローティング状態となる。
　その直後、次のライン（例えば、第ｎ＋１行の画素）の書き込みが行われる前に、対向電極１４２の電位は３．６５Ｖから－１．２５Ｖに変化する。このような対向電極１４２の電位の変化に伴い、画素電極１２２およびソース配線Ｓに接続された導電層１３０の電位も変化する。画素電極１２２および導電層１３０の電位変化量は対向電極１４２の電位変化量と等しく、具体的には、画素電極１２２および導電層１３０の電位は２．８Ｖから－２．１Ｖに変化する。
　その後、次のライン（例えば、第ｎ＋１行の画素）の書き込みが行われる。ライン反転駆動により、ソースドライバと接続されたソース配線Ｓの電位は対向電極１４２の電位よりも高い。具体的には、対向電極１４２の電位が－１．２５Ｖであるのに対して、ソース配線Ｓおよびそれに接続された導電層１３０の電位は－０．４Ｖである。なお、対象画素のゲート配線Ｇは非選択のままであり、ゲート配線Ｇの電位は－８Ｖであり、その結果、ＴＦＴ１２５、１２６はオフ状態であり、画素電極１２２はソース配線Ｓおよび導電層１３０と電気的に接続されていない。画素電極１２２の電位は－２．１Ｖのままである。ここで、液晶層１６０に印加される電圧は０．８５Ｖである。
　その後、さらに次のライン（例えば、第ｎ＋２行の画素）の書き込みが行われる。対向電極１４２の電位が３．６５Ｖに変化する。なお、対象画素のゲート配線Ｇは非選択のままであり、ゲート配線Ｇの電位は－８Ｖであり、その結果、ＴＦＴ１２５、１２６はオフ状態である。このため、対向電極１４２の電位の変化に伴い画素電極１２２の電位は２．８Ｖに変化する。ここで、液晶層１６０に印加される電圧は０．８５Ｖのままである。以下、同様に、書き込みが行われる。
　表３に、上述した対向電極１４２、画素電極１２２、導電層１３０、ゲート配線Ｇの電位の変化を示す。
Figure JPOXMLDOC01-appb-T000003
　図６に、液晶表示装置１００Ａの等電位線を示す。図６（ａ）は表３の（ａ）に対応しており、図６（ｂ）は表３の（ｃ）に対応しており、図６（ｃ）は表３の（ｄ）に対応している。
　図６（ａ）～図６（ｃ）に示すように、この場合も、画素電極１２２のスリット１２２ｓ近傍の等電位線は画素電極１２２のスリット１２２ｓに対して下に凸になり、配向乱れは生じない。また、ここでは図示していないが、表３の（ｅ）～（ｈ）においても配向乱れは生じない。
　なお、上述した説明では、比較例１の液晶表示装置５００では、図３（ｈ）～図３（ｊ）に示したように、対象画素にマイナス書き込みをした後に配向乱れが生じたのに対して、液晶表示装置１００Ａでは配向乱れは生じなかったが、厳密には、液晶表示装置１００Ａでも配向乱れが生じることがある。以下、液晶表示装置１００Ａにおいて配向乱れが生じる場合を説明する。
　まず、配向乱れの生じる条件を検討する。ここで、対向電極の電位をＤ1とし、画素電極の電位をＤ2とし、画素電極のスリットに対応する下方の導電部材の電位をＤ3とする。Ｄ3は比較例１の液晶表示装置５００におけるゲート配線Ｇの電位であり、また、液晶表示装置１００Ａにおける導電層１３０の電位である。
　上述したように、比較例１の液晶表示装置５００では、図３（ｈ）、図３（ｉ）および図３（ｊ）において等電位線が画素電極５２２のスリット５２２ｓに対して上に凸になっており、配向乱れが発生している。このとき、Ｄ1、Ｄ2およびＤ3は、Ｄ1＞Ｄ2＞Ｄ3の関係を有している。また、Ｄ1＜Ｄ2＜Ｄ3の関係を満たす場合も同様に配向乱れが発生することがある。以上から、配向乱れが生じる場合、Ｄ1、Ｄ2およびＤ3は、Ｄ1＞Ｄ2＞Ｄ3またはＤ1＜Ｄ2＜Ｄ3の関係を満たしているといえる。ただし、Ｄ1＞Ｄ2＞Ｄ3またはＤ1＜Ｄ2＜Ｄ3を満たしさえすれば、必ずしも配向乱れが発生するわけではない。例えば、比較例１の液晶表示装置５００の等電位線を示す図３（ａ）においてＤ1、Ｄ2およびＤ3は、Ｄ1＜Ｄ2＜Ｄ3の関係を満たしているが、配向乱れは生じていない。このように、Ｄ1＞Ｄ2＞Ｄ3またはＤ1＜Ｄ2＜Ｄ3を満たしていても、各膜の厚さや電位の値に応じて配向乱れが生じないこともある。
　一方、表２および表３から理解されるように、液晶表示装置１００Ａでは、全ての画素を最高輝度または最低輝度にする場合、Ｄ1、Ｄ2およびＤ3は、Ｄ1＞Ｄ2＞Ｄ3またはＤ1＜Ｄ2＜Ｄ3を満たさない。このことからも、液晶表示装置１００Ａでは配向乱れが抑制されていることがわかる。
　ただし、液晶表示装置１００Ａにおいて、Ｄ1、Ｄ2およびＤ3は、Ｄ1＞Ｄ2＞Ｄ3またはＤ1＜Ｄ2＜Ｄ3を常に満たさないわけではない。上述した説明では、液晶表示装置１００Ａは、全ての画素を最高輝度または最低輝度としたが、画素の輝度は他の画素と異なってもよい。ここでは、例示として、対象画素および対象画素に隣接するラインの輝度を最低輝度とし、その次のラインの輝度を最高輝度とし、表４に、その場合の対向電極１４２、画素電極１２２、導電層１３０およびゲート配線Ｇの電位の変化を示す。
Figure JPOXMLDOC01-appb-T000004
　図７に、液晶表示装置１００Ａの等電位線を示す。図７（ａ）は表４の（ａ）に対応しており、図７（ｂ）は表４の（ｃ）に対応しており、図７（ｃ）は表４の（ｄ）に対応している。
　図７（ｃ）に示すように、等電位線は画素電極１２２のスリット１２２ｓに対して上に凸になり、配向乱れが生じる。このとき、Ｄ1、Ｄ2およびＤ3は、Ｄ1＜Ｄ2＜Ｄ3の関係を満たしている。このように、対象画素に低輝度のプラス書き込みをした後で、別のラインの画素に高輝度のプラス書き込みを行うと、同様に、対象画素の等電位線は画素電極１２２のスリット１２２ｓに対して上に凸になる。
　また、対象画素に低輝度のマイナス書き込みをした後で、別のラインの画素に高輝度のマイナス書き込みを行うと、表４の（ｈ）から理解されるように、Ｄ1、Ｄ2およびＤ3は、Ｄ1＞Ｄ2＞Ｄ3の関係を満たしている。この場合も、同様に、対象画素の等電位線は画素電極１２２のスリット１２２ｓに対して上に凸になる。
　また、別の例として、対象画素のラインの輝度を最低輝度とし、対象画素に隣接するラインおよびその次のラインの輝度を最高輝度とし、表５に、その場合の対向電極１４２、画素電極１２２、導電層１３０およびゲート配線Ｇの電位の変化を示す。
Figure JPOXMLDOC01-appb-T000005
　なお、表５の（ａ）は図７（ａ）に対応しており、表５の（ｃ）は図６（ｂ）に対応しており、表５の（ｄ）は図７（ｃ）に対応している。このように、対象画素に低輝度のプラス書き込みをした後で、別のラインの画素に高輝度のプラス書き込みを行うと、表５の（ｄ）に対応する図７（ｃ）から理解されるように等電位線は画素電極１２２のスリット１２２ｓに対して上に凸になり、配向乱れが生じる。このとき、Ｄ1、Ｄ2およびＤ3は、Ｄ1＜Ｄ2＜Ｄ3の関係を満たしている。また、対象画素に低輝度のマイナス書き込みをした後で、別のラインの画素に高輝度のマイナス書き込みを行うと、表５の（ｈ）から理解されるように、Ｄ1、Ｄ2およびＤ3は、Ｄ1＞Ｄ2＞Ｄ3の関係を満たしている。
　なお、このように、液晶表示装置１００Ａにおいても、Ｄ1＞Ｄ2＞Ｄ3またはＤ1＜Ｄ2＜Ｄ3を満たすことがあるが、液晶表示装置１００Ａにおいて、この期間は１水平走査期間であり、１水平走査期間ごとに上記関係を満たさない期間が存在する。したがって、実際の表示上に大きな影響は生じない。これに対して、比較例１の液晶表示装置５００では対象画素にマイナス書き込みを行った後、他の画素に書き込みを行っている間、等電位線は画素電極のスリットに対して上に凸になって配向乱れが生じている。
　（実施形態２）
　上述した説明では、導電層１３０はソース配線Ｓに接続されたが、本発明はこれに限定されない。導電層１３０はドレイン電極１２８と接続されていてもよい。
　以下、図８を参照して、本実施形態の液晶表示装置１００Ｂを説明する。図８（ａ）に、液晶表示装置１００Ｂの模式図を示す。液晶表示装置１００Ｂは、画素電極１２２のスリット１２２ｓに対応して設けられた導電層１３０がソース配線Ｓではなくドレイン電極１２８に接続されている点を除いて上述した液晶表示装置１００Ａと同様の構成を有しており、冗長さを避ける目的で、重複する説明を省略する。
　液晶表示装置１００Ｂでも、アクティブマトリクス基板１２０の主面の法線方向からみたときに、導電層１３０は、画素電極１２２の第１領域１２２ａと第２領域１２２ｂとの間に位置する領域１３０ｒを有している。導電層１３０の領域１３０ｒは、画素電極１２２のスリット１２２ｓに対応して設けられており、ゲート配線Ｇと重なっている。このように導電層１３０の領域１３０ｒは、画素電極１２２と重なるものではないが、ゲート配線Ｇと重なっている。液晶表示装置１００Ｂでは、導電層１３０が画素電極１２２と電気的に接続されたドレイン電極１２８に接続されている。
　図８（ｂ）に、液晶表示装置１００Ｂの断面図および等電位線を示す。図８（ｂ）は、図８（ａ）の８ｂ－８ｂ’線に沿った断面に相当する。図８（ｂ）には、対象画素にマイナス書き込みを行った後、別の画素にマイナス書き込みを行う場合の等電位線を示している。なお、図８（ｂ）における矢印は液晶分子の配向方向を示している。
　ここでは、対向電極１４２の電位は－１．２５Ｖであり、画素電極１２２の電位は－５．３Ｖであり、導電層１３０の電位は－５．３Ｖであり、ゲート配線Ｇの電位は－８Ｖである。液晶表示装置１００Ｂでも、画素電極１２２のスリット１２２ｓ近傍の等電位線は下に凸になっており、配向乱れが生じない。
　なお、上述したように、対向電極１４２の電位をＤ1とし、画素電極１２２の電位をＤ2とし、導電層１３０の電位をＤ3とすると、液晶表示装置１００Ａでは、Ｄ1＞Ｄ2＞Ｄ3またはＤ1＜Ｄ2＜Ｄ3を満たす期間が存在することがあったが、液晶表示装置１００Ｂでは、Ｄ2＝Ｄ3となり、Ｄ1＞Ｄ2＞Ｄ3またはＤ1＜Ｄ2＜Ｄ3を満たす期間は存在せず、配向乱れは十分に抑制される。
　なお、上述した説明では、導電層１３０はソースメタルの一部として形成されたが、本発明はこれに限定されない。導電層１３０はゲートメタルの一部として形成されてもよい。ただし、導電層１３０の電位は、プラス書き込み時に対向電極１４２の電位よりも高い画素電極１２２の電位以下であり、かつ、マイナス書き込み時に対向電極１４２の電位よりも低い画素電極１２２の電位以上であることが好ましい。対向電極１４２の電位は補助容量配線ＣＳに印加される補助容量信号の電位と同位相で変化してもよく、導電層１３０はこのような補助容量配線ＣＳと電気的に接続されてもよい。例えば、補助容量配線ＣＳに印加される補助容量信号として、対向電極１４２に印加される対向信号と等価な信号が入力され、導電層１３０の電位は対向電極１４２の電位と等しくてもよい。この場合、Ｄ1＝Ｄ3となり、Ｄ1＞Ｄ2＞Ｄ3またはＤ1＜Ｄ2＜Ｄ3を満たさず、配向乱れを十分に抑制できる。
　なお、上述した説明では、画素電極１２２はドレイン電極１２８を介して半導体層Ｓｅのドレイン領域１２６ｄと電気的に接続されていたが、本発明はこれに限定されない。画素電極１２２はドレイン電極１２８を介することなく半導体層Ｓｅのドレイン領域１２６ｄと電気的に接続されていてもよい。
　また、上述した説明では、画素電極１２２は「Ｕ」字状に設けられていたが、本発明はこれに限定されない。画素電極１２２は「Ｏ」字状に設けられ、画素電極１２２の第１領域１２２ａと第２領域１２２ｂとの間には開口部が設けられていてもよい。
　また、上述した説明では、画素電極１２２の第１領域１２２ａは第２領域１２２ｂと接続領域１２２ｃを介して接続されていたが、本発明はこれに限定されない。画素電極１２２は接続領域１２２ｃを有することなく第１領域１２２ａは第２領域１２２ｂと直接的に接続されず、これにより、第１、第２領域１２２ａ、１２２ｂのそれぞれによって副画素電極が規定されてもよい。この場合、２つの副画素電極の電位は互いに異なってもよく、また、さらに、画素電極１２２の第１領域１２２ａに対応するスイッチング素子とは別に画素電極１２２の第２領域１２２ｂに対応するスイッチング素子が設けられてもよい。また、２つの副画素電極の電位を異ならせて、副画素のＶ－Ｔ曲線を変化させることにより、白浮きの改善を図ることができる。
　なお、上述した説明では、液晶分子１６２はリベットや開口部を中心に放射状に傾斜配向したが、本発明はこれに限定されない。液晶分子１６２は２つの基板１２０、１４０の液晶層１６０側に設けられたリブやスリット（図示せず）に沿って配向してもよい。
　また、上述した説明では、ＴＦＴ１２５、１２６はトップゲート構造を有していたが、本発明はこれに限定されない。ＴＦＴ１２５、１２６はボトムゲート構造を有していてもよい。
　また、上述した説明では、アクティブマトリクス基板１２０は補助容量配線ＣＳを有していたが、本発明はこれに限定されない。アクティブマトリクス基板１２０は補助容量配線ＣＳを有していなくてもよい。
　なお、参考のために、本願の基礎出願である特願２００８－１６４９８３号の開示内容を本明細書に援用する。
　本発明の液晶表示装置は、開口率の低下を抑制しつつ配向乱れを抑制することができる。
　１００　液晶表示装置
　１２０　アクティブマトリクス基板
　１２１　透明基板
　１２２　画素電極
　１２２ａ　第１領域
　１２２ｂ　第２領域
　１２４　スイッチング素子
　１２５　ＴＦＴ
　１２６　ＴＦＴ
　１２８　ドレイン電極
　１３０　導電層
　１４０　対向基板
　１４１　透明基板
　１４２　対向電極
　１６０　液晶層
　１６２　液晶分子

Claims (12)

  1. 　画素電極、ゲート配線およびソース配線を有するアクティブマトリクス基板と、
    　対向電極を有する対向基板と、
    　前記画素電極と前記対向電極との間に設けられた液晶層と
    を備える、液晶表示装置であって、
    　前記画素電極は、前記アクティブマトリクス基板の主面の法線方向からみたときに、前記ゲート配線に対して一方の側に設けられた第１領域と、前記ゲート配線に対して他方の側に設けられた第２領域とを有しており、
    　前記アクティブマトリクス基板は、前記ゲート配線と前記画素電極との間の絶縁層内に設けられた導電層をさらに有しており、
    　前記アクティブマトリクス基板の主面の法線方向からみたときに、前記導電層は、前記画素電極の前記第１領域と前記第２領域との間に位置する領域であって、前記ゲート配線と重なり、かつ、前記画素電極と重ならない領域を有しており、
    　前記導電層は、前記画素電極または前記ソース配線と電気的に接続されている、液晶表示装置。
  2. 　前記導電層は、前記ソース配線と同じ材料から形成されている、請求項１に記載の液晶表示装置。
  3. 　前記アクティブマトリクス基板は、
    　半導体層と、
    　薄膜トランジスタであって、前記半導体層に設けられたソース領域、チャネル領域およびドレイン領域を有する薄膜トランジスタと、
    　前記薄膜トランジスタの前記ドレイン領域および前記画素電極と電気的に接続されたドレイン電極と
    をさらに有する、請求項１または２に記載の液晶表示装置。
  4. 　前記ドレイン電極は、前記ソース配線と同じ材料から形成されている、請求項３に記載の液晶表示装置。
  5. 　前記導電層は前記ソース配線と接続されている、請求項１から４のいずれかに記載の液晶表示装置。
  6. 　前記導電層は前記画素電極と電気的に接続されている、請求項１から４のいずれかに記載の液晶表示装置。
  7. 　前記導電層は前記ドレイン電極と接続されている、請求項３または４に記載の液晶表示装置。
  8. 　前記画素電極は、前記第１領域と前記第２領域とを接続する接続領域をさらに有している、請求項１から７のいずれかに記載の液晶表示装置。
  9. 　前記画素電極の前記第１領域は第１副画素電極を規定し、前記画素電極の前記第２領域は第２副画素電極を規定する、請求項１から７のいずれかに記載の液晶表示装置。
  10. 　前記アクティブマトリクス基板は、補助容量配線をさらに有する、請求項１から９のいずれかに記載の液晶表示装置。
  11. 　画素電極、ゲート配線、ソース配線および補助容量配線を有するアクティブマトリクス基板と、
    　対向電極を有する対向基板と、
    　前記画素電極と前記対向電極との間に設けられた液晶層と
    を備える、液晶表示装置であって、
    　前記画素電極は、前記アクティブマトリクス基板の主面の法線方向からみたときに、前記ゲート配線に対して一方の側に設けられた第１領域と、前記ゲート配線に対して他方の側に設けられた第２領域とを有しており、
    　前記アクティブマトリクス基板は、前記ゲート配線と前記画素電極との間の絶縁層内に設けられた導電層をさらに有しており、
    　前記アクティブマトリクス基板の主面の法線方向からみたときに、前記導電層は、前記画素電極の前記第１領域と前記第２領域との間に位置する領域であって、前記ゲート配線と重なり、かつ、前記画素電極と重ならない領域を有しており、
    　前記導電層は、前記画素電極、前記ソース配線または前記補助容量配線と電気的に接続されている、液晶表示装置。
  12. 　前記補助容量配線の電位は前記対向電極の電位と同位相で変化し、
    　前記導電層は前記補助容量配線と電気的に接続されている、請求項１１に記載の液晶表示装置。
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