KR102031682B1 - 각 화소에 보상용 박막 트랜지스터를 구비한 초고 해상도 액정 표시장치 - Google Patents

각 화소에 보상용 박막 트랜지스터를 구비한 초고 해상도 액정 표시장치

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Abstract

본 발명은 화소당 보상용 박막 트랜지스터를 더 구비한 초고 해상도 액정 표시장치에 관한 것이다. 본 발명에 의한 초고 해상도 액정 표시장치는, 기판 위에서, 화소 영역들을 정의하며, 가로 방향으로 진행하는 게이트 배선들 및 세로 방향으로 진행하는 데이터 배선들; 상기 화소 영역의 상변 및 하변 중 어느 한 변에 배치된 상기 게이트 배선을 상기 가로 방향으로 나누어 형성한 제1 게이트 전극 및 제2 게이트 전극; 상기 제1 게이트 전극에 연결된 제1 박막 트랜지스터; 그리고 상기 제1 박막 트랜지스터 및 상기 제2 게이트 전극에 연결된 제2 박막 트랜지스터를 포함한다. 본 발명은 보상 박막 트랜지스터를 구비함으로써 발생하는 개구율 저하를 최소한으로 하기 위한 화소 구조를 제공함으로써, 300PPI 이상의 초고 해상도를 구현하면서, 고 개구율을 확보할 수 있다는 장점이 있다.

Description

각 화소에 보상용 박막 트랜지스터를 구비한 초고 해상도 액정 표시장치 {Ultra High Resolution Liquid Crystal Display Having A Compensating Thin Film Transistor At Each Pixel}
본 발명은 화소당 보상용 박막 트랜지스터를 더 구비한 초고 해상도 액정 표시장치에 관한 것이다. 특히, 본 발명은 화소 구동용 박막 트랜지스터의 온/오프 특성을 보상하기 위한 보상용 박막 트랜지스터를 더 구비한 초고 해상도 액정 표시장치에서 고 개구율을 구현하기 위한 화소 구조에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판표시장치가 개발되어 활용되고 있다.
평판표시장치를 구성하는 표시패널(DP)은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twistred Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상 하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극의 간격을 상 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성할 수 있다.
공통전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 채널 층(A)을 포함한다.
특히, 반도체 층(SE)은 다결정 실리콘(Poly-Silicon) 물질로 형성하는 데, 게이트 전극(G)과 동일한 모양으로 중첩하는 다결정 실리콘 물질이 반도체 채널 층(A)으로 정의된다. 그리고 다결정 실리콘 물질 중 반도체 채널 층(A) 영역을 제외한 부분은 플라즈마 처리로 도체화되어 소스 콘택홀(SH)과 드레인 콘택홀(DH)을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 접촉된다. 즉, 다결정 실리콘 반도체 층(SE)은 소스 전극(S)과 접촉하는 소스 영역(SA), 드레인 전극(D)과 접촉하는 드레인 영역(DA), 그리고 소스 영역(SA)과 드레인 영역(DA) 사이에서 게이트 전극(G)과 완전히 중첩하는 반도체 채널 층(A)으로 구분된다.
프린지 필드 스위칭 방식에서는 화소 전극(PXL)과 공통 전극(COM)이 중첩하는 구조를 갖는다. 이 중첩한 영역에서 보조 용량이 형성된다. 프린지 필드를 구성하고, 보조 용량을 충분히 충진하기 위해서는 고 용량의 박막 트랜지스터를 필요로 한다. 따라서, 프린지 필드 방식에서는 탑 게이트(Top Gate) 구조를 갖는 다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터를 사용하는 것이 바람직하다.
도 2를 더 참조하여, 탑 게이트 구조를 갖는 다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터의 구조를 설명한다. 기판(SUB) 위에서 반도체 층(SE)이 먼저 형성된다. 반도체 층(SE) 위에, 게이트 절연막(GI)이 전면 도포된다. 게이트 절연막(GI) 위에서 반도체 층(SE)의 중앙부인 반도체 채널 층(A)과 중첩하는 게이트 전극(G)이 형성된다.
게이트 전극(G) 위에는 기판(SUB) 전체를 덮는 중간 절연막(IN)이 도포된다. 중간 절연막(IN) 및 게이트 절연막(GI)을 관통하여 반도체 층(SE)의 소스 영역(SA)과 드레인 영역(DA)을 개방하는 소스 콘택홀(SH) 및 드레인 콘택홀(DH)이 형성된다. 그리고 중간 절연막(IN) 위에는 소스 콘택홀(SH)을 통해 소스 영역(SA)과 접촉하는 소스 전극(S) 및 드레인 콘택홀(DH)을 통해 드레인 영역(DA)과 접촉하는 드레인 전극(D)이 형성된다.
이와 같이 형성된 탑 게이트 형 박막 트랜지스터(T)가 형성된 기판(SUB) 위의 전체 면에는 제1 보호막(PAS1)이 도포된다. 그리고 제1 보호막(PAS1)을 관통하여 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)이 형성된다.
화소 전극(PXL)은 제1 보호막(PAS1) 위에서 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접속한다. 한편, 공통전극(COM)은 화소 전극(PXL)을 덮는 제2 보호막(PAS2)을 사이에 두고 화소 전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드형 전계를 형성한다. 또한, 화소 전극(PXL)과 공통 전극(COM)이 중첩된 영역에서는 보조 용량이 형성된다. 프린지 필드형 전계에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터의 특성상 오프 전류(Off-Current) 특성을 열화되는 문제가 있다. 구동 박막 트랜지스터에서 열화된 오프 특성을 보상하기 위해서는 보상용 박막 트랜지스터를 더 구비하는 것이 필요하다. 특히, 박막 트랜지스터를 더 추가할 경우, 비 투과 영역이 더 넓어져, 개구율이 감소할 수 있다. 따라서, 보상용 박막 트랜지스터를 구비하면서도, 개구율 감소를 최소화할 수 있는 화소 구조가 필요하다.
본 발명의 목적은, 상기 종래 기술에 의한 문제점을 극복하기 위한 것으로서, 다결정 실리콘 반도체 물질을 구비한 박막 트랜지스터의 오프-전류 특성을 보완하기 위한 보상 박막 트랜지스터를 구비한 액정 표시장치를 제공하는 데 있다. 특히, 본 발명은 300PPI(Pixel Per Inch) 이상의 초고 해상도를 구현하고, 다결정 실리콘 반도체 층을 갖는 보상 박막 트랜지스터를 구비하고, 고 개구율을 확보하기 위한 화소 구조를 갖는 액정 표시장치를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명에 의한 초고 해상도 액정 표시장치는, 기판 위에서, 화소 영역들을 정의하며, 가로 방향으로 진행하는 게이트 배선들 및 세로 방향으로 진행하는 데이터 배선들; 상기 화소 영역의 상변 및 하변 중 어느 한 변에 배치된 상기 게이트 배선을 상기 가로 방향으로 나누어 형성한 제1 게이트 전극 및 제2 게이트 전극; 상기 제1 게이트 전극에 연결된 제1 박막 트랜지스터; 그리고 상기 제1 박막 트랜지스터 및 상기 제2 게이트 전극에 연결된 제2 박막 트랜지스터를 포함한다.
상기 제1 게이트 전극에 가까운 화소 영역에서 시작하여 상기 제2 게이트 전극에 가까운 화소 영역으로 연장되어 배치된 반도체 층을 더 포함하며, 상기 제1 박막 트랜지스터의 드레인 영역과 상기 제2 박막 트랜지스터의 소스 영역은 상기 반도체 층을 통해 연결되는 것을 특징으로 한다.
상기 제1 박막 트랜지스터는, 상기 데이터 배선에서 분기하여 상기 반도체 층의 일측변에 접촉하는 제1 소스 전극; 상기 제1 게이트 전극과 중첩하는 상기 반도체 층으로 형성된 제1 채널 층; 그리고 상기 제1 채널 층에 연장된 제1 드레인 영역을 포함하고, 상기 제2 박막 트랜지스터는, 상기 제1 드레인 영역에서 연장되며, 상기 반도체 층으로 형성된 제2 소스 영역; 상기 제2 소스 영역에서 연장되며 상기 제2 게이트 전극과 중첩하는 상기 반도체 층으로 형성된 제2 채널 층; 그리고 상기 제2 채널 층에서 연장되는 상기 반도체 층의 타측변에 접촉하는 제2 드레인 전극을 포함하는 것을 특징으로 한다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극을 가로질러 상부 화소 영역에서 하부 화소 영역에 걸쳐 형성되되, 제1 측에 형성된 제1 반도체 층 및 상기 제1 측에서 수평 방향으로 일정 거리 떨어진 제2 측에 형성된 제2 반도체 층을 더 포함하며, 상기 제1 반도체 층은 상기 상부 화소 영역에 형성되는 제1 화소 전극에 연결되고, 상기 제2 반도체 층은 상기 하부 화소 영역에 형성되는 제2 화소 전극에 연결되는 것을 특징으로 한다.
상기 제1 반도체 층은 일측 변에 배치된 상기 데이터 배선과 연결되고, 상기 제2 반도체 층은 타측 변에 배치된 상기 데이터 배선과 연결되는 것을 특징으로 한다.
상기 제2 박막 트랜지스터에 연결된 화소 전극; 그리고 보호막을 사이에 두고 상기 화소 전극과 중첩하는 공통 전극을 더 포함하는 것을 특징으로 한다.
상기 화소 전극은 장방형의 면 전극으로 형성되고, 상기 공통 전극은 상기 화소 전극과 중첩하되 다수 개의 선분들이 일정 간격 이격하여 평행하게 배치되는 것을 특징으로 한다.
본 발명에 의한 액정 표시장치는, 각 화소에 보상용 박막 트랜지스터를 더 구비함으로써, 다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터의 오프-전류 특성을 보상하여, 양질의 화상 품질을 구현할 수 있다. 또한, 보상 박막 트랜지스터를 구비함으로써 발생하는 개구율 저하를 최소한으로 하기 위한 화소 구조를 갖는다. 따라서, 300PPI 이상의 초고 해상도를 구현하더라도, 고 개구율을 확보할 수 있다는 장점이 있다.
도 1은 종래의 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도.
도 3은 본 발명의 제1 실시 예에 의한 보상 박막 트랜지스터를 구비한 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도.
도 4는 본 발명의 제2 실시 예에 의한 보상 박막 트랜지스터를 구비한 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도.
도 5는 도 4에 도시한 보상 박막 트랜지스터를 구비한 박막 트랜지스터 기판에서 절취선 II-II'선을 따라 자른 단면도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하, 도 3을 참조하여, 본 발명의 제1 실시 예를 설명한다. 도 3은 본 발명의 제1 실시 예에 의한 보상 박막 트랜지스터를 구비한 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도이다. 도 3은 보상 박막 트랜지스터를 포함하면서, 300PPI 이상의 초고 해상도 액정 표시장치를 구현하기 위한 박막 트랜지스터 기판을 나타내는 도면이다. 이하 설명에서, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)는 두 개의 박막 트랜지스터들을 구분하기 위해 명명한 것으로, 순서 및 위치가 반드시 실시 예와 일치해야 하는 것은 아니다.
본 발명의 제1 실시 예에 의한, 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)에 의해 화소 영역이 정의된다. 화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성할 수 있다.
각 화소 영역에는 구동 박막 트랜지스터(T1)가 하나씩 배치된다. 또한, 구동 박막 트랜지스터(T1)에는 오프-전류 특성을 보완하기 위한 보상 박막 트랜지스터(T2)가 배치된다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 보상 박막 트랜지스터(T2)의 소스 전극(S2)과 연결된다.
직렬로 연결된 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)를 포함하는 박막 트랜지스터 기판의 구조를 좀 더 구체적으로 설명한다. 기판(SUB) 위에 가로 방향으로 진행하는 게이트 배선(GL)들과 세로 방향으로 진행하는 데이터 배선(DL)들이 교차하는 구조로 매트릭스 방식의 화소 영역이 정의된다.
구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 게이트 배선(GL)에서 화소 영역 쪽으로 분기한 구조를 갖는다. 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 데이터 배선(DL)에서 화소 영역으로, 특히 게이트 전극(G1)을 향해 분기한 구조를 갖는다. 구동 박막 트랜지스터(T1)의 반도체 층(SE)은 소스 전극(S1) 및 게이트 전극(G1)과 중첩하면서 연장된다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 별도의 전극으로 형성하지 않고, 소스 전극(S1)과 접촉하는 반도체 층(SE)의 소스 영역(SA1)에서 연장되어 게이트 전극(G1)을 중심으로 대향하는 영역에 형성된 드레인 영역(DA1)이 드레인 전극(D1)이 된다.
보상 박막 트랜지스터(T2)의 게이트 전극(G2)은 별도로 형성하지 않고, 게이트 배선(DL)의 일부분을 게이트 전극(G2)으로 사용한다. 보상 박막 트랜지스터(T2)의 소스 전극(S2)도 별도로 형성하지 않고, 반도체 층(SE)의 드레인 영역(DA1)에서 연장된 소스 영역(SA2)이 소스 전극(S2)으로 사용한다. 보상 박막 트랜지스터(T2)의 드레인 전극(D2)은 반도체 층(SE)에서 연장되어 게이트 전극(G2)을 중심으로 소스 영역(SA2)과 대향하는 드레인 영역(DA2)과 접촉한다.
본 발명의 제1 실시 예에서, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)를 직렬로 연결하기 위해서, 구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 해당 화소의 아래에 배치된 화소 영역으로 돌출된 구조를 갖는다. 그리고, 반도체 층(SE)은 아래 화소 영역에서 시작하여 게이트 배선(GL)과 중첩하도록 연장되어 해당 화소 영역 내에 배치된다. 보상 박막 트랜지스터(T2)의 드레인 전극(D)은 화소 영역 내에 형성된 화소 전극(PXL)과 연결된다.
화소 전극(PXL)은 보호막을 사이에 두고 공통 전극(COM)과 중첩하는 구조를 갖는다. 공통전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 이와 같은 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드형 전계를 형성한다. 또한, 화소 전극(PXL)과 공통 전극(COM)이 중첩된 영역에서는 보조 용량이 형성된다. 프린지 필드형 전계에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
300PPI 이하의 저 해상도 액정 표시장치에서는 화소 영역의 크기가 큰 편이어서, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)가 화소 영역에서 차지하는 비율이 그리 크지 않다. 특히, 보조 용량을 따로 구성하지 않고, 화소 전극(PXL)과 공통 전극(COM)이 중첩되어 보조 용량을 형성하는 프린지 필드 스위칭 방식의 액정 표시장치에서는 개구 영역이 충분히 확보된다. 따라서, 보상 박막 트랜지스터(T2)의 크기로 인해 줄어드는 개구 영역의 비율이 크게 문제되지 않는다.
하지만, 300PPI 이상의 초고 해상도용 액정 표시장치에서는 상황이 다르다. 즉, 초고 해상도용 액정 표시장치에서는 화소 영역의 크기가 줄어든다. 그러나, 박막 트랜지스터들(T1, T2)의 크기는, 특성을 유지하기 위해서는, 줄어드는 화소 영역에 비례하여 줄인 크기를 가질 수 없다. 즉, 초고 해상도를 구현하기 위한 화소 구조에서는, 박막 트랜지스터들(T1, T2) 차지하는 면적 비율이 점점 커진다. 박막 트랜지스터들(T1, T2)이 차지하는 영역은 비 투과 영역이므로, 초고 해상도에서는 개구율 감소에 중요한 원인이된다.
제1 실시 예에서, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)가 화소 영역에서 차지하는 면적을 줄이기 위해, 보상 박막 트랜지스터(T2)의 게이트 전극(G2)을 별도로 형성하지 않고, 게이트 배선(GL)을 이용하여 구성하였다. 하지만, 제1 실시 예의 경우, 300PPI 전후의 고 해상도에서는 어느 정도 개구율을 확보할 수 있지만, 400PPI이상의 초고 해상도 액정 표시장치에서는 좀 더 개구율을 확보할 필요성이 있다.
이하, 도 4 및 5를 참조하여, 본 발명의 제2 실시 예에 대하여 설명한다. 도 4는 본 발명의 제2 실시 예에 의한 보상 박막 트랜지스터를 구비한 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도이다. 도 5는 도 4에 도시한 보상 박막 트랜지스터를 구비한 박막 트랜지스터 기판에서 절취선 II-II'선을 따라 자른 단면도이다. 이하에서, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)는 두 개의 박막 트랜지스터들을 구분하기 위해 편의상 명명한 것으로, 순서 및 위치가 반드시 실시 예와 일치해야 하는 것은 아니다.
제2 실시 예에서는, 보상 박막 트랜지스터를 더 구비하면서도, 400PPI 이상의 초고 해상도에서 개구율 감소를 최소화한 고 개구율 액정 표시장치를 제공한다. 이를 위해, 제2 실시 예에 의한 박막 트랜지스터 기판은, 게이트 전극이 게이트 배선에서 화소 영역 쪽으로 분기된 형상을 갖지 않고, 게이트 배선(GL) 자체를 게이트 전극으로 사용한다. 특히, 구동 박막 트랜지스터(T1)의 게이트 전극(G1) 및 보상 박막 트랜지스터(T2)의 게이트 전극(G2) 모두를 게이트 배선(GL) 자체를 이용하여 형성하기 위한 구조를 제공한다.
기판(SUB) 위에서 가로 방향으로 진행하는 게이트 배선(GL)과 세로 방향으로 진행하는 데이터 배선(DL)이 서로 교차함으로써 장방형의 화소 영역이 정의된다. 특히, 한 화소 영역은 좌, 우에 배열된 데이터 배선(DL)과 상, 하에 배열된 게이트 배선(DL)에 의해 화소 영역이 정의된다.
여기서, 상변 및 하변에 배치된 게이트 배선(DL)들 중 어느 하나는 게이트 전극으로 사용하기 위해 두 가닥으로 나누어진다. 그리고 게이트 배선을 두 가닥으로 나누어 형성한 게이트 전극은 위쪽에 배치된 화소 영역과 아래쪽에 배치된 화소 영역을 위한 게이트 전극들로 공통으로 사용한다. 즉, 게이트 배선(GL) 하나가 상, 하 화소 전극 두 개에 공통으로 배정된 구조를 갖는다.
도 4 및 5를 더 참조하여, 좀 더 구체적으로 설명한다. 게이트 배선(GL)이 상, 하로 나뉘어 형성되어 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 보상 박막 트랜지스터(T2)의 게이트 전극(G2)을 형성한다. 게이트 배선(GL), 구동 박막 트랜지스터(T1)의 게이트 전극(G1) 및 보상 박막 트랜지스터(T2)의 게이트 전극(G2)은 모두 가로 방향으로 평행하게 형성된다.
게이트 전극들(G1, G2)이 위쪽 화소 전극(PXL) 및 아래쪽 화소 전극(PXL)을 위한 것이므로, 게이트 전극들(G1, G2)을 가로질러 상, 하 화소 영역에 걸쳐진 반도체 층(SE)이 형성된다.
데이터 배선(DL)에서 화소 영역으로 분기하여, 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 평행하게, 구동 박막 트랜지스터(T1)의 소스 전극(S1)이 형성된다. 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 반도체 층(SE)의 일측변과 접촉한다.
반도체 층(SE)은 구동 박막 트랜지스터(T1)의 소스 전극(S1)과 접촉하는 소스 영역(SA1), 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 중첩하는 구동 박막 트랜지스터(T1)의 반도체 채널 층(A1), 구동 박막 트랜지스터(T1)의 드레인 영역(D1) 및 보상 박막 트랜지스터(T2)의 소스 영역(S2), 보상 박막 트랜지스터(T2)의 게이트 전극(G2)과 중첩하는 보상 박막 트랜지스터(T2)의 반도체 채널 층(A2), 그리고 보상 박막 트랜지스터(T2)의 드레인 영역(D2)으로 구성된다.
즉, 반도체 층(SE)을 통해 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)가 직렬로 연결되면서 형성된다. 반도체 층(SE)은 게이트 전극들(G1, G2)을 기준으로 아래 방향의 화소 영역에서 시작하여, 게이트 전극들(G1, G2)을 가로질러, 위쪽 방향의 화소 영역까지 연장된다. 따라서, 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 아래 방향의 화소 영역에 배치된다. 그리고 보상 박막 트랜지스터(T2)의 드레인 전극(D2)은 위쪽 방향의 화소 영역에 형성되어, 위쪽 화소 영역에 형성된 화소 전극(PXL)에 연결된다.
오른쪽에 배치된 데이터 배선(DL)에서 분기한 소스 전극(S1)이 위쪽 화소 전극(PXL)을 구동하기 위한 화상 전압을 인가한다. 이와 대칭으로 왼쪽에 배치된 데이터 배선(DL)에서 분기한 소스 전극(S1)은 아래쪽 화소 전극(PXL)을 구동하기 위한 화상 전압을 인가한다. 즉, 게이트 전극들(G1, G2)의 왼편에 형성된 반도체 층(SE)은 위쪽 화소 전극(PXL)을 구동하기 위한 것이고, 오른편에 형성된 다른 반도체 층(SE)은 아래쪽 화소 전극(PXL)을 구동하기 위한 것이다.
이와 같은 구조로 인해, 게이트 배선(GL) 하나를 나누어 형성한 게이트 전극들(G1, G2)이 상, 하 화소 영역에 배정된다. 그리고 게이트 전극들(G1, G2)과 대향하는 쪽에는 게이트 배선(GL)만 배치된다. 따라서, 화소 영역 하나를 보면, 상변과 하변 모두에 게이트 전극들(G1, G2)이 형성된 제1 실시 예의 경우와 비교해서, 비 개구 영역인 박막 트랜지스터들(T1, T2)이 차지하는 영역을 줄이는 효과를 얻을 수 있다. 실제적으로, 동일한 해상도를 갖는 박막 트랜지스터 기판을 형성한 경우, 제2 실시 예는 제1 실시 예에 비해서, 구체적인 사양에 따라 약간의 차이는 있지만, 15% 내지 20% 정도 향상된 결과를 얻을 수 있었다.
도 4를 더 참조하여, 탑 게이트 구조를 갖는 다결정 실리콘 반도체 물질을 포함하는 본 발명의 제2 실시 예에 의한 박막 트랜지스터의 구조를 설명한다. 기판(SUB) 위에서 반도체 층(SE)이 먼저 형성된다. 반도체 층(SE) 위에, 게이트 절연막(GI)이 전면 도포된다. 게이트 절연막(GI) 위에서 반도체 층(SE)의 중앙부인 반도체 채널 층(A)과 중첩하는 게이트 전극(G)이 형성된다.
게이트 전극(G) 위에는 기판(SUB) 전체를 덮는 중간 절연막(IN)이 도포된다. 중간 절연막(IN) 및 게이트 절연막(GI)을 관통하여 반도체 층(SE)에서 구동 박막 트랜지스터(T1)의 소스 영역(SA1)과 보상 박막 트랜지스터(T2)의 드레인 영역(DA2)을 개방하는 소스 콘택홀(SH) 및 드레인 콘택홀(DH)이 형성된다. 그리고 중간 절연막(IN) 위에는 소스 콘택홀(SH)을 통해 구동 박막 트랜지스터(T1)의 소스 영역(SA1)과 접촉하는 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 드레인 콘택홀(DH)을 통해 보상 박막 트랜지스터(T2)의 드레인 영역(DA2)과 접촉하는 보상 박막 트랜지스터(T2)의 드레인 전극(D2)이 형성된다.
이와 같이 형성된 탑 게이트 형 박막 트랜지스터들(T1, T2)이 형성된 기판(SUB) 위의 전체 면에는 제1 보호막(PAS1)이 도포된다. 그리고 제1 보호막(PAS1)을 관통하여 보상 박막 트랜지스터(T2)의 드레인 전극(D2)의 일부를 노출하는 화소 콘택홀(PH)이 형성된다.
화소 전극(PXL)은 제1 보호막(PAS1) 위에서 화소 콘택홀(PH)을 통해 보상 박막 트랜지스터(T2)의 드레인 전극(D2)과 접속한다. 한편, 공통전극(COM)은 화소 전극(PXL)을 덮는 제2 보호막(PAS2)을 사이에 두고 화소 전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드형 전계를 형성한다. 또한, 화소 전극(PXL)과 공통 전극(COM)이 중첩된 영역에서는 보조 용량이 형성된다.
이상 설명한 본 발명의 실시 예에서는, 다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터를 각 화소당 두 개씩 포함하는 액정 표시장치용 박막 트랜지스터 기판에 대해서 설명하였다. 하지만, 다른 구조 및 다른 반도체 물질을 포함하는 박막 트랜지스터 기판에서도 적용할 수 있다. 또한, 프린지 필드 스위칭 방식의 액정 표시장치를 중심으로 설명하였지만, 인-플레인 스위칭 방식에도 본 발명의 사상을 적용할 수 있다.
더 나아가, 본 발명에서는 액정 표시장치에 대해서만 설명하였으나, 본 발명의 핵심 내용이 초고 해상도 평판 표시장치에서 개구율을 확장하기 위한 것이다. 따라서, 유기발광 표시장치와 같이, 박막 트랜지스터 기판을 이용하는 모든 평판 표시장치에 적용할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 T1: 구동 박막 트랜지스터
T2: 보상 박막 트랜지스터
G, G1, G2: 게이트 전극 S, S1, S2: 소스 전극
D, D1, D2: 드레인 전극 A, A1, A2: 반도체 채널 층
GI: 게이트 절연막 PAS: 보호막
SH: 소스 콘택홀 SA: 소스 영역
DH: 드레인 콘택홀 DA: 드레인 영역
PH: 화소 콘택홀 IL: 중간 절연막
PA1: 제1 보호막 PA2: 제2 보호막

Claims (7)

  1. 기판 위에서, 화소 영역들을 정의하며, 가로 방향으로 진행하는 게이트 배선들 및 세로 방향으로 진행하는 데이터 배선들;
    상기 화소 영역의 상변 및 하변 중 어느 한 변에만 배치되며, 상기 게이트 배선으로부터 분기된 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 게이트 전극, 상기 화소 영역들 중 세로 방향으로 서로 이웃한 제1 화소 영역 및 제2 화소 영역 중 상기 제1 화소 영역에 위치하는 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터; 그리고
    상기 제1 박막 트랜지스터의 제1 드레인 전극에 연결되는 제2 소스 전극, 상기 제2 화소 영역에 위치하는 제2 드레인 전극, 및 상기 제2 게이트 전극을 포함하는 제2 박막 트랜지스터를 포함하는 것을 특징으로 하는 액정 표시장치.
  2. 제 1 항에 있어서,
    상기 제1 게이트 전극에 가까운 상기 제1 화소 영역에서 시작하여 상기 제2 게이트 전극에 가까운 상기 제2 화소 영역으로 연장되어 배치된 반도체 층을 더 포함하며,
    상기 제1 박막 트랜지스터의 제1 드레인 영역과 상기 제2 박막 트랜지스터의 제1 소스 영역은 상기 반도체 층을 통해 연결되는 것을 특징으로 하는 액정 표시장치.
  3. 제 2 항에 있어서,
    상기 제1 박막 트랜지스터는,
    상기 데이터 배선에서 분기하여 상기 반도체 층의 일측변에 접촉하는 상기 제1 소스 전극;
    상기 제1 게이트 전극과 중첩하는 상기 반도체 층으로 형성된 제1 채널 층; 그리고
    상기 제1 채널 층에 연장된 제1 드레인 영역을 포함하고,
    상기 제2 박막 트랜지스터는,
    상기 제1 드레인 영역에서 연장되며, 상기 반도체 층으로 형성된 제2 소스 영역;
    상기 제2 소스 영역에서 연장되며 상기 제2 게이트 전극과 중첩하는 상기 반도체 층으로 형성된 제2 채널 층; 그리고
    상기 제2 채널 층에서 연장되는 상기 반도체 층의 타측변에 접촉하는 상기 제2 드레인 전극을 포함하는 것을 특징으로 하는 액정 표시장치.
  4. 제 1 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극을 가로질러 상기 제1 화소 영역에서 상기 제2 화소 영역에 걸쳐 형성되는 제1 반도체 층; 및
    상기 제1 게이트 전극 및 상기 제2 게이트 전극을 가로지르도록 상기 제1 반도체층과 나란하게 배치되는 제2 반도체 층을 더 포함하며,
    상기 제1 반도체 층은 상기 제1 화소 영역에 형성되는 제1 화소 전극에 연결되고,
    상기 제2 반도체 층은 상기 제2 화소 영역에 형성되는 제2 화소 전극에 연결되는 것을 특징으로 하는 액정 표시장치.
  5. 제 4 항에 있어서,
    상기 제1 반도체 층은 상기 제1 화소 영역의 일측 변에 배치된 제1 데이터 배선과 연결되고,
    상기 제2 반도체 층은 상기 제2 화소 영역의 타측 변에 배치된 제2 데이터 배선과 연결되는 것을 특징으로 하는 액정 표시장치
  6. 제 1 항에 있어서,
    상기 제2 박막 트랜지스터에 연결된 화소 전극; 그리고
    보호막을 사이에 두고 상기 화소 전극과 중첩하는 공통 전극을 더 포함하는 것을 특징으로 하는 액정 표시장치.
  7. 제 6 항에 있어서,
    상기 화소 전극은 장방형의 면 전극으로 형성되고,
    상기 공통 전극은 상기 화소 전극과 중첩하되 다수 개의 선분들이 일정 간격 이격하여 평행하게 배치되는 것을 특징으로 하는 액정 표시장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102202453B1 (ko) * 2014-08-28 2021-01-14 엘지디스플레이 주식회사 보상용 박막 트랜지스터를 구비한 초고 해상도 액정 표시장치
TWI596780B (zh) * 2014-10-27 2017-08-21 友達光電股份有限公司 陣列基板
KR102260871B1 (ko) * 2015-01-19 2021-06-04 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP2017138403A (ja) * 2016-02-02 2017-08-10 株式会社ジャパンディスプレイ 表示装置
KR102523911B1 (ko) * 2016-02-05 2023-04-20 삼성디스플레이 주식회사 표시 장치
KR102652674B1 (ko) * 2016-10-31 2024-03-29 엘지디스플레이 주식회사 초고 해상도 액정 표시장치
CN110109305B (zh) * 2019-04-12 2020-12-04 深圳市华星光电半导体显示技术有限公司 显示面板
CN114355681B (zh) * 2022-01-25 2023-06-20 南昌虚拟现实研究院股份有限公司 一种光学相位控制显示器件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477102B1 (ko) * 2001-12-19 2005-03-17 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 멀티플 게이트씨모스 박막 트랜지스터 및 그의 제조방법
KR101031674B1 (ko) * 2003-12-29 2011-04-29 엘지디스플레이 주식회사 액정표시소자의 제조방법 및 이에 사용되는 회절마스크
KR20060117635A (ko) * 2005-05-13 2006-11-17 삼성전자주식회사 다층 박막, 이를 포함하는 박막 트랜지스터 및 박막트랜지스터 표시판의 제조 방법
US7978273B2 (en) * 2006-03-06 2011-07-12 Sharp Kabushiki Kaisha Active-matrix substrate, display device, and television receiver
JP2007293154A (ja) * 2006-04-27 2007-11-08 Epson Imaging Devices Corp 液晶表示装置
KR20080009963A (ko) * 2006-07-25 2008-01-30 삼성전자주식회사 액정표시장치
KR20080101429A (ko) * 2007-05-18 2008-11-21 삼성전자주식회사 표시판
JP5665255B2 (ja) * 2007-10-15 2015-02-04 Ｎｌｔテクノロジー株式会社 表示装置とその駆動方法、端末装置及び表示パネル
KR20090129805A (ko) * 2008-06-13 2009-12-17 엘지디스플레이 주식회사 횡전계형 액정표시장치용 어레이 기판
KR101492106B1 (ko) * 2008-11-25 2015-02-11 삼성디스플레이 주식회사 액정 표시 장치 및 이의 제조 방법
US8570453B2 (en) * 2009-02-03 2013-10-29 Sharp Kabushiki Kaisha Active matrix substrate, liquid crystal panel, liquid crystal display unit, liquid crystal display device and television receiver
KR20110031597A (ko) * 2009-09-21 2011-03-29 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판과 그 제조방법

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