KR20090129805A - 횡전계형 액정표시장치용 어레이 기판 - Google Patents

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KR20090129805A
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정영민
이수웅
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엘지디스플레이 주식회사
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Abstract

본 발명은, 기판상에 일방향으로 연장하는 게이트 배선과; 상기 게이트 배선과 게이트 절연막을 개재하여 형성되며 상기 게이트 배선과 교차하여 화소영역을 정의하는 제 1 및 제 2 데이터 배선과; 상기 게이트 배선과 및 상기 제 1 데이터 배선과 연결되며 형성된 제 1 박막트랜지스터와; 상기 게이트 배선과 상기 제 2 데이터 배선과 연결되며 형성된 제 2 박막트랜지스터와; 상기 제 1 및 제 2 데이터 배선과 상기 제 1 및 제 2 박막트랜지스터 위에 형성되며, 상기 제 1 박막트랜지스터의 제 1 드레인 전극을 노출시키는 제 1 콘택홀과 상기 제 2 박막트랜지스터의 제 2 드레인 전극을 노출시키는 제 2 콘택홀을 갖는 보호층과; 상기 화소영역 내부에 상기 보호층 상부로 상기 제 1 콘택홀을 통해 상기 제 1 드레인 전극과 접촉하며 상기 게이트 배선과 나란하게 형성된 제 1 패턴과, 상기 제 1 패턴에서 분기하여 상기 제 1 및 제 2 데이터 배선과 나란하게 형성된 다수의 제 1 전극과; 상기 화소영역 내부에 상기 보호층 상부로 상기 제 2 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하며 상기 제 1 및 제 2 데이터 배선과 인접하여 제 1 이격간격을 가지며 상기 제 1 패턴과 나란한 제 2 패턴을 통해 서로 연결되며 형성된 제 1 및 제 2 최외각 전극과, 상기 제 2 패턴에서 분기하여 상기 다수의 제 1 전극과 교대하며 형성된 다수의 제 2 전극을 포함하는 횡전계형 액정표시장치용 어레이 기판을 제공한다.
횡전계형, 액정표시장치, 어레이기판, 개구율

Description

횡전계형 액정표시장치용 어레이 기판{Array substrate for in-plane switching mode liquid crystal display device}
본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것으로 특히, 개구율이 향상된 횡전계형 액정표시장치(In-Plane switching mode liquid crystal display device)용 어레이 기판에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막 트랜지스터와 상기 박막 트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 액티브 매트릭스 액정표시장치(AM-LCD : Active Matrix LCD 이 하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판과 화소전극이 형성된 어레이 기판과, 상기 두 기판 사이에 개재된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극 사이에서 상하로 걸리는 전기장에 의해 액정을 구동하는 방식으로 투과율과 개구율 등의 특성이 우수하다.
그러나, 상하로 걸리는 전기장에 의한 액정구동은 시야각 특성이 우수하지 못한 단점을 가지고 있다.
따라서, 이러한 단점을 극복하기 위해 시야각 특성이 우수한 횡전계형 액정표시장치가 제안되었다.
이하, 도 1을 참조하여 일반적인 횡전계형 액정표시장치에 관해 상세히 설명한다.
도 1은 일반적인 횡전계형 액정표시장치의 단면을 도시한 도면이다.
도시한 바와 같이, 컬러필터 기판인 상부기판(9)과 어레이 기판인 하부기판(10)이 서로 이격되어 대향하고 있으며, 이 상부 및 하부기판(9, 10)사이에는 액정층(11)이 개재되어 있다.
상기 하부기판(10)상에는 공통전극(17)과 화소전극(30)이 동일 평면상에 형성되어 있으며, 이때, 상기 액정층(11)은 상기 공통전극(17)과 화소전극(30)에 의한 수평전계(L)에 의해 작동된다.
도 2a와 2b는 일반적인 횡전계형 액정표시장치의 온(on), 오프(off) 상태의 동작을 각각 도시한 단면도이다.
우선, 전압이 인가된 온(on)상태에서의 액정의 배열상태를 도시한 도 2a를 참조하면, 상기 공통전극(17) 및 화소전극(30)과 대응하는 위치의 액정(11a)의 상변이는 없지만 공통전극(17)과 화소전극(30)사이 구간에 위치한 액정(11b)은 이 공통전극(17)과 화소전극(30)사이에 전압이 인가됨으로써 형성되는 수평전계(L)에 의하여, 상기 수평전계(L)와 같은 방향으로 배열하게 된다. 즉, 상기 횡전계형 액정표시장치는 액정이 수평전계에 의해 이동하므로, 시야각이 넓어지는 특성을 띠게 된다.
그러므로, 상기 횡전계형 액정표시장치를 정면에서 보았을 때, 상/하/좌/우방향으로 약 80∼85o방향에서도 반전현상 없이 가시 할 수 있다.
다음, 도 2b를 참조하면, 상기 액정표시장치에 전압이 인가되지 않은 오프(off)상태에서는 상기 공통전극과 화소전극 간에 수평전계가 형성되지 않으므로 액정층(11)의 배열 상태가 변하지 않는다.
도 3은 종래의 일반적인 횡전계형 액정표시장치용 어레이 기판의 일부를 개략적으로 구성한 평면도이다.
도시한 바와 같이, 종래의 일반적인 횡전계형 액정표시장치용 어레이 기판(40)은 소정간격 이격되어 평행하게 가로방향 방향으로 구성된 다수의 게이트 배선(43)과, 상기 게이트 배선(43)에 근접하여 상기 게이트 배선(43)과 평행하게 구성된 공통배선(47)과, 상기 두 배선(43, 47)과 교차하며 특히, 게이트 배선(43)과 는 교차하여 화소영역(P)을 정의하는 데이터 배선(60)이 구성되어 있다.
상기 게이트 배선(43)과 데이터 배선(60)의 교차지점에는 게이트 전극(45)과 반도체층(50)과 소스 드레인 전극(53, 55)으로 구성되는 박막트랜지스터(Tr)가 형성되어 있다. 이때, 상기 소스 전극(53)은 상기 데이터 배선(60)에서 분기하고 있으며, 상기 게이트 전극(45)은 상기 게이트 배선(43)에서 분기하여 이루어지고 있다.
또한, 상기 화소영역(P) 내에는 상기 드레인 전극(55)과 드레인 콘택홀(67)을 통해 상기 드레인 전극(55)과 전기적으로 연결되는 다수의 화소전극(70)과, 상기 화소전극(70)과 평행하게 서로 엇갈리며 구성되고, 상기 공통배선(47)으로부터 분기한 다수의 공통전극(49a, 49b)이 형성되어 있다.
하지만, 전술한 일반적인 횡전계형 액정표시장치용 어레이 기판(40)을 살펴보면, 상기 화소영역(P)의 최외각에는 데이터 배선(60)과 소정간격 이격하며 최외각 공통전극(49a)이 구성되고 있음을 알 수 있다.
이러한 구조를 갖는 종래의 횡전계형 액정표시장치용 어레이 기판(40)에 있어 기준 전압이 되는 공통전압은 상기 공통배선(47)을 통해 가로 방향으로 인가되며 정전압 인가로 인해 차징(charging)시 발생하는 전압차에 대한 보상 및 별도의 튜닝을 필요로 하고 있다. 또한, 데이터 배선(60)에 의한 영향을 최소화하기 위해 최외각 공통전극(49a)을 이와 인접하여 이격하며 구성하고 그 내측으로 화소전극(70) 및 중앙부 공통전극(49b)을 교대하도록 형성해야 하므로 개구율이 저하되는 문제가 발생하고 있다.
본 발명은 전술한 바와 같은 문제를 해결하기 위해 안출된 것으로, 정전압이 인가되는 공통배선 및 공통전극 없이 횡전계를 형성할 수 있는 횡전계형 액정표시장치용 어레이 기판을 제공하는 것을 그 목적으로 한다.
또한, 최외각 공통전극을 제거함으로써 개구율을 향상시키는 것을 또 다른 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 일실시예에 따른 횡전계형 액정표시장치용 어레이 기판은, 기판상에 일방향으로 연장하는 게이트 배선과; 상기 게이트 배선과 게이트 절연막을 개재하여 형성되며 상기 게이트 배선과 교차하여 화소영역을 정의하는 제 1 및 제 2 데이터 배선과; 상기 게이트 배선과 및 상기 제 1 데이터 배선과 연결되며 형성된 제 1 박막트랜지스터와; 상기 게이트 배선과 상기 제 2 데이터 배선과 연결되며 형성된 제 2 박막트랜지스터와; 상기 제 1 및 제 2 데이터 배선과 상기 제 1 및 제 2 박막트랜지스터 위에 형성되며, 상기 제 1 박막트랜지스터의 제 1 드레인 전극을 노출시키는 제 1 콘택홀과 상기 제 2 박막트랜지스터의 제 2 드레인 전극을 노출시키는 제 2 콘택홀을 갖는 보호층과; 상기 화소영역 내부에 상기 보호층 상부로 상기 제 1 콘택홀을 통해 상기 제 1 드레인 전극과 접촉하며 상기 게이트 배선과 나란하게 형성된 제 1 패턴과, 상기 제 1 패 턴에서 분기하여 상기 제 1 및 제 2 데이터 배선과 나란하게 형성된 다수의 제 1 전극과; 상기 화소영역 내부에 상기 보호층 상부로 상기 제 2 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하며 상기 제 1 및 제 2 데이터 배선과 인접하여 제 1 이격간격을 가지며 상기 제 1 패턴과 나란한 제 2 패턴을 통해 서로 연결되며 형성된 제 1 및 제 2 최외각 전극과, 상기 제 2 패턴에서 분기하여 상기 다수의 제 1 전극과 교대하며 형성된 다수의 제 2 전극을 포함한다.
본 발명의 또 다른 실시예에 따른 횡전계형 액정표시장치용 어레이 기판은, 기판상에 일방향으로 연장하는 게이트 배선과; 상기 게이트 배선과 게이트 절연막을 개재하여 형성되며 상기 게이트 배선과 교차하여 화소영역을 정의하는 제 1 및 제 2 데이터 배선과; 상기 게이트 배선과 및 상기 제 1 데이터 배선과 연결되며 형성된 제 1 박막트랜지스터와; 상기 게이트 배선과 상기 제 2 데이터 배선과 연결되며 형성된 제 2 박막트랜지스터와; 상기 제 1 및 제 2 데이터 배선과 상기 제 1 및 제 2 박막트랜지스터 위에 형성되며, 상기 제 1 박막트랜지스터의 제 1 드레인 전극을 노출시키는 제 1 콘택홀과 상기 제 2 박막트랜지스터의 제 2 드레인 전극을 노출시키는 제 2 콘택홀을 갖는 보호층과; 상기 화소영역 내부에 상기 보호층 상부로 상기 제 1 콘택홀을 통해 상기 제 1 드레인 전극과 접촉하며 상기 게이트 배선과 나란하게 형성된 제 1 패턴과, 상기 제 1 패턴에서 분기하여 상기 제 1 및 제 2 데이터 배선과 나란하게 형성되며, 상기 제 1 데이터 배선과 제 1 이격간격을 가지며 형성된 제 1 최외각 전극 및 상기 제 1 패턴에서 분기하여 상기 제 1 최외각 전극과 나란하게 형성된 다수의 제 1 전극과; 상기 화소영역 내부에 상기 보호층 상 부로 상기 제 2 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하며 상기 제 2 데이터 배선과 인접하여 상기 제 1 이격간격을 가지며 형성된 제 2 최외각 전극과, 상기 제 2 최외각 전극의 끝단과 연결되며 상기 제 1 패턴과 나란히 형성된 상기 제 2 패턴과, 상기 제 2 패턴에서 분기하여 상기 다수의 제 1 전극 나란하게 교대하며 형성된 다수의 제 2 전극을 포함한다.
이때, 상기 제 2 드레인 전극은 상기 제 1 패턴과 중첩하도록 형성됨으로써 그 사이에 개재된 상기 보호층과 서로 중첩하는 상기 제 2 드레인 전극과 상기 제 1 패턴은 스토리지 커패시터를 이루는 것이 특징이다.
상기 다수의 제 1 및 제 2 전극과, 상기 제 1 및 제 2 패턴과, 상기 제 1 및 제 2 최외각 전극은 동일한 층에 동일한 물질로 형성된 것이 특징이다.
상기 제 1 데이터 배선에는 기준 전압을 기준으로 이보다 큰 하이 상태의 신호전압이 인가되며, 상기 제 2 데이터 배선에는 상기 기준 전압을 기준으로 이보다 작은 로우 상태의 신호전압이 인가되는 것이 특징이다.
상기 제 1 이격간격은, 0㎛ 보다는 크고 5㎛미만인 것이 바람직하다.
본 발명에 따른 횡전계형 액정표시장치용 어레이 기판은 공통배선과 공통전극이 없이 2개의 박막트랜지스터에 의해 각각 신호전압을 인가받는 제 1 및 제 2 전극을 통해 횡전계를 구현함으로써 차징 시 발생하는 전압차에 대한 보상 및 별도의 튜닝을 필요로 하지 않으므로 비용을 저감시키는 효과가 있으며, 나아가 데이터 배선과 인접하여 이와 이격하며 형성하는 최외각 공통전극의 폭만큼에 해당하는 부분만큼의 개구율 향상의 효과가 있다.
또한, 기준전압을 펄스 형태로 인가함에 따라 시그날 변동에 따른 전압차 및 플리커와 같은 화상 품질 저하 요소의 발생을 효과적으로 방지하는 장점이 있다.
또한, 제 1 및 제 2 데이터 배선과 이와 인접하는 최외각 전극을 이원화하여 서로 다른층에 형성함으로써 상기 제 1 및 제 2 데이터 배선과 최외각 전극간의 쇼트 방지와 그 이격간격을 5㎛미만이 되도록 구성함으로써 더욱 개구율을 향상시키는 효과가 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 4는 본 발명의 제 1 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 하나의 화소영역을 개략적으로 도시한 평면도이다.
도시한 바와 같이, 본 발명의 제 1 실시예에 따른 횡전계형 액정표시장치용 어레이 기판(101)에는, 일 방향으로 일정간격 이격하며 제 1 및 제 2 게이트 배선(105a, 105b)이 형성되어 있으며, 상기 제 1 및 제 2 게이트 배선(105a, 105b)과 교차하여 화소영역(P)을 정의하며 제 1 및 제 2 데이터 배선(133a, 133b)이 일정간격 이격하며 형성되어 있다.
또한, 상기 화소영역(P) 내에는 상기 제 2 게이트 배선(105b)과 제 1 데이터 배선(133a)이 교차하는 부근에 상기 제 2 게이트 배선(105b)과 제 1 데이터 배 선(133a)과 각각 연결되며 제 1 박막트랜지스터(Tr1)가 형성되어 있으며, 상기 제 2 게이트 배선(105b)과 제 2 데이터 배선(133b)이 교차하는 부근에 상기 제 2 게이트 배선(105b)과 제 2 데이터 배선(133b)과 각각 연결되며 제 2 박막트랜지스터(Tr2)가 형성되어 있다.
이때 도면에 나타나지 않았지만, 상기 화소영역(P)과 이웃한 화소영역(미도시)에는 상기 제 1 게이트 배선(105a)과 상기 제 1 및 제 2 데이터 배선(133a, 133b)이 연결되며 각각 제 1 박막트랜지스터(Tr1)와 제 2 박막트랜지스터(Tr2)를 이루고 있다. 따라서, 상기 화소영역(P)은 실질적으로 교대하는 형태로 제 1 및 제 2 화소영역(미도시, P2)으로 이루어진다. 이때, 상기 제 1 화소영역(미도시)은 제 1 게이트 배선(105a)과 연결된 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)가 형성되며, 제 2 화소영역(P2)에는 상기 제 2 게이트 배선(105b)과 연결된 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)가 형성된다. 도면에 있어서는 제 2 화소영역(P2)에 대해서 도시한 것이다. 이후에는 제 1 및 제 2 화소영역(미도시, P2)의 구분없이 통칭하여 화소영역(P)이라 칭하며, 상기 제 1 및 제 2 게이트 배선(105a, 105b) 또한 구분없이 게이트 배선(105)이라 칭한다.
한편, 제 1 박막트랜지스터(Tr1)는 제 1 게이트 전극(108a)과, 게이트 절연막(미도시)과, 순수 비정질 실리콘의 제 1 액티브층(미도시)과 불순물 비정질 실리콘의 제 1 오믹콘택층(미도시)을 포함하는 제 1 반도체층(미도시)과, 서로 이격하는 제 1 소스 전극(136a) 및 제 1 드레인 전극(139a)으로 구성되고 있다. 또한 제 2 박막트랜지스터(Tr2)는 제 2 게이트 전극(108b)과, 게이트 절연막(미도시)과, 순 수 비정질 실리콘의 제 2 액티브층(미도시)과 불순물 비정질 실리콘의 제 2 오믹콘택층(미도시)을 포함하는 제 2 반도체층(미도시)과, 서로 이격하는 제 2 소스 전극(136b) 및 제 2 드레인 전극(139b)으로 구성되고 있다
이때 상기 제 1 박막트랜지스터(Tr1)의 제 1 소스 전극(136a)은 상기 제 1 데이터 배선(133a)과 연결되고 있으며, 상기 제 2 박막트랜지스터(Tr2)의 제 2 소스 전극(136b)은 상기 제 2 데이터 배선(133b)과 연결되고 있다.
또한, 화소영역(P)에는 상기 제 1 박막트랜지스터(Tr1)의 제 1 드레인 전극(139a)과 연결되며 상기 제 1 데이터 배선(133a)과 인접하여 이와 나란하게 최외각 제 1 전극(141)이 형성되어 있으며, 그 끝단은 절곡되어 형성되고 있다. 또한, 제 2 박막트랜지스터(Tr2)의 제 2 드레인 전극(139b)과 연결되며 상기 제 2 데이터 배선(133b)과 인접하여 이와 나란하게 최외각 제 2 전극(147)이 형성되어 있으며, 상기 최외각 제 2 전극(147)의 끝단은 절곡되어 형성되고 있다.
한편, 화소영역(P)에는 상기 게이트 배선(105)과 나란하게 이와 각각 이격하여 제 1 패턴(160) 및 제 2 패턴(165)이 형성되어 있다. 이때, 상기 제 1 패턴(160)은 제 1 콘택홀(153)을 통해 상기 최외각 제 1 전극(141)과 연결되고 있으며, 상기 제 2 패턴(165)은 제 2 콘택홀(155)을 통해 상기 최외각 제 2 전극(147)과 연결되고 있다.
또한, 상기 화소영역(P)에는 상기 제 1 패턴(160)에서 분기하여 다수의 제 1 전극(162)이 일정간격 이격하며 형성되어 있으며, 상기 제 2 패턴(165)에서 분기하여 상기 다수의 제 1 전극(162)과 교대하며 다수의 제 2 전극(168)이 형성되어 있 다.
한편, 상기 제 1 패턴(160)에 대해서는 이와 중첩하며 상기 제 2 박막트랜지스터(Tr2)의 제 2 드레인 전극(169b)과 연결된 최외각 제 2 전극(147)이 연장 형성됨으로써, 상기 중첩된 제 1 패턴(160)과 최외각 제 2 전극의 연장부(145)가 제 1 스토리지 커패시터(StgC1)를 형성하고 있다. 또한, 상기 제 2 패턴(165)에 대해서는 상기 최외각 제 1 전극(141)이 절곡되어 연장 형성됨으로써 상기 중첩된 제 2 패턴(165)과 최외각 제 1 전극의 연장부(143)가 제 2 스토리지 커패시터(StgC2)를 형성하고 있다.
이러한 구성을 갖는 화소영역(P)을 구비한 횡전계형 액정표시장치용 어레이 기판(101)의 경우, 상기 제 1 데이터 배선(133a)으로는 하이(특정 기준 전압을 기준으로 이보다 큰 전압을 인가하는 상태) 신호 전압이, 상기 제 2 데이터 배선(133b)으로는 로우(특정 기준 전압을 기준으로 이보다 작은 전압을 인가하는 상태) 신호전압이 펄스형태로 인가됨으로써 이들 로우와 하이의 펄스 형태의 신호전압에 의한 전압차를 이용하여 상기 다수의 제 1 및 제 2 전극(162, 168) 간에 횡전계를 형성하게 되며, 이러한 횡전계가 발현된 상태가 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)가 스위칭되어 오픈 상태가 될 때까지는 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)에 의해 지속된다.
전술한 바와 같은 구조를 갖는 제 1 실시예에 따른 횡전계형 어레이 기판(101)은 최외각에 반드시 공통전극이 위치하도록 형성하는 종래의 횡전계형 어레이 기판(도 3의 40) 대비 차징(charging) 시 발생하는 전압차에 대한 보상 및 튜닝 을 필요치 않으므로 구동회로 설계에 있어 훨씬 마진이 많으며 이에 의해 제조 비용이 절감되는 효과가 있다. 또한, 기준전압을 펄스 형태로 인가함에 따라 시그날 변동에 따른 전압차 및 플리커와 같은 화상 품질 저하의 요소의 발생을 효과적으로 방지하는 장점이 있다.
이후에는 전술한 바와 같은 평면구조를 갖는 본 발명의 제 1 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 단면구조에 대해 설명한다.
도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이며, 도 6은 도 4를 절단선 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 단면도이며, 도 7은 도 4를 절단선 Ⅶ-Ⅶ을 따라 절단한 부분에 대한 단면도이다. 이때 설명의 편의를 위해 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)가 형성되는 부분을 스위칭 영역(TrA)이라 정의하고, 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)가 형성되는 영역을 스토리지 영역(StgA)이라 정의한다.
도 4, 5, 6 및 7에 도시한 바와 같이, 기판(101) 상에 제 1 금속물질로써 게이트 배선(미도시)과, 이와 연결되어 각각 제 1 및 제 2 게이트 전극(108a, 108b)이 형성되어 있다.
또한, 상기 게이트 배선과 제 1 및 제 2 게이트 전극(108a, 108b) 상부에는 전면에 게이트 절연막(113)이 형성되어 있다. 상기 게이트 절연막(113) 상부에는 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하며 제 2 금속물질로써 제 1 및 제 2 데이터 배선(133a, 133b)이 형성되어 있다. 스위칭 영역(TrA)에 있어서는 상기 제 1 및 제 2 게이트 전극(108a, 108b)에 각각 대응하여 각각 액티브 층(120a, 120b)과 오믹콘택층(123a, 123b)으로 이루어진 제 1 및 제 2 반도체층(126a, 126b)이 형성되어 있으며, 상기 제 1 반도체층(126a) 상부에는 서로 이격하여 제 1 소스 및 제 1 드레인 전극(136a, 139a)이, 상기 제 2 반도체층(126b) 상부에는 서로 이격하며 제 2 소스 및 제 2 드레인 전극(136b, 139b)이 형성되어 있다. 이때 상기 제 1 소스 전극(136a)은 상기 제 1 데이터 배선(133a)과 연결되고 있으며, 상기 제 2 소스 전극(136b)은 상기 제 2 데이터 배선(133b)과 연결되고 있다. 상기 제 1 게이트 전극(108a)과 게이트 절연막(113)과 제 1 반도체층(126a)과 제 1 소스 및 제 1 드레인 전극(136a, 139a)은 제 1 박막트랜지스터(Tr1)를 이루고, 상기 제 2 게이트 전극(108b)과 게이트 절연막(113)과 제 2 반도체층(126b)과 제 2 소스 및 제 2 드레인 전극(136b, 139b)은 제 2 박막트랜지스터(Tr2)를 이룬다.
또한, 상기 게이트 절연막(113) 위로 상기 제 1 데이터 배선(133a)과 이격하여 동일한 물질로 상기 제 1 드레인 전극(139a)과 연결되며 최외각 제 1 전극(141)이 형성되어 있으며, 상기 제 2 데이터 배선(133b)과 이격하며 동일한 물질로 상기 제 2 드레인 전극(139b)과 연결되며 최외각 제 2 전극(147)이 형성되어 있다. 이때 스토리지 영역(StgA)에 있어서는 상기 최외각 제 1 및 2 전극(141, 147)의 일 끝단이 각각 절곡되어 연장함으로써 상기 최외각 제 1 및 2 전극 연장부(143, 145)는 각각 제 2 스토리지 전극 및 제 1 스토리지 전극을 이룬다.
한편, 도면에 있어서는 상기 제 1 및 제 2 데이터 배선(133a, 133b)과 상기 최외각 제 1 전극(141)과 최외각 제 2 전극(147) 하부에는 각각 상기 오믹콘택 층(123a, 123b)과 상기 액티브층(120a, 120b)을 이루는 동일한 물질로 이루어진 제 1 및 제 2 반도체 패턴층(124, 121)의 이중층 구조의 반도체 패턴(127)이 형성되고 있음을 보이고 있지만, 이는 제조 방법에 의해 부수적으로 제조된 것이며, 제조 방법을 달리함으로써 상기 이중층 구조의 반도체 패턴(127)은 생략될 수 있다.
다음, 상기 제 1 및 제 2 데이터 배선(133a, 133b)과, 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)와 최외각 제 1, 2 전극(141, 147) 위로는 상기 제 1 드레인 전극(139a)과 상기 최외각 2 전극(147)의 끝단을 각각 노출시키는 제 1 및 제 2 콘택홀(153, 155)을 갖는 보호층(150)이 형성되어 있다.
다음, 상기 보호층(150) 위로는 제 3 금속물질로서 상기 스위칭 영역(TrA)에 인접하여 상기 제 1 콘택홀(153)을 통해 상기 제 1 드레인 전극(139a)과 접촉하며 동시에 상기 최외각 제 2 전극 연장부(145)와 중첩하는 제 1 패턴(160)이 형성되어 있으며, 상기 제 1 패턴(160)에서 분기하여 다수의 제 1 전극(162)이 일정간격 이격하며 형성되어 있다. 또한, 상기 제 1 패턴(160)과 이격하여 나란하게 상기 제 2 콘택홀(155)을 통해 상기 최외각 제 2 전극(147)과 접촉하며 동시에 상기 최외각 제 1 전극 연장부(143)와 중첩하며 제 2 패턴(165)이 형성되어 있으며, 상기 제 2 패턴(165)에서 분기하여 다수의 제 2 전극(168)이 일정간격 이격하며 상기 다수의 제 1 전극(162)과 교대하며 형성되어 있다. 이때 상기 제 1 및 제 2 패턴(160, 165)은 각각 제 3 및 제 4 스토리지 전극을 이루며, 상기 보호층(150)을 사이에 두고 서로 중첩하는 상기 최외각 제 2 전극 연장부(145)와 제 1 패턴(160)은 제 1 스토리지 커패시터(StgC1)를, 상기 보호층(150)을 사이에 두고 서로 중첩하는 상기 최외각 제 1 전극(143)과 제 2 패턴(165)은 제 2 스토리지 커패시터(StgC2)를 이룬다.
하지만, 전술한 구조를 갖는 본 발명의 제 1 실시예에 따른 횡전계형 액정표시장치용 어레이 기판(101)은 상기 제 1 및 제 2 데이터 배선(133a, 133b)과, 이와 인접하여 형성되는 최외각 제 1 및 제 2 전극(141, 147)이 동일한 층에 동일한 물질로 형성되고 있다. 따라서, 서로 인접하여 형성된 상기 제 1 데이터 배선(133a)과 상기 최외각 제 1 전극(141), 그리고 상기 제 2 데이터 배선(133b)과 최외각 제 2 전극(147)은 서로 접촉하여 쇼트가 발생하지 않도록 5㎛ 내지 7㎛ 정도의 이격간격(d1)을 갖도록 충분히 이격하여 형성해야 한다. 따라서, 이러한 구조적 제한으로 비록 반드시 2개의 최외각 공통전극을 형성하는 종래의 횡전계형 액정표시장치용 어레이 기판의 보다는 큰 개구율을 갖지만, 여전히 개구율을 향상시킬 수 있는 여지가 남아있다.
본 발명의 제 2 실시예에 따른 횡전계형 액정표시장치용 어레이 기판은 전술한 제 1 실시예에 따른 횡전계형 액정표시장치용 어레이 기판 대비 그 개구율을 더욱 향상시킨 것을 특징으로 한다.
도 8은 본 발명의 제 2 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 하나의 화소영역을 개략적으로 도시한 평면도이다.
도시한 바와 같이, 본 발명의 제 2 실시예에 따른 횡전계형 액정표시장치용 어레이 기판(201)에는, 일 방향으로 일정간격 이격하며 제 1 및 제 2 게이트 배 선(205a, 205b)이 형성되어 있으며, 상기 제 1 및 제 2 게이트 배선(205a, 205b)과 교차하여 화소영역(P)을 정의하며 제 1 및 제 2 데이터 배선(233a, 233b)이 일정간격 이격하며 형성되어 있다.
또한, 상기 화소영역(P) 내에는 상기 제 2 게이트 배선(205b)과 제 1 데이터 배선(233a)이 교차하는 부근에 상기 제 2 게이트 배선(205b)과 제 1 데이터 배선(233a)과 각각 연결되며 제 1 박막트랜지스터(Tr1)가 형성되어 있으며, 상기 제 2 게이트 배선(205b)과 제 2 데이터 배선(233b)이 교차하는 부근에 상기 제 2 게이트 배선(205b)과 제 2 데이터 배선(233b)과 각각 연결되며 제 2 박막트랜지스터(Tr2)가 형성되어 있다.
이때 도면에 나타나지 않았지만, 상기 화소영역(P)과 이웃한 화소영역(미도시)에는 상기 제 1 게이트 배선(205a)과 상기 제 1 및 제 2 데이터 배선(233a, 233b)이 연결되며 각각 제 1 박막트랜지스터(Tr1)와 제 2 박막트랜지스터(Tr2)를 이루고 있다. 따라서, 상기 화소영역(P)은 실질적으로 교대하는 형태로 제 1 및 제 2 화소영역(미도시, P2)으로 이루어진다. 이때, 상기 제 1 화소영역(미도시)은 제 1 게이트 배선(205a)과 연결된 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)가 형성되며, 제 2 화소영역(P2)에는 상기 제 2 게이트 배선(205b)과 연결된 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)가 형성된다. 도면에 있어서는 제 2 화소영역(P2)에 대해서 도시한 것이다. 이후에는 제 1 및 제 2 화소영역(미도시, P2)의 구분없이 화소영역(P)이라 칭하며, 상기 제 1 및 제 2 게이트 배선(205a, 205b) 또한 구분없이 게이트 배선(205)이라 칭한다.
한편, 제 1 박막트랜지스터(Tr1)는 제 1 게이트 전극(208a)과, 게이트 절연막(미도시)과, 순수 비정질 실리콘의 제 1 액티브층(미도시)과 불순물 비정질 실리콘의 제 1 오믹콘택층(미도시)을 포함하는 제 1 반도체층(미도시)과, 서로 이격하는 제 1 소스 전극(236a) 및 제 1 드레인 전극(239a)으로 구성되고 있다. 또한 제 2 박막트랜지스터(Tr2)는 제 2 게이트 전극(208b)과, 게이트 절연막(미도시)과, 순수 비정질 실리콘의 제 2 액티브층(미도시)과 불순물 비정질 실리콘의 제 2 오믹콘택층(미도시)을 포함하는 제 2 반도체층(미도시)과, 서로 이격하는 제 2 소스 전극(236b) 및 제 2 드레인 전극(239b)으로 구성되고 있다
이때 제 1 박막트랜지스터(Tr1)의 제 1 소스 전극(236a)은 제 1 데이터 배선(233a)과 연결되고 있으며, 제 2 박막트랜지스터(Tr2)의 제 2 소스 전극(236b)은 제 2 데이터 배선(233b)과 연결되고 있다. 이때 상기 제 2 박막트랜지스터(Tr2)의 제 2 드레인 전극(239b)은 절곡 연장됨으로써 상기 게이트 배선(205)과 나란하게 연장부(245)를 구성하고 있는 것이 특징이다.
또한, 화소영역(P)에는 제 1 콘택홀(253)을 통해 상기 제 1 박막트랜지스터(Tr1)의 제 1 드레인 전극(239a)과 접촉하며 동시에 상기 제 2 박막트랜지스터(Tr2)의 제 2 드레인 전극 연장부(245)와 중첩하는 제 1 패턴(260)이 형성되어 있으며, 상기 제 1 패턴(260)에서 분기하여 상기 제 1 및 제 2 데이터 배선(233a, 233b)과 나란한 다수의 제 1 전극(262)이 일정간격 이격하며 형성되어 있다. 이때 상기 서로 중첩하는 상기 제 2 드레인 전극 연장부(245)와 제 1 패턴(260)은 스토리지 커패시터(StgC)를 이룬다.
또한, 상기 화소영역(P)에는 상기 제 2 박막트랜지스터(Tr2)의 제 2 드레인 전극 연장부(245)와 제 2 콘택홀(255)을 통해 접촉하며 제 2 데이터 배선(233b)과 인접하여 이와 나란하게 제 1 최외각 제 2 전극(264)이 형성되어 있으며, 그 끝단은 절곡되어 상기 게이트 배선(205)과 나란한 제 2 패턴(265)을 형성하고 있다. 또한, 상기 제 2 패턴(265)은 절곡되어 상기 제 1 데이터 배선(233a)과 나란하게 이와 인접하여 제 2 최외각 제 2 전극(266)을 이루고 있다. 또한, 상기 제 2 패턴(265)에서 분기하며 상기 다수의 제 1 전극(262)과 교대하며 다수의 제 2 전극(268)이 형성되어 있다.
이때, 전술한 평면 구조를 갖는 제 2 실시예에 있어, 제 1 실시예와 차별점은 우선, 스토리지 커패시터(StgC)가 형성되는 스토리지 영역(StgA)이 일원화되어 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)와 인접하여 1개의 스토리지 커패시터(StgC)를 형성하고 있다는 것과, 제 1 및 제 2 데이터 배선(233a, 233b)과 인접하는 최외각 전극은 모두 제 1 또는 제 2 박막트랜지스터(Tr1, Tr2) 중 어느 하나의 드레인 전극(239a, 239b)과 연결된 제 1 또는 제 2 전극(262, 268) 중 최외각에 위치하는 전극이 최외각 전극을 이루고 있다는 것이다. 도면에서는 최외각에 위치하는 제 2 전극(264, 266)이 제 2 박막트랜지스터(Tr2)의 제 2 드레인 전극(239b)과 연결되어 있음을 보이고 있다.
이러한 제 2 실시예에 따른 어레이 기판(201)의 구성은 제 1 실시예 대비 하나의 스토리지 커패시터가 삭제됨으로써 상기 생략된 스토리지 커패시터 형성을 위해 이종의 금속물질을 절연층 상하에 형성하지 않아도 되므로 최외각 전극을 반드 시 데이터 배선(233a, 233b)을 형성하는 단계에서 동일물질로 동일한 층에 형성할 필요가 없다. 따라서 최외각 전극(264, 266)을 포함하여 상기 다수의 제 1 및 제 2 전극(262, 268)을 모두 동일한 층에 동일한 물질로 형성하는 것이 가능하다. 이 경우, 상기 제 1 및 제 2 데이터 배선(233a, 233b)에 인접하여 형성되는 제 2 및 제 1 최외각 제 2 전극(266, 264)은 상기 제 1 및 제 2 데이터 배선(233a, 233b)과 동일한 층에 형성되지 않는 바 쇼트 발생의 여지가 없으므로 그 이격간격(d2)을 5㎛ 이하로 중첩되지 않도록 형성할 수 있다. 따라서 화소영역(P)의 개구율을 향상시킬 수 있다.
이후에는 이러한 평면 구조를 갖는 본 발명의 제 2 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 단면 구조에 대해 설명한다.
도 9는 도 8을 절단선 Ⅸ-Ⅸ를 따라 절단한 부분에 대한 단면도이며, 도 10은 도 8을 절단선 Ⅹ-Ⅹ를 따라 절단한 부분에 대한 단면도이며, 도 11은 도 8을 절단선 ?-?를 따라 절단한 부분에 대한 단면도이다. 이때 설명의 편의를 위해 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)가 형성되는 부분을 스위칭 영역(TrA)이라 정의하고, 스토리지 커패시터(StgC)가 형성되는 영역을 스토리지 영역(StgA)이라 정의한다.
도 8, 9, 10 및 11에 도시한 바와 같이, 기판 상에 제 1 금속물질로써 게이트 배선(205)과, 이와 연결되어 스위칭 영역(TrA)에 각각 제 1 및 제 2 게이트 전극(208a, 208b)이 형성되어 있다.
또한, 상기 게이트 배선(205)과 제 1 및 제 2 게이트 전극(208a, 208b) 상부 로 전면에 게이트 절연막(213)이 형성되어 있다. 상기 게이트 절연막(213) 상부에는 상기 게이트 배선과 교차하여 화소영역(P)을 정의하며 제 2 금속물질로써 제 1 및 제 2 데이터 배선(233a, 233b)이 형성되어 있다. 스위칭 영역(TrA)에 있어서는 상기 제 1 게이트 전극(208a)에 대응하여 제 1 액티브층(220a)과 서로 이격하는 제 1 오믹콘택층(223a)으로 이루어진 제 1 반도체층(226a)이 형성되어 있으며, 상기 제 1 반도체층(226a) 상부에는 서로 이격하여 제 1 소스 및 제 1 드레인 전극(236a, 239a)이 형성됨으로써 제 1 박막트랜지스터(Tr1)를 이루고 있다. 또한, 상기 제 2 게이트 전극(208b)에 대응하여 제 2 액티브층(220b)과 서로 이격하는 제 2 오믹콘택층(223b)으로 이루어진 제 2 반도체층(226b)이 형성되어 있으며, 상기 제 2 반도체층(226b) 상부에는 서로 이격하여 제 2 소스 및 제 2 드레인 전극(236b, 239b)이 형성됨으로써 제 2 박막트랜지스터(Tr2)를 이루고 있다. 이때 상기 제 2 드레인 전극(239b)은 스토리지 영역(StgA)까지 절곡 연장함으로써 상기 게이트 배선(205)과 나란하게 형성됨으로써 상기 게이트 배선(205)과 나란하게 형성된 제 2 전극 드레인 전극 연장부(245)가 제 1 스토리지 전극을 이루는 것이 특징이다. 한편, 상기 제 1 소스 전극(236a)은 상기 제 1 데이터 배선(233a)과 연결되고 있으며, 상기 제 2 소스 전극(236b)은 상기 제 2 데이터 배선(233b)과 연결되고 있다.
한편, 도면에 있어서는 상기 제 1 및 제 2 데이터 배선(233a, 233b) 하부에는 상기 제 1 및 제 2 오믹콘택층(223a, 223b)과 상기 제 1 및 제 2 액티브층(220a, 220b)을 이루는 동일한 물질로 이루어진 제 1 및 제 2 반도체 패턴 층(224, 221)의 이중층 구조의 반도체 패턴(227)이 형성되고 있음을 보이고 있지만, 이는 제조 방법에 의해 부수적으로 제조된 것이며, 제조 방법을 달리함으로써 상기 이중층 구조의 반도체 패턴(227)은 생략될 수 있다.
또한, 상기 제 1 및 제 2 데이터 배선(233a, 233b)과 상기 제 1 및 제 2 박막트랜지스터(Tr1, Tr2) 위로는 무기절연물질 또는 유기절연물질로 이루어지며, 상기 제 1 드레인 전극(239a)과 상기 제 2 드레인 전극 연장부(245)를 각각 노출시키는 제 1 콘택홀(253) 및 제 2 콘택홀(255)을 갖는 보호층(250)이 형성되어 있다.
다음, 상기 제 1 및 제 2 콘택홀(253, 255)을 갖는 보호층(250) 위로는 제 3 금속물질로써 상기 제 1 콘택홀(253)을 통해 상기 제 1 드레인 전극(239a)과 접촉하며 상기 제 2 드레인 전극 연장부(245)와 중첩하는 제 1 패턴(260)이 형성되어 있으며, 상기 제 1 패턴(260)에서 분기하여 일정간격 이격하며 다수의 제 1 전극(262)이 형성되어 있다. 또한, 상기 다수의 제 1 전극(262)과 동일한 물질로써 동일한 층에 상기 제 2 콘택홀(255)을 통해 상기 제 2 드레인 전극 연장부(245)와 접촉하며 절곡 연장하여 상기 제 2 데이터 배선(233b)과 인접하여 나란하게 제 1 최외각 제 2 전극(264)이 형성되어 있다. 이때 상기 제 1 최외각 제 2 전극(264)의 끝단은 절곡되어 연장됨으로써 상기 게이트 배선(205)과 나란하게 상기 제 1 패턴(260)과 마주하며 제 2 패턴(265)을 이루고 있으며, 상기 제 2 패턴(265)의 끝단은 절곡되어 연장함으로써 상기 제 1 데이터 배선(233a)과 인접하여 이와 나란하게 제 2 최외각 제 2 전극(266)을 형성하고 있다. 또한 상기 제 2 패턴(265)에서 분기하여 상기 제 1 및 제 2 최외각 제 2 전극(264, 266) 내측으로 상기 다수의 제 1 전극(262)과 교대하며 다수의 제 2 전극(268)이 형성되고 있다.
전술한 바에 의해, 상기 제 1 및 제 2 데이터 배선(233a, 233b)과 인접하여 형성되는 제 2 및 제 1 최외각 제 2 전극(264, 266)이 상기 제 1 및 제 2 데이터 배선(233a, 233b)이 형성된 동일한 층이 아닌 상기 보호층(250) 상에 형성되는 구조를 갖는다. 이 경우, 상기 제 1 및 제 2 데이터 배선(233a, 233b)과 상기 제 2 및 제 1 최외각 제 2 전극(264, 266)이 쇼트 방지를 위한 패터닝 마진인 5㎛ 내지 7㎛정도의 이격간격이 요구되지 않으므로 단지 상기 제 1 및 제 2 데이터 배선(233a, 233b)과 중첩되지 않는 범위내에서 5㎛미만의 이격간격(d2)으로 상기 제 2 및 제 1 최외각 제 2 전극(266, 264)을 형성할 수 있다. 따라서 제 1 실시예 대비 개구율이 향상되게 된다.
한편, 본 발명의 제 2 실시예에 따른 변형예에 따른 횡전계형 액정표시장치용 어레이 기판의 하나의 화소영역에 대한 평면도인 도 12(도면부호는 제 2 실시예와 동일한 구성요소에 대해서는 동일한 번호를 부여하여함)를 참조하면, 제 1 데이터 배선(233a)과 인접하여 형성되는 제 2 최외각 제 2 전극(도 8의 266)은 생략되고, 이를 대신하여 상기 제 1 박막트랜지스터(Tr1)의 제 1 드레인 전극(239a)과 연결된 다수의 제 1 전극(262, 263) 중 최외각에 위치하는 제 1 전극(263)이 상기 제 1 데이터 배선(233a)과 그 층을 달리하여 상기 제 1 최외각 제 2 전극(264)과 제 2 데이터 배선(233b)과의 이격간격(d2)과 동일한 이격간격(d2) 즉, 상기 제 1 데이터 배선(233a)과 중첩하지 않은 범위내에서 5㎛미만의 이격간격(d2)을 가지며 형성되고 있는 것이 특징이다. 이 경우, 제 1 박막트랜지스터(Tr1)와 연결된 제 1 전 극(262, 263)과 상기 제 2 박막트랜지스터(Tr2)와 연결된 제 2 전극(268, 264)의 개수가 동일하게 되므로 동일한 크기의 화소영역 대비 한 개 전극의 폭만큼 더 개구율을 향상시키게 됨을 알 수 있다. 그 외의 구성요소는 전술한 제 2 실시예와 모두 동일하므로 그 설명은 생략한다.
이후에는 도 8, 9, 10 및 11을 참조하여 간단히 본 발명의 제 2 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 제조 방법에 대해 설명한다. 제 2 실시예의 변형예의 경우, 단지 제 1 데이터 배선과 인접하는 제 2 최외각 제 2 전극이 제 1 전극으로 대치되는 것을 제외하면 상기 제 2 실시예와 동일하므로 제 2 실시예에 따른 제조방법만을 설명하기로 한다.
우선, 투명한 절연 기판(201) 상에 제 1 금속물질을 전면에 증착하고 포토레지스트의 도포, 포토레지스트의 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 현상 후 남아있는 포토레지스트 외부로 노출된 금속물질의 식각 등 일련의 단계를 포함하는 마스크 공정을 진행하여 일방향으로 연장하는 게이트 배선(205)과, 스위칭 영역(TrA)에 있어 상기 게이트 배선(205)과 각각 연결된 제 1 및 제 2 게이트 전극(208a, 208b)을 형성한다.
다음, 상기 게이트 배선(205)과 제 1 및 제 2 게이트 전극(208a, 208b) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(213)을 전면에 형성한다.
다음, 상기 게이트 절연막(213) 위로 순수 비정질 실리콘층(미도시)과 불순 물 비정질 실리콘층(미도시)과 제 2 금속물질층(미도시)을 형성하고, 이들을 회절노광 또는 하프톤 노광을 포함하는 1회의 마스크 공정을 통해 동시에 패터닝하거나 또는 2회의 마스크 공정을 실시하여 상기 제 2 금속물질층(미도시)과, 불순물 및 순수 비정질 실리콘층(미도시)을 각각 패터닝함으로써 상기 화소영역(P) 내에 제 1 및 제 2 게이트 전극(208a, 208b) 각각에 대응하여 순수 비정질 실리콘의 제 1 및 제 2 액티브층(220a, 220b)과, 상기 제 1 및 제 2 액티브층(220a, 220b) 위로 서로 소정간격 이격하는 불순물 비정질 실리콘의 제 1 및 제 2 오믹콘택층(223a, 223b)과, 제 1 및 제 2 상기 오믹콘택층(223a, 223b) 위로 서로 이격하는 제 1 및 제 2 소스 전극(236a, 236b)과 제 1 및 제 2 드레인 전극(239a, 239b)을 형성한다. 그리고 동시에 상기 게이트 배선(205)과 교차하여 화소영역(P)을 정의하는 제 1 및 제 2 데이터 배선(233a, 233b)을 형성한다. 이때, 상기 제 1 데이터 배선(233a)과 상기 제 1 소스 전극(236a), 제 2 데이터 배선(233b)과 상기 제 2 소스 전극(236b) 각각은 서로 연결되도록 형성한다.
한편, 상기 제 2 드레인 전극(239b)은 절곡되어 상기 게이트 배선(205)과 나란하게 스토리지 영역(StgA)까지 연장 형성되도록 제 2 드레인 전극 연장부(245)를 형성함으로써 제 1 스토리지 전극을 이루도록 한다.
1회의 마스크 공정을 통해 제 1 및 제 2 반도체층(226a, 226b)과, 상기 제 1 및 제 2 데이터 배선(233a, 233b)과 제 1 및 제 2 소스 전극(236a, 236b) 및 제 1 및 제 2 드레인 전극(239a, 239b)을 형성하였을 경우, 도시한 바와 같이, 상기 제 1 및 제 2 데이터 배선(233a, 233b) 하부에도 불순물 비정질 실리콘 패턴(224) 및 순수 비정질 실리콘 패턴(221)의 이중층 구조의 반도체 패턴(227)이 형성된다.
도면에 나타내지 않았지만, 2회의 마스크 공정을 통해 패터닝 하였을 경우에는 섬형상으로 상기 제 1 및 제 2 게이트 전극(208a, 208b)에 대응하는 부분에만 각각 제 1 액티브층(220a)과 제 1 오믹콘택층(223a)의 제 1 반도체층(226a)과, 제 2 액티브층(220b)과 제 2 오믹콘택층(223b)의 제 2 반도체층(226b)이 형성되고, 상기 제 1 및 제 2 데이터 배선(233a, 233b)에 대응해서는 그 하부에 불순물 및 순수 비정질 실리콘 패턴은 형성되지 않는다.
한편, 이 단계에서 상기 스위칭 영역(TrA)에 순차 적층된 상기 제 1 게이트 전극(208a)과 게이트 절연막(213)과 제 1 액티브층(220a)과 제 1 오믹콘택층(223a)과 서로 이격하는 제 1 소스 및 제 1 드레인 전극(236a, 239a)은 제 1 박막트랜지스터(Tr1)를 이루고, 상기 제 2 게이트 전극(208b)과 게이트 절연막(213)과 제 2 액티브층(220b)과 제 2 오믹콘택층(223b)과 서로 이격하는 제 2 소스 및 제 2 드레인 전극(236b, 239b)은 제 2 박막트랜지스터(Tr2)를 이룬다.
다음, 상기 제 1 및 제 2 데이터 배선(233a, 233b)과 제 1 및 제 2 박막트랜지스터(Tr1, Tr2) 위로 전면에 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 보호층(250)을 형성하고, 연속하여 마스크 공정을 실시함으로써 상기 제 1 드레인 전극(239a)을 노출시키는 제 1 콘택홀(253)과, 상기 제 2 드레인 전극의 연장부(245)를 노출시키는 제 2 콘택홀(255)을 형성한다.
다음, 상기 제 1 및 제 2 콘택홀(253, 255)을 갖는 보호층(250) 위로 전면에 제 3 금속물질 예를들면 투명도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 제 1 콘택홀(253)을 통해 상기 제 1 드레인 전극(239a)과 접촉하며, 스토리지 영역(StgA)까지 연장하여 상기 제 2 드레인 전극의 연장부(245)와 중첩하여 제 2 스토리지 전극을 이루는 제 1 패턴(260)을 형성하고, 동시에 상기 제 1 패턴(260)에서 분기하여 일정간격 이격하는 다수의 제 1 전극(262)을 형성한다. 동시에, 상기 제 2 콘택홀(255)을 통해 상기 제 2 드레인 전극(239b)과 접촉하며 절곡되어 상기 제 2 데이터 배선(233b)과 인접하는 제 1 최외각 제 2 전극(264)과, 상기 제 2 최외각 제 2 전극(264)의 끝단과 연결되고 상기 제 1 패턴(260)과 나란하게 이격하는 제 2 패턴(265)과, 상기 제 2 패턴(265)과 연결되며 상기 제 1 데이터 배선(233a)과 인접하는 제 2 최외각 제 2 전극(266)을 형성한다. 그리고 동시에 상기 제 2 패턴(265)에서 분기하며 상기 다수의 제 1 전극(262)과 교대하는 다수의 제 2 전극(268)을 형성함으로써 본 발명의 제 2 실시예에 따른 횡전계형 액정표시장치용 어레이 기판(201)을 완성한다.
도 1은 일반적인 횡전계형 액정표시장치의 일부를 개략적으로 도시한 단면도.
도 2a, 2b는 일반적인 횡전계형 액정표시장치의 오프(off), 온(on)상태의 동작을 각각 도시한 단면도.
도 3은 종래의 일반적인 횡전계형 액정표시장치용 어레이 기판의 일부를 도시한 평면도.
도 4는 본 발명의 제 1 실시예에 따른 횡전계형 액정표시장치용 어레이 기판 의 하나의 화소영역을 개략적으로 도시한 평면도.
도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도.
도 6은 도 4를 절단선 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 단면도.
도 7은 도 4를 절단선 Ⅶ-Ⅶ을 따라 절단한 부분에 대한 단면도.
도 8은 본 발명의 제 2 실시예에 따른 횡전계형 액정표시장치용 어레이 기판의 하나의 화소영역을 개략적으로 도시한 평면도.
도 9는 도 8을 절단선 Ⅸ-Ⅸ를 따라 절단한 부분에 대한 단면도.
도 10은 도 8을 절단선 Ⅹ-Ⅹ를 따라 절단한 부분에 대한 단면도.
도 11은 도 8을 절단선 ?-?를 따라 절단한 부분에 대한 단면도.
도 12는 본 발명의 제 2 실시예의 변형예에 따른 횡전계형 액정표시장치용 어레이 기판의 하나의 화소영역을 개략적으로 도시한 평면도.
<도면의 주요부분에 대한 간단한 설명>
201 : 어레이 기판 205 : 게이트 배선
208a, 208b : 제 1 및 제 2 게이트 전극
233a, 233b : 제 1 및 제 2 데이터 배선
236a, 236b : 제 1 및 제 2 소스 전극
239a, 239b : 제 1 및 제 2 드레인 전극
245 : 제 2 드레인 전극 연장부
253, 255 : 제 1 및 제 2 콘택홀
260, 265 : 제 1 및 제 2 패턴
262 : 제 1 전극
264 : 제 1 최외각 제 2 전극
266 : 제 2 최외각 제 2 전극
268 : 제 2 전극
StgC : 스토리지 커패시터
Tr1, Tr2 : 제 1 및 제 2 박막트랜지스터

Claims (6)

  1. 기판상에 일방향으로 연장하는 게이트 배선과;
    상기 게이트 배선과 게이트 절연막을 개재하여 형성되며 상기 게이트 배선과 교차하여 화소영역을 정의하는 제 1 및 제 2 데이터 배선과;
    상기 게이트 배선과 및 상기 제 1 데이터 배선과 연결되며 형성된 제 1 박막트랜지스터와;
    상기 게이트 배선과 상기 제 2 데이터 배선과 연결되며 형성된 제 2 박막트랜지스터와;
    상기 제 1 및 제 2 데이터 배선과 상기 제 1 및 제 2 박막트랜지스터 위에 형성되며, 상기 제 1 박막트랜지스터의 제 1 드레인 전극을 노출시키는 제 1 콘택홀과 상기 제 2 박막트랜지스터의 제 2 드레인 전극을 노출시키는 제 2 콘택홀을 갖는 보호층과;
    상기 화소영역 내부에 상기 보호층 상부로 상기 제 1 콘택홀을 통해 상기 제 1 드레인 전극과 접촉하며 상기 게이트 배선과 나란하게 형성된 제 1 패턴과, 상기 제 1 패턴에서 분기하여 상기 제 1 및 제 2 데이터 배선과 나란하게 형성된 다수의 제 1 전극과;
    상기 화소영역 내부에 상기 보호층 상부로 상기 제 2 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하며 상기 제 1 및 제 2 데이터 배선과 인접하여 제 1 이격간격을 가지며 상기 제 1 패턴과 나란한 제 2 패턴을 통해 서로 연결되며 형성된 제 1 및 제 2 최외각 전극과, 상기 제 2 패턴에서 분기하여 상기 다수의 제 1 전극과 교대하며 형성된 다수의 제 2 전극
    을 포함하는 횡전계형 액정표시장치용 어레이 기판.
  2. 기판상에 일방향으로 연장하는 게이트 배선과;
    상기 게이트 배선과 게이트 절연막을 개재하여 형성되며 상기 게이트 배선과 교차하여 화소영역을 정의하는 제 1 및 제 2 데이터 배선과;
    상기 게이트 배선과 및 상기 제 1 데이터 배선과 연결되며 형성된 제 1 박막트랜지스터와;
    상기 게이트 배선과 상기 제 2 데이터 배선과 연결되며 형성된 제 2 박막트랜지스터와;
    상기 제 1 및 제 2 데이터 배선과 상기 제 1 및 제 2 박막트랜지스터 위에 형성되며, 상기 제 1 박막트랜지스터의 제 1 드레인 전극을 노출시키는 제 1 콘택홀과 상기 제 2 박막트랜지스터의 제 2 드레인 전극을 노출시키는 제 2 콘택홀을 갖는 보호층과;
    상기 화소영역 내부에 상기 보호층 상부로 상기 제 1 콘택홀을 통해 상기 제 1 드레인 전극과 접촉하며 상기 게이트 배선과 나란하게 형성된 제 1 패턴과, 상기 제 1 패턴에서 분기하여 상기 제 1 및 제 2 데이터 배선과 나란하게 형성되며, 상기 제 1 데이터 배선과 제 1 이격간격을 가지며 형성된 제 1 최외각 전극 및 상기 제 1 패턴에서 분기하여 상기 제 1 최외각 전극과 나란하게 형성된 다수의 제 1 전극과;
    상기 화소영역 내부에 상기 보호층 상부로 상기 제 2 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하며 상기 제 2 데이터 배선과 인접하여 상기 제 1 이격간격을 가지며 형성된 제 2 최외각 전극과, 상기 제 2 최외각 전극의 끝단과 연결되며 상기 제 1 패턴과 나란히 형성된 상기 제 2 패턴과, 상기 제 2 패턴에서 분기하여 상기 다수의 제 1 전극 나란하게 교대하며 형성된 다수의 제 2 전극
    을 포함하는 횡전계형 액정표시장치용 어레이 기판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 드레인 전극은 상기 제 1 패턴과 중첩하도록 형성됨으로써 그 사이에 개재된 상기 보호층과 서로 중첩하는 상기 제 2 드레인 전극과 상기 제 1 패턴은 스토리지 커패시터를 이루는 횡전계형 액정표시장치용 어레이 기판.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 다수의 제 1 및 제 2 전극과, 상기 제 1 및 제 2 패턴과, 상기 제 1 및 제 2 최외각 전극은 동일한 층에 동일한 물질로 형성된 것이 특징인 횡전계형 액정표시장치용 어레이 기판.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 데이터 배선에는 기준 전압을 기준으로 이보다 큰 하이 상태의 신호전압이 인가되며, 상기 제 2 데이터 배선에는 상기 기준 전압을 기준으로 이보다 작은 로우 상태의 신호전압이 인가되는 것이 특징인 횡전계형 액정표시장치용 어레이 기판.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 이격간격은, 0㎛ 보다는 크고 5㎛미만인 횡전계형 액정표시장치용 어레이 기판.
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