KR100603361B1 - 평판 디스플레이 장치 - Google Patents

평판 디스플레이 장치 Download PDF

Info

Publication number
KR100603361B1
KR100603361B1 KR1020040061671A KR20040061671A KR100603361B1 KR 100603361 B1 KR100603361 B1 KR 100603361B1 KR 1020040061671 A KR1020040061671 A KR 1020040061671A KR 20040061671 A KR20040061671 A KR 20040061671A KR 100603361 B1 KR100603361 B1 KR 100603361B1
Authority
KR
South Korea
Prior art keywords
electrode
gate
semiconductor layer
capacitor
thin film
Prior art date
Application number
KR1020040061671A
Other languages
English (en)
Other versions
KR20060012942A (ko
Inventor
구재본
김경도
서민철
모연곤
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020040061671A priority Critical patent/KR100603361B1/ko
Priority to JP2005187003A priority patent/JP4101824B2/ja
Priority to US11/195,859 priority patent/US7692245B2/en
Priority to CN200510091069.0A priority patent/CN1731904B/zh
Publication of KR20060012942A publication Critical patent/KR20060012942A/ko
Application granted granted Critical
Publication of KR100603361B1 publication Critical patent/KR100603361B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13624—Active matrix addressed cells having more than one switching element per pixel

Abstract

본 발명은 크로스 토크가 최소화된 트랜지스터를 구비한 평판 디스플레이 장치를 위하여, 배면 기판과, 상기 배면 기판의 상부에 구비된 제 1 게이트 전극과, 상기 제 1 게이트 전극과 절연되는 제 1 전극과, 상기 제 1 게이트 전극과 절연되고 상기 제 1 전극을 동일 평면에서 일부분이 개방되도록 감싸는 제 2 전극과, 상기 제 1 게이트 전극과 절연되고 상기 제 1 전극 및 상기 제 2 전극에 접하는 제 1 반도체층을 구비하는 제 1 박막 트랜지스터와, 상기 배면 기판의 상부에 구비되고 상기 제 1 전극 및 상기 제 2 전극 중 어느 한 전극에 전기적으로 연결된 제 2 게이트 전극과, 상기 제 2 게이트 전극과 절연되는 제 3 전극과, 상기 제 2 게이트 전극과 절연되고 상기 제 3 전극을 동일 평면에서 감싸는 제 4 전극과, 상기 제 2 게이트 전극과 절연되고 상기 제 3 전극 및 상기 제 4 전극에 접하는 제 2 반도체층을 구비하는 제 2 박막트랜지스터, 그리고 상기 제 3 전극 및 상기 제 4 전극 중 어느 한 전극에 전기적으로 연결된 화소 전극을 구비하는 디스플레이 소자를 구비하는 것을 특징으로 하는 평판 디스플레이 장치를 제공한다.

Description

평판 디스플레이 장치 {Flat panel display device}
도 1은 종래의 인버티드 코플래나형(inverted coplanar type) 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 2는 본 발명의 바람직한 일 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 회로를 개략적으로 도시하는 회로도.
도 3은 도 2의 A부분을 도시하는 회로도.
도 4는 도 2 및 도 3의 A부분을 개략적으로 도시하는 능동 구동형 전계발광 디스플레이 장치의 평면도.
도 5는 상기 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 부화소부를 도 4의 P1 내지 P8을 따라 취하여 개략적으로 도시하는 단면도.
도 6은 상기 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 부화소부의 비교예를 개략적으로 도시하는 단면도.
도 7은 본 발명의 바람직한 또 다른 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 부화소부를 개략적으로 도시하는 단면도.
도 8은 본 발명의 바람직한 또 다른 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 부화소부를 개략적으로 도시하는 평면도.
도 9는 상기 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 부화소 부를 도 8의 P1 내지 P8을 따라 취하여 개략적으로 도시하는 단면도.
도 10은 본 발명의 바람직한 또 다른 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 부화소부를 개략적으로 도시하는 단면도.
도 11은 본 발명의 바람직한 또 다른 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 부화소부를 개략적으로 도시하는 평면도.
도 12는 본 발명의 바람직한 또 다른 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 부화소부를 개략적으로 도시하는 평면도.
<도면의 주요부분에 대한 부호의 설명>
110 : 제 1 박막 트랜지스터 111 : 제 1 게이트 전극
112 : 제 2 전극 113 : 제 1 전극
120 : 제 1 도선 130 : 제 2 도선
140 : 스토리지 커패시터 141 : 제 1 커패시터 전극
142 : 제 2 커패시터 전극 150 : 제 2 박막 트랜지스터
151 : 제 2 게이트 전극 152 : 제 4 전극
153 : 제 3 전극 161 : 화소 전극
170 : 제 3 도선 185 : 보호막
185a, 185b : 컨택홀
본 발명은 평판 디스플레이 장치에 관한 것으로서, 더 상세하게는 크로스 토크가 최소화된 트랜지스터를 구비한 평판 디스플레이 장치에 관한 것이다.
도 1은 종래의 인버티드 코플래나형(inverted coplanar type) 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 1을 참조하면, 기판(81) 상에 게이트 전극(11, 51)이 구비되어 있고, 그 상부에 소스 전극(12, 52) 및 드레인 전극(13, 53)이 구비되어 있으며, 상기 소스 전극(12, 52) 및 드레인 전극(13, 53)을 상기 게이트 전극(11, 51)으로부터 절연시키기 위해 그 사이에 게이트 절연막(83)이 개재되어 있다. 그리고 상기 소스 전극(12, 52) 및 드레인 전극(13, 53)에 각각 접하는 반도체층(80)이 구비되어 있다. 물론 상기 소스 전극(12, 52)과 드레인 전극(13, 53)은 서로 뒤바뀔 수도 있다.
상기와 같은 구조에 있어서, 상기 반도체층(80)이 패터닝되어 있지 않고 인접한 두 개의 박막 트랜지스터들(10, 50)에 있어서 일체로 구비되어 있다. 이러한 경우 누설 전류 등으로 인해 인접한 박막 트랜지스터들이 서로 영향을 줄 수 있는 등 소위 크로스 토크가 발생할 수 있으므로, 이를 방지하기 위해 상기 반도체층을 각 박막 트랜지스터 단위로 패터닝하는 것이 좋다. 그러나 상기 반도체층(80)으로 유기 반도체층(organic semiconductor layer)을 이용한 유기 박막 트랜지스터의 경우, 상기 유기 반도체층을 패터닝하는 것은 매우 어려우며, 상기 유기 반도체층이 패터닝되더라도 상기 유기 반도체층의 전기적 특성이 매우 좋지 않게 된다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 크로스 토크가 최소화된 트랜지스터를 구비한 평판 디스플레이 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적 및 그 밖의 여러 목적을 달성하기 위하여, 본 발명은, 배면 기판과, 상기 배면 기판의 상부에 구비된 제 1 게이트 전극, 상기 제 1 게이트 전극과 절연되는 제 1 전극, 상기 제 1 게이트 전극과 절연되고 상기 제 1 전극을 동일 평면에서 일부분이 개방되도록 감싸는 제 2 전극, 그리고 상기 제 1 게이트 전극과 절연되고 상기 제 1 전극 및 상기 제 2 전극에 접하는 제 1 반도체층을 구비하는 제 1 박막 트랜지스터와, 상기 배면 기판의 상부에 구비되고 상기 제 1 전극 및 상기 제 2 전극 중 어느 한 전극에 전기적으로 연결된 제 2 게이트 전극, 상기 제 2 게이트 전극과 절연되는 제 3 전극, 상기 제 2 게이트 전극과 절연되고 상기 제 3 전극을 동일 평면에서 감싸는 제 4 전극, 그리고 상기 제 2 게이트 전극과 절연되고 상기 제 3 전극 및 상기 제 4 전극에 접하는 제 2 반도체층을 구비하는 제 2 박막트랜지스터와, 상기 제 3 전극 및 상기 제 4 전극 중 어느 한 전극에 전기적으로 연결된 화소 전극을 구비하는 디스플레이 소자를 구비하는 것을 특징으로 하는 평판 디스플레이 장치를 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 제 1 반도체층과 상기 제 2 반도체층은 동일 물질로 동일 평면상에 구비되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 전극 내지 상기 제 4 전극은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 상부에 구비되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 게이트 전극은 상기 제 1 전극 및 상기 제 2 전극 사이의 영역에 대응되도록 구비되고, 상기 제 2 게이트 전극은 상기 제 3 전극 및 상기 제 4 전극 사이의 영역에 대응되도록 구비되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 3 전극은 제 2 드레인 전극이고 상기 제 4 전극은 제 2 소스 전극이며, 상기 화소 전극에 연결된 전극은 상기 제 3 전극인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 2 게이트 전극에 연결되는 제 1 커패시터 전극 및 상기 제 4 전극에 연결되는 제 2 커패시터 전극을 더 구비하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 2 게이트 전극과 상기 제 1 커패시터 전극이 일체로 구비되고, 상기 제 4 전극과 상기 제 2 커패시터 전극이 일체로 구비되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 전극 내지 제 4 전극은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 상부에 구비되고, 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 1 커패시터 전극을 덮도록 상기 배면 기판의 전면에 게이트 절연막이 더 구비되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 전극은 제 1 드레인 전극이고 상기 제 2 전극은 제 1 소스 전극인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 반도체층은 상기 제 1 전극 내지 상기 제 4 전극의 상부에 구비되고, 상기 게이트 절연막에는 상기 제 1 커패시터 전극의 일부가 노출되도록 컨택홀이 구비되며, 상기 제 1 전극에는 상기 제 1 전극을 동일 평면에서 일부분이 개방되도록 감싸는 상기 제 2 전극의 개구부를 통해 외부로 돌출된 돌출부가 구비되고, 상기 돌출부와 상기 제 1 커패시터 전극은, 상기 컨택홀을 통해 연결되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 전극 내지 상기 제 4 전극은 상기 반도체층의 상부에 구비되고, 상기 게이트 절연막 및 상기 반도체층에는 상기 제 1 커패시터 전극의 일부가 노출되도록 컨택홀이 구비되며, 상기 제 1 전극에는 상기 제 1 전극을 동일 평면에서 일부분이 개방되도록 감싸는 상기 제 2 전극의 개구부를 통해 외부로 돌출된 돌출부가 구비되고, 상기 돌출부와 상기 제 1 커패시터 전극은, 상기 컨택홀을 통해 연결되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 전극은 제 1 소스 전극이고 상기 제 2 전극은 제 1 드레인 전극인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 반도체층은 상기 제 1 전극 내지 상기 제 4 전극의 상부에 구비되고, 상기 게이트 절연막에는 상기 제 1 커패시터 전극의 일부가 노출되도록 컨택홀이 구비되며, 상기 제 2 전극과 상기 제 1 커패시터 전극은, 상기 컨택홀을 통해 연결되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 전극 내지 상기 제 4 전극은 상기 반도체층의 상부에 구비되고, 상기 게이트 절연막 및 상기 반도체층에는 상기 제 1 커패시터 전극의 일부가 노출되도록 컨택홀이 구비되며, 상기 제 2 전극과 상기 제 1 커패시터 전극은, 상기 컨택홀을 통해 연결되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 상기 제 1 전극 내지 상기 제 4 전극, 상기 제 1 커패시터 전극, 상기 제 2 커패시터 전극 및 상기 반도체층을 덮도록 상기 배면 기판의 전면에 보호막을 더 구비하고, 상기 화소 전극은 상기 보호막 상부에 구비되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 반도체층은 유기 반도체층인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 디스플레이 소자에서 방출되는 광은 상기 배면 기판의 반대 방향으로 출사되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 디스플레이 소자는 전계발광 소자인 것으로 할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
전술한 바와 같이, 인접한 두 개 이상의 박막 트랜지스터들에 있어서, 반도체층, 특히 유기 반도체층이 패터닝되어 있지 않고 일체로 구비될 경우, 누설 전류 등으로 인해 인접한 박막 트랜지스터들이 서로 영향을 받을 수 있는 등 소위 크로 스 토크가 발생할 수 있다. 본 발명에서는 이를 방지하기 위하여, 각각의 박막 트랜지스터의 소스 전극 및 드레인 전극의 구조에 있어서, 일 전극이 타 전극을 동일 평면에서 감싸는 구조의 박막 트랜지스터를 구비한 평판 디스플레이 장치를 제안한다.
도 2는 본 발명의 바람직한 제 1 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 회로를 개략적으로 도시하는 회로도이고, 도 3은 도 2의 A부분을 도시하는 회로도이며, 도 4는 도 2 및 도 3의 A부분을 개략적으로 도시하는 능동 구동형 전계발광 디스플레이 장치의 평면도이고, 도 5는 상기 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 부화소부를 도 4의 P1 내지 P8을 따라 취하여 개략적으로 도시하는 단면도이다.
상기 도면들을 참조하면, 배면 기판(181)의 상부에 제 1 박막 트랜지스터(110)가 구비된다. 즉, 제 1 게이트 전극(111)이 구비되고, 상기 제 1 게이트 전극(111)과 절연되는 제 1 전극(113)과, 상기 제 1 게이트 전극(111)과 절연되고 상기 제 1 전극(113)을 동일 평면에서 일부분이 개방되도록 감싸는 제 2 전극(112)이 구비되며, 상기 제 1 게이트 전극(111)과 절연되고 상기 제 1 전극(113) 및 상기 제 2 전극(112)에 접하는 제 1 반도체층(180)이 구비된다. 특히 상기 반도체층(180)은 유기 반도체층으로 구비될 수 있으며, 이는 후술할 실시예들에 있어서도 동일하게 적용될 수 있음은 물론이다.
그리고, 상기 배면 기판(181)의 상부에 상기 제 1 박막 트랜지스터(110)에 전기적으로 연결된 제 2 박막 트랜지스터(150)가 구비된다. 즉, 상기 배면 기판 (181)의 상부 상기 제 1 전극(113) 및 상기 제 2 전극(112) 중 어느 한 전극에 전기적으로 연결된 제 2 게이트 전극(151)이 구비되고, 상기 제 2 게이트 전극(151)과 절연되는 제 3 전극(153)과, 상기 제 2 게이트 전극(151)과 절연되고 상기 제 3 전극(153)을 동일 평면에서 감싸는 제 4 전극(152)이 구비되며, 상기 제 2 게이트 전극(151)과 절연되고 상기 제 3 전극(153) 및 상기 제 4 전극(152)에 접하는 제 2 반도체층(180)이 구비된다. 이때 상기 제 1 반도체층과 상기 제 2 반도체층은, 도 5에 도시된 바와 같이, 동일 물질로 동일 평면상에 구비되도록 할 수 있다.
그리고, 상기 제 3 전극(153) 및 상기 제 4 전극(152) 중 어느 한 전극에 전기적으로 연결된 화소 전극(161)을 구비하는 디스플레이 소자가 구비되어 있다. 상기 화소 전극(161)은 상기 제 2 박막 트랜지스터(150)의 제 3 전극(153) 및 상기 제 4 전극(152) 중 어느 한 전극에 전기적으로 연결되는 바, 도 4 및 도 5에는 상기 제 3 전극(153)에 연결된 경우의 평판 디스플레이 장치를 도시하고 있다. 즉, 상기 제 3 전극(153)이 제 2 드레인 전극이고 상기 제 4 전극(152)은 제 2 소스 전극이며, 상기 제 3 전극(153)에 상기 화소 전극(161)이 연결된 경우이다. 이하 후술할 실시예들에 있어서는 상기 제 3 전극(153)이 드레인 전극인 경우에 대해 설명한다.
상기 화소 전극(161)을 구비하는 디스플레이 소자로는 다양한 것들이 이용될 수 있으며, 본 실시예에 따른 평판 디스플레이 장치에서는 상기 디스플레이 소자로서 전계발광 소자가 구비된 경우에 대한 것이다.
도 4를 참조하면, 상기 화소 전극(161)이 상기 제 1 박막 트랜지스터(110), 상기 제 2 박막 트랜지스터(150) 및 후술할 스토리지 커패시터(140)가 구비되지 않은 부화소 영역에 구비되어 있는, 즉, 상기 화소 전극(161)에 연결되는 디스플레이 소자에서 발생한 광이 상기 배면 기판(181) 방향으로 취출되는 소위 배면 발광형의 디스플레이 장치에 해당하는 구조를 취하고 있으나, 이는 편의상 상기와 같이 도시한 것이다. 즉, 상기 화소 전극(161)은 도 4에 도시된 것과 달리 상기 제 1 박막 트랜지스터(110), 상기 스토리지 커패시터(140) 및 상기 제 2 박막 트랜지스터(150)의 상부에까지 구비될 수도 있으며, 이는 후술할 실시예들에 있어서도 동일하다.
상기와 같은 구조에 있어서, 상기 제 2 박막 트랜지스터(150)는 상기 제 4 전극(152)이 상기 제 3 전극(153)을 동일 평면에서 감싸는 구조를 취함으로써, 상기 각 전극에 접한 반도체층(180)에 형성되는 채널은 상기 양 전극(152, 153) 사이에만 형성되며, 더욱이 상기 제 3 전극(153)과, 상기 제 3 전극(153)을 동일 평면에서 감싸고 있는 상기 제 4 전극(152) 사이에만 전류가 흐르기 때문에, 상기 반도체층(180)이 패터닝되어 있지 않더라도 인접한 박막 트랜지스터들과의 크로스 토크를 방지할 수 있다.
한편, 상기 제 2 박막 트랜지스터(150)의 경우에는 상기 제 4 전극(152)에 의해 동일 평면에서 둘러싸여 있는 상기 제 3 전극(153)이, 상기 제 2 박막 트랜지스터(150)의 상부에 구비된 화소 전극(161)과 연결되어 있으며, 따라서 하나의 컨택홀(185a)만으로도 간단하게 연결될 수 있다. 그러나 상기 제 1 박막 트랜지스터(110) 경우에는 상기 제 1 박막 트랜지스터(110)에 연결되는 다른 소자들이 상기 제 1 박막 트랜지스터(110)의 상부에 구비되어 있지 않고 동일 평면 또는 그 하부 평면에 구비되어 있으므로, 상기 제 1 박막 트랜지스터(110)가 다른 소자들에 간단하게 연결되도록 하기 위해, 상기 제 2 박막 트랜지스터(150)와는 다른 구조를 취하도록 하는 것이 좋다.
즉, 도 6에 도시된 바와 같이, 상기 제 1 박막 트랜지스터의 경우에도 제 2 전극(112e)이 제 1 전극(113e)을 동일 평면에서 감싸는 구조를 취할 경우, 상기 제 1 전극(113e)이 상기 제 2 전극(112e)에 접촉되지 않도록 하면서 상기 박막 트랜지스터의 상부가 아닌 동일 평면 또는 그 하부 평면 등에 구비된 다른 소자(241e)에 연결되도록 하기 위해서는, 상기 제 1 전극(113e)의 일부가 노출되도록 구비된 컨택홀(185ea), 상기 제 1 전극(113e)과 절연된 상부 평면, 그리고 상기 다른 소자(241e)의 일부가 노출되도록 구비된 컨택홀(185eb)을 거쳐 브릿지 형태의 배선이 구비되도록 하여, 상기 제 1 전극(113e)과 동일 평면상에 구비된 상기 제 2 전극(112e)을 돌아가도록 연결할 수밖에 없다. 따라서 이로 인해 구조가 복잡해진다는 문제점이 있다.
따라서 도 4 및 도 5에 도시된 바와 같이, 상기 제 2 전극(112)이, 상기 제 1 전극(113)을 동일 평면에서 일부분이 개방되도록 감싸는 구조를 취하도록 함으로써, 상기 제 1 전극(113)의 상부가 아닌 동일 평면 또는 그 하부 평면 등에 구비된 다른 소자들과의 연결 구조를 단순화시킬 수 있다. 즉, 상기 제 2 전극(112)이 상기 제 1 전극(113)을 동일 평면에서 일부분이 개방되도록 감싸는 구조를 취하도록 하고, 상기 제 1 전극(113)에는 상기 제 2 전극(112)의 개구부를 통해 외부로 돌출 된 돌출부(113a)가 구비되도록 함으로써, 상기 돌출부(113a)를 이용하여, 상기 제 1 전극(113)과 동일 평면 또는 그 하부 평면에 구비된 다른 소자들에 상기 제 1 전극(113)이 간단하게 연결되도록 하는 구조를 취하게 할 수 있다.
이 경우, 상기 제 1 전극(113)과 상기 제 2 전극(112) 중 하나의 전극은 소스 전극이 되고 다른 전극은 드레인 전극이 되는 바, 도 4 및 도 5에는 상기 제 1 전극(113)이 제 1 드레인 전극이 되고 상기 제 2 전극(112)이 제 1 소스 전극이 되는 구조를 도시하고 있다. 이와 달리, 상기 제 1 전극(113)이 제 1 소스 전극이 되고 상기 제 2 전극(112)이 제 1 드레인 전극이 되는 구조는, 별도의 실시예로서 후술한다.
상술한 바와 같이 상기 제 1 전극(113)을 상기 제 2 전극(112)이 동일 평면에서 일부분이 개방되도록 감싸는 구조를 취함으로써, 상기 각 전극에 접한 반도체층(180)에 형성되는 채널이 상기 양 전극(112, 113) 사이에만 형성되고, 상기 제 1 전극(113)과, 상기 제 1 전극(113)을 동일 평면에서 일부분이 개방되도록 감싸고 있는 상기 제 2 전극(112) 사이에만 전류가 흐르기 때문에, 상기 반도체층(180)이 패터닝되어 있지 않더라도 인접한 박막 트랜지스터들과의 크로스 토크를 방지할 수 있다. 또한, 상기 제 2 전극(112)이 상기 제 1 전극(113)을 동일 평면에서 일부분이 개방되도록 감싸는 구조를 취하도록 함으로써, 상기 제 1 전극(113)과 외부의 소자들의 연결을 상기 제 2 전극(112)의 개구부를 통해 간단하게 연결되도록 하여, 상기 평판 디스플레이 장치의 구조를 보다 단순화시킬 수 있다.
한편, 상기와 같은 구조의 박막 트랜지스터들(110, 150)에 있어서, 상기 반 도체층(180)이 상기 제 1 전극(113) 내지 상기 제 4 전극(152)의 상부에 구비된 인버티드 코플래나형 박막 트랜지스터가 될 수도 있고, 이와 달리 상기 반도체층(180)이 상기 제 1 전극(113) 내지 상기 제 4 전극(152)의 하부에 구비된 인버티드 스태거드형 박막 트랜지스터가 될 수도 있으며, 상기 제 1 게이트 전극(111) 및 상기 제 2 게이트 전극(151)이 상기 제 1 전극(113) 내지 제 4 전극(152)의 상부에 위치하는 스태거드형 박막 트랜지스터의 구조도 될 수도 있는 등, 박막 트랜지스터의 소스 전극 및 드레인 전극 중 일 전극이 타 전극을 동일 평면에서 일부분이 개방되도록 또는 완전히 감싸는 구조를 취하고만 있다면, 어떠한 구조의 박막 트랜지스터도 될 수 있음은 물론이다. 이는 후술할 실시예들에 있어서도 동일하다.
본 실시예 및 후술할 실시예들에 있어서는 편의상 상기 제 1 전극(113) 내지 제 4 전극(152)이 상기 제 1 게이트 전극(111) 및 상기 제 2 게이트 전극(151)의 상부에 구비되는 인버티드 코플래나형 또는 인버티드 스태거드형 박막 트랜지스터인 경우에 대해 설명한다. 특히 본 실시예에서는 인버티드 코플래나형 박막 트랜지스터를 구비한 경우에 대해 설명하며, 인버티드 스태거드형 박막 트랜지스터를 구비한 경우에 대해서는 별도의 실시예로서 후술한다.
한편, 상기 제 1 게이트 전극(111)은, 상기 제 1 전극(113) 및 상기 제 2 전극(112) 사이의 영역에 대응되도록 구비되고, 상기 제 2 게이트 전극(151)은 상기 제 3 전극(153) 및 상기 제 4 전극(152) 사이의 영역에 대응되도록 구비되게 할 수 있다. 즉, 상기 제 1 게이트 전극(111) 및 상기 제 2 게이트 전극(151)의 가운데 부분이 비어있는 도넛 형태로 구비되도록 할 수 있다.
이는 상기 제 1 게이트 전극(111)이 도넛 형태가 아니라, 상기 제 1 전극(113) 및 동일 평면에서 상기 제 1 전극(113)을 감싸고 있는 상기 제 2 전극(112) 사이에 대응하는 부분 외에, 상기 제 1 전극(113)에 대응하는 부분에도 구비된다면, 상기 제 1 전극(113)과 상기 제 1 게이트 전극(111) 간에 기생 커패시턴스가 발생할 수도 있기 때문이다. 이는 상기 제 2 게이트 전극(151)과 상기 제 3 전극(153)에 있어서도 동일하다. 따라서, 상기 제 1 게이트 전극(111)은, 상기 제 1 전극(113) 및 상기 제 2 전극(112) 사이의 영역에 대응되도록 구비되고, 상기 제 2 게이트 전극(151)은 상기 제 3 전극(153) 및 상기 제 4 전극(152) 사이의 영역에 대응되도록 구비되게, 즉 상기 제 1 게이트 전극(111) 및 상기 제 2 게이트 전극(151)의 가운데 부분이 비어있는 도넛 형태로 구비되도록 하는 것이 좋다.
전술한 바와 같이, 본 실시예에 따른 평판 디스플레이 장치에는 스토리지 커패시터(140)가 더 구비될 수 있는 바, 상기 스토리지 커패시터(140)에 구비된 제 1 커패시터 전극(141)은 상기 제 2 게이트 전극(151)에 연결되고, 제 2 커패시터 전극(142)은 상기 제 4 전극(152)에 연결되어 있다. 이때, 도 4 및 도 5에 도시된 바와 같이, 상기 제 2 게이트 전극(151)과 상기 제 1 커패시터 전극(141)이 일체로 구비되고, 상기 제 4 전극(152)과 상기 제 2 커패시터 전극(142)이 일체로 구비되도록 할 수 있다.
상기와 같은 구조에 있어서, 상기 제 1 게이트 전극(111), 상기 제 2 게이트 전극(151) 및 상기 제 1 커패시터(141) 전극을 덮도록 상기 배면 기판(181)의 전면에 게이트 절연막(183)이 더 구비되도록 할 수 있다. 상기 게이트 절연막(183)에 는, 상기 제 1 커패시터 전극(141)의 일부가 노출되도록 컨택홀(185b)이 구비될 수 있다.
이때, 전술한 바와 같이 상기 스토리지 커패시터(140)의 제 1 커패시터 전극(141)이 상기 제 1 박막 트랜지스터(110)에 연결되는 바, 본 실시예와 같이 상기 제 1 박막 트랜지스터(110)의 상기 제 1 전극(113)이 제 1 드레인 전극인 경우에는 상기 제 1 커패시터 전극(141)이 상기 제 1 전극(113)에 연결된다. 이때 상기 제 1 커패시터 전극(141)과 상기 제 1 전극(113)의 연결은, 전술한 바와 같이 상기 제 2 전극(112)이 상기 제 1 전극(113)을 동일 평면에서 일부분이 개방되도록 감싸는 구조를 취하도록 하고, 상기 제 1 전극(113)에는 상기 제 2 전극(112)의 개구부를 통해 외부로 돌출된 돌출부(113a)가 구비되도록 함으로써, 상기 돌출부(113a) 및 상기 게이트 절연막(183)에 구비된 컨택홀(185b)을 이용하여 상기 제 1 전극(113)과 상기 제 1 커패시터 전극(141)이 연결되도록 한다.
한편, 상기 반도체층(180)을 덮도록 상기 배면 기판(181)의 전면에 보호막(186)이 더 구비되도록 할 수 있으며, 상기 화소 전극(161)은 상기 보호막(186) 상부에 구비되도록 할 수 있다. 이때 상기 보호막(186)을 이용하여 화소 정의막(pixel define layer)이 구비되도록 할 수도 있다.
상기와 같은 구조의 박막 트랜지스터 및 이에 연결된 디스플레이 소자를 구비한 평판 디스플레이 장치에 있어서, 상기 디스플레이 소자는 박막 트랜지스터에 연결되어 구동되는 것이라면 어떠한 디스플레이 소자도 될 수 있는바, 예컨대 도 5에 도시된 것과 같은 전계발광 소자(160) 등을 들 수 있다. 전계발광 소자(160)가 구비된 평판 디스플레이 장치를 간략히 설명하자면 다음과 같다.
전계발광 디스플레이 장치는 발광층에서의 발광 색상에 따라 다양한 화소 패턴을 구비하는데, 예컨대 적색, 녹색 및 청색의 화소를 구비한다. 상기 적색, 녹색 및 청색으로 형성되는 각 부화소는 자발광 소자인 전계발광 소자 및 상기 전계발광 소자에 연결되는 적어도 하나 이상의 박막 트랜지스터를 구비하게 되는데, 상기 박막 트랜지스터는 전술한 바와 같이, 소스 전극 및 드레인 전극 중 일 전극이 타 전극을 동일 평면에서 감싸는 구조의 박막 트랜지스터가 될 수 있으며, 그 경우 전술한 바와 같은 구조로 상기 전계발광 소자에 연결된다.
상기 전계발광 소자는 전류구동 방식의 발광 소자로서, 상기 소자를 구성하는 양 전극간의 전류 흐름에 따라 적색, 녹색 또는 청색의 빛을 발광하여 소정의 화상을 구현한다. 상기 전계발광 소자의 구성을 간략히 설명하자면, 상기 전계발광 소자는 전술한 바와 같이 박막 트랜지스터의 제 3 전극(153)에 연결된 화소 전극(161)과, 전체 화소들을 덮도록 또는 각 화소에 대응되도록 구비된 대향 전극(162) 및 이들 화소 전극(161)과 대향 전극(162)의 사이에 배치되는 적어도 발광층을 포함하는 중간층(187)으로 구성된다. 본 발명은 반드시 상기와 같은 구조로 한정되는 것은 아니며, 다양한 전계발광 디스플레이 장치의 구조가 그대로 적용될 수 있음은 물론이다.
상기 화소 전극(161)은 애노드 전극의 기능을 하고, 상기 대향 전극(162)은 캐소드 전극의 기능을 하는 데, 물론, 이들 화소 전극(161)과 대향 전극(162)의 극성은 반대로 되어도 무방하다.
상기 화소 전극(161)은 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있다. 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있다.
상기 대향 전극(162)도 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 또는 이들의 화합물이 상기 중간층을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인이 구비되도록 할 수 있다. 그리고 반사형 전극으로 사용될 때에는 상기 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 또는 이들의 화합물을 전면 증착하여 형성한다. 그러나, 반드시 이에 한정되는 것은 아니며, 화소 전극 및 대향 전극으로 전도성 폴러머 등 유기물을 사용할 수도 있다.
한편, 상기 중간층(187)이 무기막으로 형성되었는가 유기막으로 형성되었는가에 따라 무기 전계발광 소자와 유기 전계발광 소자로 나뉜다. 후자의 경우, 유기막으로 구비된 중간층으로는 저분자 유기막 또는 고분자 유기막으로 구비될 수 있다.
저분자 유기막을 사용할 경우, 상기 중간층은 홀 주입층(HIL: hole injection layer), 홀 수송층(HTL: hole transport layer), 발광층(EML: emission layer), 전자 수송층(ETL: electron transport layer) 및 전자 주입층(EIL: electron injection layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이러한 저분자 유기막은 진공 중에서 유기물을 가열하여 증착하는 방식으로 형성될 수 있다. 물론 상기 중간층의 구조는 반드시 위에 한정되는 것은 아니고, 필요에 따라 다양한 층으로서 구성할 수 있다.
고분자 유기막을 사용할 경우에는 상기 중간층은 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비될 수 있다. 상기 고분자 홀 수송층은 폴리에틸렌 디히드록시티오펜(PEDOT : poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI : polyaniline) 등을 사용하여 잉크젯 프린팅이나 스핀 코팅의 방법에 의해 형성될 수 있다. 상기 고분자 유기 발광층은 PPV, Soluble PPV's, Cyano-PPV, 폴리플루오렌(Polyfluorene) 등으로 구비될 수 있으며, 잉크젯 프린팅이나 스핀 코팅 또는 레이저를 이용한 열전사방식 등의 통상의 방법으로 컬러 패턴을 형성할 수 있다. 물론 이러한 고분자 유기층의 경우에도 상기 중간층의 구조는 반드시 위에 한정되는 것은 아니고, 필요에 따라 다양한 층으로서 구성할 수 있다.
무기 전계발광 소자의 경우에는 상기 중간층은 무기막으로 구비되며, 이는 발광층 및 상기 발광층과 전극 사이에 개재된 절연층으로 구비될 수 있다. 물론 상 기 중간층의 구조는 반드시 위에 한정되는 것은 아니고, 필요에 따라 다양한 층으로서 구성할 수 있다.
상기 발광층은 ZnS, SrS, CaS 등과 같은 금속황화물 또는 CaGa2S4, SrGa2 S4 등과 같은 알카리 토류 칼륨 황화물, 및 Mn, Ce, Tb, Eu, Tm, Er, Pr, Pb 등을 포함하는 천이 금속 또는 알카리 희토류 금속들과 같은 발광중심원자들로 구비될 수 있다.
상술한 바와 같은 구조로 이루어진 전계발광 디스플레이 장치는, 상기 전계발광 소자의 화소 전극(161)에, 전술한 것과 같이, 소스 전극 및 드레인 전극 중 일 전극이 타 전극을 동일 평면에서 감싸는 구조의 박막 트랜지스터의 드레인 전극이 연결되어 상기 화소 전극에 유입되는 전류의 흐름을 제어함으로써 각 화소의 발광여부를 제어하게 된다.
상기와 같은 구조에 있어서, 도 2 내지 도 5를 참조하여 각 구조의 상호관계를 유기적으로 설명한다. 상기 제 1 박막 트랜지스터(110)의 제 2 전극(112)은 제 1 도선(120)에 의하여 구동 회로에 연결되고, 상기 제 1 박막 트랜지스터(110)의 제 1 게이트 전극(111)은 제 2 도선(130)에 의하여 구동 회로에 연결되며, 상기 제 1 박막 트랜지스터(110)의 제 1 전극(113)은 스토리지 커패시터(140)의 제 1 커패시터 전극(141) 및 제 2 박막 트랜지스터(150)의 제 2 게이트 전극(151)에 연결된다. 상기와 같은 구조에 있어서 상기 제 2 전극(112)은 상기 제 1 박막 트랜지스터(110)의 제 1 소스 전극이 되며, 상기 제 1 전극(113)은 상기 제 1 박막 트랜지스 터(110)의 제 1 드레인 전극이 된다. 또한, 상기 제 1 도선(120)이 데이터를 전송하는 데이터 라인(data line), 제 2 도선(130)이 스캔 라인(scan line)에 해당하는 것으로 할 수 있으며, 이 경우 상기 제 1 트랜지스터(110)가 스위칭 트랜지스터(switching TR) 역할을, 상기 제 2 트랜지스터(150)가 드라이빙 트랜지스터(driving TR) 역할을 하게 된다. 물론 상기 선택 구동 회로에 있어서 두 개 이상의 트랜지스터를 사용할 수도 있다. 본 실시예 및 후술할 실시예들에 있어서는 스위칭 트랜지스터와 드라이빙 트랜지스터 두 개의 트랜지스터가 사용된 경우에 대해 설명하겠다.
상기 스토리지 커패시터(140)의 제 2 커패시터 전극(142)과 상기 제 2 박막 트랜지스터(150)의 제 4 전극(152)은 제 3 도선(170)에 연결되고, 상기 제 2 박막 트랜지스터(150)의 제 3 전극(153)은 전계발광 소자(160)의 화소 전극(161)에 연결된다. 상기와 같은 구조에 있어서, 상기 제 4 전극(152)은 상기 제 2 박막 트랜지스터(150)의 제 2 소스 전극이 되며, 상기 제 3 전극(153)은 상기 제 2 박막 트랜지스터(150)의 제 2 드레인 전극이 된다.
상기와 같은 능동 구동형 전계발광 디스플레이 장치의 작동원리를 간략히 살펴보면 다음과 같다.
구동회로에 의하여 제 1 게이트 전극(111)에 전압이 인가되면 제 2 전극, 즉 제 1 소스 전극(112)과 제 1 전극, 즉 제 1 드레인 전극(113)을 연결하는 반도체층(180)에 도전 채널이 형성되는데, 이 때 제 1 도선(120)에 의하여, 발광층을 포함하는 중간층(187)에서 발생하는 광량을 결정하는 데이터를 가진 전하가 상기 제 1 소스 전극(112)에 공급되면, 상기 전하가 상기 제 1 드레인 전극(113)으로 이동된다. 그리고 상기 전하는 상기 제 1 드레인 전극(113)을 거쳐 제 1 커패시터 전극(141)에 축적되게 되고, 또한 제 3 도선(170)을 통해 공급된 소정의 전하가 제 1 커패시터 전극(142)에 축적되게 되어, 상기 제 1 커패시터 전극(141)과 상기 제 2 커패시터 전극(142) 양단에, 발광층을 포함하는 중간층(187)에서 발생하는 광량을 결정하는 데이터를 가진 전압이 형성된다. 그리고 상기 전압이 제 2 게이트 전극(151)과 제 4 전극, 즉 제 2 소스 전극(152) 간의 전압이 되어, 상기 제 3 도선(170)을 통해 상기 제 2 소스 전극(152)에 공급된 전하 중 제 2 드레인 전극(153)을 거쳐 전계발광 소자(160)의 화소 전극(161)으로 이동하는 전하량, 즉 발광층을 포함하는 중간층(187)에서 발생하는 광량을 결정하는 전하량을 조절하게 된다.
상술한 바와 같은 구조의 능동 구동형 전계발광 소자에 있어서는 각 부화소별로 드라이빙 트랜지스터 및 스위칭 트랜지스터 등의 복수개의 박막 트랜지스터들이 사용되는 바, 상기와 같은 박막 트랜지스터들에 있어서 크로스 토크가 발생하면 전계발광 소자(160)에서의 광량 조절이 제대로 이루어지지 않게 되며, 그 결과 올바른 상을 표현하지 못하게 된다.
따라서 전술한 바와 같은, 소스 전극 및 드레인 전극 중 일 전극이 타 전극을 동일 평면에서 감싸는 구조의 박막 트랜지스터를 사용하면, 반도체층을 패터닝하지 않고도 그와 같은 크로스 토크를 방지함으로써, 보다 선명하고 정확한 상을 나타낼 수 있다. 또한 상기와 같은 구조의 박막 트랜지스터에 있어서, 필요에 따라, 상기 일 전극이 타 전극을 동일 평면에서 감싸되, 완전히 감싸는 것이 아니라 일부분이 개방되도록 감싸게 함으로써, 상기 박막 트랜지스터의 전극과 다른 소자들과의 연결 구조를 단순화 할 수 있다.
도 7은 본 발명의 바람직한 제 2 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 부화소부를 개략적으로 도시하는 단면도이다.
본 실시예에 따른 능동 구동형 전계발광 디스플레이 장치가, 전술한 제 1 실시예에 따른 능동 구동형 전계발광 디스플레이 장치와 다른 점은, 제 1 박막 트랜지스터(210) 및 제 2 박막 트랜지스터(250)가 인버티드 코플래나형이 아닌, 인버티드 스태거드형이라는 것이다. 즉 제 1 전극(213) 내지 제 4 전극(252)이 반도체층(280)의 상부에 구비되어 있다.
상기와 같이, 반도체층(280)이 각 박막 트랜지스터별로 패터닝되어 있지 않은 인버티드 스태거드형의 박막 트랜지스터를 사용하더라도, 소스 전극 및 드레인 전극 중 일 전극이 타 전극을 동일 평면에서 감싸는 구조의 박막 트랜지스터를 사용하여 도 7에 도시된 바와 같은 구조를 갖도록 함으로써, 크로스 토크를 방지하여 보다 선명하고 정확한 상을 나타낼 수 있다.
또한 상기와 같은 구조의 박막 트랜지스터에 있어서, 필요에 따라, 상기 일 전극이 타 전극을 동일 평면에서 감싸되, 완전히 감싸는 것이 아니라 일부분이 개방되도록 감싸게 함으로써, 상기 박막 트랜지스터의 전극과 다른 소자들과의 연결 구조를 단순화 할 수 있다. 즉, 게이트 절연막(283) 및 상기 반도체층(280)에 제 1 커패시터 전극(241)의 일부가 노출되도록 컨택홀(285b)이 구비되도록 하고, 제 1 전극(213)에는 상기 제 1 전극(213)을 동일 평면에서 일부분이 개방되도록 감싸는 제 2 전극(212)의 개구부를 통해 외부로 돌출된 돌출부(213a)가 구비되도록 하여, 상기 돌출부(213a)와 상기 제 1 커패시터 전극(241)이 상기 컨택홀(285b)을 통해 연결되도록, 즉 상기 제 1 전극(213)과 상기 제 1 커패시터 전극(241)이 상기 돌출부(213a) 및 상기 컨택홀(285b)을 통해 간단히 연결되도록 할 수 있다.
도 8은 본 발명의 바람직한 제 3 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 부화소부를 개략적으로 도시하는 평면도이고, 도 9는 상기 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 부화소부를 도 8의 P1 내지 P8을 따라 취하여 개략적으로 도시하는 단면도이다.
본 실시예에 따른 능동 구동형 전계발광 디스플레이 장치가 전술한 제 1 실시예에 따른 능동 구동형 전계발광 디스플레이 장치와 다른 점은, 제 1 박막 트랜지스터(310)의 소스 전극 및 드레인 전극의 위치가 다르다는 것이다.
즉 전술한 제 1 실시예에 있어서는 제 1 전극(113)을 제 2 전극(112)이 일부분이 개방되도록 감싸고 있으며, 상기 제 1 전극(113)이 드레인 전극, 상기 제 2 전극(112)이 소스 전극이 되어, 상기 제 1 전극(113)이 상기 제 2 전극(112)의 개구부를 통해 스토리지 커패시터(140)의 제 1 커패시터 전극(141)에 연결되어 있었다. 그러나 본 실시예에 있어서는, 제 1 전극(313)을 제 2 전극(312)이 감싸고 있는 것은 동일하나, 상기 제 1 실시예와 달리, 상기 제 1 전극(313)이 소스 전극이 되고, 상기 제 2 전극(312)이 드레인 전극이 되며, 상기 제 2 전극(312)이 스토리지 커패시터(340)의 제 1 커패시터 전극(341)에 연결되어 제 1 게이트 전극(351)에 전기적으로 연결되어 있고, 상기 제 1 전극(313)은 제 2 배선(320)에 연결되어 있 다.
한편, 본 실시예에 다른 능동 구동형 전계발광 디스플레이 장치에서는 반도체층(380)이 제 1 전극(313) 및 제 4 전극(352)의 상부에 구비된 인버티드 코플래나형 박막 트랜지스터를 구비한 디스플레이 장치이나, 물론 도 10에 도시된 본 발명의 바람직한 제 4 실시예에 따른 능동 구동형 전계발광 디스플레이 장치와 같이, 반도체층(480)이 제 1 전극(413) 및 제 4 전극(452)의 하부에 구비된 인버티드 스태거드형 박막 트랜지스터를 구비한 디스플레이 장치에도 본 발명이 적용될 수 있음은 물론이다.
도 11은 본 발명의 바람직한 제 5 실시예에 따른 능동 구동형 전계발광 디스플레이 장치의 부화소부를 개략적으로 도시하는 평면도이다.
전술한 바와 같이, 반도체층이 패터닝되어 있지 않고 박막 트랜지스터들에 있어서 일체로 구비되어 있을 경우, 누설 전류 등으로 인해 인접한 박막 트랜지스터들이 서로 영향을 줄 수 있는 등 소위 크로스 토크가 발생할 수 있으므로, 이를 방지하기 위해 상기 반도체층을 각 박막 트랜지스터 단위로 패터닝하는 것이 좋다. 그러나 상기 반도체층으로 유기 반도체층을 이용한 유기 박막 트랜지스터의 경우, 상기 유기 반도체층을 패터닝하는 것은 매우 어려우며, 상기 유기 반도체층이 패터닝되더라도 상기 유기 반도체층의 전기적 특성이 매우 좋지 않게 된다는 문제점이 있다.
따라서 본 발명에서는 상기와 같은 문제점을 해결하기 위해, 크로스 토크를 방지할 수 있는, 소스 전극 및 드레인 전극 중 일 전극이 타 전극을 동일 평면에서 일부분이 개방되도록 또는 완전히 감싸는 구조의 박막 트랜지스터를 도입한 평판 디스플레이 장치를 게시하고 있는 바, 이러한 구조의 박막 트랜지스터들간의 크로스 토크 발생 가능성을 더욱 최소화하기 위해, 도 11에 도시된 바와 같이, 제 1 박막 트랜지스터(510)와 제 2 박막 트랜지스터(550)가 더 멀리 떨어져 배치되도록 할 수 있다. 상기와 같은 구조를 취함으로써, 인접한 박막 트랜지스터들간의 크로스 토크 발생 가능성을 더욱 최소화할 수 있으며, 이를 통해 더욱 정확하고 선명한 상을 구현할 수 있다.
본 실시예에서는 도 11에 도시된 바와 같이 상기 제 1 박막 트랜지스터는 제 1 전극(513)을 제 2 전극(512)이 일부분이 개방되도록 감싸고 있으며, 상기 제 1 전극(513)이 드레인 전극, 상기 제 2 전극(512)이 소스 전극이 되어, 상기 제 1 전극(513)이 상기 제 2 전극(512)의 개구부를 통해 스토리지 커패시터(540)의 제 1 커패시터 전극(141)에 연결되어 있다. 그러나 도 12에 도시된 제 6 실시예와 같이, 제 1 박막 트랜지스터(610)와 제 2 박막 트랜지스터(650)가 더 멀리 떨어져 배치되도록 하면서도, 상기 제 1 전극(613)이 소스 전극이 되고, 상기 제 2 전극(612)이 드레인 전극이 되며, 상기 제 2 전극(612)이 스토리지 커패시터(640)의 제 1 커패시터 전극(641)에 연결되어 제 1 게이트 전극(651)에 전기적으로 연결되어 있고, 상기 제 1 전극(613)은 제 2 배선(620)에 연결되어 있도록 할 수도 있음은 물론이다.
한편, 도 4 내지 도 12를 참조하면, 소스 전극 및 드레인 전극 중 일 전극이 타 전극을 동일 평면에서 일부분이 개방되도록 또는 완전히 감싸는 구조의 박막 트 랜지스터는 종래의 박막 트랜지스터에 비해 차지하는 면적이 크기 때문에, 상기와 같은 구조의 박막 트랜지스터에 연결된 디스플레이 소자에서 발생된 광이 상기 박막 트랜지스터가 구비된 배면 기판의 반대 방향으로 취출되는 전면 발광형일 경우에 그 효용성이 크다고 할 수 있다. 그러나 본 발명이 반드시 이에 한정되는 것은 아니며, 배면 발광형 또는 양면 발광형에도 적용될 수 있음은 물론이다.
또한, 상기 실시예들에 있어서, 디스플레이 소자로서 전계발광 소자가 구비되고, 상기 전계발광 소자에 전기적으로 연결되어 상기 전계발광 소자를 구동시키는 것으로서 두 개의 박막 트랜지스터 및 커패시터가 구비된 구조를 예를 들어 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
상기한 바와 같이 이루어진 본 발명의 평판 디스플레이 장치에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 소스 전극 및 드레인 전극 중 일 전극이 타 전극을 동일 평면에서 감싸는 구조의 박막 트랜지스터를 구비한 평판 디스플레이 장치를 통해, 반도체층이 패터닝되지 않은 박막 트랜지스터들간의 크로스 토크를 방지할 수 있다.
둘째, 소스 전극이 드레인 전극을 동일 평면에서 일부분이 개방되도록 감싸는 구조의 박막 트랜지스터를 이용함으로써, 상기 드레인 전극이 상기 소스 전극의 개구부를 통해 다른 소자들에 연결될 수 있도록 하여, 상기 연결 구조를 간단하고 확실하게 할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (18)

  1. 배면 기판;
    상기 배면 기판의 상부에 구비된 제 1 게이트 전극과, 상기 제 1 게이트 전극과 절연되는 제 1 전극과, 상기 제 1 게이트 전극과 절연되고 상기 제 1 전극을 동일 평면에서 일부분이 개방되도록 감싸는 제 2 전극과, 상기 제 1 게이트 전극과 절연되고 상기 제 1 전극 및 상기 제 2 전극에 접하는 제 1 반도체층을 구비하는 제 1 박막 트랜지스터;
    상기 배면 기판의 상부에 구비되고 상기 제 1 전극 및 상기 제 2 전극 중 어느 한 전극에 전기적으로 연결된 제 2 게이트 전극과, 상기 제 2 게이트 전극과 절연되는 제 3 전극과, 상기 제 2 게이트 전극과 절연되고 상기 제 3 전극을 동일 평면에서 감싸는 제 4 전극과, 상기 제 2 게이트 전극과 절연되고 상기 제 3 전극 및 상기 제 4 전극에 접하는 제 2 반도체층을 구비하는 제 2 박막트랜지스터; 및
    상기 제 3 전극 및 상기 제 4 전극 중 어느 한 전극에 전기적으로 연결된 화소 전극을 구비하는 디스플레이 소자;를 구비하는 것을 특징으로 하는 평판 디스플레이 장치.
  2. 제 1항에 있어서,
    상기 제 1 반도체층과 상기 제 2 반도체층은 동일 물질로 동일 평면상에 구비되는 것을 특징으로 하는 평판 디스플레이 장치.
  3. 제 1항에 있어서,
    상기 제 1 전극 내지 상기 제 4 전극은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 상부에 구비되는 것을 특징으로 하는 평판 디스플레이 장치.
  4. 제 1항에 있어서,
    상기 제 1 게이트 전극은 상기 제 1 전극 및 상기 제 2 전극 사이의 영역에 대응되도록 구비되고, 상기 제 2 게이트 전극은 상기 제 3 전극 및 상기 제 4 전극 사이의 영역에 대응되도록 구비되는 것을 특징으로 하는 평판 디스플레이 장치.
  5. 제 1항에 있어서,
    상기 제 3 전극은 제 2 드레인 전극이고 상기 제 4 전극은 제 2 소스 전극이며, 상기 화소 전극에 연결된 전극은 상기 제 3 전극인 것을 특징으로 하는 평판 디스플레이 장치.
  6. 제 5항에 있어서,
    상기 제 2 게이트 전극에 연결되는 제 1 커패시터 전극; 및
    상기 제 4 전극에 연결되는 제 2 커패시터 전극;을 더 구비하는 것을 특징으로 하는 평판 디스플레이 장치.
  7. 제 6항에 있어서,
    상기 제 2 게이트 전극과 상기 제 1 커패시터 전극이 일체로 구비되고, 상기 제 4 전극과 상기 제 2 커패시터 전극이 일체로 구비되는 것을 특징으로 하는 평판 디스플레이 장치.
  8. 제 6항에 있어서,
    상기 제 1 전극 내지 제 4 전극은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 상부에 구비되고, 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 1 커패시터 전극을 덮도록 상기 배면 기판의 전면에 게이트 절연막이 더 구비되는 것을 특징으로 하는 평판 디스플레이 장치.
  9. 제 8항에 있어서,
    상기 제 1 전극은 제 1 드레인 전극이고 상기 제 2 전극은 제 1 소스 전극인 것을 특징으로 하는 평판 디스플레이 장치.
  10. 제 9항에 있어서,
    상기 반도체층은 상기 제 1 전극 내지 상기 제 4 전극의 상부에 구비되고, 상기 게이트 절연막에는 상기 제 1 커패시터 전극의 일부가 노출되도록 컨택홀이 구비되며, 상기 제 1 전극에는 상기 제 1 전극을 동일 평면에서 일부분이 개방되도록 감싸는 상기 제 2 전극의 개구부를 통해 외부로 돌출된 돌출부가 구비되고, 상기 돌출부와 상기 제 1 커패시터 전극은, 상기 컨택홀을 통해 연결되는 것을 특징으로 하는 평판 디스플레이 장치.
  11. 제 9항에 있어서,
    상기 제 1 전극 내지 상기 제 4 전극은 상기 반도체층의 상부에 구비되고, 상기 게이트 절연막 및 상기 반도체층에는 상기 제 1 커패시터 전극의 일부가 노출되도록 컨택홀이 구비되며, 상기 제 1 전극에는 상기 제 1 전극을 동일 평면에서 일부분이 개방되도록 감싸는 상기 제 2 전극의 개구부를 통해 외부로 돌출된 돌출부가 구비되고, 상기 돌출부와 상기 제 1 커패시터 전극은, 상기 컨택홀을 통해 연결되는 것을 특징으로 하는 평판 디스플레이 장치.
  12. 제 8항에 있어서,
    상기 제 1 전극은 제 1 소스 전극이고 상기 제 2 전극은 제 1 드레인 전극인 것을 특징으로 하는 평판 디스플레이 장치.
  13. 제 12항에 있어서,
    상기 반도체층은 상기 제 1 전극 내지 상기 제 4 전극의 상부에 구비되고, 상기 게이트 절연막에는 상기 제 1 커패시터 전극의 일부가 노출되도록 컨택홀이 구비되며, 상기 제 2 전극과 상기 제 1 커패시터 전극은, 상기 컨택홀을 통해 연결되는 것을 특징으로 하는 평판 디스플레이 장치.
  14. 제 12항에 있어서,
    상기 제 1 전극 내지 상기 제 4 전극은 상기 반도체층의 상부에 구비되고, 상기 게이트 절연막 및 상기 반도체층에는 상기 제 1 커패시터 전극의 일부가 노출되도록 컨택홀이 구비되며, 상기 제 2 전극과 상기 제 1 커패시터 전극은, 상기 컨택홀을 통해 연결되는 것을 특징으로 하는 평판 디스플레이 장치.
  15. 제 6항에 있어서,
    상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 상기 제 1 전극 내지 상기 제 4 전극, 상기 제 1 커패시터 전극, 상기 제 2 커패시터 전극 및 상기 반도체층을 덮도록 상기 배면 기판의 전면에 보호막을 더 구비하고, 상기 화소 전극은 상기 보호막 상부에 구비되는 것을 특징으로 하는 평판 디스플레이 장치.
  16. 제 1항 내지 제 15항 중 어느 한 항에 있어서,
    상기 반도체층은 유기 반도체층인 것을 특징으로 하는 평판 디스플레이 장치.
  17. 제 1항 내지 제 15항 중 어느 한 항에 있어서,
    상기 디스플레이 소자에서 방출되는 광은 상기 배면 기판의 반대 방향으로 출사되는 것을 특징으로 하는 평판 디스플레이 장치.
  18. 제 1항 내지 제 15항 중 어느 한 항에 있어서,
    상기 디스플레이 소자는 전계발광 소자인 것을 특징으로 하는 평판 디스플레이 장치.
KR1020040061671A 2004-08-05 2004-08-05 평판 디스플레이 장치 KR100603361B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040061671A KR100603361B1 (ko) 2004-08-05 2004-08-05 평판 디스플레이 장치
JP2005187003A JP4101824B2 (ja) 2004-08-05 2005-06-27 平板ディスプレイ装置
US11/195,859 US7692245B2 (en) 2004-08-05 2005-08-03 Thin film transistor and flat panel display device comprising the same
CN200510091069.0A CN1731904B (zh) 2004-08-05 2005-08-05 薄膜晶体管及包含该薄膜晶体管的平板显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040061671A KR100603361B1 (ko) 2004-08-05 2004-08-05 평판 디스플레이 장치

Publications (2)

Publication Number Publication Date
KR20060012942A KR20060012942A (ko) 2006-02-09
KR100603361B1 true KR100603361B1 (ko) 2006-07-20

Family

ID=35756558

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040061671A KR100603361B1 (ko) 2004-08-05 2004-08-05 평판 디스플레이 장치

Country Status (4)

Country Link
US (1) US7692245B2 (ko)
JP (1) JP4101824B2 (ko)
KR (1) KR100603361B1 (ko)
CN (1) CN1731904B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070033144A (ko) * 2005-09-21 2007-03-26 삼성전자주식회사 표시장치와 표시장치의 제조방법
US8138075B1 (en) 2006-02-06 2012-03-20 Eberlein Dietmar C Systems and methods for the manufacture of flat panel devices
KR101089532B1 (ko) * 2006-04-27 2011-12-05 가부시키가이샤 알박 표시 장치 및 복합 표시 장치
US8035107B2 (en) * 2008-02-26 2011-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
KR100932939B1 (ko) * 2008-04-24 2009-12-21 삼성모바일디스플레이주식회사 싸인 보드
KR20090129805A (ko) * 2008-06-13 2009-12-17 엘지디스플레이 주식회사 횡전계형 액정표시장치용 어레이 기판
TWI589006B (zh) 2008-11-07 2017-06-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR101056429B1 (ko) * 2010-03-16 2011-08-11 삼성모바일디스플레이주식회사 표시 장치 및 이의 제조 방법
GB2489939A (en) * 2011-04-11 2012-10-17 Plastic Logic Ltd Control of capacitive coupling in pixel circuitry
US9761211B2 (en) * 2013-08-09 2017-09-12 Viditar, Inc. Detachable controller device for musical instruments
KR102124025B1 (ko) 2013-12-23 2020-06-17 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조방법
US9484396B2 (en) 2014-01-27 2016-11-01 Boe Technology Group Co., Ltd. Array substrate, method for manufacturing the same, display device and electronic product
CN103794633B (zh) * 2014-01-27 2016-06-15 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
KR102580063B1 (ko) * 2016-07-21 2023-09-19 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940003061A (ko) * 1992-07-15 1994-02-19 이헌조 박막 적층형 축적 캐패시터
KR19990050745A (ko) * 1997-12-17 1999-07-05 윤종용 액정 표시 장치용 기판 및 그 제조 방법
JPH11231805A (ja) * 1998-02-10 1999-08-27 Sanyo Electric Co Ltd 表示装置
KR20000009050A (ko) * 1998-07-21 2000-02-15 윤종용 평면 구동 방식의 액정 표시 장치 및 그 제조방법
JP2004103488A (ja) 2002-09-12 2004-04-02 Pioneer Electronic Corp 有機ｅｌ表示装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4293434B2 (ja) 1994-08-31 2009-07-08 株式会社半導体エネルギー研究所 液晶表示装置
JP4593019B2 (ja) 2001-06-25 2010-12-08 株式会社半導体エネルギー研究所 発光装置の作製方法
JP4246949B2 (ja) 2002-03-25 2009-04-02 株式会社半導体エネルギー研究所 有機薄膜発光トランジスタ
JP2004087682A (ja) * 2002-08-26 2004-03-18 Chi Mei Electronics Corp 薄膜トランジスタ、画像表示素子および画像表示装置
KR100895313B1 (ko) * 2002-12-11 2009-05-07 삼성전자주식회사 유기 발광 표시판

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940003061A (ko) * 1992-07-15 1994-02-19 이헌조 박막 적층형 축적 캐패시터
KR19990050745A (ko) * 1997-12-17 1999-07-05 윤종용 액정 표시 장치용 기판 및 그 제조 방법
JPH11231805A (ja) * 1998-02-10 1999-08-27 Sanyo Electric Co Ltd 表示装置
KR20000009050A (ko) * 1998-07-21 2000-02-15 윤종용 평면 구동 방식의 액정 표시 장치 및 그 제조방법
JP2004103488A (ja) 2002-09-12 2004-04-02 Pioneer Electronic Corp 有機ｅｌ表示装置及びその製造方法

Also Published As

Publication number Publication date
US7692245B2 (en) 2010-04-06
KR20060012942A (ko) 2006-02-09
CN1731904B (zh) 2010-06-02
CN1731904A (zh) 2006-02-08
JP2006048008A (ja) 2006-02-16
JP4101824B2 (ja) 2008-06-18
US20060027806A1 (en) 2006-02-09

Similar Documents

Publication Publication Date Title
JP4101824B2 (ja) 平板ディスプレイ装置
US7279714B2 (en) Flat panel display device
US8008656B2 (en) Organic light-emitting transistor and display device
JP4472664B2 (ja) 平板表示装置
US7250629B2 (en) Semiconductor device and flat panel display device having the same
CN101093853B (zh) 有机发光二极管显示器及其制造方法
KR100637164B1 (ko) 능동 구동형 전계발광 디스플레이 장치
KR100647599B1 (ko) 유기 전계 발광 표시장치 및 그 제조 방법
EP1715531A1 (en) Thin film transistor (TFT) and flat panel display including the TFT
US7507990B2 (en) Organic thin film transistor having circular organic semiconductor layer and flat panel display including the same
US20060028130A1 (en) Organic thin film transistor and flat panel display device including the same
US20070158648A1 (en) Organic thin film transistor and method of manufacturing the same
KR20050087283A (ko) 유기 전계 발광 표시장치 및 그 제조방법
KR100813841B1 (ko) 유기 발광 디스플레이 장치
KR100528914B1 (ko) 유기 전계 발광 표시 장치
KR100741097B1 (ko) 유기 발광 표시 장치
KR100669770B1 (ko) 유기 박막 트랜지스터, 그 제조방법 및 상기 유기 박막트랜지스터를 구비한 평판 디스플레이 장치
KR100708647B1 (ko) 전계발광 디스플레이 장치
KR20050000491A (ko) 평판 표시 장치
KR100719568B1 (ko) 유기 발광 표시 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130628

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150701

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 14