KR100669770B1 - 유기 박막 트랜지스터, 그 제조방법 및 상기 유기 박막트랜지스터를 구비한 평판 디스플레이 장치 - Google Patents

유기 박막 트랜지스터, 그 제조방법 및 상기 유기 박막트랜지스터를 구비한 평판 디스플레이 장치 Download PDF

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    • H10K71/60—Forming conductive regions or layers, e.g. electrodes

Abstract

본 발명은 균일한 특성을 가지며, 소스 전극 및 드레인 전극과 유기 반도체층의 접촉이 보장되는 유기 박막 트랜지스터, 상기 유기 박막 트랜지스터의 제조방법 및 상기 유기 박막 트랜지스터를 구비한 평판 디스플레이 장치를 위하여, 기판과, 상기 기판의 상부에 구비된 게이트 전극과, 상기 게이트 전극과 절연되는 제 1 전극과, 상기 게이트 전극과 절연되고 상기 제 1 전극을 동일 평면에서 감싸며 내측 가장자리의 형상이 원형인 제 2 전극, 그리고 상기 게이트 전극과 절연되고 상기 제 1 전극 및 상기 제 2 전극에 각각 접하는 유기 반도체층을 구비하는 것을 특징으로 하는 유기 박막트랜지스터, 상기 유기 박막 트랜지스터의 제조방법 및 상기 유기 박막 트랜지스터를 구비한 평판 디스플레이 장치를 제공한다.

Description

유기 박막 트랜지스터, 그 제조방법 및 상기 유기 박막 트랜지스터를 구비한 평판 디스플레이 장치{Organic thin film transistor, method of manufacturing the same, flat panel display device therewith}
도 1은 종래의 유기 박막 트랜지스터를 개략적으로 도시하는 평면도.
도 2는 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 평면도.
도 3은 상기 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 4는 상기 실시예에 따른 유기 박막 트랜지스터와의 비교예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 평면도.
도 5는 본 발명의 바람직한 다른 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 6은 본 발명의 바람직한 또 다른 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도.
도 7은 본 발명의 도 6에 도시된 실시예에 따른 유기 박막 트랜지스터의 변형예를 개략적으로 도시하는 단면도.
<도면의 주요부분에 대한 부호의 설명>
110 : 기판 120 : 게이트 전극
130 : 제 2 전극 140 : 제 1 전극
150 : 유기 반도체층 160 : 게이트 절연막
본 발명은 유기 박막 트랜지스터, 그 제조방법 및 상기 유기 박막 트랜지스터를 구비한 평판 디스플레이 장치에 관한 것으로서, 더 상세하게는 균일한 특성을 가지며, 소스 전극 및 드레인 전극과 유기 반도체층의 접촉이 보장되는 유기 박막 트랜지스터, 상기 유기 박막 트랜지스터의 제조방법 및 상기 유기 박막 트랜지스터를 구비한 평판 디스플레이 장치에 관한 것이다.
도 1은 종래의 인버티드 코플래나형(inverted coplanar type) 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 1을 참조하면, 기판(9) 상에 게이트 전극(1, 5)이 구비되어 있고, 그 상부에 소스 전극(2, 6) 및 드레인 전극(3, 7)이 구비되어 있으며, 상기 소스 전극(2, 6) 및 드레인 전극(3, 7)을 상기 게이트 전극(1, 5)으로부터 절연시키기 위해 그 사이에 게이트 절연막(9a)이 개재되어 있다. 그리고 상기 소스 전극(2, 6) 및 드레인 전극(3, 7)에 각각 접하는 반도체층(9b)이 구비되어 있다. 물론 상기 소스 전극(2, 6)과 드레인 전극(3, 7)은 서로 뒤바뀔 수도 있다.
상기와 같은 구조에 있어서, 상기 반도체층(9b)이 패터닝되어 있지 않고 인접한 두 개의 박막 트랜지스터들(1, 8)에 있어서 일체로 구비되어 있다. 이러한 경우 누설 전류 등으로 인해 인접한 박막 트랜지스터들이 서로 영향을 줄 수 있는 등 소위 크로스 토크가 발생할 수 있으므로, 이를 방지하기 위해 상기 반도체층을 각 박막 트랜지스터 단위로 패터닝하는 것이 좋다. 그러나 상기 반도체층(9b)으로 유기 반도체층(organic semiconductor layer)을 이용한 유기 박막 트랜지스터의 경우, 상기 유기 반도체층을 패터닝하는 것은 매우 어려우며, 상기 유기 반도체층이 패터닝되더라도 상기 유기 반도체층의 전기적 특성이 매우 좋지 않게 된다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 누설전류의 발생이 방지되고, 균일한 특성을 가지며, 소스 전극 및 드레인 전극과 유기 반도체층의 접촉이 보장되는 유기 박막 트랜지스터, 상기 유기 박막 트랜지스터의 제조방법 및 상기 유기 박막 트랜지스터를 구비한 평판 디스플레이 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적 및 그 밖의 여러 목적을 달성하기 위하여, 본 발명은, 기판과, 상기 기판의 상부에 구비된 게이트 전극과, 상기 게이트 전극과 절연되는 제 1 전극과, 상기 게이트 전극과 절연되고 상기 제 1 전극을 동일 평면에서 감싸며 내측 가장자리의 형상이 원형인 제 2 전극, 그리고 상기 게이트 전극과 절연되고 상기 제 1 전극 및 상기 제 2 전극에 각각 접하는 유기 반도체층을 구비하는 것을 특징으로 하는 유기 박막트랜지스터를 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 게이트 전극은 상기 제 1 전극 및 상기 제 2 전극 사이의 영역에 대응되도록 구비되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 1 전극의 가장자리는 원형인 것으로할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제 2 전극이 소스 전극인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 게이트 전극을, 상기 제 1 전극, 상기 제 2 전극 및 상기 유기 반도체층과 절연시키는 게이트 절연막을 더 구비하는 것으로 할 수 있다.
본 발명은 또한 상기와 같은 목적을 달성하기 위하여, 기판의 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 덮도록 상기 기판의 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 상부에, 제 1 전극, 그리고 상기 제 1 전극을 동일 평면에서 감싸며 내측 가장자리의 형상이 원형인 제 2 전극을 형성하는 단계, 그리고 상기 제 1 전극 및 상기 제 2 전극에 각각 접하는 유기 반도체층을 형성하는 단계를 구비하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법을 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 제 1 전극 및 상기 제 2 전극에 각각 접하는 유기 반도체층을 형성하는 단계는 잉크젯 프린팅법을 이용하는 것으로 할 수 있다.
본 발명은 또한 상기와 같은 목적을 달성하기 위하여, 상기와 같은 유기 박막 트랜지스터를 구비한 것을 특징으로 하는 평판 디스플레이 장치를 제공한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 바람직한 제 1 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 평면도이고, 도 3은 상기 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이며, 도 4는 상기 실시예에 따른 유기 박막 트랜지스터와의 비교예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 평면도이다. 도 2 및 도 4에서는 후술하는 게이트 전극을 도시하지 않았다.
도 2 및 도 3을 참조하면, 기판(110)의 상부에 게이트 전극(120)이 구비되어 있고, 상기 게이트 전극(120)과 절연되는 제 1 전극(140)이 구비되어 있다. 그리고 역시 상기 게이트 전극(120)과 절연되고, 상기 제 1 전극(140)을 동일 평면에서 감싸며, 내측 가장자리의 형상이 원형인 제 2 전극(130)이 구비된다. 그리고, 상기 게이트 전극(120)과 절연되고, 상기 제 1 전극(140) 및 상기 제 2 전극(130)에 각각 접하는 유기 반도체층(150)이 구비된다. 이때, 상기 게이트 전극(120)을, 상기 제 1 전극(140), 상기 제 2 전극(130) 및 상기 유기 반도체층(150)과 절연시키는 게이트 절연막(160)이 더 구비될 수도 있다.
전술한 바와 같이, 유기 반도체층을 패터닝하는 것이 매우 어려운 바, 본 발명에서는, 유기 반도체층을 기판의 전면에 형성하고 이를 유기 박막 트랜지스터별로 패터닝하는 기존의 방법과는 달리, 각각의 유기 박막 트랜지스터별로 유기 반도체층이 형성되도록 하는 방법을 이용한다. 즉, 상기 기판(110)의 상부에 게이트 전극(120)을 형성하고, 상기 게이트 전극(120)을 덮도록 상기 기판(110)의 전면에 게이트 절연막(160)을 형성한 후, 상기 게이트 절연막(160)의 상부에, 제 1 전극(140), 그리고 상기 제 1 전극(140)을 동일 평면에서 감싸며 내측 가장자리의 형상이 원형인 제 2 전극(130)을 형성하고, 그 후 상기 제 1 전극(140) 및 상기 제 2 전극(130)에 각각 접하는 유기 반도체층(150)을 형성한다.
이때, 상기 제 1 전극(140) 및 상기 제 2 전극(130)에 각각 접하는 유기 반도체층(150)을 형성하는 단계는, 잉크젯 프린팅법을 이용하여 각각의 유기 박막 트랜지스터에 상기 유기 반도체층을 형성하는 유기물을 떨어트림으로써, 각각의 유기 박막 트랜지스터별로 유기 반도체층이 형성되도록 할 수 있다.
상기와 같은 구조에 있어서, 본 실시예에 따른 유기 박막 트랜지스터의 경우에는 상기 제 1 전극(140)을 상기 제 2 전극(130)이 동일평면에서 감싸는 구조를 취함으로써, 누설 전류 등의 발생을 방지함으로써 효율을 극대화시킬 수 있다. 특히 상기 제 2 전극(130)의 내측 가장자리의 형상이 원형이 되도록 함으로써, 유기 박막 트랜지스터가 균일한 특성을 갖도록 하며, 상기 제 1 전극(140) 및 상기 제 2 전극(130)이 상기 유기 반도체층(150)에 확실히 접촉되도록 할 수 있다.
본 실시예에 따른 유기 박막 트랜지스터가 균일한 특성을 가지며, 상기 제 1 전극(140) 및 상기 제 2 전극(130)이 상기 유기 반도체층(150)에 확실히 접촉되도록 할 수 있음을 도 4를 참조하여 설명한다. 도 4에 도시된 비교예에 따른 유기 박막 트랜지스터의 경우에도 일 전극(40)을 타 전극(30)이 동일 평면에서 감싸는 구조를 취하고 있으며, 그 상부에 유기 반도체층(50)이 구비되어 상기 일 전극(40) 및 타 전극(30)에 각각 접하고 있다. 도 4에 도시된 비교예에 따른 유기 박막 트랜지스터의 경우, 게이트 전극은 도시되지 않았다.
상기와 같은 구조에 있어서, 상기 유기 반도체층(50)을 잉크젯 프린팅법을 이용하여 형성할 시, 상기 유기 반도체층(50)을 형성하는 유기물은 표면장력에 의해 원형의 형상을 가지게 된다. 따라서, 도 4에 도시된 바와 같이, 상기 일 전극(40)을 동일 평면에서 감싸는 타 전극(30)의 내측 가장자리의 형상이 원형이 아닐 경우에는 필연적으로 상기 유기 반도체층(50)과 접하지 않는 부분이 존재하게 된다. 그 결과 복수개의 유기 박막 트랜지스터 어레이를 형성할 시 각 유기 박막 트랜지스터에 따라 상기 타 전극(30)의 내측 가장자리 중 상기 유기 반도체층(50)과 접하는 부분의 길이가 다르게 되고, 이로 인하여 각 유기 박막 트랜지스터의 문턱 전압 등의 특성이 균일하게 되지 않게 된다. 따라서 상기와 같은 유기 박막 트랜지스터들을 구비한 평판 디스플레이 장치 등의 경우 유기 박막 트랜지스터들의 특성이 각 화소마다 다르기에, 입력된 영상 신호를 정확하고 선명하게 재현하지 못하게 된다는 문제점이 있다.
그러므로 본 실시예에 따른 유기 박막 트랜지스터와 같이, 일 전극을 동일 평면에서 감싸는 타 전극의 내측 가장자리의 형상이 원형이 되도록 함으로써, 누설 전류 등의 발생을 방지함으로써 효율을 극대화시킬 수 있으면서도, 유기 박막 트랜지스터가 균일한 특성을 갖도록 하며, 상기 일 전극 및 상기 타 전극이 유기 반도체층에 확실히 접촉되도록 할 수 있다.
도 2 및 도 3에 도시된 본 실시예에 따른 유기 박막 트랜지스터는 인버티드 코플래나형(inverted coplanar type) 유기 박막 트랜지스터이나, 본 발명이 이에 한정되는 것은 아니다. 즉 이 외의 스태거드형(staggered type) 유기 박막 트랜지스터 또는 인버티드 스태거드형(inverted staggered type) 유기 박막 트랜지스터 등, 어떠한 형태의 유기 박막 트랜지스터의 경우에도 본 발명이 적용될 수 있음은 물론이다. 이는 후술할 실시예들에 있어서도 동일하다.
도 5는 본 발명의 바람직한 제 2 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 5를 참조하면, 기판(210)의 상부에 게이트 전극(220)이 구비되어 있고, 상기 게이트 전극(220)과 절연되는 제 1 전극(240)이 구비되어 있다. 그리고 역시 상기 게이트 전극(220)과 절연되고, 상기 제 1 전극(240)을 동일 평면에서 감싸며, 내측 가장자리의 형상이 원형인 제 2 전극(230)이 구비된다. 그리고, 상기 게이트 전극(220)과 절연되고, 상기 제 1 전극(240) 및 상기 제 2 전극(230)에 각각 접하는 유기 반도체층(250)이 구비된다. 또한, 상기 게이트 전극(220)을, 상기 제 1 전극(240), 상기 제 2 전극(230) 및 상기 유기 반도체층(250)과 절연시키는 게이트 절연막(260)이 구비되어 있다.
본 실시예에 따른 유기 박막 트랜지스터가 전술한 실시예에 따른 유기 박막 트랜지스터와 다른 점은, 게이트 전극(220)이, 상기 제 1 전극(240) 및 상기 제 1 전극(240)을 동일 평면에서 감싸고 있는 상기 제 2 전극(230) 사이에 대응하는 부분에만 구비되도록, 즉 상기 게이트 전극(220)의 가운데 부분이 비어있는 도넛 형태로 구비되도록 되어 있다는 것이다. 이는 상기 게이트 전극(220)이 도넛 형태가 아니라, 상기 제 1 전극(240) 및 동일 평면에서 상기 제 1 전극(240)을 감싸고 있는 상기 제 2 전극(230) 사이에 대응하는 부분 외에 상기 제 1 전극(240)에 대응하는 부분에도 구비된다면, 상기 제 1 전극(240)과 상기 게이트 전극(220) 간에 기생 커패시턴스가 발생할 수도 있기 때문이다. 따라서, 상기 게이트 전극(220)은 상기 제 1 전극(240) 및 동일 평면에서 상기 제 1 전극(240)을 감싸고 있는 상기 제 2 전극(230) 사이에 대응하는 부분에만 구비되도록, 즉 상기 게이트 전극(220)의 가운데 부분이 비어있는 도넛 형태로 구비되도록 하는 것이 좋다.
상기와 같이 일 전극을 동일 평면에서 감싸는 타 전극의 내측 가장자리의 형상이 원형이 되도록 하고 게이트 전극이 상기 일 전극 및 타 전극 사이에 대응하는 부분에만 구비되도록 함으로써, 누설 전류 등의 발생을 방지함으로써 효율을 극대화시키고 유기 박막 트랜지스터가 균일한 특성을 가지도록 하며 상기 일 전극 및 상기 타 전극이 유기 반도체층에 확실히 접촉되도록 함과 동시에, 상기 유기 박막 트랜지스터 내의 기생 커패시턴스를 줄일 수 있다.
도 6은 본 발명의 바람직한 제 3 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
상기 도면을 참조하면, 기판의 상부에 게이트 전극(미도시)이 구비되어 있 고, 상기 게이트 전극과 절연되는 제 1 전극(340)이 구비되어 있다. 그리고 역시 상기 게이트 전극과 절연되고, 상기 제 1 전극(340)을 동일 평면에서 감싸며, 내측 가장자리의 형상이 원형인 제 2 전극(330)이 구비된다. 그리고, 상기 게이트 전극과 절연되고, 상기 제 1 전극(340) 및 상기 제 2 전극(330)에 각각 접하는 유기 반도체층(350)이 구비된다. 또한, 상기 게이트 전극을, 상기 제 1 전극(340), 상기 제 2 전극(330) 및 상기 유기 반도체층(350)과 절연시키는 게이트 절연막(360)이 구비되어 있다.
본 실시예에 따른 유기 박막 트랜지스터가 전술한 제 2 실시예에 따른 유기 박막 트랜지스터와 다른 점은, 상기 제 1 전극(340)의 가장자리가 원형이라는 것이다. 상기 제 2 전극(330)의 내측 가장자리의 형상이 원형이 되도록 하여, 전술한 바와 같이 유기 박막 트랜지스터가 균일한 특성을 가지도록 하며 상기 일 전극 및 상기 타 전극이 유기 반도체층에 확실히 접촉되도록 함과 동시에, 상기 제 1 전극(340)과 상기 제 2 전극(330) 간에 형성되는 채널을 통해 이동하는 전하의 밀도가 균일하도록 할 수 있다.
물론 이 경우, 도 7에 도시된 변형예에 따른 유기 박막 트랜지스터와 같이, 상기 제 2 전극(220)의 내측 가장자리의 형상이 원형이 되도록 함과 동시에, 상기 제 2 전극(220)의 외측 가장자리의 형상도 원형이 되도록 할 수도 있다.
한편 상술한 실시예들에 있어서 일 전극을 동일 평면에서 감싸고 있는 타 전극이 소스 전극이 되도록 하고, 상기 일 전극이 드레인 전극이 되도록 할 수 있다. 이를 통해, 상기 소스 전극과 상기 드레인 전극 사이에 채널이 형성되어 전하가 이 동할 시, 상기 소스 전극에서 상기 드레인 전극 방향으로, 즉 바깥쪽에서 안쪽으로 모여드는 방향으로 이동하도록 함으로써, 누설전류가 발생할 가능성을 더욱 줄일 수 있다.
상술한 실시예들에 따른 유기 박막 트랜지스터들은 동일 기판 위에 복수개의 유기 박막 트랜지스터들을 동시에 제조할 시 각 유기 박막 트랜지스터의 문턱 전압 등의 특성이 균일하기에, 동일한 특성을 가진 복수개의 유기 박막 트랜지스터들을 필요로 하는 장치, 특히 평판 디스플레이 장치에 사용될 수 있다. 즉, 각 화소별로 적어도 하나의 유기 박막 트랜지스터가 구비되어 각 화소의 동작을 제어하는 경우, 각 화소별로 구비된 유기 박막 트랜지스터의 특성이 다르다면 입력된 영상 신호에 따른 이미지를 정확히 구현할 수 없게 되며, 그 결과 선명한 상을 얻을 수 없게 되기 때문이다. 따라서 복수개의 유기 박막 트랜지스터들이 구비된 평판 디스플레이 장치에 있어서, 상기 유기 박막 트랜지스터들로서 전술한 실시예들에 따른 유기 박막 트랜지스터들을 이용함으로써, 정확하고 선명한 상을 구현할 수 있다.
특히 상기와 같은 유기 박막 트랜지스터들을 구비하는 평판 디스플레이 장치로는 전계발광 디스플레이 장치 또는 액정 디스플레이 장치 등을 들 수 있는 바, 특히 플렉서블 디스플레이 장치의 구현에 있어 유리한 유기 전계발광 디스플레이 장치의 구조를 간략하게 설명하자면 다음과 같다.
전계발광 표시장치는 발광층에서의 발광 색상에 따라 다양한 화소 패턴을 구비하는데, 예컨대 적색, 녹색 및 청색의 화소를 구비한다. 상기 적색, 녹색 및 청색으로 형성되는 각 부화소는 자발광 소자인 전계발광 소자 및 상기 전계발광 소자 에 연결되는 적어도 하나 이상의 박막 트랜지스터들을 구비하게 되는데, 상기 박막 트랜지스터들은 전술한 실시예들에 따른 유기 박막 트랜지스터가 될 수 있다. 물론 이 외에도 커패시터 등이 구비될 수도 있다.
상기 전계발광 소자는 전류구동 방식의 발광 소자로서, 상기 소자를 구성하는 양 전극간의 전류 흐름에 따라 적색, 녹색 또는 청색의 빛을 발광하여 소정의 화상을 구현한다. 상기 전계발광 소자의 구성을 간략히 설명하자면, 상기 전계발광 소자는 전술한 박막 트랜지스터를 구성하는 박막 트랜지스터의 소스 전극 및 드레인 전극 중 어느 한 전극에 연결된 화소 전극과, 전체 화소들을 덮도록 또는 각 화소에 대응되도록 구비된 대향 전극 및 이들 화소 전극과 대향 전극의 사이에 배치되는 적어도 발광층을 포함하는 중간층으로 구성된다. 본 발명은 반드시 상기와 같은 구조로 한정되는 것은 아니며, 다양한 전계발광 디스플레이 장치의 구조가 그대로 적용될 수 있음은 물론이다.
상기 화소 전극은 애노드 전극의 기능을 하고, 상기 대향 전극은 캐소드 전극의 기능을 하는 데, 물론, 이들 화소 전극과 대향 전극의 극성은 반대로 되어도 무방하다.
상기 화소 전극은 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있다. 상기 화소 전극이 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있다.
상기 대향 전극도 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 또는 이들의 화합물이 상기 중간층을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인이 구비되도록 할 수 있다. 그리고 반사형 전극으로 사용될 때에는 상기 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 또는 이들의 화합물을 전면 증착하여 형성한다. 그러나, 반드시 이에 한정되는 것은 아니며, 화소 전극 및 대향 전극으로 전도성 폴러머 등 유기물을 사용할 수도 있다.
한편, 상기 중간층은 유기막으로 구비될 수 있으며, 유기막으로 구비된 중간층으로는 저분자 유기막 또는 고분자 유기막으로 구비될 수 있다.
저분자 유기막을 사용할 경우, 상기 중간층은 홀 주입층(HIL: hole injection layer), 홀 수송층(HTL: hole transport layer), 발광층(EML: emission layer), 전자 수송층(ETL: electron transport layer) 및 전자 주입층(EIL: electron injection layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이러한 저분자 유기막은 진공 중에서 유기물을 가열하여 증착하는 방식으로 형성될 수 있다. 물론 상기 중간층의 구조는 반드시 위에 한정되는 것은 아니고, 필요에 따라 다양한 층으로서 구성할 수 있다.
고분자 유기막을 사용할 경우에는 상기 중간층은 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비될 수 있다. 상기 고분자 홀 수송층은 폴리에틸렌 디히드록시티오펜(PEDOT : poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI : polyaniline) 등을 사용하여 잉크젯 프린팅이나 스핀 코팅의 방법에 의해 형성될 수 있다. 상기 고분자 유기 발광층은 PPV, Soluble PPV's, Cyano-PPV, 폴리플루오렌(Polyfluorene) 등으로 구비될 수 있으며, 잉크젯 프린팅이나 스핀 코팅 또는 레이저를 이용한 열전사방식 등의 통상의 방법으로 컬러 패턴을 형성할 수 있다. 물론 이러한 고분자 유기층의 경우에도 상기 중간층의 구조는 반드시 위에 한정되는 것은 아니고, 필요에 따라 다양한 층으로서 구성할 수 있다.
상술한 바와 같은 구조로 이루어진 전계발광 디스플레이 장치는, 상기 전계발광 소자의 화소 전극에, 전술한 것과 같이, 소스 전극 및 드레인 전극 중 일 전극을 타 전극이 동일 평면에서 감싸며 상기 타 전극의 내측 가장자리의 형상이 원형인 유기 박막 트랜지스터가 적어도 하나 이상 연결되어 상기 화소 전극에 유입되는 전류의 흐름을 제어함으로써 각 화소의 발광여부를 제어하게 된다.
물론 전술한 실시예들에 따른 유기 박막 트랜지스터들은 상기 전계발광 디스플레이 장치나 액정 디스플레이 장치 이외의 다양한 평판 디스플레이 장치에도 구비될 수 있음은 물론이며, 평판 디스플레이 장치 외의 전자 종이(electronic sheet), 스마트 카드(smart card), 상품 태그 또는 RFID 용 플라스틱 칩(smart tag, RFID) 등 유기 박막 트랜지스터를 구비하는 모든 장치에 구비될 수 있음은 물론이다.
상기한 바와 같이 이루어진 본 발명의 유기 박막 트랜지스터, 그 제조방법 및 상기 유기 박막 트랜지스터를 구비한 평판 디스플레이 장치에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 유기 박막 트랜지스터의 소스 전극 및 드레인 전극 중 일 전극을 동일 평면에서 타 전극이 감싸도록 하며, 상기 일 전극을 동일 평면에서 감싸는 상기 타 전극의 내측 가장자리의 형상이 원형이 되도록 하여, 누설 전류 등의 발생을 방지함으로써 효율을 극대화시키고 유기 박막 트랜지스터가 균일한 특성을 가지도록 하며 상기 일 전극 및 상기 타 전극이 유기 반도체층에 확실히 접촉되도록 할 수 있다.
둘째, 유기 박막 트랜지스터의 소스 전극 및 드레인 전극 중 일 전극을 동일 평면에서 타 전극이 감싸도록 하고, 상기 유기 박막 트랜지스터의 게이트 전극이 상기 양 전극 사이에 대응하는 부분에만 구비되도록 함으로써, 상기 유기 박막 트랜지스터 내의 기생 커패시턴스를 줄일 수 있다.
셋째, 유기 박막 트랜지스터의 소스 전극 및 드레인 전극 중 일 전극을 동일 평면에서 타 전극이 감싸도록 하며, 상기 일 전극을 동일 평면에서 감싸는 상기 타 전극의 내측 가장자리의 형상이 원형이 되도록 함과 동시에 상기 일 전극의 가장자 리의 형상이 원형이 되도록 함으로써, 상기 소스 전극과 상기 드레인 전극 사이에 형성되는 채널을 통해 이동하는 전하의 밀도가 균일하도록 할 수 있다.
넷째, 특성이 균일한 복수개의 유기 박막 트랜지스터들을 제조함으로써, 상기 유기 박막 트랜지스터들에 의해 구동되는 평판 디스플레이 장치를 제조하여, 상기 평판 디스플레이 장치에 입력되는 화상 신호에 따라, 정확하고 선명한 상을 구현할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (8)

  1. 기판;
    상기 기판의 상부에 구비된 게이트 전극;
    상기 게이트 전극과 절연되는 제 1 전극;
    상기 게이트 전극과 절연되고, 상기 제 1 전극을 동일 평면에서 감싸며, 내측 가장자리의 형상이 원형인 제 2 전극; 및
    상기 게이트 전극과 절연되고, 상기 제 1 전극 및 상기 제 2 전극에 각각 접하는 유기 반도체층;을 구비하는 것을 특징으로 하는 유기 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 게이트 전극은 상기 제 1 전극 및 상기 제 2 전극 사이의 영역에 대응되도록 구비되는 것을 특징으로 하는 유기 박막 트랜지스터.
  3. 제 1항에 있어서,
    상기 제 1 전극의 가장자리는 원형인 것을 특징으로 하는 유기 박막 트랜지스터.
  4. 제 1항에 있어서,
    상기 제 2 전극이 소스 전극인 것을 특징으로 하는 유기 박막 트랜지스터.
  5. 제 1항에 있어서,
    상기 게이트 전극을, 상기 제 1 전극, 상기 제 2 전극 및 상기 유기 반도체층과 절연시키는 게이트 절연막을 더 구비하는 것을 특징으로 하는 유기 박막 트랜지스터.
  6. 기판의 상부에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 덮도록 상기 기판의 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 상부에, 제 1 전극, 그리고 상기 제 1 전극을 동일 평면에서 감싸며 내측 가장자리의 형상이 원형인 제 2 전극을 형성하는 단계; 및
    상기 제 1 전극 및 상기 제 2 전극에 각각 접하는 유기 반도체층을 형성하는 단계;를 구비하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
  7. 제 6항에 있어서,
    상기 제 1 전극 및 상기 제 2 전극에 각각 접하는 유기 반도체층을 형성하는 단계는 잉크젯 프린팅법을 이용하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
  8. 제 1항 내지 제 5항 중 어느 한 항에 따른 유기 박막 트랜지스터를 구비한 것을 특징으로 하는 평판 디스플레이 장치.
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