JP4241238B2 - 液晶表示装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は液晶表示装置に関する。
【0002】
【従来の技術】
液晶を介して対向配置される各基板のうち一方の基板の液晶側の各画素領域に、画素電極と対向電極とを備え、これら各電極との間に基板とほぼ平行な電界を発生せしめて当該画素領域の液晶の光透過率を制御するものが知られている。
【0003】
このうち、前記各電極はそれぞれ絶縁膜を介して配置され、そのうちの一方の電極は画素領域の周辺を除く中央部の全域に形成されているとともに、他方の電極は該一方の電極に重ね合わされていわゆる櫛歯状の電極群として形成され、かつそれらの電極は透光性の導電層で構成したものが知られている。
【0004】
このような液晶表示装置はたとえば特許文献1に開示され、いわゆるインプレーンスイッチング型の液晶表示装置と称されている。
【0005】
また、上記構成において、一方の電極にはゲート信号線からの走査信号によってオンされる第1の薄膜トランジスタを介して第1のドレイン信号線からの第1の映像信号が供給されるとともに、他方の電極にはやはり前記走査信号によってオンされる第2の薄膜トランジスタを介して第2のドレイン信号線からの第2の映像信号が供給されるように構成したものが特許文献2に開示されている。
【0006】
このように構成された液晶表示装置は、一つの画素中に設けた2個の薄膜トランジスタに対して、2本のドレイン信号線を配置し、一方の薄膜トランジスタには一方のドレイン信号線からの一方の電圧を、他方の薄膜トランジスタには他方のトレイン信号線からの他方の電圧を印加し、これらの2つの電圧のほぼ中点電位に相当する基準電位に対して、一方の電圧を正極に、他方の電圧を負極にして、これらを1つのフレーム期間の電圧としている。
【0007】
この動作により、画素内の一方の電極と他方の電極の差電圧が液晶に印加され、これに液晶電圧の交流化のために次のフレーム期間には一方の電極と他方の電極の極性を入れ替えるようにしている。
【0008】
これにより、たとえば1画素中に1個の薄膜トランジスタを配置させたインプレーンスイッチング型で該薄膜トランジスタに接続された画素電極の電位を他方の電極の電位に対して上下に交流化した方式のものに比べ、交流化された差電圧をほぼ半分にできることになる。
【0009】
このことから、液晶の駆動電圧を低減でき低消費電力の液晶表示装置を得ることができる。
【0010】
【特許文献1】
特開2002-90781号公報
【特許文献2】
特開2000-338462号公報
【0011】
【発明が解決しようとする課題】
しかしながら、このような構成であっても、液晶表示装置の画面が大型化した場合、消費電力が増加することはもちろんのこと、画素電極を一方の電極としゲート信号線あるいは容量信号線を他方の電極とする保持容量の値が増加し、これが表示パターンによって一方の極性のみを充電するモードとなって該ゲート信号線あるいは容量信号線の配線遅延が増加し、背景に対して四角ウインドウパターンを表示した際に該ゲート信号線あるいは容量信号線の方向にいわゆるクロストークと称される帯状の影ができてしまうということが指摘されている。
【0012】
一方、一画素中に2個の薄膜トラジスタを形成した上記従来の液晶表示装置は、一方の電極と他方の電極を絶縁膜を介して積層させた構造の容量素子を備えたものである。この構造からなる液晶表示装置は、ゲート信号線とたとえば平行に配置された固定の電位が印加される容量信号線がなく、上述したクロストークは発生しない。しかし、該容量素子は、2個の各薄膜トランジスタの出力電圧を前記の各電極に接続されただけの構成となっている。このため、薄膜トランジスタにゲートオフ電圧が印加されている保持期間中において該容量素子の電位はフローティング状態となって固定されておらず、他の電位を有するゲート信号線等との間の寄生容量に応じて振られてしまうという不都合が生じる。
【0013】
特に、該薄膜トランジスタのゲート電位がオンからオフに変化する際に、ゲート信号線の一部で構成されるゲート電極とソース電極との間に発生する寄生容量によって電極電位が著しく低下してしまうという動作点悪化の不都合が発生することが本発明者自らの実験で明らかになっている。
【0014】
さらに、上記各2個の薄膜トランジスタからの出力電圧をそれぞれ電極へ伝達させ、これをゲート信号線と同層の配線で構成された容量信号線と絶縁膜を介して該電極の間に容量素子を構成することを考えた場合、容量信号線が下層にそれぞれの電極を上層に配置することによってのいわゆる画素の開口率の低下を免れ得ない。
【0015】
本発明は、このような事情に基づいてなされたものであり、その目的は、薄膜トランジスタのゲート電位がオンからオフに変化する際に、画素電極の電位が著しく低下してしまう動作点悪化の不都合を解消した液晶表示装置を提供することにある。
【0016】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0021】
手段
本発明による液晶表示装置は、たとえば、基板上の画素領域に、第1ドレイン信号線から第1スイッチング素子を介して信号が供給される第1電極と、第2ドレイン信号線から第2スイッチング素子を介して信号が供給される第2電極とを備え、該第1電極と第2電極の間の電位差で液晶を挙動させるものであって、
前記第1電極および第2電極は、前記第1ドレイン信号線および第2ドレイン信号線に対して絶縁膜を介して異なる層に形成されているとともに、
その一部が前記第1ドレイン信号線および第2ドレイン信号線に重ねられて構成されていることを特徴とするものである。
【0022】
手段
本発明による液晶表示装置は、たとえば、手段の構成を前提とし、前記第1電極はその一部において前記第1ドレイン信号線および第2ドレイン信号線のそれぞれと重ねられて構成され、前記第2電極はその一部において前記第1ドレイン信号線および第2ドレイン信号線のそれぞれと重ねられて構成されていることを特徴とするものである。
【0023】
手段
本発明による液晶表示装置は、たとえば、手段の構成を前提とし、前記第1電極の前記第1ドレイン信号線と重ねられる部分と前記第2電極の前記第1ドレイン信号線と重ねられる部分はほぼ同じ個所であり、前記第1電極の前記第2ドレイン信号線と重ねられる部分と前記第2電極の前記第2ドレイン信号線と重ねられる部分はほぼ同じ個所であることを特徴とするものである。
【0024】
手段
本発明による液晶表示装置は、たとえば、手段の構成を前提とし、前記第1電極の前記第1ドレイン信号線と重ねられる部分、前記第2電極の前記第1ドレイン信号線と重ねられる部分、前記第1電極の前記第2ドレイン信号線と重ねられる部分、前記第2電極の前記第2ドレイン信号線と重ねられる部分は、それぞれの電極とドレイン信号線の間で保持容量を構成することを特徴とするものである。
【0025】
手段
本発明による液晶表示装置は、たとえば、手段の構成を前提とし、前記第1電極の前記第1ドレイン信号線と重ねられる部分の保持容量の容量値と前記第1電極の前記第2ドレイン信号線と重ねられる部分の保持容量の容量値はほぼ等しく、かつ、前記第2電極の前記第1ドレイン信号線と重ねられる部分の保持容量の容量値と前記第2電極の前記第2ドレイン信号線と重ねられる部分の保持容量の容量値はほぼ等しいことを特徴とするものである。
【0027】
手段
本発明による液晶表示装置は、たとえば、手段の構成を前提とし、前記第1電極と前記第2電極は透光性の導電膜で構成され、それらは絶縁膜を介して異なる層として形成されているとともに、一方の電極は画素領域の大部分の領域に形成され、他方の電極は該一方の電極に重ねられた電極群によって形成されていることを特徴とするものである。
【0028】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【0029】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
【0030】
実施例1.
図3は、本発明による液晶表示装置の一実施例を示す平面図である。まず、液晶を介して互いに対向配置される各基板のうち一方の基板GLS1の液晶側の面には、そのx方向に延在しy方向に並設されるゲート信号線GLが形成され、また、y方向に延在しx方向に並設されるドレイン信号線DLが形成されている。
【0031】
ここで、これら各ドレイン信号線DLは、その隣接方向に近接、遠接、近接、……を繰り返して配置され、これにより、隣接される一対のゲート信号線GLと遠接される一対のドレイン信号線DLとで囲まれた矩形の領域(図中太字で囲まれた部分)を画素領域として形成される。
【0032】
各画素領域には、その画素領域における画素を含んでx方向に並設される画素群を選択するたとえば図中下側のゲート信号線GLからの走査信号が供給されるとともに、図中左側のドレイン信号線DL(第1のドレイン信号線DLL)からの第1の映像信号と図中右側のドレイン信号線DL(第2のドレイン信号線DLR)からの第2の映像信号とが供給されるようになっている。この画素領域の詳細な構成は後に詳述する。
【0033】
前記各ゲート信号線GLは、例えばその一端において走査信号駆動回路SCCに接続され、この走査信号駆動回路SCCによって、順次走査信号が供給されるようになっている。また、ドレイン信号線DLは、たとえばその一端において映像信号駆動回路IMCに接続され、この映像信号駆動回路IMCによって、前記走査信号の供給のタイミングに合わせて映像信号が供給されるようになっている。
【0034】
なお、走査信号駆動回路SCCおよび映像信号駆動回路IMCには、コントローラCNTLからの信号によって駆動され、該コントローラCNTLには外部から画像信号等の入力信号が供給されるようになっている。
【0035】
図1(a)は前記画素領域における構成の一実施例を示す平面図である。また、図1(b)は図1(a)の構成と幾何学的に対応させて描いた等価回路図である。さらに、図2(a)は図1(a)のII(a)−II(a)における断面図、図2(b)は図1(a)のII(b)−II(b)における断面図を示している。
【0036】
まず、たとえば透明基板GLS1の表面にそのx方向に延在しy方向に並設されるゲート信号線GLが形成されている。このゲート信号線GLは後述する第1のドレイン信号線DLL、第2のドレイン信号線DLRとで画素領域を囲むようにして形成されるようになっている。
【0037】
該画素領域にはその僅かな周辺を除く中央部の領域の全域にわたって第1の画素電極BPXが形成され、この第1の画素電極BPXのゲート信号線GLと直行する方向の各辺のそれぞれの一部には該ゲート信号線GLの延在方向と平行に延在する延在部が形成され、それぞれの延在部は後述する第1のドレイン信号線DLL、および第2のドレイン信号線DLRに重ねられるようにして形成されている。
【0038】
この第1の画素電極BPXはたとえば透光性の導電層で形成され、その材料として、たとえば、ITO (Indium Tin Oxide)、ITZO(Indium Tin Zinc Oxide)、IZO (Indium Zinc Oxide)、SnO2(酸化スズ)、In2O3(酸化インジウム)等が選択される。
【0039】
第1の画素電極BPXの図中左側に形成された延在部は保持容量Cbstlの一方の電極を構成するようになっており、第2の画素電極UPXの図中右側に形成された延在部は保持容量Cbstrの一方の電極を構成するようになっている。ここで、保持容量Cbstlの他方の電極は後述する第1のドレイン信号線DLLとなり、保持容量Cbstrの他方の電極は後述する第2のドレイン信号線DLRとなる。
【0040】
このようにゲート信号線GLおよび第1の画素電極BPXが形成された透明基板GLS1表面には、該ゲート信号線GLおよび第2の画素電極UPXをも被って第1の絶縁膜GIが形成されている。
【0041】
そして、この第1の絶縁膜GIを介して画素領域内にある前記ゲート信号線GLの上面には、該ゲート信号線GLの延在方向に沿って離間された2個の薄膜トランジスタTFTL、TFTRが形成されている。ここで、一方の薄膜トランジスタTFTLを第1の薄膜トランジスタ、他方の薄膜トランジスタTFTRを第2の薄膜トランジスタと称する。
【0042】
これら各第1の薄膜トランジスタTFTL、第2の薄膜トランジスタTFTRは、いずれも構造が同一となっており、それらは、第1絶縁膜GI上に半導体層ASを形成し、この半導体層AS上にドレイン電極とソース電極を形成することによって、前記ゲート信号線GLの一部をゲート電極、第1の絶縁膜GIをゲート絶縁膜とする逆スタガ構造のMIS(Metal Insulator Semiconductor)トランジスタが形成される。
【0043】
ここで、各第1の薄膜トランジスタTFTL、第2の薄膜トランジスタTFTRのドレイン電極およびソース電極は、第1のドレイン信号線DLL、第2のドレイン信号線DLRの形成と同時に形成されるようになっている。
【0044】
まず、第1の薄膜トランジスタTFTLのドレイン電極は前記ドレイン信号線DLLの一部がその半導体層ASの表面にまで延在されて形成され、このドレイン電極に対して該第1の薄膜トランジスタTFTLのチャネル長に相当する長さに離間されてソース電極SDが形成されている。このソース電極SDは第1の画素電極BPXと接続させるため画素領域内に若干延在するようにして形成されている。同様に、第2の薄膜トランジスタTFTRのドレイン電極は前記第2のドレイン信号線DLRの一部がその半導体層ASの表面にまで延在されて形成され、このドレイン電極に対して該薄膜トランジスタTFTRのチャネル長に相当する分だけ離間されてソース電極SDが形成されている。このソース電極SDは後述する第2の画素電極UPXと接続されるため画素領域内に若干延在するようにして形成されている。
【0045】
このように、各第1の薄膜トランジスタTFTL、第2の薄膜トランジスタTFTRが形成された基板GLS1の表面には、該第1の薄膜トランジスタTFTL、第2の薄膜トランジスタTFTRをも被って、第2の絶縁膜PASが形成されている。この第2の絶縁膜PASは前記各薄膜トランジスタTFTの液晶との直接の接触を回避させるための保護膜として機能するようになっている。
【0046】
そして、この第2絶縁膜PASの表面には、前記第2の電極BPXと重ね合わされるようにして、たとえば図中y方向に延在しx方向に並設される複数の帯状の電極群からなる第2の画素電極UPXがたとえば透光性の導電層で形成されている。
【0047】
ここで、この第2の画素電極UPXを構成する電極群の前記薄膜トランジスタTFTR側の端部は、それぞれ共通に接続されたパターンとなっているとともに、その一部が該第2の薄膜トランジスタTFTRのソース電極SDの上方にまで延在され、その下層の第2絶縁膜PASおよび第1の絶縁膜GIを貫通するスルーホールCNT2を通して該ソース電極に接続されている。
【0048】
この場合、前記第1の薄膜トランジスタTFTLのソース電極SDと第1の画素電極BPXとの接続において、第2の絶縁膜PASに形成されたコンタクトホールCNT1、第2の絶縁膜PASおよび第1の絶縁膜GIを貫通して形成されたコンタクトホールCNT2を通して、前記第2の画素電極UPXの材料と同じ材料層SITOでなされている。
【0049】
さらに、第2の画素電極UPXを構成する電極群のうち、第1のドレイン信号線DLLに隣接する電極はその一部が該第1のドレイン信号線DLLに重ね合わされるように延在され、この第2の画素電極と該第1のドレイン信号線DLLとの間に保持容量Custlが形成され、第2のドレイン信号線DLRに隣接する第2の画素電極UPXはその一部が該第2のドレイン信号線DLRに重ね合わされるように延在され、この第2の画素電極と該第2のドレイン信号線DLRとの間に保持容量Custrが形成されている。
【0050】
また、前記保持容量Custlは上述した保持容量Cbstlの形成個所とほぼ同じ個所に形成され、前記保持容量Custrは上述した保持容量Cbstrの形成個所とほぼ同じ個所に形成されている。
【0051】
そして、このように形成された基板GLS1の表面には、少なくとも画素領域の集合である液晶表示部の全域を被って配向膜OILが形成され、この配向膜OILは液晶と直接に接触されて該液晶の分子の初期配向方向を決定するようになっている。
【0052】
このように構成された液晶表示装置において、当該画素領域は第1のドレイン信号線DLL,第2のドレイン信号線DLRおよび走査配線GLに囲まれた内側の領域から構成される。
【0053】
表示の動作電圧は,前記第1のドレイン信号線DLLの信号電圧を,ゲート信号線GLにゲートオン電圧が印加された期間、すなわち選択期間に、第1の薄膜トランジスタTFTLからコンタクトCNT1及びCNT2を経て画素面積のほぼ全域を占有するプレーン状の第1の画素電極BPXに、前記と同じゲートオン期間に,第2のドレイン信号線DLRの信号電圧を、第2の薄膜トランジスタTFTRからコンタクトCNT2を経て第2の画素電極UPXにそれぞれ印加される。上記第1の電極BPXと第2の画素電極UPXからの電圧で液晶を駆動するようになっている。
【0054】
そして、上記第1の電極BPXと第2の電極UPXは第1の絶縁膜GIおよび第2の絶縁膜PASを介して重畳されそれ自身で画素容量からなる保持容量Cpを構成している。この保持容量Cpは、前記第1の画素電極BPXが第1のドレイン信号線DLL及び第2のドレイン信号線DLRの下部に第1の絶縁膜GIを介して延在し、それぞれの保持容量Cbstl,Cbstrをドレイン信号線DLと構成する。他方、第2の画素電極UPXは第1のドレイン信号線DLL及び第2のドレイン信号線に第2の絶縁膜PASを介してその上部に延在し,保持容量Custl,Custrを構成する。
【0055】
図1(b)は、上述した画素の構成に対応させて描いた等価回路図を示しており、ここで、Cgsl,Cgsrは、それぞれ第1の薄膜トランジスタTFTLの寄生容量、第2の薄膜トンジスタTFTRの寄生容量を示している。
【0056】
図4(a)、(b)は上述した構成の画素に供給される各信号の駆動波形を示している。この駆動波形を用いて、上述した保持容量Cbstl、Custl、Cbstr、Custrの果たすべき効果を説明する。
【0057】
図4(a)は前記第1の薄膜トランジスタTFTLの駆動波形、図4(b)は前記第2の薄膜トランジスタTFTRの駆動波形を示した図である。
【0058】
図4(a)、(b)における走査(ゲート)電圧Vgは共通であり,それぞれの図には第1のドレイン信号線DLLの電圧Vdlと第2のドレイン信号線DLRの電圧Vdrが明示されている。また、それぞれの図には、第1の薄膜トランジスタTFTL,第2の薄膜トランジスタTFTRの出力である第1の画素電極BPX及び第2の画素電極UPXのソース電圧Vbpx,Vupxも明示されている。
【0059】
ソース電圧Vbpx,Vupxはゲート電圧Vgがオンからオフに低下する際に、次の式1に示すような電圧降下(ΔVb)を起こす。
【0060】
【数1】
ΔVb=(Cgsl+Cgsr)/(Cbstl+Custl+Cbstr+Custr+Cgsl+Cgstr)×Vg ‥(式1)
この式1から明らかなように、上記低下電圧には画素容量Cpは含まれない。これは画素容量Cpは1画素に2個の薄膜トランジスタTFTを形成した場合はフローティング電位となり,上記電圧降下に影響を及ぼさないためである。そして、上記電圧降下は各ドレイン信号線DLとの間の保持容量Cbstl,Custl,Cbstr,Custrがなければその値はVgに等しくなり、ソース電位はゲートのオフ電圧以下になり誤動作することになる。
【0061】
一方、図4(a)、(b)で明らかとなるように、一方の信号線電圧Vdlと他方の信号線電圧Vdrは常に基準電圧Vcに対して対称となっているので、4つの保持容量値すなわち、Cbstl,Custl,Cbstr,Custrをほぼ同じ値で設定できればソース電圧Vbpx,Vupxはドレイン電圧振幅に対しても安定に動作するようになる。
【0062】
さらに、このような動作を図2に示す断面図を用いてさらに詳述する。
【0063】
まず、図2(a)に示す断面図において、ゲート信号線GLにいわゆるオフゲート信号が供給される際は、第1の画素電極BPXと第2の画素電極UPXはそれに蓄積されている電荷がフローティング状態となる。
【0064】
すなわち、第1のドレイン信号線DLLからの第1の映像信号は、コンタクトホールCNT1、コンタクトホールCNT2を通して画素領域の全域を占有する第1の画素電極BPXへ供給されるようになる。一方、第2のドレイン信号線DLRからの第2の映像信号は、コンタクトホールCNT2から第2の画素電極UPXへ供給されるようになる。
【0065】
第1の薄膜トランジスタTFTLおよび第2の薄膜トランジスタTFTRは、それぞれ、透明基板GLS1上にゲート信号線GLをゲート電極、その上部にたとえばSiNで形成されゲート絶縁膜となる第1の絶縁膜GI、たとえばアモルファスシリコンからなる半導体層AS、第1の薄膜トランジスタTFTLにおいて電位取り出しのための第1のドレイン信号線DLL、第2の薄膜トランジスタTFTRにおいて電位取り出しのための第2のドレイン信号線DLR,さらに、これら上部にたとえばSiNで被覆された第2の絶縁膜PASで構成されている。
【0066】
液晶表示は第1の画素電極BPX、および第2の画素電極UPXの間に発生する電界が液晶LCにも及び、これにより液晶LCが電圧に応じて透過率が変化することになる。ここで、前記第1の画素電極BPX上には、第1の絶縁膜GI及び第2の絶縁膜PASの積層膜を挟んで、第2の画素電極UPXが重なっており、この部分において大きな画素容量Cpを構成する。
【0067】
しかし、この画素容量Cpは,ゲート信号線GLのオフ状態では第1の薄膜トランジスタTFTLおよび第2の薄膜トランジスタTFTRがそれぞれオフとなり、いわゆる電源配線であるゲート信号線GL、第1のドレイン信号線DLL、あるいは第2のドレイン信号線DLRと意図的に容量接続されていないため、この容量に蓄えられた電荷はフローティング状態となる。
【0068】
図2(b)は、一画素に備えられる前記保持容量素子Custl、Cbstl、Custr、Cbstrの構成が示されている。
【0069】
まず、第1のドレイン信号線DLLの信号電圧は第1の画素電極BPXに,第2のドレイン信号線DLRの信号電圧は第2の画素電極UPXに伝えられることは上述した通りである。
【0070】
前記第1の画素電極BPXは、その一方の辺の一部において第1のドレイン信号線DLLと、他方の辺の一部において第2のドレイン信号線DLRと、第1の絶縁膜GIを介して重畳されるようにして延在している。これにより、第1のドレイン信号線DLLとの交差部分に保持容量Cbstl,第2のドレイン信号線DLRとの交差部分に保持容量Cbstrを構成している。
【0071】
ここで、第1の画素電極BPXは、第1のドレイン信号線DLLの左側に隣接する画素領域の第2のドレイン信号線DLRと重なることなく延在され、第2のドレイン信号線DLRの右側に隣接する画素領域の第1のドレイン信号線DLLと重なることなく延在されている。
【0072】
また、前記第2の画素電極UPXは、その一方の辺の一部において第1のドレイン信号線DLLと、他方の辺の一部において第2のドレイン信号線DLRと、第2の絶縁膜PASを介して重畳されるようにして延在している。これにより、第1のドレイン信号線DLLとの交差部分に保持容量Custl,第2のドレイン信号線DLRとの交差部分に保持容量Custrを構成している。
【0073】
ここで、第2の画素電極UPXは、第1のドレイン信号線DLLの左側に隣接する画素領域の第2のドレイン信号線DLRと重なることなく延在され、第2のドレイン信号線DLLの右側に隣接する画素領域の第1のドレイン信号線DLLと重なることなく延在されている。
【0074】
前記第1のドレイン信号線DLLの近傍に形成された保持容量Custl及びCbstlと第2のドレイン信号線DLRの近傍に形成された保持容量Custr及びCbstrの平面配置は、図1(a)に示したように、各ドレイン信号線DLの形成領域であって同じ位置ではなく入れ子状態で互い違いに配置されている。これは開口率の向上と同一平面内でのショート不良を低減するために有効だからである。
【0075】
一方,保持容量Custl、Cbstl、Custr、Cbstrのそれぞれの値は、各ドレイン信号線DLと第1の絶縁膜GIあるいは第2の絶縁膜PASを挟んで形成された画素電極PXの交差面積で設定されるが、安定動作を図る上では、それらの値はほぼ等しく構成することが望ましい。
【0076】
すなわち、第1の画素電極BPXと第2の画素電極UPXで構成される画素容量Cpに蓄えられる大きな電荷は第1の薄膜トランジスタTFTLおよび第2の薄膜トランジスタTFTRを駆動させるゲート信号線GLの走査信号がオフの場合にフローティング状態になる。
【0077】
従って、例えば第1のドレイン信号線DLLと第1の画素電極BPXの間に保持容量Cbstlだけしか形成されていない場合、保持期間中に該保持容量Cbstlを介して、第1の画素電極BPXのソース電位は大きく第1のドレイン信号線DLLの電位に応じて大きく変動してしまうことになる。
【0078】
本実施例による画素の駆動では、第1のドレイン信号線DLLにおける映像信号の振幅と第2のドイレン信号線DLRにおける映像信号の振幅は、その絶対値は同じで、振幅の方向は逆に設定されている。このため、第2のドレイン信号線DLRと第1の画素電極BPXとの間に保持容量Cbstrを形成することによって、各映像信号の振幅に対する第1の画素電極BPXの電位変動は抑えられることになる。
【0079】
同様に、第2の画素電極UPXのソース電位の安定化のために保持容量CustlとCustrをほぼ同じ値に設定されることで動作を安定させることができる。
【0080】
実施例2.
図5(a)は前記画素領域における構成の他の実施例を示す平面図である。また、図5(b)は図1(a)の構成と幾何学的に対応させて描いた等価回路図である。さらに、図6(a)は図5(a)のVI(a)−VI(a)における断面図、図6(b)は図5(a)のVI(b)−VI(b)における断面図を示している。
【0081】
図5(a)は実施例1の図1(a)に対応する図であり、該図1(a)の場合と比較して異なる構成は、第1の画素電極BPXを一方の電極とする保持容量Cbstの他方の電極として、また、第2の画素電極UPXを一方の電極とする保持容量Custの他方の電極として、それぞれ、ゲート信号線GLとほぼ平行に配置されて形成された保持容量信号線STLを用いて構成したことにある。
【0082】
ここで、該保持容量信号線STLはゲート信号線GLの形成の際に同時に形成される信号線となっている。このため、保持容量信号線STLを被う第1の絶縁膜GIの表面には第1の画素電極BPXが形成され、この第1の画素電極BPXを被う第2の絶縁膜の表面には第2の画素電極UPXが形成される層構造をなしている。
【0083】
そして、保持容量配線STLはその延在方向に沿って、第1の画素電極BPXと第2の画素電極UPXのいずれもが重なった領域、第1の画素電極BPXのみが積層された領域を交互に形成するように構成されている。
【0084】
ここで、前者の領域は第1の画素電極BPXの電位、すなわち第1のドレイン信号線DLLからの映像信号が第1の薄膜トランジスタTFTLを通して供給される信号電位の動作を安定化するために形成した保持容量Cbstを構成し、後者の領域は第2の画素電極UPXの電位、すなわち第2のドレイン信号線DLRからの映像信号を第2の薄膜トランジスタTFTRを通して供給される信号電位を安定化するために形成した保持容量Custを構成している。
【0085】
さらに、このような動作を図6に示す断面図を用いてさらに詳述する。
【0086】
図6(a)において、第1のドレイン信号線DLLからの映像信号はゲート信号線GLにオン電圧(走査信号)を印加した場合に第1の薄膜トランジスタTFTLがオンし、そのソース電極SDを経て第1の画素電極BPXへ供給される。一方,第2のドレイン信号線DLRからの映像信号は同様に第2の薄膜トランジスタTFTRのオン状態時に、そのソース電極SDを経て第2の画素電極UPXに供給される。
【0087】
第1の薄膜トランジスタTFTLおよび第2の薄膜トランジスタTFTRは同じ走査信号(電圧)に対してオンされるので上記各薄膜トランジスタからの映像信号は、第2の画素電極UPX、第1の画素電極BPX、第2の絶縁膜PASから構成される画素容量Cpに充電され、この電荷による液晶中への電界でインプレーンの液晶動作が可能となる。
【0088】
また、図6(b)において、保持容量信号線STLはゲート信号線GLと同層に形成され、この保持容量信号線STLの上層に形成される第1の画素電極BPXと第2の画素電極UPXとの間には、該保持容量信号線STLの走行方向に沿って、保持容量Custと保持容量Cbstとが交互に形成されている。
【0089】
第1の画素電極BPXは画素領域の僅かな周辺を除く中央部の全域に形成され、これをそのまま、保持容量信号線STL上に第1の絶縁膜GIを介して延在させた場合、第1の画素電極BPXに対する保持容量のみが形成されてしまい、走査信号がオンからオフに低下する際に第2の画素電極UPXが寄生容量の影響で動作点が低下してしまうことになる。
【0090】
このことから、前記第1の画素電極BPXは、保持容量信号線STL上において、該保持容量信号線STLの走行方向に沿って並設された複数の切り欠きを設け、該切欠きが形成されていない部分にて保持容量Cbstを形成するとともに、該切欠きの部分において第2の画素電極UPXを延在させ、この延在部と前記保持容量信号線STLとの間に保持容量Custを形成している。
【0091】
ここで、保持容量CustとCbstはその容量値をほぼ同一の値に設定させることが動作が最も安定する。第1の画素電極BPXと第2の画素電極UPXと保持容量信号線STLの間に介在される絶縁膜の厚さが異なるので、前記値の設定は第1の画素電極BPXと保持容量信号線STLの交差面積、および第2の画素電極UPXと保持容量信号線STLの交差面積をそれぞれ調整することが望ましい。
【0092】
このことから、本実施例では,第2の画素電極UPXと保持容量信号線STLの交差面積が、第1の画素電極BPXと保持容量信号線STLの交差面積より大きくなる。
【0093】
また、本実施例では保持容量信号線STLと第2の画素電極UPXとの間の誘電体膜は第1の絶縁膜GIと第2の絶縁膜PASの積層体となり、保持容量信号線STLと第1の画素電極BPXとの間の誘電膜は第1の絶縁膜GIのみである。アモルファスシリコンで薄膜トランジスタを構成する場合、一般に、下層の絶縁膜より上層の絶縁膜の成膜に必要とする温度は高くなる。従って,第1の絶縁膜GIは第2の絶縁膜PASより良質な膜となる。両者を積層した場合、それぞれ単層膜よりショート不良に対する冗長性は高まることになる。従って、本実施例の保持容量に対するショート不良は、第2の絶縁膜PASからなる単独膜を保持容量とした実施例1の場合に比べてショート不良率が低減できるという効果を奏する。
【0094】
実施例3.
図7は、前記画素領域における構成の他の実施例を示す断面図で、図6(b)に対応した図となっている。
【0095】
図6(b)の場合と比較して異なる構成は、第2の画素電極UPXが保持容量信号線STL上にて該保持容量信号線STLの走行方向に沿って互いに接続された構成となっていることにある。この保持容量信号線STLと重畳する部分およびその近傍を除いた部分において前記第2の画素電極UPXは複数の電極が並設された電極群で構成されていることは図6(b)の場合と同様となっている。
【0096】
これにより、第2の画素電極UPXは、保持容量信号線STLの上方において、第1の画素電極BPXと重畳する部分が形成されるが、重畳しない部分においては該保持容量信号線STLとの間に保持容量Custが形成されることになる。
【0097】
そして、この保持容量Custは、該保持容量信号線STLと第2の画素電極UPXとの重畳面積を大きくとれる構成となっていることから、その容量の値を大きくできる。
【0098】
このため、該保持容量Custを所定の値に設定する際には、該保持容量配線STLの線幅を狭く構成でき、結果として画素の開口率を向上させることができるようになる。
【0099】
すなわち、保持容量信号線STLの走行方向に沿って、保持容量CbstとCustが交互に隙間なく配置される構成となり、該保持容量CbstとCustのそれぞれの容量値を等しく設定するのにもその設計を容易にすることができる。また、この実施例において、第1の画素電極BPXの切欠き数は特に制約されないことはいうまでもない。
【0100】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【0101】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置によれば、その薄膜トランジスタのゲート電位がオンからオフに変化する際に、画素電極の電位が著しく低下してしまう動作点悪化の不都合を解消させることができる。
【図面の簡単な説明】
【図1】本発明による液晶表示装置の画素の一実施例を示す平面図、それに対応する等価回路図である。
【図2】図1のII(a)−II(a)線、およびII(b)−II(b)線における断面図である。
【図3】本発明による液晶表示装置の一実施例を示す平面図である。
【図4】本発明による液晶表示装置の画素に供給される信号の波形とそのタイミングチャートである。
【図5】本発明による液晶表示装置の画素の他の実施例を示す平面図、それに対応する等価回路図である。
【図6】図5のVI(a)−VI(a)線、およびVI(b)−VI(b)線における断面図である。
【図7】本発明による液晶表示装置の画素の他の実施例を示す断面図である。
【符号の説明】
GLS…透明基板、GL…ゲート信号線、DLL…第1のドレイン信号線、DLR…第2のドレイン信号線、TFTL…第1の薄膜トランジスタ、TFTR…第2の薄膜トランジスタ、BPX…第1の画素電極、UPX…第2の画素電極、GI…第1の絶縁膜、PAS…第2の絶縁膜、AS…半導体層、OIL…配向膜、LC…液晶、Custl,Cbstl,Custr,Cbstr,Cp…保持容量。

Claims (6)

  1. 基板上の画素領域に、第1ドレイン信号線から第1スイッチング素子を介して信号が供給される第1電極と、第2ドレイン信号線から第2スイッチング素子を介して信号が供給される第2電極とを備え、該第1電極と第2電極の間の電位差で液晶を挙動させるものであって、
    前記第1電極および第2電極は、前記第1ドレイン信号線および第2ドレイン信号線に対して絶縁膜を介して異なる層に形成されているとともに、
    その一部が前記第1ドレイン信号線および第2ドレイン信号線に重ねられて構成されていることを特徴とする液晶表示装置。
  2. 前記第1電極はその一部において前記第1ドレイン信号線および第2ドレイン信号線のそれぞれと重ねられて構成され、前記第2電極はその一部において前記第1ドレイン信号線および第2ドレイン信号線のそれぞれと重ねられて構成されていることを特徴とする請求項に記載の液晶表示装置。
  3. 前記第1電極の前記第1ドレイン信号線と重ねられる部分と前記第2電極の前記第1ドレイン信号線と重ねられる部分はほぼ同じ個所であり、前記第1電極の前記第2ドレイン信号線と重ねられる部分と前記第2電極の前記第2ドレイン信号線と重ねられる部分はほぼ同じ個所であることを特徴とする請求項に記載の液晶表示装置。
  4. 前記第1電極の前記第1ドレイン信号線と重ねられる部分、前記第2電極の前記第1ドレイン信号線と重ねられる部分、前記第1電極の前記第2ドレイン信号線と重ねられる部分、前記第2電極の前記第2ドレイン信号線と重ねられる部分は、それぞれの電極とドレイン信号線の間で保持容量を構成することを特徴とする請求項に記載の液晶表示装置。
  5. 前記第1電極の前記第1ドレイン信号線と重ねられる部分の保持容量の容量値と前記第1電極の前記第2ドレイン信号線と重ねられる部分の保持容量の容量値はほぼ等しく、かつ、前記第2電極の前記第1ドレイン信号線と重ねられる部分の保持容量の容量値と前記第2電極の前記第2ドレイン信号線と重ねられる部分の保持容量の容量値はほぼ等しいことを特徴とする請求項に記載の液晶表示装置。
  6. 前記第1電極と前記第2電極は透光性の導電膜で構成され、それらは絶縁膜を介して異なる層として形成されているとともに、一方の電極は画素領域の大部分の領域に形成され、他方の電極は該一方の電極に重ねられた電極群によって形成されていることを特徴とする請求項に記載の液晶表示装置。
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