JP4241238B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に関する。
【０００２】
【従来の技術】
液晶を介して対向配置される各基板のうち一方の基板の液晶側の各画素領域に、画素電極と対向電極とを備え、これら各電極との間に基板とほぼ平行な電界を発生せしめて当該画素領域の液晶の光透過率を制御するものが知られている。
【０００３】
このうち、前記各電極はそれぞれ絶縁膜を介して配置され、そのうちの一方の電極は画素領域の周辺を除く中央部の全域に形成されているとともに、他方の電極は該一方の電極に重ね合わされていわゆる櫛歯状の電極群として形成され、かつそれらの電極は透光性の導電層で構成したものが知られている。
【０００４】
このような液晶表示装置はたとえば特許文献１に開示され、いわゆるインプレーンスイッチング型の液晶表示装置と称されている。
【０００５】
また、上記構成において、一方の電極にはゲート信号線からの走査信号によってオンされる第１の薄膜トランジスタを介して第１のドレイン信号線からの第１の映像信号が供給されるとともに、他方の電極にはやはり前記走査信号によってオンされる第２の薄膜トランジスタを介して第２のドレイン信号線からの第２の映像信号が供給されるように構成したものが特許文献２に開示されている。
【０００６】
このように構成された液晶表示装置は、一つの画素中に設けた2個の薄膜トランジスタに対して、２本のドレイン信号線を配置し、一方の薄膜トランジスタには一方のドレイン信号線からの一方の電圧を、他方の薄膜トランジスタには他方のトレイン信号線からの他方の電圧を印加し、これらの２つの電圧のほぼ中点電位に相当する基準電位に対して、一方の電圧を正極に、他方の電圧を負極にして、これらを１つのフレーム期間の電圧としている。
【０００７】
この動作により、画素内の一方の電極と他方の電極の差電圧が液晶に印加され、これに液晶電圧の交流化のために次のフレーム期間には一方の電極と他方の電極の極性を入れ替えるようにしている。
【０００８】
これにより、たとえば1画素中に1個の薄膜トランジスタを配置させたインプレーンスイッチング型で該薄膜トランジスタに接続された画素電極の電位を他方の電極の電位に対して上下に交流化した方式のものに比べ、交流化された差電圧をほぼ半分にできることになる。
【０００９】
このことから、液晶の駆動電圧を低減でき低消費電力の液晶表示装置を得ることができる。
【００１０】
【特許文献１】
特開2002-90781号公報
【特許文献２】
特開2000-338462号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、このような構成であっても、液晶表示装置の画面が大型化した場合、消費電力が増加することはもちろんのこと、画素電極を一方の電極としゲート信号線あるいは容量信号線を他方の電極とする保持容量の値が増加し、これが表示パターンによって一方の極性のみを充電するモードとなって該ゲート信号線あるいは容量信号線の配線遅延が増加し、背景に対して四角ウインドウパターンを表示した際に該ゲート信号線あるいは容量信号線の方向にいわゆるクロストークと称される帯状の影ができてしまうということが指摘されている。
【００１２】
一方、一画素中に２個の薄膜トラジスタを形成した上記従来の液晶表示装置は、一方の電極と他方の電極を絶縁膜を介して積層させた構造の容量素子を備えたものである。この構造からなる液晶表示装置は、ゲート信号線とたとえば平行に配置された固定の電位が印加される容量信号線がなく、上述したクロストークは発生しない。しかし、該容量素子は、２個の各薄膜トランジスタの出力電圧を前記の各電極に接続されただけの構成となっている。このため、薄膜トランジスタにゲートオフ電圧が印加されている保持期間中において該容量素子の電位はフローティング状態となって固定されておらず、他の電位を有するゲート信号線等との間の寄生容量に応じて振られてしまうという不都合が生じる。
【００１３】
特に、該薄膜トランジスタのゲート電位がオンからオフに変化する際に、ゲート信号線の一部で構成されるゲート電極とソース電極との間に発生する寄生容量によって電極電位が著しく低下してしまうという動作点悪化の不都合が発生することが本発明者自らの実験で明らかになっている。
【００１４】
さらに、上記各２個の薄膜トランジスタからの出力電圧をそれぞれ電極へ伝達させ、これをゲート信号線と同層の配線で構成された容量信号線と絶縁膜を介して該電極の間に容量素子を構成することを考えた場合、容量信号線が下層にそれぞれの電極を上層に配置することによってのいわゆる画素の開口率の低下を免れ得ない。
【００１５】
本発明は、このような事情に基づいてなされたものであり、その目的は、薄膜トランジスタのゲート電位がオンからオフに変化する際に、画素電極の電位が著しく低下してしまう動作点悪化の不都合を解消した液晶表示装置を提供することにある。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００２１】
手段１．
本発明による液晶表示装置は、たとえば、基板上の画素領域に、第１ドレイン信号線から第１スイッチング素子を介して信号が供給される第１電極と、第２ドレイン信号線から第２スイッチング素子を介して信号が供給される第２電極とを備え、該第１電極と第２電極の間の電位差で液晶を挙動させるものであって、
前記第１電極および第２電極は、前記第１ドレイン信号線および第２ドレイン信号線に対して絶縁膜を介して異なる層に形成されているとともに、
その一部が前記第１ドレイン信号線および第２ドレイン信号線に重ねられて構成されていることを特徴とするものである。
【００２２】
手段２．
本発明による液晶表示装置は、たとえば、手段１の構成を前提とし、前記第１電極はその一部において前記第１ドレイン信号線および第２ドレイン信号線のそれぞれと重ねられて構成され、前記第２電極はその一部において前記第１ドレイン信号線および第２ドレイン信号線のそれぞれと重ねられて構成されていることを特徴とするものである。
【００２３】
手段３．
本発明による液晶表示装置は、たとえば、手段２の構成を前提とし、前記第１電極の前記第１ドレイン信号線と重ねられる部分と前記第２電極の前記第１ドレイン信号線と重ねられる部分はほぼ同じ個所であり、前記第１電極の前記第２ドレイン信号線と重ねられる部分と前記第２電極の前記第２ドレイン信号線と重ねられる部分はほぼ同じ個所であることを特徴とするものである。
【００２４】
手段４．
本発明による液晶表示装置は、たとえば、手段２の構成を前提とし、前記第１電極の前記第１ドレイン信号線と重ねられる部分、前記第２電極の前記第１ドレイン信号線と重ねられる部分、前記第１電極の前記第２ドレイン信号線と重ねられる部分、前記第２電極の前記第２ドレイン信号線と重ねられる部分は、それぞれの電極とドレイン信号線の間で保持容量を構成することを特徴とするものである。
【００２５】
手段５．
本発明による液晶表示装置は、たとえば、手段４の構成を前提とし、前記第１電極の前記第１ドレイン信号線と重ねられる部分の保持容量の容量値と前記第１電極の前記第２ドレイン信号線と重ねられる部分の保持容量の容量値はほぼ等しく、かつ、前記第２電極の前記第１ドレイン信号線と重ねられる部分の保持容量の容量値と前記第２電極の前記第２ドレイン信号線と重ねられる部分の保持容量の容量値はほぼ等しいことを特徴とするものである。
【００２７】
手段６．
本発明による液晶表示装置は、たとえば、手段１の構成を前提とし、前記第１電極と前記第２電極は透光性の導電膜で構成され、それらは絶縁膜を介して異なる層として形成されているとともに、一方の電極は画素領域の大部分の領域に形成され、他方の電極は該一方の電極に重ねられた電極群によって形成されていることを特徴とするものである。
【００２８】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００２９】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
【００３０】
実施例１．
図３は、本発明による液晶表示装置の一実施例を示す平面図である。まず、液晶を介して互いに対向配置される各基板のうち一方の基板ＧＬＳ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成され、また、ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。
【００３１】
ここで、これら各ドレイン信号線ＤＬは、その隣接方向に近接、遠接、近接、……を繰り返して配置され、これにより、隣接される一対のゲート信号線ＧＬと遠接される一対のドレイン信号線ＤＬとで囲まれた矩形の領域（図中太字で囲まれた部分）を画素領域として形成される。
【００３２】
各画素領域には、その画素領域における画素を含んでｘ方向に並設される画素群を選択するたとえば図中下側のゲート信号線ＧＬからの走査信号が供給されるとともに、図中左側のドレイン信号線ＤＬ（第１のドレイン信号線ＤＬＬ）からの第１の映像信号と図中右側のドレイン信号線ＤＬ（第２のドレイン信号線ＤＬＲ）からの第２の映像信号とが供給されるようになっている。この画素領域の詳細な構成は後に詳述する。
【００３３】
前記各ゲート信号線ＧＬは、例えばその一端において走査信号駆動回路ＳＣＣに接続され、この走査信号駆動回路ＳＣＣによって、順次走査信号が供給されるようになっている。また、ドレイン信号線ＤＬは、たとえばその一端において映像信号駆動回路ＩＭＣに接続され、この映像信号駆動回路ＩＭＣによって、前記走査信号の供給のタイミングに合わせて映像信号が供給されるようになっている。
【００３４】
なお、走査信号駆動回路ＳＣＣおよび映像信号駆動回路ＩＭＣには、コントローラＣＮＴＬからの信号によって駆動され、該コントローラＣＮＴＬには外部から画像信号等の入力信号が供給されるようになっている。
【００３５】
図１（ａ）は前記画素領域における構成の一実施例を示す平面図である。また、図１（ｂ）は図１（ａ）の構成と幾何学的に対応させて描いた等価回路図である。さらに、図２（ａ）は図１（ａ）のII（ａ）−II（ａ）における断面図、図２（ｂ）は図１（ａ）のII（ｂ）−II（ｂ）における断面図を示している。
【００３６】
まず、たとえば透明基板ＧＬＳ１の表面にそのｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成されている。このゲート信号線ＧＬは後述する第１のドレイン信号線ＤＬＬ、第２のドレイン信号線ＤＬＲとで画素領域を囲むようにして形成されるようになっている。
【００３７】
該画素領域にはその僅かな周辺を除く中央部の領域の全域にわたって第１の画素電極ＢＰＸが形成され、この第１の画素電極ＢＰＸのゲート信号線ＧＬと直行する方向の各辺のそれぞれの一部には該ゲート信号線ＧＬの延在方向と平行に延在する延在部が形成され、それぞれの延在部は後述する第１のドレイン信号線ＤＬＬ、および第２のドレイン信号線ＤＬＲに重ねられるようにして形成されている。
【００３８】
この第１の画素電極ＢＰＸはたとえば透光性の導電層で形成され、その材料として、たとえば、ITO (Indium Tin Oxide)、ITZO(Indium Tin Zinc Oxide)、IZO (Indium Zinc Oxide)、SnO2（酸化スズ）、In2O3（酸化インジウム）等が選択される。
【００３９】
第１の画素電極ＢＰＸの図中左側に形成された延在部は保持容量Ｃｂｓｔｌの一方の電極を構成するようになっており、第２の画素電極ＵＰＸの図中右側に形成された延在部は保持容量Ｃｂｓｔｒの一方の電極を構成するようになっている。ここで、保持容量Ｃｂｓｔｌの他方の電極は後述する第１のドレイン信号線ＤＬＬとなり、保持容量Ｃｂｓｔｒの他方の電極は後述する第２のドレイン信号線ＤＬＲとなる。
【００４０】
このようにゲート信号線ＧＬおよび第１の画素電極ＢＰＸが形成された透明基板ＧＬＳ１表面には、該ゲート信号線ＧＬおよび第２の画素電極ＵＰＸをも被って第１の絶縁膜ＧＩが形成されている。
【００４１】
そして、この第１の絶縁膜ＧＩを介して画素領域内にある前記ゲート信号線ＧＬの上面には、該ゲート信号線ＧＬの延在方向に沿って離間された２個の薄膜トランジスタＴＦＴＬ、ＴＦＴＲが形成されている。ここで、一方の薄膜トランジスタＴＦＴＬを第１の薄膜トランジスタ、他方の薄膜トランジスタＴＦＴＲを第２の薄膜トランジスタと称する。
【００４２】
これら各第１の薄膜トランジスタＴＦＴＬ、第２の薄膜トランジスタＴＦＴＲは、いずれも構造が同一となっており、それらは、第１絶縁膜ＧＩ上に半導体層ＡＳを形成し、この半導体層ＡＳ上にドレイン電極とソース電極を形成することによって、前記ゲート信号線ＧＬの一部をゲート電極、第１の絶縁膜ＧＩをゲート絶縁膜とする逆スタガ構造のＭＩＳ（Metal Insulator Semiconductor）トランジスタが形成される。
【００４３】
ここで、各第１の薄膜トランジスタＴＦＴＬ、第２の薄膜トランジスタＴＦＴＲのドレイン電極およびソース電極は、第１のドレイン信号線ＤＬＬ、第２のドレイン信号線ＤＬＲの形成と同時に形成されるようになっている。
【００４４】
まず、第１の薄膜トランジスタＴＦＴＬのドレイン電極は前記ドレイン信号線ＤＬＬの一部がその半導体層ＡＳの表面にまで延在されて形成され、このドレイン電極に対して該第１の薄膜トランジスタＴＦＴＬのチャネル長に相当する長さに離間されてソース電極ＳＤが形成されている。このソース電極ＳＤは第１の画素電極ＢＰＸと接続させるため画素領域内に若干延在するようにして形成されている。同様に、第２の薄膜トランジスタＴＦＴＲのドレイン電極は前記第２のドレイン信号線ＤＬＲの一部がその半導体層ＡＳの表面にまで延在されて形成され、このドレイン電極に対して該薄膜トランジスタＴＦＴＲのチャネル長に相当する分だけ離間されてソース電極ＳＤが形成されている。このソース電極ＳＤは後述する第２の画素電極ＵＰＸと接続されるため画素領域内に若干延在するようにして形成されている。
【００４５】
このように、各第１の薄膜トランジスタＴＦＴＬ、第２の薄膜トランジスタＴＦＴＲが形成された基板ＧＬＳ１の表面には、該第１の薄膜トランジスタＴＦＴＬ、第２の薄膜トランジスタＴＦＴＲをも被って、第２の絶縁膜ＰＡＳが形成されている。この第２の絶縁膜ＰＡＳは前記各薄膜トランジスタＴＦＴの液晶との直接の接触を回避させるための保護膜として機能するようになっている。
【００４６】
そして、この第２絶縁膜ＰＡＳの表面には、前記第２の電極ＢＰＸと重ね合わされるようにして、たとえば図中ｙ方向に延在しｘ方向に並設される複数の帯状の電極群からなる第２の画素電極ＵＰＸがたとえば透光性の導電層で形成されている。
【００４７】
ここで、この第２の画素電極ＵＰＸを構成する電極群の前記薄膜トランジスタＴＦＴＲ側の端部は、それぞれ共通に接続されたパターンとなっているとともに、その一部が該第２の薄膜トランジスタＴＦＴＲのソース電極ＳＤの上方にまで延在され、その下層の第２絶縁膜ＰＡＳおよび第１の絶縁膜ＧＩを貫通するスルーホールＣＮＴ２を通して該ソース電極に接続されている。
【００４８】
この場合、前記第１の薄膜トランジスタＴＦＴＬのソース電極ＳＤと第１の画素電極ＢＰＸとの接続において、第２の絶縁膜ＰＡＳに形成されたコンタクトホールＣＮＴ１、第２の絶縁膜ＰＡＳおよび第１の絶縁膜ＧＩを貫通して形成されたコンタクトホールＣＮＴ２を通して、前記第２の画素電極ＵＰＸの材料と同じ材料層ＳＩＴＯでなされている。
【００４９】
さらに、第２の画素電極ＵＰＸを構成する電極群のうち、第１のドレイン信号線ＤＬＬに隣接する電極はその一部が該第１のドレイン信号線ＤＬＬに重ね合わされるように延在され、この第２の画素電極と該第１のドレイン信号線ＤＬＬとの間に保持容量Ｃｕｓｔｌが形成され、第２のドレイン信号線ＤＬＲに隣接する第２の画素電極ＵＰＸはその一部が該第２のドレイン信号線ＤＬＲに重ね合わされるように延在され、この第２の画素電極と該第２のドレイン信号線ＤＬＲとの間に保持容量Ｃｕｓｔｒが形成されている。
【００５０】
また、前記保持容量Ｃｕｓｔｌは上述した保持容量Ｃｂｓｔｌの形成個所とほぼ同じ個所に形成され、前記保持容量Ｃｕｓｔｒは上述した保持容量Ｃｂｓｔｒの形成個所とほぼ同じ個所に形成されている。
【００５１】
そして、このように形成された基板ＧＬＳ１の表面には、少なくとも画素領域の集合である液晶表示部の全域を被って配向膜ＯＩＬが形成され、この配向膜ＯＩＬは液晶と直接に接触されて該液晶の分子の初期配向方向を決定するようになっている。
【００５２】
このように構成された液晶表示装置において、当該画素領域は第１のドレイン信号線ＤＬＬ，第２のドレイン信号線ＤＬＲおよび走査配線ＧＬに囲まれた内側の領域から構成される。
【００５３】
表示の動作電圧は，前記第１のドレイン信号線ＤＬＬの信号電圧を，ゲート信号線ＧＬにゲートオン電圧が印加された期間、すなわち選択期間に、第１の薄膜トランジスタＴＦＴＬからコンタクトＣＮＴ１及びＣＮＴ２を経て画素面積のほぼ全域を占有するプレーン状の第１の画素電極ＢＰＸに、前記と同じゲートオン期間に，第２のドレイン信号線ＤＬＲの信号電圧を、第２の薄膜トランジスタＴＦＴＲからコンタクトＣＮＴ２を経て第２の画素電極ＵＰＸにそれぞれ印加される。上記第１の電極ＢＰＸと第２の画素電極ＵＰＸからの電圧で液晶を駆動するようになっている。
【００５４】
そして、上記第１の電極ＢＰＸと第２の電極ＵＰＸは第１の絶縁膜ＧＩおよび第２の絶縁膜ＰＡＳを介して重畳されそれ自身で画素容量からなる保持容量Ｃｐを構成している。この保持容量Ｃｐは、前記第１の画素電極ＢＰＸが第１のドレイン信号線ＤＬＬ及び第２のドレイン信号線ＤＬＲの下部に第１の絶縁膜ＧＩを介して延在し、それぞれの保持容量Ｃｂｓｔｌ，Ｃｂｓｔｒをドレイン信号線ＤＬと構成する。他方、第２の画素電極ＵＰＸは第１のドレイン信号線ＤＬＬ及び第２のドレイン信号線に第２の絶縁膜ＰＡＳを介してその上部に延在し，保持容量Ｃｕｓｔｌ，Ｃｕｓｔｒを構成する。
【００５５】
図１（ｂ）は、上述した画素の構成に対応させて描いた等価回路図を示しており、ここで、Ｃｇｓｌ，Ｃｇｓｒは、それぞれ第１の薄膜トランジスタＴＦＴＬの寄生容量、第２の薄膜トランジスタＴＦＴＲの寄生容量を示している。
【００５６】
図４（ａ）、（ｂ）は上述した構成の画素に供給される各信号の駆動波形を示している。この駆動波形を用いて、上述した保持容量Ｃｂｓｔｌ、Ｃｕｓｔｌ、Ｃｂｓｔｒ、Ｃｕｓｔｒの果たすべき効果を説明する。
【００５７】
図４（ａ）は前記第１の薄膜トランジスタＴＦＴＬの駆動波形、図４（ｂ）は前記第２の薄膜トランジスタＴＦＴＲの駆動波形を示した図である。
【００５８】
図４（ａ）、（ｂ）における走査（ゲート）電圧Ｖｇは共通であり，それぞれの図には第1のドレイン信号線ＤＬＬの電圧Ｖｄｌと第２のドレイン信号線ＤＬＲの電圧Ｖｄｒが明示されている。また、それぞれの図には、第1の薄膜トランジスタＴＦＴＬ，第２の薄膜トランジスタＴＦＴＲの出力である第１の画素電極ＢＰＸ及び第２の画素電極ＵＰＸのソース電圧Ｖｂｐｘ，Ｖｕｐｘも明示されている。
【００５９】
ソース電圧Ｖｂｐｘ，Ｖｕｐｘはゲート電圧Ｖｇがオンからオフに低下する際に、次の式１に示すような電圧降下（ΔＶｂ）を起こす。
【００６０】
【数１】
ΔＶｂ＝（Ｃｇｓｌ＋Ｃｇｓｒ）/（Ｃｂｓｔｌ＋Ｃｕｓｔｌ＋Ｃｂｓｔｒ＋Ｃｕｓｔｒ＋Ｃｇｓｌ＋Ｃｇｓｔｒ）×Ｖｇ ‥（式１）
この式１から明らかなように、上記低下電圧には画素容量Ｃｐは含まれない。これは画素容量Ｃｐは1画素に２個の薄膜トランジスタＴＦＴを形成した場合はフローティング電位となり，上記電圧降下に影響を及ぼさないためである。そして、上記電圧降下は各ドレイン信号線ＤＬとの間の保持容量Ｃｂｓｔｌ，Ｃｕｓｔｌ，Ｃｂｓｔｒ，Ｃｕｓｔｒがなければその値はＶｇに等しくなり、ソース電位はゲートのオフ電圧以下になり誤動作することになる。
【００６１】
一方、図４（ａ）、（ｂ）で明らかとなるように、一方の信号線電圧Ｖｄｌと他方の信号線電圧Ｖｄｒは常に基準電圧Ｖｃに対して対称となっているので、４つの保持容量値すなわち、Ｃｂｓｔｌ，Ｃｕｓｔｌ，Ｃｂｓｔｒ，Ｃｕｓｔｒをほぼ同じ値で設定できればソース電圧Ｖｂｐｘ，Ｖｕｐｘはドレイン電圧振幅に対しても安定に動作するようになる。
【００６２】
さらに、このような動作を図２に示す断面図を用いてさらに詳述する。
【００６３】
まず、図２（ａ）に示す断面図において、ゲート信号線ＧＬにいわゆるオフゲート信号が供給される際は、第１の画素電極ＢＰＸと第２の画素電極ＵＰＸはそれに蓄積されている電荷がフローティング状態となる。
【００６４】
すなわち、第1のドレイン信号線ＤＬＬからの第1の映像信号は、コンタクトホールＣＮＴ１、コンタクトホールＣＮＴ２を通して画素領域の全域を占有する第１の画素電極ＢＰＸへ供給されるようになる。一方、第２のドレイン信号線ＤＬＲからの第２の映像信号は、コンタクトホールＣＮＴ２から第２の画素電極ＵＰＸへ供給されるようになる。
【００６５】
第１の薄膜トランジスタＴＦＴＬおよび第２の薄膜トランジスタＴＦＴＲは、それぞれ、透明基板ＧＬＳ１上にゲート信号線ＧＬをゲート電極、その上部にたとえばＳｉＮで形成されゲート絶縁膜となる第１の絶縁膜ＧＩ、たとえばアモルファスシリコンからなる半導体層ＡＳ、第１の薄膜トランジスタＴＦＴＬにおいて電位取り出しのための第１のドレイン信号線ＤＬＬ、第２の薄膜トランジスタＴＦＴＲにおいて電位取り出しのための第２のドレイン信号線ＤＬＲ，さらに、これら上部にたとえばＳｉＮで被覆された第２の絶縁膜ＰＡＳで構成されている。
【００６６】
液晶表示は第１の画素電極ＢＰＸ、および第２の画素電極ＵＰＸの間に発生する電界が液晶ＬＣにも及び、これにより液晶ＬＣが電圧に応じて透過率が変化することになる。ここで、前記第１の画素電極ＢＰＸ上には、第１の絶縁膜ＧＩ及び第２の絶縁膜ＰＡＳの積層膜を挟んで、第２の画素電極ＵＰＸが重なっており、この部分において大きな画素容量Ｃｐを構成する。
【００６７】
しかし、この画素容量Ｃｐは，ゲート信号線ＧＬのオフ状態では第１の薄膜トランジスタＴＦＴＬおよび第２の薄膜トランジスタＴＦＴＲがそれぞれオフとなり、いわゆる電源配線であるゲート信号線ＧＬ、第1のドレイン信号線ＤＬＬ、あるいは第２のドレイン信号線ＤＬＲと意図的に容量接続されていないため、この容量に蓄えられた電荷はフローティング状態となる。
【００６８】
図２（ｂ）は、一画素に備えられる前記保持容量素子Ｃｕｓｔｌ、Ｃｂｓｔｌ、Ｃｕｓｔｒ、Ｃｂｓｔｒの構成が示されている。
【００６９】
まず、第1のドレイン信号線ＤＬＬの信号電圧は第１の画素電極ＢＰＸに，第２のドレイン信号線ＤＬＲの信号電圧は第２の画素電極ＵＰＸに伝えられることは上述した通りである。
【００７０】
前記第１の画素電極ＢＰＸは、その一方の辺の一部において第1のドレイン信号線ＤＬＬと、他方の辺の一部において第２のドレイン信号線ＤＬＲと、第１の絶縁膜ＧＩを介して重畳されるようにして延在している。これにより、第1のドレイン信号線ＤＬＬとの交差部分に保持容量Ｃｂｓｔｌ，第２のドレイン信号線ＤＬＲとの交差部分に保持容量Ｃｂｓｔｒを構成している。
【００７１】
ここで、第１の画素電極ＢＰＸは、第1のドレイン信号線ＤＬＬの左側に隣接する画素領域の第２のドレイン信号線ＤＬＲと重なることなく延在され、第２のドレイン信号線ＤＬＲの右側に隣接する画素領域の第１のドレイン信号線ＤＬＬと重なることなく延在されている。
【００７２】
また、前記第２の画素電極ＵＰＸは、その一方の辺の一部において第1のドレイン信号線ＤＬＬと、他方の辺の一部において第２のドレイン信号線ＤＬＲと、第２の絶縁膜ＰＡＳを介して重畳されるようにして延在している。これにより、第1のドレイン信号線ＤＬＬとの交差部分に保持容量Ｃｕｓｔｌ，第２のドレイン信号線ＤＬＲとの交差部分に保持容量Ｃｕｓｔｒを構成している。
【００７３】
ここで、第２の画素電極ＵＰＸは、第1のドレイン信号線ＤＬＬの左側に隣接する画素領域の第２のドレイン信号線ＤＬＲと重なることなく延在され、第２のドレイン信号線ＤＬＬの右側に隣接する画素領域の第１のドレイン信号線ＤＬＬと重なることなく延在されている。
【００７４】
前記第1のドレイン信号線ＤＬＬの近傍に形成された保持容量Ｃｕｓｔｌ及びＣｂｓｔｌと第２のドレイン信号線ＤＬＲの近傍に形成された保持容量Ｃｕｓｔｒ及びＣｂｓｔｒの平面配置は、図１（ａ）に示したように、各ドレイン信号線ＤＬの形成領域であって同じ位置ではなく入れ子状態で互い違いに配置されている。これは開口率の向上と同一平面内でのショート不良を低減するために有効だからである。
【００７５】
一方，保持容量Ｃｕｓｔｌ、Ｃｂｓｔｌ、Ｃｕｓｔｒ、Ｃｂｓｔｒのそれぞれの値は、各ドレイン信号線ＤＬと第１の絶縁膜ＧＩあるいは第２の絶縁膜ＰＡＳを挟んで形成された画素電極ＰＸの交差面積で設定されるが、安定動作を図る上では、それらの値はほぼ等しく構成することが望ましい。
【００７６】
すなわち、第１の画素電極ＢＰＸと第２の画素電極ＵＰＸで構成される画素容量Ｃｐに蓄えられる大きな電荷は第１の薄膜トランジスタＴＦＴＬおよび第２の薄膜トランジスタＴＦＴＲを駆動させるゲート信号線ＧＬの走査信号がオフの場合にフローティング状態になる。
【００７７】
従って、例えば第1のドレイン信号線ＤＬＬと第１の画素電極ＢＰＸの間に保持容量Ｃｂｓｔｌだけしか形成されていない場合、保持期間中に該保持容量Ｃｂｓｔｌを介して、第１の画素電極ＢＰＸのソース電位は大きく第1のドレイン信号線ＤＬＬの電位に応じて大きく変動してしまうことになる。
【００７８】
本実施例による画素の駆動では、第1のドレイン信号線ＤＬＬにおける映像信号の振幅と第２のドイレン信号線ＤＬＲにおける映像信号の振幅は、その絶対値は同じで、振幅の方向は逆に設定されている。このため、第２のドレイン信号線ＤＬＲと第１の画素電極ＢＰＸとの間に保持容量Ｃｂｓｔｒを形成することによって、各映像信号の振幅に対する第１の画素電極ＢＰＸの電位変動は抑えられることになる。
【００７９】
同様に、第２の画素電極ＵＰＸのソース電位の安定化のために保持容量ＣｕｓｔｌとＣｕｓｔｒをほぼ同じ値に設定されることで動作を安定させることができる。
【００８０】
実施例２．
図５（ａ）は前記画素領域における構成の他の実施例を示す平面図である。また、図５（ｂ）は図１（ａ）の構成と幾何学的に対応させて描いた等価回路図である。さらに、図６（ａ）は図５（ａ）のVI（ａ）−VI（ａ）における断面図、図６（ｂ）は図５（ａ）のVI（ｂ）−VI（ｂ）における断面図を示している。
【００８１】
図５（ａ）は実施例１の図１（ａ）に対応する図であり、該図１（ａ）の場合と比較して異なる構成は、第１の画素電極ＢＰＸを一方の電極とする保持容量Ｃｂｓｔの他方の電極として、また、第２の画素電極ＵＰＸを一方の電極とする保持容量Ｃｕｓｔの他方の電極として、それぞれ、ゲート信号線ＧＬとほぼ平行に配置されて形成された保持容量信号線ＳＴＬを用いて構成したことにある。
【００８２】
ここで、該保持容量信号線ＳＴＬはゲート信号線ＧＬの形成の際に同時に形成される信号線となっている。このため、保持容量信号線ＳＴＬを被う第１の絶縁膜ＧＩの表面には第１の画素電極ＢＰＸが形成され、この第１の画素電極ＢＰＸを被う第２の絶縁膜の表面には第２の画素電極ＵＰＸが形成される層構造をなしている。
【００８３】
そして、保持容量配線ＳＴＬはその延在方向に沿って、第１の画素電極ＢＰＸと第２の画素電極ＵＰＸのいずれもが重なった領域、第１の画素電極ＢＰＸのみが積層された領域を交互に形成するように構成されている。
【００８４】
ここで、前者の領域は第１の画素電極ＢＰＸの電位、すなわち第1のドレイン信号線ＤＬＬからの映像信号が第1の薄膜トランジスタＴＦＴＬを通して供給される信号電位の動作を安定化するために形成した保持容量Ｃｂｓｔを構成し、後者の領域は第２の画素電極ＵＰＸの電位、すなわち第２のドレイン信号線ＤＬＲからの映像信号を第２の薄膜トランジスタＴＦＴＲを通して供給される信号電位を安定化するために形成した保持容量Ｃｕｓｔを構成している。
【００８５】
さらに、このような動作を図６に示す断面図を用いてさらに詳述する。
【００８６】
図６（ａ）において、第1のドレイン信号線ＤＬＬからの映像信号はゲート信号線ＧＬにオン電圧（走査信号）を印加した場合に第1の薄膜トランジスタＴＦＴＬがオンし、そのソース電極ＳＤを経て第１の画素電極ＢＰＸへ供給される。一方，第２のドレイン信号線ＤＬＲからの映像信号は同様に第２の薄膜トランジスタＴＦＴＲのオン状態時に、そのソース電極ＳＤを経て第２の画素電極ＵＰＸに供給される。
【００８７】
第１の薄膜トランジスタＴＦＴＬおよび第２の薄膜トランジスタＴＦＴＲは同じ走査信号（電圧）に対してオンされるので上記各薄膜トランジスタからの映像信号は、第２の画素電極ＵＰＸ、第１の画素電極ＢＰＸ、第２の絶縁膜ＰＡＳから構成される画素容量Ｃｐに充電され、この電荷による液晶中への電界でインプレーンの液晶動作が可能となる。
【００８８】
また、図６（ｂ）において、保持容量信号線ＳＴＬはゲート信号線ＧＬと同層に形成され、この保持容量信号線ＳＴＬの上層に形成される第１の画素電極ＢＰＸと第２の画素電極ＵＰＸとの間には、該保持容量信号線ＳＴＬの走行方向に沿って、保持容量Ｃｕｓｔと保持容量Ｃｂｓｔとが交互に形成されている。
【００８９】
第１の画素電極ＢＰＸは画素領域の僅かな周辺を除く中央部の全域に形成され、これをそのまま、保持容量信号線ＳＴＬ上に第１の絶縁膜ＧＩを介して延在させた場合、第１の画素電極ＢＰＸに対する保持容量のみが形成されてしまい、走査信号がオンからオフに低下する際に第２の画素電極ＵＰＸが寄生容量の影響で動作点が低下してしまうことになる。
【００９０】
このことから、前記第１の画素電極ＢＰＸは、保持容量信号線ＳＴＬ上において、該保持容量信号線ＳＴＬの走行方向に沿って並設された複数の切り欠きを設け、該切欠きが形成されていない部分にて保持容量Ｃｂｓｔを形成するとともに、該切欠きの部分において第２の画素電極ＵＰＸを延在させ、この延在部と前記保持容量信号線ＳＴＬとの間に保持容量Ｃｕｓｔを形成している。
【００９１】
ここで、保持容量ＣｕｓｔとＣｂｓｔはその容量値をほぼ同一の値に設定させることが動作が最も安定する。第１の画素電極ＢＰＸと第２の画素電極ＵＰＸと保持容量信号線ＳＴＬの間に介在される絶縁膜の厚さが異なるので、前記値の設定は第１の画素電極ＢＰＸと保持容量信号線ＳＴＬの交差面積、および第２の画素電極ＵＰＸと保持容量信号線ＳＴＬの交差面積をそれぞれ調整することが望ましい。
【００９２】
このことから、本実施例では，第２の画素電極ＵＰＸと保持容量信号線ＳＴＬの交差面積が、第１の画素電極ＢＰＸと保持容量信号線ＳＴＬの交差面積より大きくなる。
【００９３】
また、本実施例では保持容量信号線ＳＴＬと第２の画素電極ＵＰＸとの間の誘電体膜は第１の絶縁膜ＧＩと第２の絶縁膜ＰＡＳの積層体となり、保持容量信号線ＳＴＬと第１の画素電極ＢＰＸとの間の誘電膜は第１の絶縁膜ＧＩのみである。アモルファスシリコンで薄膜トランジスタを構成する場合、一般に、下層の絶縁膜より上層の絶縁膜の成膜に必要とする温度は高くなる。従って，第１の絶縁膜ＧＩは第２の絶縁膜ＰＡＳより良質な膜となる。両者を積層した場合、それぞれ単層膜よりショート不良に対する冗長性は高まることになる。従って、本実施例の保持容量に対するショート不良は、第２の絶縁膜ＰＡＳからなる単独膜を保持容量とした実施例１の場合に比べてショート不良率が低減できるという効果を奏する。
【００９４】
実施例３．
図７は、前記画素領域における構成の他の実施例を示す断面図で、図６（ｂ）に対応した図となっている。
【００９５】
図６（ｂ）の場合と比較して異なる構成は、第２の画素電極ＵＰＸが保持容量信号線ＳＴＬ上にて該保持容量信号線ＳＴＬの走行方向に沿って互いに接続された構成となっていることにある。この保持容量信号線ＳＴＬと重畳する部分およびその近傍を除いた部分において前記第２の画素電極ＵＰＸは複数の電極が並設された電極群で構成されていることは図６（ｂ）の場合と同様となっている。
【００９６】
これにより、第２の画素電極ＵＰＸは、保持容量信号線ＳＴＬの上方において、第１の画素電極ＢＰＸと重畳する部分が形成されるが、重畳しない部分においては該保持容量信号線ＳＴＬとの間に保持容量Ｃｕｓｔが形成されることになる。
【００９７】
そして、この保持容量Ｃｕｓｔは、該保持容量信号線ＳＴＬと第２の画素電極ＵＰＸとの重畳面積を大きくとれる構成となっていることから、その容量の値を大きくできる。
【００９８】
このため、該保持容量Ｃｕｓｔを所定の値に設定する際には、該保持容量配線ＳＴＬの線幅を狭く構成でき、結果として画素の開口率を向上させることができるようになる。
【００９９】
すなわち、保持容量信号線ＳＴＬの走行方向に沿って、保持容量ＣｂｓｔとＣｕｓｔが交互に隙間なく配置される構成となり、該保持容量ＣｂｓｔとＣｕｓｔのそれぞれの容量値を等しく設定するのにもその設計を容易にすることができる。また、この実施例において、第１の画素電極ＢＰＸの切欠き数は特に制約されないことはいうまでもない。
【０１００】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【０１０１】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置によれば、その薄膜トランジスタのゲート電位がオンからオフに変化する際に、画素電極の電位が著しく低下してしまう動作点悪化の不都合を解消させることができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の画素の一実施例を示す平面図、それに対応する等価回路図である。
【図２】図１のII（ａ）−II（ａ）線、およびII（ｂ）−II（ｂ）線における断面図である。
【図３】本発明による液晶表示装置の一実施例を示す平面図である。
【図４】本発明による液晶表示装置の画素に供給される信号の波形とそのタイミングチャートである。
【図５】本発明による液晶表示装置の画素の他の実施例を示す平面図、それに対応する等価回路図である。
【図６】図５のVI（ａ）−VI（ａ）線、およびVI（ｂ）−VI（ｂ）線における断面図である。
【図７】本発明による液晶表示装置の画素の他の実施例を示す断面図である。
【符号の説明】
ＧＬＳ…透明基板、ＧＬ…ゲート信号線、ＤＬＬ…第１のドレイン信号線、ＤＬＲ…第２のドレイン信号線、ＴＦＴＬ…第１の薄膜トランジスタ、ＴＦＴＲ…第２の薄膜トランジスタ、ＢＰＸ…第１の画素電極、ＵＰＸ…第２の画素電極、ＧＩ…第１の絶縁膜、ＰＡＳ…第２の絶縁膜、ＡＳ…半導体層、ＯＩＬ…配向膜、ＬＣ…液晶、Ｃｕｓｔｌ，Ｃｂｓｔｌ，Ｃｕｓｔｒ，Ｃｂｓｔｒ，Ｃｐ…保持容量。
【発明の属する技術分野】
本発明は液晶表示装置に関する。
【０００２】
【従来の技術】
液晶を介して対向配置される各基板のうち一方の基板の液晶側の各画素領域に、画素電極と対向電極とを備え、これら各電極との間に基板とほぼ平行な電界を発生せしめて当該画素領域の液晶の光透過率を制御するものが知られている。
【０００３】
このうち、前記各電極はそれぞれ絶縁膜を介して配置され、そのうちの一方の電極は画素領域の周辺を除く中央部の全域に形成されているとともに、他方の電極は該一方の電極に重ね合わされていわゆる櫛歯状の電極群として形成され、かつそれらの電極は透光性の導電層で構成したものが知られている。
【０００４】
このような液晶表示装置はたとえば特許文献１に開示され、いわゆるインプレーンスイッチング型の液晶表示装置と称されている。
【０００５】
また、上記構成において、一方の電極にはゲート信号線からの走査信号によってオンされる第１の薄膜トランジスタを介して第１のドレイン信号線からの第１の映像信号が供給されるとともに、他方の電極にはやはり前記走査信号によってオンされる第２の薄膜トランジスタを介して第２のドレイン信号線からの第２の映像信号が供給されるように構成したものが特許文献２に開示されている。
【０００６】
このように構成された液晶表示装置は、一つの画素中に設けた2個の薄膜トランジスタに対して、２本のドレイン信号線を配置し、一方の薄膜トランジスタには一方のドレイン信号線からの一方の電圧を、他方の薄膜トランジスタには他方のトレイン信号線からの他方の電圧を印加し、これらの２つの電圧のほぼ中点電位に相当する基準電位に対して、一方の電圧を正極に、他方の電圧を負極にして、これらを１つのフレーム期間の電圧としている。
【０００７】
この動作により、画素内の一方の電極と他方の電極の差電圧が液晶に印加され、これに液晶電圧の交流化のために次のフレーム期間には一方の電極と他方の電極の極性を入れ替えるようにしている。
【０００８】
これにより、たとえば1画素中に1個の薄膜トランジスタを配置させたインプレーンスイッチング型で該薄膜トランジスタに接続された画素電極の電位を他方の電極の電位に対して上下に交流化した方式のものに比べ、交流化された差電圧をほぼ半分にできることになる。
【０００９】
このことから、液晶の駆動電圧を低減でき低消費電力の液晶表示装置を得ることができる。
【００１０】
【特許文献１】
特開2002-90781号公報
【特許文献２】
特開2000-338462号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、このような構成であっても、液晶表示装置の画面が大型化した場合、消費電力が増加することはもちろんのこと、画素電極を一方の電極としゲート信号線あるいは容量信号線を他方の電極とする保持容量の値が増加し、これが表示パターンによって一方の極性のみを充電するモードとなって該ゲート信号線あるいは容量信号線の配線遅延が増加し、背景に対して四角ウインドウパターンを表示した際に該ゲート信号線あるいは容量信号線の方向にいわゆるクロストークと称される帯状の影ができてしまうということが指摘されている。
【００１２】
一方、一画素中に２個の薄膜トラジスタを形成した上記従来の液晶表示装置は、一方の電極と他方の電極を絶縁膜を介して積層させた構造の容量素子を備えたものである。この構造からなる液晶表示装置は、ゲート信号線とたとえば平行に配置された固定の電位が印加される容量信号線がなく、上述したクロストークは発生しない。しかし、該容量素子は、２個の各薄膜トランジスタの出力電圧を前記の各電極に接続されただけの構成となっている。このため、薄膜トランジスタにゲートオフ電圧が印加されている保持期間中において該容量素子の電位はフローティング状態となって固定されておらず、他の電位を有するゲート信号線等との間の寄生容量に応じて振られてしまうという不都合が生じる。
【００１３】
特に、該薄膜トランジスタのゲート電位がオンからオフに変化する際に、ゲート信号線の一部で構成されるゲート電極とソース電極との間に発生する寄生容量によって電極電位が著しく低下してしまうという動作点悪化の不都合が発生することが本発明者自らの実験で明らかになっている。
【００１４】
さらに、上記各２個の薄膜トランジスタからの出力電圧をそれぞれ電極へ伝達させ、これをゲート信号線と同層の配線で構成された容量信号線と絶縁膜を介して該電極の間に容量素子を構成することを考えた場合、容量信号線が下層にそれぞれの電極を上層に配置することによってのいわゆる画素の開口率の低下を免れ得ない。
【００１５】
本発明は、このような事情に基づいてなされたものであり、その目的は、薄膜トランジスタのゲート電位がオンからオフに変化する際に、画素電極の電位が著しく低下してしまう動作点悪化の不都合を解消した液晶表示装置を提供することにある。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００２１】
手段１．
本発明による液晶表示装置は、たとえば、基板上の画素領域に、第１ドレイン信号線から第１スイッチング素子を介して信号が供給される第１電極と、第２ドレイン信号線から第２スイッチング素子を介して信号が供給される第２電極とを備え、該第１電極と第２電極の間の電位差で液晶を挙動させるものであって、
前記第１電極および第２電極は、前記第１ドレイン信号線および第２ドレイン信号線に対して絶縁膜を介して異なる層に形成されているとともに、
その一部が前記第１ドレイン信号線および第２ドレイン信号線に重ねられて構成されていることを特徴とするものである。
【００２２】
手段２．
本発明による液晶表示装置は、たとえば、手段１の構成を前提とし、前記第１電極はその一部において前記第１ドレイン信号線および第２ドレイン信号線のそれぞれと重ねられて構成され、前記第２電極はその一部において前記第１ドレイン信号線および第２ドレイン信号線のそれぞれと重ねられて構成されていることを特徴とするものである。
【００２３】
手段３．
本発明による液晶表示装置は、たとえば、手段２の構成を前提とし、前記第１電極の前記第１ドレイン信号線と重ねられる部分と前記第２電極の前記第１ドレイン信号線と重ねられる部分はほぼ同じ個所であり、前記第１電極の前記第２ドレイン信号線と重ねられる部分と前記第２電極の前記第２ドレイン信号線と重ねられる部分はほぼ同じ個所であることを特徴とするものである。
【００２４】
手段４．
本発明による液晶表示装置は、たとえば、手段２の構成を前提とし、前記第１電極の前記第１ドレイン信号線と重ねられる部分、前記第２電極の前記第１ドレイン信号線と重ねられる部分、前記第１電極の前記第２ドレイン信号線と重ねられる部分、前記第２電極の前記第２ドレイン信号線と重ねられる部分は、それぞれの電極とドレイン信号線の間で保持容量を構成することを特徴とするものである。
【００２５】
手段５．
本発明による液晶表示装置は、たとえば、手段４の構成を前提とし、前記第１電極の前記第１ドレイン信号線と重ねられる部分の保持容量の容量値と前記第１電極の前記第２ドレイン信号線と重ねられる部分の保持容量の容量値はほぼ等しく、かつ、前記第２電極の前記第１ドレイン信号線と重ねられる部分の保持容量の容量値と前記第２電極の前記第２ドレイン信号線と重ねられる部分の保持容量の容量値はほぼ等しいことを特徴とするものである。
【００２７】
手段６．
本発明による液晶表示装置は、たとえば、手段１の構成を前提とし、前記第１電極と前記第２電極は透光性の導電膜で構成され、それらは絶縁膜を介して異なる層として形成されているとともに、一方の電極は画素領域の大部分の領域に形成され、他方の電極は該一方の電極に重ねられた電極群によって形成されていることを特徴とするものである。
【００２８】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００２９】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
【００３０】
実施例１．
図３は、本発明による液晶表示装置の一実施例を示す平面図である。まず、液晶を介して互いに対向配置される各基板のうち一方の基板ＧＬＳ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成され、また、ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。
【００３１】
ここで、これら各ドレイン信号線ＤＬは、その隣接方向に近接、遠接、近接、……を繰り返して配置され、これにより、隣接される一対のゲート信号線ＧＬと遠接される一対のドレイン信号線ＤＬとで囲まれた矩形の領域（図中太字で囲まれた部分）を画素領域として形成される。
【００３２】
各画素領域には、その画素領域における画素を含んでｘ方向に並設される画素群を選択するたとえば図中下側のゲート信号線ＧＬからの走査信号が供給されるとともに、図中左側のドレイン信号線ＤＬ（第１のドレイン信号線ＤＬＬ）からの第１の映像信号と図中右側のドレイン信号線ＤＬ（第２のドレイン信号線ＤＬＲ）からの第２の映像信号とが供給されるようになっている。この画素領域の詳細な構成は後に詳述する。
【００３３】
前記各ゲート信号線ＧＬは、例えばその一端において走査信号駆動回路ＳＣＣに接続され、この走査信号駆動回路ＳＣＣによって、順次走査信号が供給されるようになっている。また、ドレイン信号線ＤＬは、たとえばその一端において映像信号駆動回路ＩＭＣに接続され、この映像信号駆動回路ＩＭＣによって、前記走査信号の供給のタイミングに合わせて映像信号が供給されるようになっている。
【００３４】
なお、走査信号駆動回路ＳＣＣおよび映像信号駆動回路ＩＭＣには、コントローラＣＮＴＬからの信号によって駆動され、該コントローラＣＮＴＬには外部から画像信号等の入力信号が供給されるようになっている。
【００３５】
図１（ａ）は前記画素領域における構成の一実施例を示す平面図である。また、図１（ｂ）は図１（ａ）の構成と幾何学的に対応させて描いた等価回路図である。さらに、図２（ａ）は図１（ａ）のII（ａ）−II（ａ）における断面図、図２（ｂ）は図１（ａ）のII（ｂ）−II（ｂ）における断面図を示している。
【００３６】
まず、たとえば透明基板ＧＬＳ１の表面にそのｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成されている。このゲート信号線ＧＬは後述する第１のドレイン信号線ＤＬＬ、第２のドレイン信号線ＤＬＲとで画素領域を囲むようにして形成されるようになっている。
【００３７】
該画素領域にはその僅かな周辺を除く中央部の領域の全域にわたって第１の画素電極ＢＰＸが形成され、この第１の画素電極ＢＰＸのゲート信号線ＧＬと直行する方向の各辺のそれぞれの一部には該ゲート信号線ＧＬの延在方向と平行に延在する延在部が形成され、それぞれの延在部は後述する第１のドレイン信号線ＤＬＬ、および第２のドレイン信号線ＤＬＲに重ねられるようにして形成されている。
【００３８】
この第１の画素電極ＢＰＸはたとえば透光性の導電層で形成され、その材料として、たとえば、ITO (Indium Tin Oxide)、ITZO(Indium Tin Zinc Oxide)、IZO (Indium Zinc Oxide)、SnO2（酸化スズ）、In2O3（酸化インジウム）等が選択される。
【００３９】
第１の画素電極ＢＰＸの図中左側に形成された延在部は保持容量Ｃｂｓｔｌの一方の電極を構成するようになっており、第２の画素電極ＵＰＸの図中右側に形成された延在部は保持容量Ｃｂｓｔｒの一方の電極を構成するようになっている。ここで、保持容量Ｃｂｓｔｌの他方の電極は後述する第１のドレイン信号線ＤＬＬとなり、保持容量Ｃｂｓｔｒの他方の電極は後述する第２のドレイン信号線ＤＬＲとなる。
【００４０】
このようにゲート信号線ＧＬおよび第１の画素電極ＢＰＸが形成された透明基板ＧＬＳ１表面には、該ゲート信号線ＧＬおよび第２の画素電極ＵＰＸをも被って第１の絶縁膜ＧＩが形成されている。
【００４１】
そして、この第１の絶縁膜ＧＩを介して画素領域内にある前記ゲート信号線ＧＬの上面には、該ゲート信号線ＧＬの延在方向に沿って離間された２個の薄膜トランジスタＴＦＴＬ、ＴＦＴＲが形成されている。ここで、一方の薄膜トランジスタＴＦＴＬを第１の薄膜トランジスタ、他方の薄膜トランジスタＴＦＴＲを第２の薄膜トランジスタと称する。
【００４２】
これら各第１の薄膜トランジスタＴＦＴＬ、第２の薄膜トランジスタＴＦＴＲは、いずれも構造が同一となっており、それらは、第１絶縁膜ＧＩ上に半導体層ＡＳを形成し、この半導体層ＡＳ上にドレイン電極とソース電極を形成することによって、前記ゲート信号線ＧＬの一部をゲート電極、第１の絶縁膜ＧＩをゲート絶縁膜とする逆スタガ構造のＭＩＳ（Metal Insulator Semiconductor）トランジスタが形成される。
【００４３】
ここで、各第１の薄膜トランジスタＴＦＴＬ、第２の薄膜トランジスタＴＦＴＲのドレイン電極およびソース電極は、第１のドレイン信号線ＤＬＬ、第２のドレイン信号線ＤＬＲの形成と同時に形成されるようになっている。
【００４４】
まず、第１の薄膜トランジスタＴＦＴＬのドレイン電極は前記ドレイン信号線ＤＬＬの一部がその半導体層ＡＳの表面にまで延在されて形成され、このドレイン電極に対して該第１の薄膜トランジスタＴＦＴＬのチャネル長に相当する長さに離間されてソース電極ＳＤが形成されている。このソース電極ＳＤは第１の画素電極ＢＰＸと接続させるため画素領域内に若干延在するようにして形成されている。同様に、第２の薄膜トランジスタＴＦＴＲのドレイン電極は前記第２のドレイン信号線ＤＬＲの一部がその半導体層ＡＳの表面にまで延在されて形成され、このドレイン電極に対して該薄膜トランジスタＴＦＴＲのチャネル長に相当する分だけ離間されてソース電極ＳＤが形成されている。このソース電極ＳＤは後述する第２の画素電極ＵＰＸと接続されるため画素領域内に若干延在するようにして形成されている。
【００４５】
このように、各第１の薄膜トランジスタＴＦＴＬ、第２の薄膜トランジスタＴＦＴＲが形成された基板ＧＬＳ１の表面には、該第１の薄膜トランジスタＴＦＴＬ、第２の薄膜トランジスタＴＦＴＲをも被って、第２の絶縁膜ＰＡＳが形成されている。この第２の絶縁膜ＰＡＳは前記各薄膜トランジスタＴＦＴの液晶との直接の接触を回避させるための保護膜として機能するようになっている。
【００４６】
そして、この第２絶縁膜ＰＡＳの表面には、前記第２の電極ＢＰＸと重ね合わされるようにして、たとえば図中ｙ方向に延在しｘ方向に並設される複数の帯状の電極群からなる第２の画素電極ＵＰＸがたとえば透光性の導電層で形成されている。
【００４７】
ここで、この第２の画素電極ＵＰＸを構成する電極群の前記薄膜トランジスタＴＦＴＲ側の端部は、それぞれ共通に接続されたパターンとなっているとともに、その一部が該第２の薄膜トランジスタＴＦＴＲのソース電極ＳＤの上方にまで延在され、その下層の第２絶縁膜ＰＡＳおよび第１の絶縁膜ＧＩを貫通するスルーホールＣＮＴ２を通して該ソース電極に接続されている。
【００４８】
この場合、前記第１の薄膜トランジスタＴＦＴＬのソース電極ＳＤと第１の画素電極ＢＰＸとの接続において、第２の絶縁膜ＰＡＳに形成されたコンタクトホールＣＮＴ１、第２の絶縁膜ＰＡＳおよび第１の絶縁膜ＧＩを貫通して形成されたコンタクトホールＣＮＴ２を通して、前記第２の画素電極ＵＰＸの材料と同じ材料層ＳＩＴＯでなされている。
【００４９】
さらに、第２の画素電極ＵＰＸを構成する電極群のうち、第１のドレイン信号線ＤＬＬに隣接する電極はその一部が該第１のドレイン信号線ＤＬＬに重ね合わされるように延在され、この第２の画素電極と該第１のドレイン信号線ＤＬＬとの間に保持容量Ｃｕｓｔｌが形成され、第２のドレイン信号線ＤＬＲに隣接する第２の画素電極ＵＰＸはその一部が該第２のドレイン信号線ＤＬＲに重ね合わされるように延在され、この第２の画素電極と該第２のドレイン信号線ＤＬＲとの間に保持容量Ｃｕｓｔｒが形成されている。
【００５０】
また、前記保持容量Ｃｕｓｔｌは上述した保持容量Ｃｂｓｔｌの形成個所とほぼ同じ個所に形成され、前記保持容量Ｃｕｓｔｒは上述した保持容量Ｃｂｓｔｒの形成個所とほぼ同じ個所に形成されている。
【００５１】
そして、このように形成された基板ＧＬＳ１の表面には、少なくとも画素領域の集合である液晶表示部の全域を被って配向膜ＯＩＬが形成され、この配向膜ＯＩＬは液晶と直接に接触されて該液晶の分子の初期配向方向を決定するようになっている。
【００５２】
このように構成された液晶表示装置において、当該画素領域は第１のドレイン信号線ＤＬＬ，第２のドレイン信号線ＤＬＲおよび走査配線ＧＬに囲まれた内側の領域から構成される。
【００５３】
表示の動作電圧は，前記第１のドレイン信号線ＤＬＬの信号電圧を，ゲート信号線ＧＬにゲートオン電圧が印加された期間、すなわち選択期間に、第１の薄膜トランジスタＴＦＴＬからコンタクトＣＮＴ１及びＣＮＴ２を経て画素面積のほぼ全域を占有するプレーン状の第１の画素電極ＢＰＸに、前記と同じゲートオン期間に，第２のドレイン信号線ＤＬＲの信号電圧を、第２の薄膜トランジスタＴＦＴＲからコンタクトＣＮＴ２を経て第２の画素電極ＵＰＸにそれぞれ印加される。上記第１の電極ＢＰＸと第２の画素電極ＵＰＸからの電圧で液晶を駆動するようになっている。
【００５４】
そして、上記第１の電極ＢＰＸと第２の電極ＵＰＸは第１の絶縁膜ＧＩおよび第２の絶縁膜ＰＡＳを介して重畳されそれ自身で画素容量からなる保持容量Ｃｐを構成している。この保持容量Ｃｐは、前記第１の画素電極ＢＰＸが第１のドレイン信号線ＤＬＬ及び第２のドレイン信号線ＤＬＲの下部に第１の絶縁膜ＧＩを介して延在し、それぞれの保持容量Ｃｂｓｔｌ，Ｃｂｓｔｒをドレイン信号線ＤＬと構成する。他方、第２の画素電極ＵＰＸは第１のドレイン信号線ＤＬＬ及び第２のドレイン信号線に第２の絶縁膜ＰＡＳを介してその上部に延在し，保持容量Ｃｕｓｔｌ，Ｃｕｓｔｒを構成する。
【００５５】
図１（ｂ）は、上述した画素の構成に対応させて描いた等価回路図を示しており、ここで、Ｃｇｓｌ，Ｃｇｓｒは、それぞれ第１の薄膜トランジスタＴＦＴＬの寄生容量、第２の薄膜トランジスタＴＦＴＲの寄生容量を示している。
【００５６】
図４（ａ）、（ｂ）は上述した構成の画素に供給される各信号の駆動波形を示している。この駆動波形を用いて、上述した保持容量Ｃｂｓｔｌ、Ｃｕｓｔｌ、Ｃｂｓｔｒ、Ｃｕｓｔｒの果たすべき効果を説明する。
【００５７】
図４（ａ）は前記第１の薄膜トランジスタＴＦＴＬの駆動波形、図４（ｂ）は前記第２の薄膜トランジスタＴＦＴＲの駆動波形を示した図である。
【００５８】
図４（ａ）、（ｂ）における走査（ゲート）電圧Ｖｇは共通であり，それぞれの図には第1のドレイン信号線ＤＬＬの電圧Ｖｄｌと第２のドレイン信号線ＤＬＲの電圧Ｖｄｒが明示されている。また、それぞれの図には、第1の薄膜トランジスタＴＦＴＬ，第２の薄膜トランジスタＴＦＴＲの出力である第１の画素電極ＢＰＸ及び第２の画素電極ＵＰＸのソース電圧Ｖｂｐｘ，Ｖｕｐｘも明示されている。
【００５９】
ソース電圧Ｖｂｐｘ，Ｖｕｐｘはゲート電圧Ｖｇがオンからオフに低下する際に、次の式１に示すような電圧降下（ΔＶｂ）を起こす。
【００６０】
【数１】
ΔＶｂ＝（Ｃｇｓｌ＋Ｃｇｓｒ）/（Ｃｂｓｔｌ＋Ｃｕｓｔｌ＋Ｃｂｓｔｒ＋Ｃｕｓｔｒ＋Ｃｇｓｌ＋Ｃｇｓｔｒ）×Ｖｇ ‥（式１）
この式１から明らかなように、上記低下電圧には画素容量Ｃｐは含まれない。これは画素容量Ｃｐは1画素に２個の薄膜トランジスタＴＦＴを形成した場合はフローティング電位となり，上記電圧降下に影響を及ぼさないためである。そして、上記電圧降下は各ドレイン信号線ＤＬとの間の保持容量Ｃｂｓｔｌ，Ｃｕｓｔｌ，Ｃｂｓｔｒ，Ｃｕｓｔｒがなければその値はＶｇに等しくなり、ソース電位はゲートのオフ電圧以下になり誤動作することになる。
【００６１】
一方、図４（ａ）、（ｂ）で明らかとなるように、一方の信号線電圧Ｖｄｌと他方の信号線電圧Ｖｄｒは常に基準電圧Ｖｃに対して対称となっているので、４つの保持容量値すなわち、Ｃｂｓｔｌ，Ｃｕｓｔｌ，Ｃｂｓｔｒ，Ｃｕｓｔｒをほぼ同じ値で設定できればソース電圧Ｖｂｐｘ，Ｖｕｐｘはドレイン電圧振幅に対しても安定に動作するようになる。
【００６２】
さらに、このような動作を図２に示す断面図を用いてさらに詳述する。
【００６３】
まず、図２（ａ）に示す断面図において、ゲート信号線ＧＬにいわゆるオフゲート信号が供給される際は、第１の画素電極ＢＰＸと第２の画素電極ＵＰＸはそれに蓄積されている電荷がフローティング状態となる。
【００６４】
すなわち、第1のドレイン信号線ＤＬＬからの第1の映像信号は、コンタクトホールＣＮＴ１、コンタクトホールＣＮＴ２を通して画素領域の全域を占有する第１の画素電極ＢＰＸへ供給されるようになる。一方、第２のドレイン信号線ＤＬＲからの第２の映像信号は、コンタクトホールＣＮＴ２から第２の画素電極ＵＰＸへ供給されるようになる。
【００６５】
第１の薄膜トランジスタＴＦＴＬおよび第２の薄膜トランジスタＴＦＴＲは、それぞれ、透明基板ＧＬＳ１上にゲート信号線ＧＬをゲート電極、その上部にたとえばＳｉＮで形成されゲート絶縁膜となる第１の絶縁膜ＧＩ、たとえばアモルファスシリコンからなる半導体層ＡＳ、第１の薄膜トランジスタＴＦＴＬにおいて電位取り出しのための第１のドレイン信号線ＤＬＬ、第２の薄膜トランジスタＴＦＴＲにおいて電位取り出しのための第２のドレイン信号線ＤＬＲ，さらに、これら上部にたとえばＳｉＮで被覆された第２の絶縁膜ＰＡＳで構成されている。
【００６６】
液晶表示は第１の画素電極ＢＰＸ、および第２の画素電極ＵＰＸの間に発生する電界が液晶ＬＣにも及び、これにより液晶ＬＣが電圧に応じて透過率が変化することになる。ここで、前記第１の画素電極ＢＰＸ上には、第１の絶縁膜ＧＩ及び第２の絶縁膜ＰＡＳの積層膜を挟んで、第２の画素電極ＵＰＸが重なっており、この部分において大きな画素容量Ｃｐを構成する。
【００６７】
しかし、この画素容量Ｃｐは，ゲート信号線ＧＬのオフ状態では第１の薄膜トランジスタＴＦＴＬおよび第２の薄膜トランジスタＴＦＴＲがそれぞれオフとなり、いわゆる電源配線であるゲート信号線ＧＬ、第1のドレイン信号線ＤＬＬ、あるいは第２のドレイン信号線ＤＬＲと意図的に容量接続されていないため、この容量に蓄えられた電荷はフローティング状態となる。
【００６８】
図２（ｂ）は、一画素に備えられる前記保持容量素子Ｃｕｓｔｌ、Ｃｂｓｔｌ、Ｃｕｓｔｒ、Ｃｂｓｔｒの構成が示されている。
【００６９】
まず、第1のドレイン信号線ＤＬＬの信号電圧は第１の画素電極ＢＰＸに，第２のドレイン信号線ＤＬＲの信号電圧は第２の画素電極ＵＰＸに伝えられることは上述した通りである。
【００７０】
前記第１の画素電極ＢＰＸは、その一方の辺の一部において第1のドレイン信号線ＤＬＬと、他方の辺の一部において第２のドレイン信号線ＤＬＲと、第１の絶縁膜ＧＩを介して重畳されるようにして延在している。これにより、第1のドレイン信号線ＤＬＬとの交差部分に保持容量Ｃｂｓｔｌ，第２のドレイン信号線ＤＬＲとの交差部分に保持容量Ｃｂｓｔｒを構成している。
【００７１】
ここで、第１の画素電極ＢＰＸは、第1のドレイン信号線ＤＬＬの左側に隣接する画素領域の第２のドレイン信号線ＤＬＲと重なることなく延在され、第２のドレイン信号線ＤＬＲの右側に隣接する画素領域の第１のドレイン信号線ＤＬＬと重なることなく延在されている。
【００７２】
また、前記第２の画素電極ＵＰＸは、その一方の辺の一部において第1のドレイン信号線ＤＬＬと、他方の辺の一部において第２のドレイン信号線ＤＬＲと、第２の絶縁膜ＰＡＳを介して重畳されるようにして延在している。これにより、第1のドレイン信号線ＤＬＬとの交差部分に保持容量Ｃｕｓｔｌ，第２のドレイン信号線ＤＬＲとの交差部分に保持容量Ｃｕｓｔｒを構成している。
【００７３】
ここで、第２の画素電極ＵＰＸは、第1のドレイン信号線ＤＬＬの左側に隣接する画素領域の第２のドレイン信号線ＤＬＲと重なることなく延在され、第２のドレイン信号線ＤＬＬの右側に隣接する画素領域の第１のドレイン信号線ＤＬＬと重なることなく延在されている。
【００７４】
前記第1のドレイン信号線ＤＬＬの近傍に形成された保持容量Ｃｕｓｔｌ及びＣｂｓｔｌと第２のドレイン信号線ＤＬＲの近傍に形成された保持容量Ｃｕｓｔｒ及びＣｂｓｔｒの平面配置は、図１（ａ）に示したように、各ドレイン信号線ＤＬの形成領域であって同じ位置ではなく入れ子状態で互い違いに配置されている。これは開口率の向上と同一平面内でのショート不良を低減するために有効だからである。
【００７５】
一方，保持容量Ｃｕｓｔｌ、Ｃｂｓｔｌ、Ｃｕｓｔｒ、Ｃｂｓｔｒのそれぞれの値は、各ドレイン信号線ＤＬと第１の絶縁膜ＧＩあるいは第２の絶縁膜ＰＡＳを挟んで形成された画素電極ＰＸの交差面積で設定されるが、安定動作を図る上では、それらの値はほぼ等しく構成することが望ましい。
【００７６】
すなわち、第１の画素電極ＢＰＸと第２の画素電極ＵＰＸで構成される画素容量Ｃｐに蓄えられる大きな電荷は第１の薄膜トランジスタＴＦＴＬおよび第２の薄膜トランジスタＴＦＴＲを駆動させるゲート信号線ＧＬの走査信号がオフの場合にフローティング状態になる。
【００７７】
従って、例えば第1のドレイン信号線ＤＬＬと第１の画素電極ＢＰＸの間に保持容量Ｃｂｓｔｌだけしか形成されていない場合、保持期間中に該保持容量Ｃｂｓｔｌを介して、第１の画素電極ＢＰＸのソース電位は大きく第1のドレイン信号線ＤＬＬの電位に応じて大きく変動してしまうことになる。
【００７８】
本実施例による画素の駆動では、第1のドレイン信号線ＤＬＬにおける映像信号の振幅と第２のドイレン信号線ＤＬＲにおける映像信号の振幅は、その絶対値は同じで、振幅の方向は逆に設定されている。このため、第２のドレイン信号線ＤＬＲと第１の画素電極ＢＰＸとの間に保持容量Ｃｂｓｔｒを形成することによって、各映像信号の振幅に対する第１の画素電極ＢＰＸの電位変動は抑えられることになる。
【００７９】
同様に、第２の画素電極ＵＰＸのソース電位の安定化のために保持容量ＣｕｓｔｌとＣｕｓｔｒをほぼ同じ値に設定されることで動作を安定させることができる。
【００８０】
実施例２．
図５（ａ）は前記画素領域における構成の他の実施例を示す平面図である。また、図５（ｂ）は図１（ａ）の構成と幾何学的に対応させて描いた等価回路図である。さらに、図６（ａ）は図５（ａ）のVI（ａ）−VI（ａ）における断面図、図６（ｂ）は図５（ａ）のVI（ｂ）−VI（ｂ）における断面図を示している。
【００８１】
図５（ａ）は実施例１の図１（ａ）に対応する図であり、該図１（ａ）の場合と比較して異なる構成は、第１の画素電極ＢＰＸを一方の電極とする保持容量Ｃｂｓｔの他方の電極として、また、第２の画素電極ＵＰＸを一方の電極とする保持容量Ｃｕｓｔの他方の電極として、それぞれ、ゲート信号線ＧＬとほぼ平行に配置されて形成された保持容量信号線ＳＴＬを用いて構成したことにある。
【００８２】
ここで、該保持容量信号線ＳＴＬはゲート信号線ＧＬの形成の際に同時に形成される信号線となっている。このため、保持容量信号線ＳＴＬを被う第１の絶縁膜ＧＩの表面には第１の画素電極ＢＰＸが形成され、この第１の画素電極ＢＰＸを被う第２の絶縁膜の表面には第２の画素電極ＵＰＸが形成される層構造をなしている。
【００８３】
そして、保持容量配線ＳＴＬはその延在方向に沿って、第１の画素電極ＢＰＸと第２の画素電極ＵＰＸのいずれもが重なった領域、第１の画素電極ＢＰＸのみが積層された領域を交互に形成するように構成されている。
【００８４】
ここで、前者の領域は第１の画素電極ＢＰＸの電位、すなわち第1のドレイン信号線ＤＬＬからの映像信号が第1の薄膜トランジスタＴＦＴＬを通して供給される信号電位の動作を安定化するために形成した保持容量Ｃｂｓｔを構成し、後者の領域は第２の画素電極ＵＰＸの電位、すなわち第２のドレイン信号線ＤＬＲからの映像信号を第２の薄膜トランジスタＴＦＴＲを通して供給される信号電位を安定化するために形成した保持容量Ｃｕｓｔを構成している。
【００８５】
さらに、このような動作を図６に示す断面図を用いてさらに詳述する。
【００８６】
図６（ａ）において、第1のドレイン信号線ＤＬＬからの映像信号はゲート信号線ＧＬにオン電圧（走査信号）を印加した場合に第1の薄膜トランジスタＴＦＴＬがオンし、そのソース電極ＳＤを経て第１の画素電極ＢＰＸへ供給される。一方，第２のドレイン信号線ＤＬＲからの映像信号は同様に第２の薄膜トランジスタＴＦＴＲのオン状態時に、そのソース電極ＳＤを経て第２の画素電極ＵＰＸに供給される。
【００８７】
第１の薄膜トランジスタＴＦＴＬおよび第２の薄膜トランジスタＴＦＴＲは同じ走査信号（電圧）に対してオンされるので上記各薄膜トランジスタからの映像信号は、第２の画素電極ＵＰＸ、第１の画素電極ＢＰＸ、第２の絶縁膜ＰＡＳから構成される画素容量Ｃｐに充電され、この電荷による液晶中への電界でインプレーンの液晶動作が可能となる。
【００８８】
また、図６（ｂ）において、保持容量信号線ＳＴＬはゲート信号線ＧＬと同層に形成され、この保持容量信号線ＳＴＬの上層に形成される第１の画素電極ＢＰＸと第２の画素電極ＵＰＸとの間には、該保持容量信号線ＳＴＬの走行方向に沿って、保持容量Ｃｕｓｔと保持容量Ｃｂｓｔとが交互に形成されている。
【００８９】
第１の画素電極ＢＰＸは画素領域の僅かな周辺を除く中央部の全域に形成され、これをそのまま、保持容量信号線ＳＴＬ上に第１の絶縁膜ＧＩを介して延在させた場合、第１の画素電極ＢＰＸに対する保持容量のみが形成されてしまい、走査信号がオンからオフに低下する際に第２の画素電極ＵＰＸが寄生容量の影響で動作点が低下してしまうことになる。
【００９０】
このことから、前記第１の画素電極ＢＰＸは、保持容量信号線ＳＴＬ上において、該保持容量信号線ＳＴＬの走行方向に沿って並設された複数の切り欠きを設け、該切欠きが形成されていない部分にて保持容量Ｃｂｓｔを形成するとともに、該切欠きの部分において第２の画素電極ＵＰＸを延在させ、この延在部と前記保持容量信号線ＳＴＬとの間に保持容量Ｃｕｓｔを形成している。
【００９１】
ここで、保持容量ＣｕｓｔとＣｂｓｔはその容量値をほぼ同一の値に設定させることが動作が最も安定する。第１の画素電極ＢＰＸと第２の画素電極ＵＰＸと保持容量信号線ＳＴＬの間に介在される絶縁膜の厚さが異なるので、前記値の設定は第１の画素電極ＢＰＸと保持容量信号線ＳＴＬの交差面積、および第２の画素電極ＵＰＸと保持容量信号線ＳＴＬの交差面積をそれぞれ調整することが望ましい。
【００９２】
このことから、本実施例では，第２の画素電極ＵＰＸと保持容量信号線ＳＴＬの交差面積が、第１の画素電極ＢＰＸと保持容量信号線ＳＴＬの交差面積より大きくなる。
【００９３】
また、本実施例では保持容量信号線ＳＴＬと第２の画素電極ＵＰＸとの間の誘電体膜は第１の絶縁膜ＧＩと第２の絶縁膜ＰＡＳの積層体となり、保持容量信号線ＳＴＬと第１の画素電極ＢＰＸとの間の誘電膜は第１の絶縁膜ＧＩのみである。アモルファスシリコンで薄膜トランジスタを構成する場合、一般に、下層の絶縁膜より上層の絶縁膜の成膜に必要とする温度は高くなる。従って，第１の絶縁膜ＧＩは第２の絶縁膜ＰＡＳより良質な膜となる。両者を積層した場合、それぞれ単層膜よりショート不良に対する冗長性は高まることになる。従って、本実施例の保持容量に対するショート不良は、第２の絶縁膜ＰＡＳからなる単独膜を保持容量とした実施例１の場合に比べてショート不良率が低減できるという効果を奏する。
【００９４】
実施例３．
図７は、前記画素領域における構成の他の実施例を示す断面図で、図６（ｂ）に対応した図となっている。
【００９５】
図６（ｂ）の場合と比較して異なる構成は、第２の画素電極ＵＰＸが保持容量信号線ＳＴＬ上にて該保持容量信号線ＳＴＬの走行方向に沿って互いに接続された構成となっていることにある。この保持容量信号線ＳＴＬと重畳する部分およびその近傍を除いた部分において前記第２の画素電極ＵＰＸは複数の電極が並設された電極群で構成されていることは図６（ｂ）の場合と同様となっている。
【００９６】
これにより、第２の画素電極ＵＰＸは、保持容量信号線ＳＴＬの上方において、第１の画素電極ＢＰＸと重畳する部分が形成されるが、重畳しない部分においては該保持容量信号線ＳＴＬとの間に保持容量Ｃｕｓｔが形成されることになる。
【００９７】
そして、この保持容量Ｃｕｓｔは、該保持容量信号線ＳＴＬと第２の画素電極ＵＰＸとの重畳面積を大きくとれる構成となっていることから、その容量の値を大きくできる。
【００９８】
このため、該保持容量Ｃｕｓｔを所定の値に設定する際には、該保持容量配線ＳＴＬの線幅を狭く構成でき、結果として画素の開口率を向上させることができるようになる。
【００９９】
すなわち、保持容量信号線ＳＴＬの走行方向に沿って、保持容量ＣｂｓｔとＣｕｓｔが交互に隙間なく配置される構成となり、該保持容量ＣｂｓｔとＣｕｓｔのそれぞれの容量値を等しく設定するのにもその設計を容易にすることができる。また、この実施例において、第１の画素電極ＢＰＸの切欠き数は特に制約されないことはいうまでもない。
【０１００】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【０１０１】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置によれば、その薄膜トランジスタのゲート電位がオンからオフに変化する際に、画素電極の電位が著しく低下してしまう動作点悪化の不都合を解消させることができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の画素の一実施例を示す平面図、それに対応する等価回路図である。
【図２】図１のII（ａ）−II（ａ）線、およびII（ｂ）−II（ｂ）線における断面図である。
【図３】本発明による液晶表示装置の一実施例を示す平面図である。
【図４】本発明による液晶表示装置の画素に供給される信号の波形とそのタイミングチャートである。
【図５】本発明による液晶表示装置の画素の他の実施例を示す平面図、それに対応する等価回路図である。
【図６】図５のVI（ａ）−VI（ａ）線、およびVI（ｂ）−VI（ｂ）線における断面図である。
【図７】本発明による液晶表示装置の画素の他の実施例を示す断面図である。
【符号の説明】
ＧＬＳ…透明基板、ＧＬ…ゲート信号線、ＤＬＬ…第１のドレイン信号線、ＤＬＲ…第２のドレイン信号線、ＴＦＴＬ…第１の薄膜トランジスタ、ＴＦＴＲ…第２の薄膜トランジスタ、ＢＰＸ…第１の画素電極、ＵＰＸ…第２の画素電極、ＧＩ…第１の絶縁膜、ＰＡＳ…第２の絶縁膜、ＡＳ…半導体層、ＯＩＬ…配向膜、ＬＣ…液晶、Ｃｕｓｔｌ，Ｃｂｓｔｌ，Ｃｕｓｔｒ，Ｃｂｓｔｒ，Ｃｐ…保持容量。
Claims (6)
- 基板上の画素領域に、第１ドレイン信号線から第１スイッチング素子を介して信号が供給される第１電極と、第２ドレイン信号線から第２スイッチング素子を介して信号が供給される第２電極とを備え、該第１電極と第２電極の間の電位差で液晶を挙動させるものであって、
前記第１電極および第２電極は、前記第１ドレイン信号線および第２ドレイン信号線に対して絶縁膜を介して異なる層に形成されているとともに、
その一部が前記第１ドレイン信号線および第２ドレイン信号線に重ねられて構成されていることを特徴とする液晶表示装置。 - 前記第１電極はその一部において前記第１ドレイン信号線および第２ドレイン信号線のそれぞれと重ねられて構成され、前記第２電極はその一部において前記第１ドレイン信号線および第２ドレイン信号線のそれぞれと重ねられて構成されていることを特徴とする請求項１に記載の液晶表示装置。
- 前記第１電極の前記第１ドレイン信号線と重ねられる部分と前記第２電極の前記第１ドレイン信号線と重ねられる部分はほぼ同じ個所であり、前記第１電極の前記第２ドレイン信号線と重ねられる部分と前記第２電極の前記第２ドレイン信号線と重ねられる部分はほぼ同じ個所であることを特徴とする請求項２に記載の液晶表示装置。
- 前記第１電極の前記第１ドレイン信号線と重ねられる部分、前記第２電極の前記第１ドレイン信号線と重ねられる部分、前記第１電極の前記第２ドレイン信号線と重ねられる部分、前記第２電極の前記第２ドレイン信号線と重ねられる部分は、それぞれの電極とドレイン信号線の間で保持容量を構成することを特徴とする請求項２に記載の液晶表示装置。
- 前記第１電極の前記第１ドレイン信号線と重ねられる部分の保持容量の容量値と前記第１電極の前記第２ドレイン信号線と重ねられる部分の保持容量の容量値はほぼ等しく、かつ、前記第２電極の前記第１ドレイン信号線と重ねられる部分の保持容量の容量値と前記第２電極の前記第２ドレイン信号線と重ねられる部分の保持容量の容量値はほぼ等しいことを特徴とする請求項４に記載の液晶表示装置。
- 前記第１電極と前記第２電極は透光性の導電膜で構成され、それらは絶縁膜を介して異なる層として形成されているとともに、一方の電極は画素領域の大部分の領域に形成され、他方の電極は該一方の電極に重ねられた電極群によって形成されていることを特徴とする請求項１に記載の液晶表示装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003209552A JP4241238B2 (ja) | 2003-08-29 | 2003-08-29 | 液晶表示装置 |
| US10/893,437 US7256852B2 (en) | 2003-08-29 | 2004-07-19 | Liquid crystal display device |
| CNB2004100571837A CN100422806C (zh) | 2003-08-29 | 2004-08-27 | 液晶显示装置 |
| US11/822,396 US7440066B2 (en) | 2003-08-29 | 2007-07-05 | Liquid crystal display device |
| US12/232,650 US7898629B2 (en) | 2003-08-29 | 2008-09-22 | Liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003209552A JP4241238B2 (ja) | 2003-08-29 | 2003-08-29 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005077424A JP2005077424A (ja) | 2005-03-24 |
| JP4241238B2 true JP4241238B2 (ja) | 2009-03-18 |
Family
ID=34209034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003209552A Expired - Fee Related JP4241238B2 (ja) | 2003-08-29 | 2003-08-29 | 液晶表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US7256852B2 (ja) |
| JP (1) | JP4241238B2 (ja) |
| CN (1) | CN100422806C (ja) |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101003623B1 (ko) * | 2004-12-31 | 2010-12-23 | 엘지디스플레이 주식회사 | 횡전계 모드 액정표시장치 |
| KR20060106168A (ko) * | 2005-04-06 | 2006-10-12 | 삼성전자주식회사 | 액정표시장치 |
| TWI254444B (en) | 2005-04-19 | 2006-05-01 | Au Optronics Corp | Pixel structure and repairing method thereof |
| KR101189277B1 (ko) * | 2005-12-06 | 2012-10-09 | 삼성디스플레이 주식회사 | 액정 표시 장치 |
| KR101195942B1 (ko) * | 2006-03-20 | 2012-10-29 | 삼성전자주식회사 | 카메라 보정 방법 및 이를 이용한 3차원 물체 재구성 방법 |
| EP1843194A1 (en) | 2006-04-06 | 2007-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device, semiconductor device, and electronic appliance |
| JP5148912B2 (ja) * | 2006-04-06 | 2013-02-20 | 株式会社半導体エネルギー研究所 | 液晶表示装置及び半導体装置、並びに電子機器 |
| TWI585498B (zh) | 2006-05-16 | 2017-06-01 | 半導體能源研究所股份有限公司 | 液晶顯示裝置和半導體裝置 |
| KR101281979B1 (ko) * | 2006-06-28 | 2013-07-03 | 엘지디스플레이 주식회사 | 액정표시장치 |
| KR101252854B1 (ko) * | 2006-06-29 | 2013-04-09 | 엘지디스플레이 주식회사 | 액정 패널, 데이터 드라이버, 이를 구비한 액정표시장치 및그 구동 방법 |
| JP4981380B2 (ja) * | 2006-08-01 | 2012-07-18 | 株式会社ジャパンディスプレイイースト | 液晶表示装置 |
| JP5124133B2 (ja) * | 2006-12-22 | 2013-01-23 | エルジー ディスプレイ カンパニー リミテッド | アクティブマトリックス型表示装置 |
| KR20090027920A (ko) * | 2007-09-13 | 2009-03-18 | 삼성전자주식회사 | 표시 기판 및 이를 구비한 표시 패널 |
| JP4662494B2 (ja) * | 2007-10-16 | 2011-03-30 | 東芝モバイルディスプレイ株式会社 | 液晶表示装置 |
| KR100937850B1 (ko) * | 2008-04-04 | 2010-01-21 | 엘지디스플레이 주식회사 | 액정 표시 장치 |
| KR101432513B1 (ko) | 2008-04-22 | 2014-08-21 | 삼성디스플레이 주식회사 | 표시 패널의 구동 방법, 이를 수행하기 위한 표시 장치 |
| KR20090129805A (ko) * | 2008-06-13 | 2009-12-17 | 엘지디스플레이 주식회사 | 횡전계형 액정표시장치용 어레이 기판 |
| JP2010002504A (ja) * | 2008-06-18 | 2010-01-07 | Toshiba Mobile Display Co Ltd | 液晶表示装置 |
| KR101608852B1 (ko) * | 2008-11-18 | 2016-04-05 | 삼성디스플레이 주식회사 | 어레이 기판 및 이를 갖는 액정표시장치 |
| KR101641538B1 (ko) | 2008-12-24 | 2016-07-22 | 삼성디스플레이 주식회사 | 표시 패널 |
| KR101570399B1 (ko) | 2009-03-02 | 2015-11-30 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 |
| KR101542401B1 (ko) * | 2009-03-05 | 2015-08-07 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 액정 표시 장치의 구동 방법 |
| JP2010217486A (ja) * | 2009-03-17 | 2010-09-30 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2010217487A (ja) * | 2009-03-17 | 2010-09-30 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP5360681B2 (ja) * | 2009-03-17 | 2013-12-04 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| KR101668380B1 (ko) * | 2009-05-19 | 2016-10-24 | 삼성디스플레이 주식회사 | 액정 표시 장치 |
| JP5302101B2 (ja) | 2009-05-25 | 2013-10-02 | パナソニック液晶ディスプレイ株式会社 | 表示装置 |
| RU2011143858A (ru) * | 2009-05-29 | 2013-07-10 | Шарп Кабушики Каиша | Жидкокристаллическая панель и жидкокристаллическое дисплейное устройство |
| KR101182471B1 (ko) * | 2009-11-12 | 2012-09-12 | 하이디스 테크놀로지 주식회사 | 에프에프에스 모드 액정표시장치 및 그 제조방법 |
| JP5596330B2 (ja) | 2009-11-16 | 2014-09-24 | パナソニック液晶ディスプレイ株式会社 | 液晶表示装置及びその製造方法 |
| US20110279427A1 (en) * | 2010-05-14 | 2011-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic appliance |
| JP5766012B2 (ja) | 2010-05-21 | 2015-08-19 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP2012073341A (ja) * | 2010-09-28 | 2012-04-12 | Hitachi Displays Ltd | 液晶表示装置 |
| KR101779510B1 (ko) | 2010-11-11 | 2017-09-19 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| JP2012118199A (ja) | 2010-11-30 | 2012-06-21 | Panasonic Liquid Crystal Display Co Ltd | 液晶パネル、液晶表示装置、及びその製造方法 |
| KR101791201B1 (ko) | 2010-12-28 | 2017-10-30 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| JP5845035B2 (ja) * | 2011-09-28 | 2016-01-20 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
| JP2014199899A (ja) | 2012-08-10 | 2014-10-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| US9231002B2 (en) | 2013-05-03 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
| JP5908036B2 (ja) * | 2014-08-07 | 2016-04-26 | パナソニック液晶ディスプレイ株式会社 | 液晶表示装置 |
| CN105068348B (zh) | 2015-09-11 | 2018-03-27 | 京东方科技集团股份有限公司 | 一种阵列基板及其制造方法、显示面板及其驱动方法 |
| US10444550B1 (en) * | 2017-06-26 | 2019-10-15 | Agiltron, Inc. | Electro-optical material mounting configuration for high speed operation |
| TWI648582B (zh) | 2017-09-25 | 2019-01-21 | 友達光電股份有限公司 | 畫素結構 |
| CN109188813B (zh) * | 2018-10-09 | 2021-11-12 | 京东方科技集团股份有限公司 | 像素结构、阵列基板、显示面板 |
| CN112162425B (zh) * | 2020-10-29 | 2023-12-01 | 京东方科技集团股份有限公司 | 像素单元及其驱动方法、阵列基板和垂直配向型显示装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06148596A (ja) | 1992-10-30 | 1994-05-27 | Hitachi Ltd | アクティブマトリクス型液晶表示装置 |
| TW354380B (en) * | 1995-03-17 | 1999-03-11 | Hitachi Ltd | A liquid crystal device with a wide visual angle |
| CN2237857Y (zh) * | 1995-05-16 | 1996-10-16 | 南亚塑胶工业股份有限公司 | 一种薄膜电晶体液晶显示器的储存电容结构 |
| KR100299381B1 (ko) | 1998-08-24 | 2002-06-20 | 박종섭 | 고개구율 및 고투과율을 갖는 액정표시장치 및 그 제조방법 |
| JP3670517B2 (ja) | 1999-05-27 | 2005-07-13 | 株式会社日立製作所 | 液晶表示装置 |
| KR20020002052A (ko) * | 2000-06-29 | 2002-01-09 | 주식회사 현대 디스플레이 테크놀로지 | 프린지 필드 구동 모드 액정 표시 장치의 제조방법 |
| JP3949897B2 (ja) * | 2001-01-29 | 2007-07-25 | 株式会社日立製作所 | 液晶表示装置 |
| JP2002250937A (ja) | 2001-02-27 | 2002-09-06 | Matsushita Electric Ind Co Ltd | アクティブマトリクス液晶表示素子 |
| JP3793915B2 (ja) * | 2001-02-28 | 2006-07-05 | 株式会社日立製作所 | 液晶表示装置 |
| JP2003131636A (ja) | 2001-10-30 | 2003-05-09 | Hitachi Ltd | 液晶表示装置 |
| JP2003140188A (ja) * | 2001-11-07 | 2003-05-14 | Hitachi Ltd | 液晶表示装置 |
| JP4047586B2 (ja) * | 2002-01-10 | 2008-02-13 | Ｎｅｃ液晶テクノロジー株式会社 | 横電界方式のアクティブマトリクス型液晶表示装置 |
| JP3891846B2 (ja) * | 2002-01-15 | 2007-03-14 | 株式会社日立製作所 | 液晶表示装置 |
| KR100494455B1 (ko) * | 2003-06-11 | 2005-06-10 | 엘지.필립스 엘시디 주식회사 | 반사투과형 액정표시장치용 어레이기판 및 그 제조방법 |
| KR100741890B1 (ko) * | 2003-06-26 | 2007-07-23 | 엘지.필립스 엘시디 주식회사 | 횡전계 방식의 액정표시장치 및 그의 제조방법 |
-
2003
- 2003-08-29 JP JP2003209552A patent/JP4241238B2/ja not_active Expired - Fee Related
-
2004
- 2004-07-19 US US10/893,437 patent/US7256852B2/en active Active
- 2004-08-27 CN CNB2004100571837A patent/CN100422806C/zh not_active Expired - Fee Related
-
2007
- 2007-07-05 US US11/822,396 patent/US7440066B2/en not_active Expired - Fee Related
-
2008
- 2008-09-22 US US12/232,650 patent/US7898629B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7256852B2 (en) | 2007-08-14 |
| US7440066B2 (en) | 2008-10-21 |
| US20090040409A1 (en) | 2009-02-12 |
| US7898629B2 (en) | 2011-03-01 |
| CN1591099A (zh) | 2005-03-09 |
| JP2005077424A (ja) | 2005-03-24 |
| CN100422806C (zh) | 2008-10-01 |
| US20050046763A1 (en) | 2005-03-03 |
| US20070258019A1 (en) | 2007-11-08 |
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| JP5594177B2 (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080620 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080708 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080905 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081216 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081222 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4241238 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 Free format text: JAPANESE INTERMEDIATE CODE: R313121 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140109 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |