KR20090027920A - 표시 기판 및 이를 구비한 표시 패널 - Google Patents

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KR20090027920A
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우화성
김희섭
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삼성전자주식회사
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Abstract

투과율을 향상시키기 위한 표시 기판과 이를 구비한 표시 패널에서, 표시 기판은 박막 트랜지스터층, 제어 전극, 절연층 및 화소 전극을 포함한다. 박막 트랜지스터층은 서로 교차하는 게이트 배선과 데이터 배선에 연결된 제1 스위칭 소자를 포함한다. 제어 전극은 상기 박막 트랜지스터층 상에 형성된다. 절연층은 제어 전극 상에 형성된다. 화소 전극은 마이크로 슬릿 패턴을 포함하고 절연층 상에 제어 전극과 중첩되도록 형성되어 제1 스위칭 소자와 전기적으로 연결된다. 이에 따라, 마이크로 슬릿 패턴이 형성된 화소 전극과 유효 전압차를 갖는 제어 전극을 형성함으로써 액정의 방향성을 제어하여 투과율을 향상시킬 수 있다.
Figure P1020070093122
액정, 방향성, 투과율, 유효 전압차, 마이크로 슬릿, 프린지

Description

표시 기판 및 이를 구비한 표시 패널{DISPLAY SUBSTRATE AND DISPLAY PANEL HAVING THE SAME}
본 발명은 표시 기판과 이를 구비한 표시 패널에 관한 것으로, 보다 상세하게는 투과율을 향상시키기 위한 표시 기판과 이를 구비한 표시 패널에 관한 것이다.
일반적으로 액정 표시 장치는 화면을 바라보는 위치, 즉 시야각에 따라 디스플레이된 영상 이미자가 왜곡돼 보이는 단점을 가진다. PVA(Patterned-ITO Vertical Alignment)는 상기 시야각의 한계점을 개선하기 위해 개발된 기술 중 하나이다.
상기 PVA는 하판의 화소 전극과 상판의 공통 전극을 일정한 모양의 패턴을 형성하여 액정 셀에 전압이 인가될 때 패턴된 화소 전극 및 공통 전극의 가장자리에서 발생되는 프린지 전계(fringe electric field)를 이용하여 액정 분자를 여러 방향으로 배열시키는 기술이다.
최근 PVA 모드의 한 종류로서 하판의 화소 전극에 마이크로 슬릿을 형성하고, 상판의 공통 전극에는 패턴을 형성하는 않는 마이크로 슬릿 구조가 개발되고 있다. 상기 마이크로 슬릿 구조에서 액정 표시 패널의 투과율을 상승시키기 위해서는 마이크로 슬릿을 미세하게 형성하는 것이다. 그러나, 상기 마이크로 슬릿을 미세하게 형성하는 것은 공정 기술상 한계를 가진다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 투과율을 향상시키기 위한 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판을 구비한 표시 패널을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 박막 트랜지스터층, 제어 전극, 절연층 및 화소 전극을 포함한다. 상기 박막 트랜지스터층은 서로 교차하는 게이트 배선과 데이터 배선에 연결된 제1 스위칭 소자를 포함한다. 상기 제어 전극은 상기 박막 트랜지스터층 상에 형성된다. 상기 절연층은 상기 제어 전극 상에 형성된다. 상기 화소 전극은 마이크로 슬릿 패턴을 포함하고 상기 절연층 상에 상기 제어 전극과 중첩되도록 형성되어 상기 제1 스위칭 소자와 전기적으로 연결된다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 패널은 표시 기판 및 대향 기판을 포함한다. 상기 표시 기판은 서로 교차하는 게이트 배선과 데이터 배선에 연결된 제1 스위칭 소자를 포함하는 박막 트랜지스터층과, 상기 박 막 트랜지스터층 상에 형성된 제어 전극과, 상기 제어 전극 상에 형성된 절연층 및 마이크로 슬릿 패턴을 포함하고 상기 절연층 상에 상기 제어 전극과 중첩되도록 형성되어 상기 제1 스위칭 소자와 전기적으로 연결된 화소 전극을 포함한다. 상기 대향 기판은 상기 표시 기판과 결합하여 액정층을 수용하고, 상기 화소 전극과 마주하는 공통 전극을 포함한다.
이러한 표시 기판과 이를 구비한 표시 패널에 의하면, 마이크로 슬릿 패턴이 형성된 화소 전극과 유효 전압차를 갖는 제어 전극을 형성함으로써 액정의 방향성을 제어하여 투과율을 향상시킬 수 있다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 상세한 설명에서 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 제1 실시예에 따른 표시 패널의 평면도이다. 도 2는 도 1의 I-I'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 표시 패널은 표시 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다.
상기 표시 기판(100)은 제1 베이스 기판(101)과, 상기 제1 베이스 기판(110) 상에 형성된 박막 트랜지스터층(150), 제어 전극(170), 절연층(180) 및 화소 전극(190)을 포함한다. 상기 박막 트랜지스터층(150)은 게이트 배선(GL), 데이터 배선(DL), 제어 배선(CL), 스토리지 배선(SCL), 제1 스위칭 소자(TR1) 및 제2 스위칭 소자(TR2)를 포함한다.
구체적으로, 상기 제1 베이스 기판(101) 상에는 게이트 금속패턴이 형성된다. 상기 게이트 금속패턴은 제1 방향으로 연장된 상기 게이트 배선(GL) 및 스토리지 배선(SCL)과, 상기 게이트 배선(GL)과 연결된 상기 제1 스위칭 소자(TR1)의 제1 게이트 전극(TR1) 및 상기 제2 스위칭 소자(TR2)의 제2 게이트 전극(GE2)을 포함한다.
상기 게이트 금속패턴이 형성된 제1 베이스 기판(101) 상에는 게이트 절연층(110)이 형성된다. 상기 게이트 절연층(110) 상에 반도체층(121) 및 오믹 콘택층(122)을 포함하는 채널층이 형성된다. 상기 채널층은 상기 제1 스위칭 소자(TR1)의 제1 채널부(CH1)와 상기 제2 스위칭 소자(TR2)의 제2 채널부(CH2)를 포함한다.
상기 채널층 상에는 소스 금속패턴이 형성된다. 상기 소스 금속패턴은 상기 제1 방향과 교차하는 제2 방향으로 연장된 상기 데이터 배선(DL) 및 제어 배선(CL)과, 상기 데이터 배선(DL)과 연결된 상기 제1 스위칭 소자(TR1)의 제1 소스 전극(SE1) 및 상기 제어 배선(CL)과 연결된 상기 제2 스위칭 소자(TR2)의 제2 소스 전극(SE2)을 포함한다. 또한, 상기 소스 금속패턴은 상기 제1 스위칭 소자(TR1)의 제1 드레인 전극(DE1)과 상기 제2 스위칭 소자(TR2)의 제2 드레인 전극(DE2)을 더 포함한다.
상기 소스 금속패턴이 형성된 제1 베이스 기판(101) 상에는 패시베이션층(130)이 형성된다. 상기 패시베이션층(130)은 상기 제1 스위칭 소자(TR1)의 제1 드레인 전극(DE1)을 노출시키는 제1 홀(H1)과, 상기 제2 스위칭 소자(TR2)의 제2 드레인 전극(DE2)을 노출시키는 제2 홀(H2)을 포함한다.
상기 패시베이션층(130) 상에는 투명 도전성 물질로 형성된 제어 전극(170)이 형성된다. 상기 제어 전극(170)은 단위 화소에 대응하는 화소 영역에 형성된다. 상기 화소 영역은 도시된 바와 같이 사각형 형상으로 형성될 수 있고, 또는 절곡된 V자 형상 등과 같이 다른 형상으로 다양하게 정의될 수 있다.
상기 제어 전극(170)은 상기 제1 홀(H1)을 통해 상기 제2 스위칭 소자(TR2)의 제2 드레인 전극(DE2)과 전기적으로 연결된다. 상기 제어 전극(170)은 상기 스토리지 배선(SCL)이 형성된 영역에 대응하여 상기 투명 도전성 물질이 제거된 개구부(171)를 포함한다. 상기 제어 전극(170)은 상기 제2 스위칭 소자(TR2)가 턴-온 될 때 상기 제어 배선(CL)으로부터 전달된 제어 전압(Vc)이 인가된다. 상기 제어 전압(Vc)은 상기 데이터 전압(Vd) 보다는 작고 상기 대향 기판(200)의 공통 전극(230)에 인가되는 공통 전압(Vcom) 보다는 크다.
상기 제어 전극(170) 상에는 절연층(180)이 형성되고, 상기 절연층(180)은 상기 제1 홀(H1)에 대응하여 패터닝된 홀을 포함한다.
상기 절연층(180) 상에는 상기 투명 도전성 물질로 형성된 화소 전극(190)이 형성된다. 상기 화소 전극(190)은 상기 제1 홀(H1)을 통해 상기 제1 스위칭 소자(TR1)의 제1 드레인 전극(DE1)과 전기적으로 연결된다. 상기 화소 전극(190)은 상기 제어 전극(170)과 동일한 사이즈를 가지거나, 상기 제어 전극(170) 보다 작은 사이즈를 가진다.
구체적으로, 상기 화소 전극(190)은 상기 화소 영역에 형성된다. 상기 화소 전극(190)은 상기 제어 전극(170)이 형성된 화소 영역에 동일한 사이즈로 형성되거나, 상기 화소 영역 내에 상기 제어 전극(170) 보다 작은 사이즈로 형성된다. 예를 들어, 도시된 바와 같이, 상기 화소 영역이 사각형상인 경우, 상기 화소 전극(190) 및 제어 전극(170)의 가로 및 세로 길이가 서로 동일하게 형성되거나, 상기 화소 전극(190)의 가로 및 세로 길이가 상기 제어 전극(170)의 가로 및 세로 길이 보다 작게 형성된다.
상기 화소 전극(190)은 마이크로 슬릿 패턴(MS)을 포함하며, 상기 마이크로 슬릿 패턴(MS)은 상기 투명 도전성 물질로 형성된 전극부(191)와 서로 인접한 전극부(191)들 사이에 상기 절연층(180)을 노출시키는 이격부(193)를 포함한다. 상기 전극부(191)와 이격부(193)의 폭은 대략 2 ㎛ 내지 10 ㎛ 정도로 형성된다. 바람직하게는 상기 전극부(191) 및 이격부(193)의 폭은 서로 동일하게 형성된다.
상기 화소 전극(190)은 상기 제1 스위칭 소자(TR1)가 턴-온 될 때, 상기 데이터 배선(DL)으로부터 전달된 데이터 전압(Vp)이 인가된다. 상기 화소 전극(190)에 인가된 데이터 전압(Vp)과 상기 제어 전극(170)에 인가된 제어 전압(Vc)의 유효 전압차(△V)는 0V 보다 크게 설정된다.
이에 따라 상기 마이크로 슬릿 패턴(MS)의 전극부(191)와 이격부(193) 간에 상기 유효 전압차(△V)가 발생하여 액정 분자의 방향을 제어하게 된다. 상기 마이크로 슬릿 패턴의 프린지 부분에서 투과율이 향상되어 전체적인 투과율을 향상시킬 수 있다.
상기 화소 전극(190) 상에는 제1 배향막(PI1)이 형성된다.
상기 대향 기판(200)은 제2 베이스 기판(201)과, 상기 제2 베이스 기판(201 상에 형성된 컬러 필터층(210) 및 공통 전극(230)을 포함한다.
상기 컬러 필터층(210)은 상기 화소 전극(190)이 형성된 영역에 대응하여 형성된다. 상기 공통 전극(230)은 상기 컬러 필터층(210) 상에 투명 도전성 물질로 형성된다. 상기 공통 전극(230)은 패터닝되지 않고 상기 제2 베이스 기판(201) 상에 균일한 두께로 평탄하게 형성된다. 상기 공통 전극(230) 상에는 제2 배향막(PI2)이 형성된다.
도 3a 및 도 3b는 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 1 및 도 3a를 참조하면, 상기 제1 베이스 기판(101) 상에 게이트 금속층을 증착하고, 상기 게이트 금속층을 패터닝하여 게이트 금속패턴을 형성한다.
상기 게이트 금속패턴은 제1 방향으로 연장된 상기 게이트 배선(GL) 및 스토리지 배선(SCL)과, 상기 게이트 배선(GL)과 연결된 상기 제1 스위칭 소자(TR1)의 제1 게이트 전극(TR1) 및 상기 제2 스위칭 소자(TR2)의 제2 게이트 전극(GE2)을 포 함한다.
상기 게이트 금속패턴이 형성된 제1 베이스 기판(101) 상에 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)으로 이루어진 게이트 절연층(110)을 형성한다. 상기 게이트 절연층(110)은 대략 4000Å 정도의 두께로 형성한다.
상기 게이트 절연층(110)이 형성된 제1 베이스 기판(101) 위에 아몰퍼스 실리콘(a-Si)으로 이루어진 반도체층(121) 및 n+이온이 고농도로 도핑된 오믹 콘택층(n+ a-Si)(122)으로 이루어진 채널층을 형성한다. 상기 채널층을 패터닝하여 상기 제1 및 제2 게이트 전극들(GE1, GE2)이 형성된 영역의 상기 게이트 절연층(110) 상에 제1 채널부(CH1) 및 제2 채널부(CH2)를 형성한다.
상기 제1 및 제2 채널부(CH1, CH2)가 형성된 제1 베이스 기판(101) 상에 소스 금속층을 증착하고, 상기 소스 금속층을 패터닝하여 소스 금속패턴을 형성한다. 상기 소스 금속패턴은 상기 제1 방향과 교차하는 제2 방향으로 연장된 상기 데이터 배선(DL) 및 제어 배선(CL)과, 상기 데이터 배선(DL)과 연결된 상기 제1 스위칭 소자(TR1)의 제1 소스 전극(SE1) 및 상기 제어 배선(CL)과 연결된 상기 제2 스위칭 소자(TR2)의 제2 소스 전극(SE2)을 포함한다. 또한, 상기 소스 금속패턴은 상기 제1 스위칭 소자(TR1)의 제1 드레인 전극(DE1)과 상기 제2 스위칭 소자(TR2)의 제2 드레인 전극(DE2)을 더 포함한다.
상기 소스 금속패턴이 형성된 제1 베이스 기판(101) 상에 패시베이션층(120)을 형성한다. 상기 패시베이션층(120)은 실리콘 질화막(SiNx)으로 이루어지고 대략 2000Å 정도의 두께로 형성한다. 상기 패시베이션층(120)을 식각하여 상기 제2 드 레인 전극(DE2)을 노출시키는 제2 홀(H2)을 형성한다.
상기와 같은 공정을 통해 상기 제1 베이스 기판(101) 상에는 박막 트랜지스터층(150)이 형성된다.
상기 박막 트랜지스터층(150)이 형성된 제1 베이스 기판(101) 상에 투명 도전성 물질을 증착하고, 상기 투명 도전성 물질을 패터닝하여 제어 전극(170)을 형성한다. 상기 제어 전극(170)은 상기 스토리지 배선(SCL)이 형성된 영역에 대응하여 패터닝된 개구부(171)와 상기 제1 드레인 전극(DE1)이 형성된 영역에 대응하여 패터닝된 홀 패턴(173)을 포함한다.
상기 제어 전극(170)은 상기 제2 홀(H2)을 통해 상기 제2 드레인 전극(DE2)과 접촉되어 상기 제2 스위칭 소자(TR2)와 전기적으로 연결된다. 상기 제어 전극(170)은 상기 스토리지 배선(SCL)의 일부분과 중첩되고, 이에 의해 제2 스토리지 캐패시터(CSTc)가 정의된다. 상기 제2 스토리지 캐패시터(CSTc)는 상기 제어 전극(170)에 인가되는 제어 전압(Vc)과 상기 스토리지 배선(SCL)에 인가되는 공통전압(Vcom)에 의해 일정 전하를 충전한다.
도 1 및 도 3b를 참조하면, 상기 제어 전극(170)이 형성된 제1 베이스 기판(101) 상에 절연층(180)을 형성한다. 상기 절연층(180)은 유기절연물질로 대략 2000Å 정도의 두께로 형성한다. 상기 제어 전극(170)의 홀 패턴(173)에 대응하는 상기 절연층(180) 및 상기 패시베이션층(120)을 식각하여 상기 제1 드레인 전극(DE1)을 노출시키는 제1 홀(H1)을 형성한다.
상기 제1 홀(H1)이 형성된 제1 베이스 기판(101) 상에 투명 도전성 물질을 증착하고, 상기 투명 도전성 물질을 패터닝하여 상기 화소 전극(190)을 형성한다. 이 경우, 상기 화소 전극(190)은 마이크로 슬릿 패턴(MS)을 포함한다. 상기 마이크로 슬릿 패턴(MS)은 전극부(191)와 서로 인접한 전극부(191)들 사이의 이격된 영역, 이격부(193)를 포함한다. 상기 전극부(191)와 이격부(193)의 폭은 서로 동일하며, 대략 2 ㎛ 내지 10 ㎛ 정도이다.
상기 화소 전극(190)은 상기 제1 홀(H1)을 통해 상기 제1 드레인 전극(DE1)과 접촉되어 상기 제1 스위칭 소자(TR1)와 전기적으로 연결된다. 상기 화소 전극(190)은 상기 제어 전극(170)의 개구부(171)를 통해 상기 패시베이션층(120)과 접촉되어 형성된다. 이에 의해 상기 스토리지 배선(SCL)과 상기 화소 전극(190) 간에 제1 스토리지 캐패시터(CSTp)가 정의된다. 상기 제1 스토리지 캐패시터(CSTp)는 상기 화소 전극(190)에 인가되는 데이터 전압(Vp)과 상기 스토리지 배선(SCL)에 인가되는 공통전압(Vcom)에 의해 일정 전하를 충전한다.
상기 화소 전극(190)이 형성된 제1 베이스 기판(101) 상에 제1 배향막(PI1)을 형성한다.
여기서는 상기 박막 트랜지스터층(150)을 형성하기 위해 4마스크를 사용하여 상기 게이트 금속층, 채널층, 소스 금속층 및 패시베이션층을 각각 패터닝하는 공정을 예로 하였다. 그러나, 상기 박막 트랜지스터층(150)을 3마스크를 사용하여 형성할 수도 있다. 즉, 상기 3 마스크가 적용되는 경우는 상기 채널층과 소스 금속층을 하나의 마스크로 패터닝하는 경우이다.
도 4는 본 발명의 제2 실시예에 따른 표시 패널의 평면도이다. 도 5는 도 4 의 II-II'선을 따라 절단한 단면도이다.
도 4 및 도 5를 참조하면, 상기 표시 패널은 표시 기판(400), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 제2 실시예에 따른 표시 패널은 상기 도 1 및 도 2에서 설명된 제1 실시예의 표시 패널과 비교할 때, 대향 기판(200) 및 액정층(300)은 서로 동일하며 표시 기판(400)은 다르다. 이하에서는 반복된 설명은 생략하고 상기 표시 기판(400)에 대하여 설명한다.
상기 표시 기판(400)은 제1 베이스 기판(401)과, 상기 제1 베이스 기판(401) 상에 형성된 박막 트랜지스터층(450), 제어 전극(770), 절연층(780) 및 화소 전극(490)을 포함한다. 상기 박막 트랜지스터층(450)은 게이트 배선(GL), 데이터 배선(DL), 스토리지 배선(SCL) 및 스위칭 소자(TR)를 포함한다.
상기 제1 베이스 기판(401) 상에는 게이트 금속패턴이 형성된다. 상기 게이트 금속패턴은 제1 방향으로 연장된 상기 게이트 배선(GL) 및 스토리지 배선(SCL)과, 상기 게이트 배선(GL)과 연결된 상기 스위칭 소자(T1)의 게이트 전극(GE)을 포함한다.
상기 게이트 금속패턴이 형성된 제1 베이스 기판(401) 상에는 게이트 절연층(410)이 형성된다. 상기 게이트 절연층(410) 상에 반도체층(421) 및 오믹 콘택층(422)을 포함하는 채널층이 형성된다. 상기 채널층은 상기 스위칭 소자(TR)의 채널부(CH)를 포함한다.
상기 채널층 상에는 소스 금속패턴이 형성된다. 상기 소스 금속패턴은 상기 제1 방향과 교차하는 제2 방향으로 연장된 상기 데이터 배선(DL)과, 상기 데이터 배선(DL)과 연결된 스위칭 소자(TR)의 소스 전극(SE) 및 상기 소스 전극(SE)과 이격된 드레인 전극(DE)을 포함한다.
상기 소스 금속패턴이 형성된 제1 베이스 기판(401) 상에는 패시베이션층(430)이 형성된다. 상기 패시베이션층(430)은 상기 스위칭 소자(TR)의 드레인 전극(DE)을 노출시키는 제1 홀(H1)이 형성된다.
상기 패시베이션층(430) 상에는 투명 도전성 물질로 형성된 제어 전극(470)이 형성된다. 상기 제어 전극(470)은 상기 제1 홀(H1)을 통해 상기 스위칭 소자(TR)의 드레인 전극(DE2)과 전기적으로 연결된다. 상기 제어 전극(470)은 상기 스위칭 소자(TR)가 턴-온 될 때 상기 데이터 배선(DL)으로부터 전달된 데이터 전압(Vp)이 인가된다.
상기 제어 전극(470) 상에는 절연층(480)이 형성되고, 상기 절연층(480)은 상기 제어 전극(470)을 노출시키는 제2 홀(H2)을 포함한다.
상기 절연층(480) 상에는 상기 투명 도전성 물질로 형성된 화소 전극(490)이 형성된다. 상기 화소 전극(490)은 상기 제2 홀(H2)을 통해 상기 제어 전극(470)과 전기적으로 연결되어 상기 제어 전극(470)과 동일한 전압이 인가된다. 상기 절연층(480)은 유기 절연 물질로 대략 4㎛ 정도의 두께로 형성된다.
상기 화소 전극(490)은 상기 제어 전극(470)과 동일한 사이즈를 가지거나, 도시된 바와 같이 상기 제어 전극(470) 보다 작은 사이즈를 가진다. 구체적으로, 상기 화소 전극(490)은 상기 화소 영역에 형성된다. 상기 화소 전극(490)은 상기 제어 전극(470)이 형성된 화소 영역에 동일한 사이즈로 형성되거나, 상기 화소 영 역 내에 상기 제어 전극(470) 보다 작은 사이즈로 형성된다.
도시된 바와 같이, 상기 화소 전극(490)이 상기 제어 전극(470) 보다 작은 사이즈로 형성되는 경우 상기 화소 전극(490)의 가장자리에서 상기 제어 전극(470)과의 유효 전압차를 발생시켜 상기 화소 전극(490)의 가장자리에서의 투과율을 향상시킬 수 있다.
상기 화소 전극(490)은 마이크로 슬릿 패턴(MS)을 포함하며, 상기 마이크로 슬릿 패턴(MS)은 상기 투명 도전성 물질로 형성된 전극부(491)와 서로 인접한 전극부(491)들 사이에 상기 절연층(480)이 노출된 이격부(493)를 포함한다. 상기 전극부(491)와 이격부(493)의 폭은 서로 동일하며, 대략 2 ㎛ 내지 10 ㎛ 정도이다.
상기 화소 전극(490) 상에는 제1 배향막(PI1)이 형성된다.
상기 화소 전극(490)은 상기 스위칭 소자(TR)가 턴-온 될 때, 상기 데이터 배선(DL)으로부터 전달된 화소 전압(Vp)이 인가된다.
상기 제어 전극(470)과 상기 화소 전극(490)은 상기 스위칭 소자(TR)가 턴온 될 때, 상기 데이터 배선(DL)으로부터 전달된 데이터 전압(Vp)이 동일하게 인가된다. 이 경우, 상기 절연층(480)의 두께에 따라 상기 제어 전극(470)에 인가된 전압은 상기 화소 전극(490) 에 인가되는 전압에 대해 전압 강하가 발생한다. 즉, 상기 제어 전극(470)에 인가되는 제어 전압(Vc)은 상기 데이터 전압(Vp)보다는 작고 상기 공통 전극(230)에 인가되는 공통 전압(Vcom) 보다는 크다.
예를 들면, 상기 화소 전극(490) 및 상기 제어 전극(470)에 입력 전압(Vinput)이 인가되는 경우, 액정층(300)에 인가되는 상기 화소 전극(490)의 제1 유효 전압(Vdomain1)은 상기 입력 전압(Vinput)이고, 반면 상기 액정층(300)에 인가되는 상기 제어 전극(470)의 제2 유효 전압(Vdomain2)은 다음의 [수학식 1]과 같이 정의된다.
Figure 112007066458853-PAT00001
여기서, 상기 ε유기막 은 유기막의 유전율이고, d유기막 은 유기막의 두께이고, εLC 은 액정의 유전율이며, dLC 은 액정의 셀 갭이다.
이와 같이, 상기 제어 전극(470) 및 화소 전극(490)에 동일한 데이터 전압이 인가되어도, 상기 절연층(480)의 두께에 따라 유효 전압차(△V)가 발생한다. 바람직하게 상기 유효 전압차(△V)가 0V 보다 크게 설정되도록 상기 절연층(480)의 두께를 조절한다. 상기 마이크로 슬릿 패턴(MS)의 전극부(491)와 이격부(493) 간에 상기 유효 전압차(△V)가 발생하여 액정 분자의 방향을 제어한다. 상기 마이크로 슬릿 패턴의 프린지 부분 및 화소 전극(490)의 외곽 부분에서 투과율이 향상되어 전체적인 투과율을 향상시킬 수 있다.
이하에서는 다양한 비교예들과 실시예들을 예로 하여 본 발명에 따라 투과율이 향상되는 과정을 설명한다.
비교예 1은 본 발명의 제1 실시예(도 2에 도시됨)에 따른 표시 패널에서 상기 제어 전극(170) 및 절연층(180)이 형성되지 않은 경우이다. 즉, 화소 전극(190) 에만 상기 마이크로 슬릿 패턴(MS)이 4㎛로 형성하였다. 비교예 2는 상기 비교예 1과 비교하면, 상기 마이크로 슬릿 패턴(MS)의 사이즈를 5㎛로 형성하였고 그 외의 조건들은 상기 비교예 1과 동일하게 하였다.
한편, 실시예 1은 본 발명의 제1 실시예(도 2에 도시됨)의 표시 패널에 대응하는 것으로, 상기 제어 전극(170)과 화소 전극(190)의 사이즈는 동일하였고 상기 절연층(180)의 두께는 2000Å(0.2㎛)으로 하였고, 상기 마이크로 슬릿 패턴(MS)의 사이즈는 5㎛로 형성하였다. 실시예 2는 상기 실시에 1과 비교하면, 상기 제어 전극(470)을 화소 전극(490) 보다 큰 사이즈로 형성하였고, 상기 마이크로 슬릿 패턴(MS)의 사이즈를 4㎛로 형성하였다.
실시예 3은 상기 실시예 1과 비교하면, 단지 마이크로 슬릿 패턴(MS)의 사이즈를 4㎛로 작게 형성하였고, 그 외의 조건은 상기 실시예 1과 동일하게 하였다.
실시예 4는 본 발명의 제2 실시예(도 5에 도시됨)의 표시 패널에 대응하는 것으로, 상기 제어 전극(470)과 화소 전극(490) 사이에 형성된 상기 절연층(480)의 두께를 4㎛로 두껍게 형성하였다. 단, 상기 제2 실시예(도 5에 도시됨)와 다르게 상기 실시예 4에서는 상기 제어 전극(470)과 화소 전극(490)의 사이즈는 동일하게 형성하였다. 이 경우의 마이크로 슬릿 패턴(MS)의 사이즈는 4㎛로 하였다.
다음의 [표 1]은 상기 비교예들과 실시예들의 투과율을 비교한 데이터들이다.
Figure 112007066458853-PAT00002
상기 [표 1]을 참조하면, 비교예 1과 비교예 2를 비교할 때, 마이크로 슬릿 패턴이 4㎛ 인 경우 투과율은 16.51%이고, 마이크로 슬릿 패턴이 5㎛ 인 경우 투과율은 14.99% 로서, 마이크로 슬릿 패턴이 작을수록 투과율은 증가하였다.
한편, 실시예 1은 마이크로 슬릿 패턴은 5㎛ 이고 제어 전극과 화소 전극의 사이즈는 동일하고 절연층은 노말한 두께 0.2㎛ 인 경우이다. 이 경우의 투과율은 17.76%로 상기 마이크로 슬릿 패턴이 4㎛ 인 비교예 1의 투과율 보다 증가하였다.
한편, 실시예 2 와 실시예 3을 비교할 때, 마이크로 슬릿 패턴 4㎛, 절연층의 두께 0.2㎛ 로 각각 동일하게 적용한 상태에서 상기 제어 전극과 화소 전극의 사이즈를 서로 다르게 적용한 경우들이다. 실시예 2는 제어 전극과 화소 전극의 사이즈가 동일한 경우로서, 이 경우의 투과율은 18.75% 이었다. 실시예 3은 제어 전극의 사이즈를 화소 전극 보다 크게 형성한 경우로서, 이 경우의 투과율은 22.13% 이었다. 즉, 제어 전극의 사이즈를 화소 전극의 사이즈 보다 크게 형성하는 경우 투과율이 증가하였다.
실시예 4는 마이크로 슬릿 패턴을 4㎛ 로 하고 제어 전극과 화소 전극의 사이즈를 동일하게 하고 절연층의 두께를 4㎛ 로 두껍게 형성한 경우이다. 이 경우의 투과율은 21.11%로 비교예 1, 2에 비해 투과율이 증가하였다.
결과적으로, 기존 구조에서 마이크로 슬릿 패턴의 사이즈를 줄일수록 투과율은 향상되었으나, 상기 실시예들에 따라 제어 전극을 형성하는 경우보다는 투과율이 낮음을 확인할 수 있다.
따라서 제어 전극을 형성함으로써 마이크로 슬릿 패턴의 사이즈를 미세하게 하는 기술 공정의 한계를 극복하고 투과율을 현저하게 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 마이크로 슬릿 패턴이 형성된 화소 전극의 아래에 상기 화소 전극 보다 작은 유효 전압을 갖는 제어 전극을 형성함으로써, 액정의 방향성을 제어하여 투과율을 향상시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 표시 패널의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 단면도이다.
도 3a 및 도 3b는 도 2의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제2 실시예에 따른 표시 패널의 평면도이다.
도 5는 도 4의 II-II'선을 따라 절단한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 400 : 표시 기판 200 : 대향 기판
300 : 액정층 TR1, TR2 : 제1, 제2 스위칭 소자
DL : 데이터 배선 CL : 제어 배선
GL : 게이트 배선 SCL : 스토리지 배선
MS : 마이크로 슬릿패턴 170 : 제어 전극
190 : 화소 전극 191 : 전극부
193 : 이격부 H1, H1 : 제1, 제2 홀

Claims (14)

  1. 서로 교차하는 게이트 배선과 데이터 배선에 연결된 제1 스위칭 소자를 포함하는 박막 트랜지스터층;
    상기 박막 트랜지스터층 상의 화소 영역에 형성된 제어 전극;
    상기 제어 전극 상에 형성된 절연층; 및
    마이크로 슬릿 패턴을 포함하고, 상기 절연층 상에 상기 제어 전극과 중첩되도록 형성되어 상기 제1 스위칭 소자와 전기적으로 연결된 화소 전극을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 마이크로 슬릿 패턴은 전극부와 서로 인접한 전극부들 사이의 이격부를 포함하며, 상기 전극부와 상기 이격부의 폭은 각각 2㎛ 내지 10 ㎛ 인 것을 특징으로 하는 표시 기판.
  3. 제2항에 있어서, 상기 마이크로 슬릿 패턴의 상기 전극부와 상기 이격부의 폭은 동일한 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서, 상기 화소 전극은 상기 제어 전극이 형성된 영역과 동일한 영역에 동일한 사이즈로 형성된 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서, 상기 화소 전극은 상기 제어 전극이 형성된 영역 내에 작은 사이즈로 형성된 것을 특징으로 하는 표시 기판.
  6. 제1항에 있어서, 상기 제어 전극은 상기 화소 전극과 전기적으로 연결된 것을 특징으로 하는 표시 기판.
  7. 제6항에 있어서, 상기 절연층은 상기 제어 전극을 노출시키는 홀을 포함하며, 상기 제어 전극은 상기 홀을 통해 상기 화소 전극과 전기적으로 연결된 것을 특징으로 하는 표시 기판
  8. 제6항에 있어서, 상기 절연층의 두께는 상기 제어 전극과 상기 화소 전극 간에 유효 전압차를 가지는 두께인 것을 특징으로 하는 표시 기판.
  9. 제1항에 있어서, 상기 박막 트랜지스터층은 상기 게이트 배선과 제어 배선에 연결되고, 상기 제어 전극과 전기적으로 연결된 제2 스위칭 소자를 더 포함하는 표시 기판.
  10. 제9항에 있어서, 상기 화소 전극과 상기 제어 전극에는 상호 유효 전압차를 가지는 서로 다른 전압이 인가되는 것을 특징으로 하는 표시 기판.
  11. 서로 교차하는 게이트 배선과 데이터 배선에 연결된 제1 스위칭 소자를 포함하는 박막 트랜지스터층과, 상기 박막 트랜지스터층 상에 형성된 제어 전극과, 상기 제어 전극 상에 형성된 절연층 및 마이크로 슬릿 패턴을 포함하고 상기 절연층 상에 상기 제어 전극과 중첩되도록 형성되어 상기 제1 스위칭 소자와 전기적으로 연결된 화소 전극을 포함하는 표시 기판; 및
    상기 표시 기판과 결합하여 액정층을 수용하고, 상기 화소 전극과 마주하는 공통 전극을 포함하는 대향 기판을 포함하는 표시 패널.
  12. 제11항에 있어서, 상기 공통 전극은 상기 대향 기판에 균일한 두께로 평탄하게 형성된 것을 특징으로 하는 표시 패널.
  13. 제11항에 있어서, 상기 마이크로 슬릿 패턴은 전극부와 서로 인접한 전극부들 사이의 이격부를 포함하며, 상기 전극부와 이격부의 폭은 각각 2㎛ 내지 10 ㎛ 인 것을 특징으로 하는 표시 패널.
  14. 제13항에 있어서, 상기 마이크로 슬릿 패턴의 상기 전극부와 상기 이격부의 폭은 동일한 것을 특징으로 하는 표시 패널.
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