JP5596330B2 - 液晶表示装置及びその製造方法 - Google Patents

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Description

本発明は、液晶表示装置及びその製造方法に関する。
アクティブマトリクス型の液晶表示装置では、薄膜トランジスタを構成するため、半導体層及び金属層が積層されている。ボトムゲート型の薄膜トランジスタでは、金属層からパターニングされたドレイン電極及びソース電極及びドレイン配線（画素電極を駆動するための映像信号が供給される配線）が、半導体層の上に形成される。このような構造において、半導体層は、ドレイン配線がソース配線などの交差する配線を乗り越える領域などに、段差を小さくするために使用される場合がある（特許文献１）。
また、近年は画素の高精細化が進み、一つの画素間に２本のドレイン配線が形成される場合がある（特許文献２）。
ＷＯ０１／０１８５９７号公報 特開２００５−７７４２４号公報
半導体層を先にパターニングしてからドレイン電極及びソース電極、及びドレイン電極に接続するドレイン配線の金属層をパターニングする方法では、位置ずれを考慮して、半導体層を重畳する金属層よりも幅広に形成する。そのため、ドレイン配線下の半導体層は、特に交差する他の配線を乗り越える領域において、ドレイン配線からはみ出して形成される。
また、半導体層の上に金属層を積層し、１つのエッチングレジストを使用して、金属層及び半導体層を連続的にパターニングする方法では、金属層はウエットエッチングのサイドエッチングによってエッチングレジストよりも小さくなるため、ドレイン配線下の半導体層がドレイン配線からはみ出す。
特許文献２に示されるような、画素間にドレイン配線が２本形成される場合、隣接するドレイン配線下のはみ出した半導体層が、お互いに接触してしまう可能性がある。このような場合は、電気的なショート発生の原因となり得る。この状況を回避するためには、ドレイン配線間を広くすることが考えられるが、ドレイン配線上は光の散乱が生じるため、ドレイン配線よりも幅の広いブラックマトリクスを形成しなければならない。しかし、ドレイン配線の間隔が広がると、必然的に開口率が低下する。
本発明は、金属パターンの下に配置される半導体パターンを適切に処理することを目的とする。
（１）本発明に係る液晶表示装置の製造方法は、第１基板に半導体パターン及び金属パ
ターンを、前記半導体パターンが、前記金属パターンの下に積層された第１部分と、前記第１部分から前記金属パターンの外側にはみ出す第２部分と、を有するように形成する工程と、前記金属パターン及び前記半導体パターンを覆う絶縁層を形成する工程と、前記絶縁層の、前記金属パターンの上方の第１領域と、前記半導体パターンの少なくとも前記第２部分の上方の第２領域と、に対して行うエッチング工程と、その後、前記第１基板と、前記第１基板に対向する第２基板との間に、シールに囲まれて封止されるように液晶を配置する工程と、を含み、前記エッチング工程で、前記第１領域では前記絶縁層をエッチングして前記金属パターンとの電気的接続のための貫通穴を形成し、前記第２領域では前記絶縁層及び前記半導体パターンをエッチングして、前記半導体パターンの前記第２部分を除去することを特徴とする。
（２）（１）に記載された液晶表示装置の製造方法において、前記金属パターンは、間隔をあけて並列する複数の配線を含み、前記半導体パターンの前記第２部分は、隣同士の前記配線の間の領域の下方に位置することを特徴としてもよい。
（３）（１）に記載された液晶表示装置の製造方法において、前記第２領域は、前記半導体パターンの前記第１部分及び前記第２部分並びに前記第１部分上の前記金属パターンの上方にあり、前記エッチング工程で、前記第１部分上の前記金属パターンをマスクとして、前記第１部分を残すように、前記半導体パターンの前記第２部分を除去することを特徴としてもよい。
（４）（３）に記載された液晶表示装置の製造方法において、前記金属パターンは、配線を含み、前記半導体パターンの前記第２部分は、前記配線の幅方向の両側にはみ出すことを特徴としてもよい。
（５）（１）に記載された液晶表示装置の製造方法において、前記金属パターンは、前記シールで囲まれる領域内に位置する複数の第１配線と、前記シールで囲まれる前記領域の外側に位置する複数の第２配線と、を含み、前記複数の第１配線は、隣同士の間隔をあけて並列し、隣同士の前記第１配線の間の領域の下方に、エッチングされる前記第２部分が位置し、前記複数の第２配線は、隣同士の間隔をあけて並列し、隣同士の前記第２配線の間の領域の下方に、前記エッチング工程で残される前記半導体パターンの第３部分が位置することを特徴としてもよい。
（６）（１）から（５）のいずれか１項に記載された液晶表示装置の製造方法において、前記エッチング工程後に、前記第２部分が除去されて形成されたスペースを絶縁材料で埋める工程をさらに含むことを特徴としてもよい。
（７）（６）に記載された液晶表示装置の製造方法において、前記絶縁材料は、カラーフィルタの少なくとも１色の着色層を形成する材料であることを特徴としてもよい。
（８）本発明に係る液晶表示装置は、薄膜トランジスタが形成された第１基板と、前記第１基板に対向する第２基板と、前記第１基板と前記第２基板の間に配置された液晶と、前記第１基板と前記第２基板の間で前記液晶の周囲に配置されたシールと、を含み、前記第１基板には、半導体パターン及び金属パターンが、前記半導体パターンが前記金属パターンの下に積層されるように形成され、前記半導体パターンの側面と前記金属パターンの側面が面一になっていることを特徴とする。
（９）本発明に係る液晶表示装置は、薄膜トランジスタが形成された第１基板と、前記第１基板に対向する第２基板と、前記第１基板と前記第２基板の間に配置された液晶と、前記第１基板と前記第２基板の間で前記液晶を囲むように配置されたシールと、を含み、前記第１基板には、半導体パターン及び金属パターンが、前記半導体パターンが前記金属パターンの下に積層されるように形成され、前記半導体パターン及び前記金属パターンは、前記シールに囲まれた領域から前記シールに囲まれた前記領域の外側に至るように形成され、前記シールに囲まれた前記領域の外側では、前記半導体パターンが前記金属パターンの下に積層された部分と前記金属パターンからはみ出す部分を有し、前記シールに囲まれた前記領域では、前記半導体パターンの側面と前記金属パターンの側面が面一になっていることを特徴とする。
本発明の第１の実施形態に係る液晶表示装置の製造方法を説明する図である。 図１Ａに示す構造のIB−IB線断面図である。 本発明の第１の実施形態に係る液晶表示装置の製造方法を説明する図である。 図２Ａに示す構造のIIB−IIB線断面図である。 本発明の第１の実施形態に係る液晶表示装置の製造方法を説明する図である。 図３Ａに示す構造のIII−III線断面図である。 本発明の第１の実施形態に係る液晶表示装置の製造方法を説明する図である。 第１の実施形態の変形例を説明する図である。 第１の実施形態の変形例を説明する図である。 第１の実施形態の変形例を説明する図である。 第１の実施形態の変形例を説明する図である。 第１の実施形態の変形例を説明する図である。 本発明の第２の実施形態に係る液晶表示装置の製造方法を説明する図である。 図１０Ａに示す構造のXB−XB線断面図である。 本発明の第２の実施形態に係る液晶表示装置の製造方法を説明する図である。 図１１Ａに示す構造のXIB−XIB線断面図である。 本発明の第２の実施形態に係る液晶表示装置の製造方法を説明する図である。 第２の実施形態の変形例を説明する図である。 第２の実施形態の変形例を説明する図である。 第２の実施形態の変形例を説明する図である。 第２の実施形態の変形例を説明する図である。 第２の実施形態の変形例を説明する図である。 本発明の第３の実施形態に係る液晶表示装置を示す図である。 本発明の第４の実施形態に係る液晶表示装置を示す図である。
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１Ａ〜図４は、本発明の第１の実施形態に係る液晶表示装置の製造方法を説明する図である。図１Ｂは、図１Ａに示す構造のIB−IB線断面図である。図２Ｂは、図２Ａに示す構造のIIB−IIB線断面図である。図３Ｂは、図３Ａに示す構造のIII−III線断面図である。
本実施形態では、図１Ｂに示すように、第１基板１０を用意する。第１基板１０は光透過性を有する材料からなる。第１基板１０にゲート配線１２を形成する。ゲート配線１２は、薄膜トランジスタのゲート電極として機能する部分を有し、銅などの金属からなる。第１基板１０の全面に金属膜を形成し、金属膜をエッチングしてゲート配線１２を形成することができる。ゲート配線１２を覆うように、第１基板１０にゲート絶縁膜１４を形成する。ゲート絶縁膜１４は無機材料（例えばＳｉＮ）からなる。
図１Ａ及び図１Ｂに示すように、ゲート絶縁膜１４上に、半導体パターン１６及び金属パターン１８を形成する。半導体パターン１６は、薄膜トランジスタの半導体層を形成するときに同時に同じ材料（アモルファスシリコンなどの半導体）から形成することができるが、薄膜トランジスタの一部ではない。ゲート絶縁膜１４の下にはゲート配線１２が配置されているため、ゲート絶縁膜１４の表面には、ゲート配線１２の厚みによって凸部が形成されている。このため、ゲート絶縁膜１４の表面には段差が形成されるので、段差を小さくするために半導体パターン１６がゲート絶縁膜１４上に形成されている。半導体パターン１６は、ゲート絶縁膜１４を介して、ゲート配線１２と立体交差するように配置されている。
金属パターン１８は、間隔をあけて並列する複数の配線２０（データ配線ともいう）を含む。配線２０は、ゲート配線１２と立体交差するように形成される。詳しくは、配線２０は、ゲート配線１２、ゲート絶縁膜１４及び半導体パターン１６と重なる部分と、ゲート絶縁膜１４及び半導体パターン１６と重なるがゲート配線１２とは重ならない部分と、ゲート絶縁膜１４と重なるがゲート配線１２及び半導体パターン１６とは重ならない部分と、を含む。
金属パターン１８は、相互に分離（電気的に絶縁）されたドレイン電極２２及びソース電極２４を含む。ドレイン電極２２及びソース電極２４の一方は配線２０と接続されている。ドレイン電極２２と接続された配線２０をドレイン配線ともいう。ドレイン電極２２及びソース電極２４は半導体層上に載って、薄膜トランジスタを構成している。
半導体パターン１６は、金属パターン１８（配線２０）の下に積層された第１部分２６と、第１部分２６から金属パターン１８（配線２０）の外側にはみ出す第２部分２８と、を有するように形成する。第１部分２６は配線２０と接触している。半導体パターン１６の第２部分２８は、隣同士の配線２０の間の領域の下方に位置する。第２部分２８は、第１部分２６と一体的に形成されている。
次に、金属パターン１８及び半導体パターン１６を覆う絶縁層３０を形成する。絶縁層３０は無機材料（例えばＳｉＯ２）からなる。
図２Ａ及び図２Ｂに示すように、絶縁層３０上にエッチングレジスト３２を配置する。エッチングレジスト３２は、フォトレジストからなり、フォトリソグラフィによってパターニングして形成する。
図３Ａ及び図３Ｂに示すように、絶縁層３０をエッチングする。エッチングは、エッチングレジスト３２をマスクとして行う。詳しくは、絶縁層３０の、金属パターン１８（詳しくはドレイン電極２２及びソース電極２４の一方）の上方の第１領域３３と、半導体パターン１６の少なくとも第２部分２８の上方の第２領域３５と、に対してエッチング（例えばドライエッチング）を行う。
エッチング工程で、第１領域３３では絶縁層３０をエッチングして金属パターン１８（詳しくはドレイン電極２２及びソース電極２４の一方）との電気的接続のための貫通穴３４を形成する（図３Ａ参照）。また、第２領域３５では絶縁層３０及び半導体パターン１６をエッチングして、半導体パターン１６の第２部分２８を除去する（図３Ｂ参照）。これにより、隣同士の配線２０の下にある第１部分２６が分離される。
エッチングは、半導体パターン１６を超えてゲート絶縁膜１４に至るように行ってもよい。ただし、ゲート絶縁膜１４を構成する材料（例えばＳｉＮ）に対するエッチングスピードが、半導体パターン１６を構成する材料（例えばアモルファスシリコン）に対するエッチングスピードよりも遅ければ、エッチングがゲート絶縁膜１４を貫通する前にエッチングを止めることが容易になる。
半導体パターン１６の第２部分２８が隣同士の配線２０の間に残っていたので、第２部分２８に光が入るとキャリアが発生して隣同士の配線２０が導通するおそれがあったが、第２部分２８を除去するので導通を防止することができる。また、導通を防止するために隣同士の配線２０の間隔を拡げる必要もない。
図４に示すように、エッチング工程後に、第２部分２８が除去されて形成されたスペースを絶縁材料（無機材料又は有機材料）で埋めて第１パッシベーション膜３６を形成する。第１パッシベーション膜３６は、絶縁層３０上に載るように形成する。
ＩＰＳ（In Plane Switching）方式の液晶表示装置であれば、第１パッシベーション膜３６上に第１電極３８を形成する。そして、第１電極３８を覆うように第１パッシベーション膜３６上に第２パッシベーション膜４０を形成し、その上に第２電極４２を形成する。第１電極３８及び第２電極４２の一方が画素電極であり、他方が共通電極である。画素電極及び共通電極は、ＩＴＯ（Indium Tin Oxide）などの透明導電材料から形成する。
第１変形例として、図５に示すように、第２部分２８が除去されて形成されたスペースを避けてカラーフィルタ層４４を形成し、第２部分２８が除去されて形成されたスペースを絶縁材料（無機材料、有機材料、カラーフィルタ用材料又は遮光性材料）で埋めてパッシベーション膜３７を形成してもよい。パッシベーション膜３７は、カラーフィルタ層４４上に載るように形成する。ＩＰＳ（In Plane Switching）方式の液晶表示装置であれば、カラーフィルタ層４４上に第１電極３８を形成する。そして、第１電極３８を覆うようにカラーフィルタ層４４上にパッシベーション膜３７を形成し、その上に第２電極４２を形成する。第１電極３８及び第２電極４２の一方が画素電極であり、他方が共通電極である。
第２変形例として、図６に示すように、第２部分２８が除去されて形成されたスペースを埋める絶縁材料として、カラーフィルタの少なくとも１色の着色層４６を形成する材料を使用してもよい。例えば、カラーフィルタ層４４の隣同士の着色層４６の端部同士で、第２部分２８が除去されて形成されたスペースを埋める。そして、カラーフィルタ層４４上にパッシベーション膜３７を形成する。その他の構成は図５に示す例と同じである。
さらに変形例として、図４に示す例をＶＡ（Vertical Alignment ）方式に変形するには、図７に示すように、パッシベーション膜３９上に画素電極４８を形成する。あるいは、図５に示す例をＶＡ（Vertical Alignment ）方式に変形するには、図８に示すように、パッシベーション膜３９上に画素電極４８を形成する。また、図６に示す例をＶＡ（Vertical Alignment ）方式に変形するには、図９に示すように、パッシベーション膜３９上に画素電極４８を形成する。
その後、液晶表示装置の公知の製造プロセスを行うことで、液晶表示装置を製造することができる。
［第２の実施形態］
図１０Ａ〜図１２は、本発明の第２の実施形態に係る液晶表示装置の製造方法を説明する図である。図１０Ｂは、図１０Ａに示す構造のXB−XB線断面図である。図１１Ｂは、図１１Ａに示す構造のXIB−XIB線断面図である。
本実施形態で、第１基板１０、ゲート配線１２及びゲート絶縁膜１４については、第１の実施形態で説明した内容が該当する。
図１０Ａ及び図１０Ｂに示すように、ゲート絶縁膜１４上に、半導体パターン１１６及び金属パターン１１８を形成する。また、半導体パターン１１６と同じ層に、薄膜トランジスタの半導体層を形成する。これらの形成方法の概要（図示省略）は、半導体膜及び金属膜を積層して形成し、同一のエッチングレジストを使用して、半導体膜及び金属膜に対して複数回のエッチングを行うというものである。この方法では、同一のエッチングレジストを使用するため、その形成のためのフォトリソグラフィの回数が１回で済む。ただし、金属パターン１１８に対してはサイドエッチングが進行するため、図１０Ｂに示すように、金属パターン１１８が、その下の半導体パターン１１６よりも小さくなる。その詳細は、公知であるため説明を省略する。
金属パターン１１８全体の下には半導体パターン１１６が存在している。したがって、金属パターン１１８は、ゲート配線１２、ゲート絶縁膜１４及び半導体パターン１１６と重なる部分と、ゲート絶縁膜１４及び半導体パターン１１６と重なるがゲート配線１２とは重ならない部分を含む。しかし、第１の実施形態とは違って、金属パターン１１８には、半導体パターン１１６とは重ならない部分は存在しない。
金属パターン１１８は、配線１２０（データ配線ともいう）を含む。配線１２０は、ゲート配線１２と立体交差するように形成される。金属パターン１１８がドレイン電極１２２及びソース電極１２４を含むことは、第１の実施形態と同じである。
半導体パターン１１６は、金属パターン１１８（配線１２０）の下に積層された第１部分１２６と、第１部分１２６から金属パターン１１８（配線１２０）の外側にはみ出す第２部分１２８と、を有するように形成する。第１部分１２６は配線１２０と接触している。半導体パターン１１６の第２部分１２８は、配線１２０の幅方向の両側にはみ出す。第２部分１２８は、第１部分１２６と一体的に形成されている。
次に、金属パターン１１８及び半導体パターン１１６を覆う絶縁層１３０を形成する。絶縁層１３０は無機材料（例えばＳｉＯ２）からなる。そして、絶縁層１３０上にエッチングレジスト１３２を配置する。エッチングレジスト１３２は、フォトレジストからなり、フォトリソグラフィによってパターニングして形成する。
図１１Ａ及び図１１Ｂに示すように、絶縁層１３０をエッチングする。エッチングは、エッチングレジスト１３２をマスクとして行う。詳しくは、絶縁層１３０の、金属パターン１１８（詳しくはドレイン電極１２２及びソース電極１２４の一方）の上方の第１領域１３３と、半導体パターン１１６の第２領域１３５と、に対してエッチング（例えばドライエッチング）を行う。第２領域１３５は、半導体パターン１１６の第１部分１２６及び第２部分１２８並びに第１部分１２６上の金属パターン１１８の上方にある。
エッチング工程で、第１領域１３３では絶縁層１３０をエッチングして金属パターン１１８（詳しくはドレイン電極１２２及びソース電極１２４の一方）との電気的接続のための貫通穴１３４を形成する（図１１Ａ参照）。また、第２領域１３５では絶縁層１３０及び半導体パターン１１６をエッチングする。そして、第１部分１２６上の金属パターン１１８をマスクとして、第１部分１２６を残すように、半導体パターン１１６の第２部分１２８を除去する。エッチングの詳細は、第１の実施形態で説明した内容が該当する。
詳しくは、配線１２０の外側に残っていた半導体パターン１１６の第２部分１２８は、光の散乱が生じるため、これを覆うように幅の広いブラックマトリクスを形成しなければならなかったが、第２部分１２８を除去するのでブラックマトリクスの幅を狭くすることができる。これにより、開口率の低下を避けることができる。
図１２に示すように、エッチング工程後に、第２部分１２８が除去されて形成されたスペースを絶縁材料（無機材料又は有機材料）で埋めて第１パッシベーション膜１３６を形成する。第１パッシベーション膜１３６は、絶縁層１３０上に載るように形成する。
ＩＰＳ（In Plane Switching）方式の液晶表示装置であれば、第１パッシベーション膜１３６上に第１電極１３８を形成する。そして、第１電極１３８を覆うように第１パッシベーション膜１３６上に第２パッシベーション膜１４０を形成し、その上に第２電極１４２を形成する。第１電極１３８及び第２電極１４２の一方が画素電極であり、他方が共通電極である。画素電極及び共通電極は、ＩＴＯ（Indium Tin Oxide）などの透明導電材料から形成する。
第１変形例として、図１３に示すように、第２部分１２８が除去されて形成されたスペースを避けてカラーフィルタ層１４４を形成し、第２部分１２８が除去されて形成されたスペースを絶縁材料（無機材料、有機材料、カラーフィルタ用材料又は遮光性材料）で埋めてパッシベーション膜１３７を形成してもよい。パッシベーション膜１３７は、カラーフィルタ層１４４上に載るように形成する。ＩＰＳ（In Plane Switching）方式の液晶表示装置であれば、カラーフィルタ層１４４上に第１電極１３８を形成する。そして、第１電極１３８を覆うようにカラーフィルタ層１４４上にパッシベーション膜１３７を形成し、その上に第２電極１４２を形成する。第１電極１３８及び第２電極１４２の一方が画素電極であり、他方が共通電極である。
第２変形例として、図１４に示すように、第２部分１２８が除去されて形成されたスペースを埋める絶縁材料として、カラーフィルタの少なくとも１色の着色層１４６を形成する材料を使用してもよい。例えば、カラーフィルタ層１４４の隣同士の着色層１４６の端部同士で、第２部分１２８が除去されて形成されたスペースを埋める。そして、カラーフィルタ層１４４上にパッシベーション膜１３７を形成する。その他の構成は図１３に示す例と同じである。
さらに変形例として、図１２に示す例をＶＡ（Vertical Alignment ）方式に変形するには、図１５に示すように、第２パッシベーション膜１４０上に画素電極１４８を形成する。あるいは、図１３に示す例をＶＡ（Vertical Alignment ）方式に変形するには、図１６に示すように、パッシベーション膜１３９上に画素電極１４８を形成する。また、図１４に示す例をＶＡ（Vertical Alignment ）方式に変形するには、図１７に示すように、パッシベーション膜１３９上に画素電極１４８を形成する。
その後、液晶表示装置の公知の製造プロセスを行うことで、液晶表示装置を製造することができる。
［第３の実施形態］
図１８は、本発明の第３の実施形態に係る液晶表示装置を示す図である。
本実施形態に係る液晶表示装置の製造方法では、第１の実施形態及び第２の実施形態の少なくとも一方で説明した工程を行う。その後、第１基板１０と、第１基板１０に対向する第２基板５０との間に、シール５２に囲まれて封止されるように液晶５４を配置する。
液晶表示装置は、薄膜トランジスタが形成された第１基板１０と、第１基板１０に対向する第２基板５０と、第１基板１０と第２基板５０の間に配置された液晶５４と、第１基板１０と第２基板５０の間で液晶５４の周囲に配置されたシール５２と、を含む。
第１基板１０には、半導体パターン２１６及び金属パターン２１８が、半導体パターン２１６が金属パターン２１８の下に積層されるように形成されている。半導体パターン２１６及び金属パターン２１８は、第１の実施形態及び第２の実施形態で説明した半導体パターン１６，１１６及び金属パターン１８，１１８の内容が該当する。
半導体パターン２１６（第１部分２２６）の側面と金属パターン２１８（配線２２０）の側面が面一になっている。これら側面は絶縁材料２３６によって被覆されている。第１の実施形態及び第２の実施形態で説明したように、絶縁材料２３６によって、パッシベーション膜又はカラーフィルタ層などを形成する。第１部分２２６及び配線２２０は、第１の実施形態及び第２の実施形態で説明した第１部分２６，１２６及び配線２０，１２０の内容が該当する。絶縁材料２３６は、第１の実施形態及び第２の実施形態で説明した第１パッシベーション膜３６，１３６、パッシベーション膜３７，３９，１３７，１３９、着色層４６，１４６を構成する材料の内容が該当する。
本実施形態によれば、半導体パターン２１６が金属パターン２１８（配線２２０）からはみ出さないので、配線２２０を狭ピッチで配列することができる。
［第４の実施形態］
図１９は、本発明の第４の実施形態に係る液晶表示装置を示す図である。
本実施形態に係る液晶表示装置の製造方法では、第１の実施形態及び第２の実施形態の少なくとも一方で説明した工程を行う。
詳しくは、金属パターン３１８は、シール５２で囲まれる領域内に位置する複数の第１配線３２０を含む。複数の第１配線３２０は、隣同士の間隔をあけて並列している。半導体パターン３１６のパターニングプロセスで、隣同士の第１配線３２０の間の領域の下方に第２部分（図１Ｂの第２部分１２８参照）が位置するのでこれを除去する（第２の実施形態参照）。半導体パターン３１６及び金属パターン３１８の詳細は、第１の実施形態及び第２の実施形態で説明した半導体パターン１６，１１６及び金属パターン１８，１１８の内容が該当する。
本実施形態では、シール５２で囲まれる領域の外側（外気に晒される領域）では、本発明を適用しない。すなわち、金属パターン３１８は、シール５２で囲まれる領域の外側に位置する複数の第２配線３２２を含む。複数の第２配線３２２は、隣同士の間隔をあけて並列している。隣同士の第２配線３２２の間の領域の下方に半導体パターン３１６の第３部分３５６が位置するが、これは除去せずに残す。
その後、第１基板１０と、第１基板１０に対向する第２基板５０との間に、シール５２に囲まれて封止されるように液晶５４を配置する。
液晶表示装置は、薄膜トランジスタが形成された第１基板１０と、第１基板１０に対向する第２基板５０と、第１基板１０と第２基板５０の間に配置された液晶５４と、第１基板１０と第２基板５０の間で液晶５４を囲むように配置されたシール５２と、を含む。
第１基板１０には、半導体パターン３１６及び金属パターン３１８が、半導体パターン３１６が金属パターン３１８の下に積層されるように形成されている。半導体パターン３１６及び金属パターン３１８は、シール５２に囲まれた領域からシール５２に囲まれた領域の外側に至るように形成されている。
シール５２に囲まれた領域では、半導体パターン３１６の側面と金属パターン３１８の側面が面一になっている。これら側面は、絶縁材料によって被覆されていないとしても、液晶５４の封止領域内にあるため、外気からは遮断されている。
シール５２に囲まれた領域の外側では、半導体パターン３１６が金属パターン３１８（第２配線３２２）の下に積層された第１部分３２６と金属パターン３１８からはみ出す第３部分３５６を有している。第３部分３５６は、上述したように除去される第２部分３２８とは異なり、除去されずに残る部分である。すなわち、シール５２に囲まれた領域の外側では、半導体パターン３１６の金属パターン３１８からはみ出した部分を除去する工程を行わないため、その上の絶縁層３３０がエッチングされない。したがって、絶縁層３３０によって、第２配線３２２は被覆された状態になっている。
本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
１０ 第１基板、１２ ゲート配線、１４ ゲート絶縁膜、１６ 半導体パターン、１８ 金属パターン、２０ 配線、２２ ドレイン電極、２４ ソース電極、２６ 第１部分、２８ 第２部分、３０ 絶縁層、３２ エッチングレジスト、３３ 第１領域、３４ 貫通穴、３５ 第２領域、３６ 第１パッシベーション膜、３７ パッシベーション膜、３８ 第１電極、３９ パッシベーション膜、４０ 第２パッシベーション膜、４２ 第２電極、４４ カラーフィルタ層、４６ 着色層、４８ 画素電極、５０ 第２基板、５２ シール、５４ 液晶、１１６ 半導体パターン、１１８ 金属パターン、１２０ 配線、１２２ ドレイン電極、１２４ ソース電極、１２６ 第１部分、１２８ 第２部分、１３０ 絶縁層、１３２ エッチングレジスト、１３３ 第１領域、１３４ 貫通穴、１３５ 第２領域、１３６ 第１パッシベーション膜、１３７ パッシベーション膜、１３８ 第１電極、１３９ パッシベーション膜、１４０ 第２パッシベーション膜、１４２ 第２電極、１４４ カラーフィルタ層、１４６ 着色層、１４８ 画素電極、２１６ 半導体パターン、２１８ 金属パターン、２２０ 配線、２２６ 第１部分、２３６ 絶縁材料、３１６ 半導体パターン、３１８ 金属パターン、３２０ 第１配線、３２２ 第２配線、３２６ 第１部分、３２８ 第２部分、３３０ 絶縁層、３５６ 第３部分。

Claims (9)

  1. 第１基板に半導体パターン及び金属パターンを、前記半導体パターンが、前記金属パターンの下に積層された第１部分と、前記第１部分から前記金属パターンの外側にはみ出す第２部分と、を有するように形成する工程と、
    前記金属パターン及び前記半導体パターンを覆う第１の絶縁層を形成する工程と、
    前記第１の絶縁層の、前記金属パターンの上方の第１領域と、前記半導体パターンの少なくとも前記第２部分の上方の第２領域と、に対して行うエッチング工程と、
    前記第１の絶縁層を覆う第２の絶縁層を形成する工程と、
    前記第２の絶縁層の上に電極を形成する工程と、その後、
    前記第１基板と、前記第１基板に対向する第２基板との間に、シールに囲まれて封止されるように液晶を配置する工程と、
    を含み、
    前記エッチング工程で、前記第１領域では前記第１の絶縁層をエッチングして前記金属パターンとの電気的接続のための貫通穴を形成し、前記第２領域では前記第１の絶縁層及び前記半導体パターンをエッチングして、前記半導体パターンの前記第２部分を除去してスペースを形成し、前記第２の絶縁層を形成する工程で、前記スペースに前記第２の絶縁層を形成し、
    前記金属パターンは、前記シールで囲まれる領域内に位置する複数の第１配線と、前記シールで囲まれる前記領域の外側に位置する複数の第２配線と、を含み、
    前記複数の第１配線は、隣同士の間隔をあけて並列し、隣同士の前記第１配線の間の領域の下方に、エッチングされる前記第２部分が位置し、
    前記複数の第２配線は、隣同士の間隔をあけて並列し、隣同士の前記第２配線の間の領域の下方に、前記エッチング工程で残される前記半導体パターンの第３部分が位置することを特徴とする液晶表示装置の製造方法。
  2. 請求項１に記載された液晶表示装置の製造方法において、
    前記第２領域は、前記半導体パターンの前記第１部分及び前記第２部分並びに前記第１部分上の前記金属パターンの上方にあり、
    前記エッチング工程で、前記第１部分上の前記金属パターンをマスクとして、前記第１部分を残すように、前記半導体パターンの前記第２部分を除去することを特徴とする液晶
    表示装置の製造方法。
  3. 請求項２に記載された液晶表示装置の製造方法において、
    前記金属パターンは、配線を含み、
    前記半導体パターンの前記第２部分は、前記配線の幅方向の両側にはみ出すことを特徴とする液晶表示装置の製造方法。
  4. 請求項１に記載された液晶表示装置の製造方法において、
    前記第２の絶縁層は、カラーフィルタの少なくとも１色の着色層を形成する材料であることを特徴とする液晶表示装置の製造方法。
  5. 請求項１から４のいずれか１項に記載された液晶表示装置の製造方法において、前記電極は、共通電極であることを特徴とする液晶表示装置の製造方法。
  6. 請求項１から４のいずれか１項に記載された液晶表示装置の製造方法において、前記電極は、画素電極であることを特徴とする液晶表示装置の製造方法。
  7. 薄膜トランジスタが形成された第１基板と、
    前記第１基板に対向する第２基板と、
    前記第１基板と前記第２基板の間に配置された液晶と、
    前記第１基板と前記第２基板の間で前記液晶の周囲に配置されたシールと、
    を含み、
    前記第１基板には、半導体パターン及び金属パターンが、前記半導体パターンが前記金属パターンの下に積層されるように形成され、
    前記半導体パターン及び金属パターンを覆う絶縁層と、前記絶縁層の上に形成された電極と、をさらに含み、
    前記金属パターンは、隣同士の間隔をあけて並列し、前記シールで囲まれる領域内に位置する複数の第１配線と、前記シールで囲まれる前記領域の外側に位置する複数の第２配線と、を含み、
    前記半導体パターンが、前記金属パターンの下に積層された第１部分と、隣同士の前記第１配線の間の領域の下方に位置し前記第１部分から前記金属パターンの外側にはみ出す第２部分と、を有するように形成された前記第２部分をエッチングにより除去することにより、前記シールに囲まれた領域では、前記半導体パターンの側面と前記金属パターンの側面が面一になっており、
    前記複数の第２配線は、隣同士の間隔をあけて並列し、隣同士の前記第２配線の間の領域の下方に、前記エッチング工程で残される前記半導体パターンの第３部分が位置することを特徴とする液晶表示装置。
  8. 請求項７に記載された液晶表示装置において、前記電極は、共通電極であることを特徴とする液晶表示装置。
  9. 請求項７に記載された液晶表示装置において、前記電極は、画素電極であることを特徴とする液晶表示装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103413782B (zh) * 2013-07-23 2015-08-26 北京京东方光电科技有限公司 一种阵列基板及其制作方法和显示面板
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CN104166280A (zh) * 2014-07-24 2014-11-26 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN105045010B (zh) * 2015-08-26 2019-01-22 深圳市华星光电技术有限公司 一种阵列基板和显示装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1031209A (ja) * 1996-07-12 1998-02-03 Canon Inc カラー液晶表示素子
KR100923707B1 (ko) 1999-09-07 2009-10-27 가부시키가이샤 히타치세이사쿠쇼 액정표시장치
JP4414568B2 (ja) * 2000-07-24 2010-02-10 三菱電機株式会社 液晶表示装置のｔｆｔアレイ基板製造方法
JP4152623B2 (ja) * 2001-01-29 2008-09-17 株式会社日立製作所 液晶表示装置
JP2004177895A (ja) * 2002-11-29 2004-06-24 Victor Co Of Japan Ltd アクティブマトリクス表示装置の製造方法
JP4241238B2 (ja) * 2003-08-29 2009-03-18 株式会社 日立ディスプレイズ 液晶表示装置
KR101252001B1 (ko) * 2006-06-15 2013-04-08 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR101319301B1 (ko) * 2006-12-15 2013-10-16 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법

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