JP4414568B2 - 液晶表示装置のｔｆｔアレイ基板製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置の製造方法に関し、とくにアクティブマトリックス型の液晶表示装置のＴＦＴアレイ基板の製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置は、液晶の電気光学特性を利用し偏光板と組み合わせ、液晶に印加する電圧を制御することにより表示をおこなうものであり、ＣＲＴに比べ重量が小さく携帯性に優れ、近年、モバイルコンピュータの表示装置などに応用されている。
【０００３】
なかでも、個々の画素に薄膜トランジスタ（ＴＦＴ）などのスイッチング素子を設けて液晶に印加する電圧の制御をおこなうアクティブマトリックス型液晶表示装置は、単純マトリックス型液晶表示装置と比較して、表示品位に優れているといった特徴を有しており、その開発、応用が盛んにおこなわれている。
【０００４】
図１に基本的なアクティブマトリックス型液晶表示装置の等価回路を示し、その動作について説明する。図１（ｂ）は、図１（ａ）のＰ部を部分拡大した図である。
【０００５】
ゲート配線１およびソース配線２の交差部に、ＴＦＴなどのスイッチング素子７、液晶容量８、補助容量９が形成され画素を構成している。画素をマトリックス状に配置してＴＦＴアレイ基板を形成する。
【０００６】
ゲート配線に選択パルスが印加されると、該ゲート配線に接続されたすべてのスイッチング素子がオン状態となり、それぞれのスイッチング素子に接続されたソース配線に印加されている信号が、スイッチング素子を介して液晶容量および補助容量に書き込まれる。選択パルスの印加が終了しゲート配線が非選択状態となると、スイッチング素子はオフ状態となり、前記液晶容量および補助容量に書き込まれた電荷は、一垂直走査期間が経過して前記ゲート配線に再度選択パルスが印加されるまで保持される。
【０００７】
通常、アクティブマトリックス型の液晶表示装置は、液晶の層を挟持して対向する２枚の基板の一方に、ＴＦＴなどのスイッチング素子を設けてＴＦＴアレイ基板とし、他方にコモン電極を設けて対向基板とする。
【０００８】
従来の技術によるＴＦＴアレイ基板の製造方法について、図２および図３、図４を用いて説明する。
【０００９】
図２は、ＴＦＴアレイ基板の要部を拡大した平面図である。図２において、ゲート配線１３およびソース配線２０の交差部に、ゲート電極１２、ソース電極２１、ドレイン電極２２からなるＴＦＴが形成されており、ＴＦＴのドレイン電極２２は画素電極２７に接続されている。外部から選択パルスを印加するために、ゲート配線１３の端部は液晶表示装置の表示領域の外まで延伸され、下部パッド１５を形成している。下部パッド１５は、コンタクトホール２５を介して上部パッド２８と接続されており、ここから選択パルスが入力される。
【００１０】
図２には示されていないが、ソース配線２０の端部も同様に、液晶表示装置の表示領域の外まで延伸され、下部パッド２３を形成している。下部パッド２３は、コンタクトホール２６を介して上部パッド２９と接続されており、ここから信号が入力される。
【００１１】
図３および図４は、図２のＴＦＴアレイ基板の製造方法を説明する断面図である。
【００１２】
まず、絶縁性基板１１上に、スパッタなどの手法を用いて第１の金属層を形成する。第１の金属層は、Ｃｒ、Ａｌ、Ｍｏなどの金属あるいはこれら金属を主成分とする合金、もしくはこれらの積層からなる。ついで、フォトレジストなどを用いて写真製版を行ない、エッチング法などにより第１の金属層から不要部分を除去して、ゲート電極１２、ゲート配線１３、共通配線１４、下部パッド１５を形成する。この状態が図３（ａ）である。
【００１３】
つぎに、ＳｉＮｘ、ＳｉＯ2などからなる絶縁膜（ゲート絶縁膜）１６を、プラズマＣＶＤなどの各種ＣＶＤ法やスパッタ、蒸着、塗布法などにより形成し、さらにａ−Ｓｉ：Ｈ層（第１の半導体層）１７、リン、アンチモン、ボロンなどの不純物をドーピングしたたとえばｎ＋ａ−Ｓｉ：Ｈ膜やマイクロクリスタルｎ＋Ｓｉ層などの半導体層（不純物半導体層、第２の半導体層）１８を、プラズマＣＶＤ法やスパッタなどにより形成する。さらに、スパッタなどの手法を用いて第２の金属層１９を形成する。第２の金属層は、Ｃｒ、Ａｌ、Ｍｏなどの金属あるいはこれら金属を主成分とする合金、もしくはこれらの積層からなる。
【００１４】
ついで、フォトレジストＲを塗布し、写真製版法などにより、フォトレジストＲの厚さが厚い領域Ａ、フォトレジストＲの厚さが薄い領域Ｂ、フォトレジストＲを除去した領域Ｃからなるレジストパターンを形成する。この状態が図３（ｂ）である。
【００１５】
つぎに、このレジストパターンを用いて、第２の金属層１９のエッチングを行なう。フォトレジストＲのない領域Ｃの第２の金属層１９が、選択的に除去される。この状態が図３（ｃ）である。
【００１６】
その後、領域ＢのフォトレジストＲの除去を行なう。このとき、領域ＡのフォトレジストＲは厚さが厚いため、除去されずに残される。この状態が図３（ｄ）である。
【００１７】
つぎに、領域Ａに残ったフォトレジストＲを使用して、まず、半導体層１８、１７のエッチングを行なって領域Ｃの半導体層１８、１７を除去し、その後第２の金属層１９のエッチングを行なって領域Ｂの第２の金属層１９を除去する。この状態が図３（ｅ）および図４（ａ）である。
【００１８】
さらに、領域Ｂの半導体層１８をエッチングにより除去し、その後、フォトレジストＲをすべて取り除く。この状態が図４（ｂ）である。基板上に、ソース配線２０、ソース電極２１、ドレイン電極２２、下部パッド２３が形成されている。
【００１９】
続いて、保護膜３５を全面に成膜したのち、フォトレジストなどを用いて写真製版を行ない、エッチング法などによりコンタクトホール２４、２５、２６を形成する。この状態が図４（ｃ）である。
【００２０】
最後に、ＩＴＯ（Indium Tin Oxide）を全面に成膜し、フォトレジストなどを用いて写真製版を行ない、エッチング法などによって不要部分を除去してＩＴＯ画素電極２７、上部パッド２８、２９を形成する。この状態が図４（ｄ）である。
【００２１】
【発明が解決しようとする課題】
以上説明した製造方法によれば、合計４回の写真製版、つまり４枚のフォトマスクによってＴＦＴアレイ基板を製作することができるため、工程の短縮、コストの低減が可能である。
【００２２】
しかしこの製造法では、ソース配線２０、ソース電極２１、ドレイン電極２２および下部パッド２３と、これらの下部に位置する半導体層１８および半導体層１７を、同一のフォトレジストＲを用いて形成しており、また、エッチング手法やエッチング条件の相違により、第２の金属層１９のエッチング時の配線の細り量（サイドエッチ量）が半導体層１８および半導体層１７のサイドエッチ量よりも大きいことから、図４（ａ）〜（ｄ）に見られるように、ソース配線２０の横に半導体層１８および半導体層１７がはみ出した形状になる。
【００２３】
一般に、ソース配線２０（第２の金属層１９）の材料がＣｒ、Ａｌ、Ｍｏなどの場合、サイドエッチ量は片側で０．５〜１．０μｍ程度である。一方、半導体層１８および半導体層１７のサイドエッチ量はほぼ０μｍである。したがって、写真製版に使用するフォトマスクでのソース配線幅を１０μｍとした場合、実際に形成されるソース配線の幅は８〜９μｍとなり、半導体層１８および半導体層１７が１〜２μｍ程度はみだして形成されることになる。
【００２４】
高輝度の表示を可能とし、表示品位にすぐれた液晶表示装置を得るためには、ＴＦＴアレイ基板の開口率を極力大きくすることが望ましい。またソース配線２０に印加される信号の遅延を防止し、輝度ムラなどの表示品位の低下を防ぐためには、ソース配線２０の抵抗は極力小さくすることが望ましい。
【００２５】
もし、半導体層１８および半導体層１７のはみ出しを除去することができれば、ソース配線２０の幅を小さくすることなく、つまりソース配線２０の抵抗を増大させることなく、開口率の向上をはかることができる。また、同一の開口率であれば、ソース配線２０の幅をより大きくすることができ、ソース配線２０の低抵抗化をはかることができる。
【００２６】
さらに、はみ出した半導体層１８および半導体層１７が、対向基板のコモン電極とのあいだに容量を形成し、ソース−コモン間容量が増大するといった問題もある。
【００２７】
特に、前述した４枚のフォトマスクによるＴＦＴアレイ基板の製造方法においては、第２の金属層１９（ソース配線２０）は、複数回のエッチングにさらされることになる（図３（ｃ）および図４（ａ）を参照）。
【００２８】
このため、ソース配線２０のサイドエッチ量と半導体層１８および半導体層１７のサイドエッチ量との差はさらに大きいものとなり、たとえば、フォトマスクでのソース配線幅が１０μｍである場合、実際に形成されるソース配線の幅は６〜７μｍ程度となり、半導体層１８および半導体層１７が３〜４μｍ程度はみだして形成されることになる。
【００２９】
したがって、開口率の低下、ソース配線の抵抗増大、あるいはソース−コモン間容量の増大といった問題はますます大きくなり、はみ出した半導体層１８および半導体層１７を除去することのできる製造方法が強く望まれていた。
【００３０】
そこで本発明は、アクティブマトリックス型液晶表示装置のＴＦＴアレイの製造工程において、ソース配線横にはみだした半導体層を除去することを目的とする。
【００３１】
【課題を解決するための手段】
本発明は、ゲート配線、ソース配線およびＴＦＴ素子などを形成後、保護膜を成膜し、該保護膜の一部を除去してコンタクトホールを形成する際に、ソース配線上の保護膜、ソース配線横の保護膜およびソース配線横のゲート絶縁膜を同時に除去し、ソース配線およびソース配線下の半導体層を露出させる。
【００３２】
さらに、露出した半導体層のうちソース配線横にはみ出している部分を、保護膜の一部を除去するためのレジストパターンおよび／またはソース配線をマスクとして除去する。
【００３３】
または、露出した半導体層のうちソース配線横にはみ出している部分を、一部を除去した後の保護膜および／またはソース配線をマスクとして除去する。
【００３４】
本発明の別の実施の形態では、ゲート配線、ソース配線およびＴＦＴ素子などを形成後、保護膜は成膜せず、露出しているソース配線下の半導体のうちソース配線横にはみ出している部分を、ソース配線をマスクとして除去する。
【００３５】
本発明のさらに別の実施の形態では、ソース配線形成時にソース配線横に半導体層を残すことにより、保護膜の一部を除去してコンタクトホールを形成する際に、ソース配線上およびソース配線横の保護膜だけが除去され、ソース配線横のゲート絶縁膜は除去されないようにした。
【００３６】
さらに、保護膜が除去されて露出した半導体層のうちソース配線横にはみ出している部分を、保護膜の一部を除去するためのレジストパターンおよび／またはソース配線をマスクとして除去する。
【００３７】
または、保護膜が除去されて露出した半導体層のうちソース配線横にはみ出している部分を、一部を除去した後の保護膜および／またはソース配線をマスクとして除去する。
【００３８】
本発明では、ＩＴＯ膜の一部を選択的に除去する際に、ソース配線上のＩＴＯ膜を除去せずに残すことにより、ＩＴＯ膜でソース配線を覆うようにしてもよい。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態を、図を用いて説明する。
【００４０】
実施の形態１
本発明の第１の実施の形態を、図５、図６および図７を用いて説明する。図５、図６および図７は、逆スタガ型のＴＦＴが設けられたＴＦＴアレイ基板を例示して、その製造方法を説明した断面図である。
【００４１】
本発明の第１の実施の形態によるＴＦＴアレイ基板の製造方法は、以下の工程からなる。
【００４２】
（１）まず、絶縁性基板１１上に第１の金属層を成膜し、ついで、フォトレジストなどを用いて写真製版を行ない、エッチング法などにより第１の金属層から不要部分を除去し、ゲート電極１２、ゲート配線１３、共通配線１４および下部パッド１５を形成する（図５（ａ））。
【００４３】
（２）つぎに、これらゲート電極１２、ゲート配線１３、共通配線１４およびパッド層１５を覆うように、ＳｉＮｘ、ＳｉＯ2などからなるゲート絶縁膜１６、ａ−Ｓｉ層（非晶質半導体膜、第１の半導体層）１７、ｎ＋ａ−Ｓｉ層（非晶質不純物半導体膜、第２の半導体層）１８、第2の金属層１９の４層を基板上に成膜する。
【００４４】
（３）フォトレジストＲを塗布後、フォトマスクを用いて、フォトレジストＲの厚さが厚い領域Ａ、薄い領域Ｂ、フォトレジストＲを除去した領域Ｃからなるレジストパターンを形成する。
【００４５】
フォトレジストＲの厚い領域Ａは、第２の金属層１９をソース電極やドレイン電極、ソース配線やドレイン配線として残すための領域、フォトレジストＲを除去した領域Ｃは、少なくとも第２の金属層１９、第２の半導体層１８および第１の半導体層１７をエッチングして除去するための領域、フォトレジストＲの薄い領域Ｂは第２の金属層１９および第２の半導体層１８が除去され、ＴＦＴのチャネル部３８となる領域に、それぞれ対応している（図５（ｂ））。
【００４６】
本実施の形態では、ＴＦＴのチャネル部３８のみを領域Ｂとしている。ＴＦＴチャネル部３８のみが領域Ｂである必要はないが、本実施の形態においては、少なくとものちにソース配線２０となる部分およびその近傍だけは、領域Ｂとしないことを特徴とする。
【００４７】
（４）つぎに、エッチングなどにより、まずＣ領域の第２の金属層１９を除去する（図５（ｃ））。
【００４８】
（５）その後、領域ＢのフォトレジストＲの除去を行なう。このとき、領域ＡのフォトレジストＲは厚さが厚いため、除去されずに残される（図５（ｄ））。
【００４９】
（６）その後領域Ｃの半導体層１８、１７を、エッチングなどにより除去する（図５（ｅ））。
【００５０】
（７）さらに、領域Ｂの第２の金属層１９を除去する（図６（ａ））。
【００５１】
（８）つぎに、領域Ｂの第２の半導体層１８を除去し、その後、フォトレジストＲをすべて除去する（図６（ｂ））。
【００５２】
ここまでの工程は従来の技術によるものと同一であり、すでに述べたように、第２の金属層１９からなるソース配線２０は、半導体層１８および半導体層１７にくらべてサイドエッチ量が大きいため、ソース配線２０の横に半導体層１８および半導体層１７がはみ出した状態となっている。
【００５３】
（９）この状態のＴＦＴアレイ基板の表面上全面に保護膜３５を成膜したのち、フォトレジストを塗布、フォトマスクを使用してレジストパターン３６を形成する（図６（ｃ））。
【００５４】
このレジストパターン３６は、つぎの工程で保護膜３５の一部を除去してコンタクトホール２４、２５、２６を形成するためのものであるが、同時にソース配線２０上およびその近傍の領域３０の保護膜３５も除去するようなパターンとされている。
【００５５】
（１０）このレジストパターン３６を利用して、保護膜３５のエッチングを行ない、ドレイン電極２２とＩＴＯ画素電極２７を電気的に接続するためのコンタクトホール２４、下部パッド１５と上部パッド２８を電気的に接続するためのコンタクトホール２５、下部パッド２３と上部パッド２９を電気的に接続するためのコンタクトホール２６を形成する。このとき、すでに述べたように、ソース配線２０上およびその近傍の領域３０の保護膜３５も除去されるが、同時に領域３０のゲート絶縁膜１６も除去される（図６（ｄ））。
【００５６】
（１１）つぎに、レジストパターン３６およびソース配線２０をマスクとして利用したエッチングを行ない、ソース配線２０の横にはみ出している半導体層１８、１７を除去し、その後レジストパターン３６を取り除く（図７（ａ））。
【００５７】
このとき、先にレジストパターンを取り除き、保護膜３５およびソース配線２０をマスクとして、はみ出している半導体層１８、１７をエッチングしてもよい。
【００５８】
またソース配線２０を形成する第２の金属層１９は、はみ出している半導体層１８、１７をエッチングする際に同時にエッチングされてしまうことがない材料、たとえばＣｒなど、である必要がある。
【００５９】
（１２）その後、ＩＴＯ膜を全面に成膜したのち、フォトレジストなどを用いて写真製版を行ない、エッチング法などによって該ＩＴＯ膜の不要部分を除去するパターニングを行なうことにより、ＩＴＯ画素電極２７、上部パッド２８、２９を形成する（図７（ｂ））。
【００６０】
以上説明したとおり、本実施の形態によれば、従来の製造方法と同一の合計４回の写真製版、つまり４枚のフォトマスクによってＴＦＴアレイ基板を製作することができ、かつソース配線の横にはみ出した半導体層１８および半導体層１７を除去することができる。
【００６１】
したがって、製造に要する時間やコストの増大を招くことなく、ＴＦＴアレイ基板の開口率の向上およびソース配線の低抵抗化をはかることができ、またソース−コモン間容量の増大といった問題も解決することができる。
【００６２】
実施の形態２
本発明の第２の実施の形態を、図８を用いて説明する。
【００６３】
本実施の形態は、ソース配線２０をＩＴＯ膜３７で被覆したことを特徴とする。
【００６４】
実施の形態１においては、図７（ｂ）を見れば明らかなように、ソース配線２０が露出している。したがって、ソース配線２０つまり第２の金属層１９の材料として、液晶と反応性のない材料を選択する必要があった。
【００６５】
そこで本実施の形態では、ＩＴＯ膜のパターニングを行なう際に、ソース配線２０上のＩＴＯ膜を残すことにより、ソース配線２０およびソース配線２０の下層に位置する半導体層１７、１８を覆うＩＴＯ膜３７を形成した。
【００６６】
ＩＴＯ膜３７がソース電極２０を覆っているため、ソース配線２０（第２の金属層１９）の材料選択の自由度が増す。さらに、ソース配線２０およびＩＴＯ膜３７がともに、ソース配線として機能するため、ソース配線の抵抗を低減することができる。また、万一ソース配線２０が断線した場合にも、ＩＴＯ膜３７が冗長の役割を果たすため、信頼性も向上する。
【００６７】
実施の形態３
本発明の第３の実施の形態を、図９、図１０および図１１を用いて説明する。図９、図１０および図１１は、逆スタガ型のＴＦＴが設けられたＴＦＴアレイ基板を例示して、その製造方法を説明した断面図である。
【００６８】
実施の形態１では、図７（ｂ）を見れば明らかなように、ソース配線２０の近傍の領域３０において、ゲート絶縁膜１６も除去されている。したがって、ソース配線２０と共通配線１４が隣接して設けられる場合には、両配線のあいだのショートが発生するおそれがある。そこで、本実施の形態では、ソース配線２０近傍の領域３０において、ゲート絶縁膜１６を除去せずに残すようにした。
【００６９】
その工程を以下に説明する。
【００７０】
（１）まず、絶縁性基板１１上に第１の金属層を成膜し、この第1の金属層を写真製版技術を用いてパターニングし、ゲート電極１２、ゲート配線１３、共通配線１４および下部パッド１５を形成する（図９（ａ））。
【００７１】
（２）つぎに、これらゲート電極１２、ゲート配線１３、共通配線１４およびパッド層１５を覆うように、ゲート絶縁膜１６、第１の半導体層１７、第２の半導体層１８、第2の金属層１９の４層を基板上に成膜する。
【００７２】
（３）フォトレジストＲを塗布後、フォトマスクを用いて、フォトレジストＲの厚さが厚い領域Ａ（Ａ1）、薄い領域Ｂ（Ｂ1）、フォトレジストＲを除去した領域Ｃからなるレジストパターンを形成する。
【００７３】
実施の形態１においては、領域ＢはＴＦＴのチャンネル部のみであったが、本実施の形態においては、のちにソース配線となる領域Ａ1の近傍にもフォトレジストＲの薄い領域Ｂ1を設ける（図９（ｂ））。
【００７４】
（４）つぎに、エッチングなどにより、まずＣ領域の第２の金属層１９を除去する（図９（ｃ））。
【００７５】
（５）つぎに領域Ａ（Ａ1）のフォトレジストＲは残しつつ、領域Ｂ（Ｂ1）のフォトレジストＲを取り除く（図９（ｄ））。
【００７６】
（６）その後、領域Ｃの半導体層１８、１７をエッチングなどにより除去する（図９（ｅ））。
【００７７】
（７）さらに、領域Ｂ（Ｂ1）の第２の金属層１９を除去する（図１０（ａ））。
【００７８】
（８）つぎに、領域Ｂ（Ｂ1）の第２の半導体層１８を除去し、その後、フォトレジストＲをすべて除去する（図１０（ｂ））。
【００７９】
すでに述べたように、第２の金属層１９からなるソース配線２０は、第２の半導体層１８にくらべてサイドエッチ量が大きいため、ソース配線２０の横に第２の半導体層１８がはみ出した状態となっている。
【００８０】
（９）この状態のＴＦＴアレイ基板の表面上全面に保護膜３５を成膜したのち、フォトレジストを塗布、フォトマスクを使用して写真製版を行ないレジストパターン３６を形成する（図１０（ｃ））。
【００８１】
このレジストパターン３６は、つぎの工程で保護膜３５の一部を除去してコンタクトホール２４、２５、２６を形成するためのものであるが、同時にソース配線２０上およびその近傍の領域３０の保護膜３５も除去するようなパターンとされている。
【００８２】
（１０）このレジストパターン３６を利用して、保護膜３５のエッチングを行ない、コンタクトホール２４、２５、２６を形成するが、すでに述べたように、ソース配線２０上および近傍の領域３０の保護膜３５も除去される（図１０（ｄ））。
【００８３】
（１１）つぎに、レジストパターン３６およびソース配線２０をマスクとして利用してエッチングを行ない、ソース配線２０の下層にはみ出している半導体層１８、およびソース配線２０近傍の半導体層１７を除去し、その後レジストパターンを取り除く（図１１（ａ））。
【００８４】
このとき、先にレジストパターンを取り除き、保護膜３５およびソース配線２０をマスクとして、はみ出している半導体層１８、および半導体層１７をエッチングしてもよい。
【００８５】
またソース配線２０を形成する第２の金属層１９は、半導体層１８および半導体層１７をエッチングする際に同時にエッチングされてしまうことがない材料、たとえばＣｒなど、である必要がある。
【００８６】
（１２）その後、ＩＴＯ膜を全面に成膜したのち、写真製版技術を用いてパターニングをすることにより、ＩＴＯ画素電極２７、上部パッド２８、２９を形成する（図１１（ｂ））。
【００８７】
以上説明したとおり、本実施の形態によれば、ソース配線２０近傍のゲート絶縁膜１６が除去されずに残るため、ソース配線２０と共通配線１４とのあいだのショートが発生するおそれはなくなる。
【００８８】
本実施の形態では、ソース配線２０が露出しているが、実施の形態２と同様にして、ソース配線２０をＩＴＯ膜で被覆することももちろん可能である。
【００８９】
実施の形態４
本発明の第４の実施の形態を、図１２および図１３を用いて説明する。図１２および図１３は、逆スタガ型のＴＦＴが設けられたＴＦＴアレイ基板を例示して、その製造方法を説明した断面図である。
【００９０】
本実施の形態は、保護膜３５を省略した点で実施の形態１と異なっている。
【００９１】
その工程を以下に説明する。
【００９２】
（１）まず、絶縁性基板１１上に第１の金属層を成膜し、この第1の金属層を写真製版技術を用いてパターニングし、ゲート電極１２、ゲート配線１３、共通配線１４および下部パッド１５を形成する（図１２（ａ））。
【００９３】
（２）つぎに、これらゲート電極１２、ゲート配線１３、共通配線１４およびパッド層１５を覆うように、ゲート絶縁膜１６、第１の半導体層１７、第２の半導体層１８、第2の金属層１９の４層を基板上に成膜する。
【００９４】
（３）フォトレジストＲを塗布後、フォトマスクを用いて、フォトレジストＲの厚さが厚い領域Ａ、薄い領域Ｂ、フォトレジストＲを除去した領域Ｃからなるレジストパターンを形成する（図１２（ｂ））。
【００９５】
（４）つぎに、エッチングなどにより、まずＣ領域の第２の金属層１９を除去する（図１２（ｃ））。
【００９６】
（５）つぎに領域ＡのフォトレジストＲは残しつつ、領域ＢのフォトレジストＲを取り除く（図１２（ｄ））。
【００９７】
（６）その後、領域Ｃの半導体層１８、１７をエッチングなどにより除去する（図１２（ｅ））。
【００９８】
（７）さらに、領域Ｂの第２の金属層１９を除去する（図１３（ａ））。
【００９９】
（８）つぎに、領域Ｂの第２の半導体層１８を除去し、その後、フォトレジストＲをすべて除去する（図１３（ｂ））。
【０１００】
ここまでの製造工程は、実施の形態１と同一であり、すでに述べたように、ソース配線２０の横に半導体層１８および半導体層１７がはみ出した状態となっている。
【０１０１】
（９）この状態のＴＦＴアレイ基板の表面にフォトレジストを塗布、フォトマスクを使用してレジストパターンを形成し、下部パッド１５上のゲート絶縁膜１６にコンタクトホールを形成する。さらに、ソース配線２０をマスクとしたエッチングにより、ソース配線２０の下層にはみ出している半導体層１８および半導体層層１７を除去する（図１３（ｃ））。
【０１０２】
（１０）その後、ＩＴＯ膜を全面に成膜したのち、写真製版技術を用いてパターニングをすることにより、ＩＴＯ画素電極２７、上部パッド２８、２９を形成する。本実施の形態では、ＩＴＯ画素電極２７とドレイン電極２２、上部パッド層２９と下部パッド２３はコンタクトホールを介さず、直接にコンタクトしている（図１３（ｄ））。
【０１０３】
実施の形態１においては、ソース配線２０の横にはみ出した半導体層１８および半導体層１７を除去するために、ソース配線２０近傍の保護膜３５を除去しており、このとき同時にソース配線２０近傍のゲート絶縁膜１６も除去されている（図６（ｄ））。したがって、ソース配線２０と共通配線１４が隣接して設けられる場合には、両配線のあいだのショートが発生するおそれがある。
【０１０４】
本実施の形態によれば、保護膜３５を除去する必要がないため、ソース配線２０近傍のゲート絶縁膜１６が除去されることもない。したがって、ソース配線２０と共通配線１４が隣接して設けられる場合でも、両配線のあいだのショートが発生するおそれはない。
【０１０５】
本実施の形態では、ソース配線２０が露出しているが、実施の形態２と同様にして、ソース配線２０をＩＴＯ膜で被覆することももちろん可能である。
【０１０６】
本実施の形態によれば、保護膜３５を省略したため、より低コストかつ短時間でＴＦＴアレイ基板を作製することができ、かつ、ソース配線２０の横にはみ出した半導体層１８および半導体層１７を除去できるため、開口率の向上およびソース配線の低抵抗化をはかることができ、またソース−コモン間容量の増大といった問題も解決することができる。
【０１０７】
実施の形態５
本発明の第５の実施の形態を図１４を用いて説明する。図１４は、逆スタガ型のＴＦＴが設けられたＴＦＴアレイ基板を例示して、その製造方法を説明する断面図である。
【０１０８】
前述した実施の形態４では、合計４枚のフォトマスク、つまり４回の写真製版工程によりＴＦＴアレイ基板を製造している。本実施の形態によれば、３枚のフォトマスク、つまり３回の写真製版工程によりＴＦＴアレイ基板を製造することが可能である。
【０１０９】
実施の形態４においては、図１３（ｃ）に示した工程において、ＴＦＴアレイ基板の表面にフォトレジストを塗布、フォトマスクを使用してレジストパターンを形成し、下部パッド１５上のゲート絶縁膜１６にコンタクトホールを形成した。
【０１１０】
その後、ＩＴＯ膜を全面に成膜し、写真製版技術を用いてパターニングをすることにより、ＩＴＯ画素電極２７、上部パッド２８、２９を形成する。したがって、下部パッド１５と上部パッド２８とはコンタクトホールを介して電気的に接続されている。
【０１１１】
本実施の形態では、ＩＴＯ膜を成膜する前に、フォトマスクを使用せずに下部パッド１５上のゲート絶縁膜１６を除去する（図１４（ａ））。除去は、ＴＦＴアレイ基板の周辺部分のフォトレジストをマスクなしで露光する周辺露光工程において、下部パッド１５上のフォトレジストも露光させて除去し、露出した下部パッド１５上のゲート絶縁膜１６を続くエッチング工程によって除去することにより行なわれる。その後、ＩＴＯ膜を全面に成膜し、写真製版技術を用いてパターニングをすることにより、ＩＴＯ画素電極２７、上部パッド２８、２９を形成する（図１４（ｂ））。この場合、下部パッド１５と上部パッド２８とが直接接触し、電気的に接続されている。
【０１１２】
ゲート絶縁膜１６にコンタクトホールを形成するための写真製版工程が不要になるため、３回の写真製版工程、つまり３枚のフォトマスクでＴＦＴアレイ基板を作製することが可能となり、さらなるコストの低減が可能である。
【０１１３】
もちろん、他の実施の形態と同様、ソース配線２０の横にはみ出した半導体層１８および半導体層１７を除去できるため、開口率の向上およびソース配線の低抵抗化をはかることができ、またソース−コモン間容量の増大といった問題も解決することができる。
【０１１４】
本実施の形態では、ソース配線２０が露出しているが、実施の形態２と同様にして、ソース配線２０をＩＴＯ膜で被覆することももちろん可能である。
【０１１５】
【発明の効果】
本発明の製造方法を適用することにより、従来の技術と同数の４枚のフォトマスク、あるいは従来の技術よりも少ない３枚のフォトマスクを使用した製造工程で、ソース配線の横にはみ出した半導体層を除去することが可能となり、開口率の低下、ソース配線抵抗の増大、ソース−コモン電極間容量の増大を防止することができ、高品質の液晶表示装置を安価かつ短時間に製造することが可能となる。
【０１１６】
さらに、ソース配線をＩＴＯ膜で覆うことにより、ソース配線と液晶との反応を防止でき、ソース配線の材料選択の自由度を高めることができる。また、本来のソース配線にくわえＩＴＯ膜もソース配線として機能するため、ソース配線の一層の低抵抗化がはかれ高品質の液晶表示装置が得られるとともに、ソース配線の断線の可能性が減少し、信頼性が向上する。
【図面の簡単な説明】
【図１】アクティブマトリックス型液晶表示装置の動作を説明するための図である。
【図２】ＴＦＴアレイ基板の要部を拡大した平面図である。
【図３】従来の技術による、図２のＴＦＴアレイ基板の製造方法を説明する断面図である。
【図４】従来の技術による、図２のＴＦＴアレイ基板の製造方法を説明する断面図であり、図３に引き続く工程を表わした図である。
【図５】本発明の実施の形態１による、ＴＦＴアレイ基板の製造方法を説明する断面図である。
【図６】本発明の実施の形態１による、ＴＦＴアレイ基板の製造方法を説明する断面図であり、図５に引き続く工程を表わした図である。
【図７】本発明の実施の形態１による、ＴＦＴアレイ基板の製造方法を説明する断面図であり、図６に引き続く工程を表わした図である。
【図８】本発明の実施の形態２による、ＴＦＴアレイ基板の製造方法を説明する断面図である。
【図９】本発明の実施の形態３による、ＴＦＴアレイ基板の製造方法を説明する断面図である。
【図１０】本発明の実施の形態３による、ＴＦＴアレイ基板の製造方法を説明する断面図であり、図９に引き続く工程を表わした図である。
【図１１】本発明の実施の形態３による、ＴＦＴアレイ基板の製造方法を説明する断面図であり、図１０に引き続く工程を表わした図である。
【図１２】本発明の実施の形態４による、ＴＦＴアレイ基板の製造方法を説明する断面図である。
【図１３】本発明の実施の形態４による、ＴＦＴアレイ基板の製造方法を説明する断面図であり、図１２に引き続く工程を表わした図である。
【図１４】本発明の実施の形態５による、ＴＦＴアレイ基板の製造方法を説明する断面図である。
【符号の説明】
１ ゲート配線
２ ソース配線
７ スイッチング素子
８ 液晶容量
９ 補助容量
１２ ゲート電極
１３ ゲート配線
１４ 共通配線
１５ 下部パッド
１６ ゲート絶縁膜
１７ 第１の半導体層
１８ 第２の半導体層（不純物半導体層）
１９ 第２の金属層
２０ ソース配線
２１ ソース電極
２２ ドレイン電極
２３ 下部パッド
２４、２５、２６ コンタクトホール
２７ 画素電極
２８、２９ 上部パッド
３５ 保護膜
３６ レジストパターン
３７ ＩＴＯ膜
【発明の属する技術分野】
本発明は、液晶表示装置の製造方法に関し、とくにアクティブマトリックス型の液晶表示装置のＴＦＴアレイ基板の製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置は、液晶の電気光学特性を利用し偏光板と組み合わせ、液晶に印加する電圧を制御することにより表示をおこなうものであり、ＣＲＴに比べ重量が小さく携帯性に優れ、近年、モバイルコンピュータの表示装置などに応用されている。
【０００３】
なかでも、個々の画素に薄膜トランジスタ（ＴＦＴ）などのスイッチング素子を設けて液晶に印加する電圧の制御をおこなうアクティブマトリックス型液晶表示装置は、単純マトリックス型液晶表示装置と比較して、表示品位に優れているといった特徴を有しており、その開発、応用が盛んにおこなわれている。
【０００４】
図１に基本的なアクティブマトリックス型液晶表示装置の等価回路を示し、その動作について説明する。図１（ｂ）は、図１（ａ）のＰ部を部分拡大した図である。
【０００５】
ゲート配線１およびソース配線２の交差部に、ＴＦＴなどのスイッチング素子７、液晶容量８、補助容量９が形成され画素を構成している。画素をマトリックス状に配置してＴＦＴアレイ基板を形成する。
【０００６】
ゲート配線に選択パルスが印加されると、該ゲート配線に接続されたすべてのスイッチング素子がオン状態となり、それぞれのスイッチング素子に接続されたソース配線に印加されている信号が、スイッチング素子を介して液晶容量および補助容量に書き込まれる。選択パルスの印加が終了しゲート配線が非選択状態となると、スイッチング素子はオフ状態となり、前記液晶容量および補助容量に書き込まれた電荷は、一垂直走査期間が経過して前記ゲート配線に再度選択パルスが印加されるまで保持される。
【０００７】
通常、アクティブマトリックス型の液晶表示装置は、液晶の層を挟持して対向する２枚の基板の一方に、ＴＦＴなどのスイッチング素子を設けてＴＦＴアレイ基板とし、他方にコモン電極を設けて対向基板とする。
【０００８】
従来の技術によるＴＦＴアレイ基板の製造方法について、図２および図３、図４を用いて説明する。
【０００９】
図２は、ＴＦＴアレイ基板の要部を拡大した平面図である。図２において、ゲート配線１３およびソース配線２０の交差部に、ゲート電極１２、ソース電極２１、ドレイン電極２２からなるＴＦＴが形成されており、ＴＦＴのドレイン電極２２は画素電極２７に接続されている。外部から選択パルスを印加するために、ゲート配線１３の端部は液晶表示装置の表示領域の外まで延伸され、下部パッド１５を形成している。下部パッド１５は、コンタクトホール２５を介して上部パッド２８と接続されており、ここから選択パルスが入力される。
【００１０】
図２には示されていないが、ソース配線２０の端部も同様に、液晶表示装置の表示領域の外まで延伸され、下部パッド２３を形成している。下部パッド２３は、コンタクトホール２６を介して上部パッド２９と接続されており、ここから信号が入力される。
【００１１】
図３および図４は、図２のＴＦＴアレイ基板の製造方法を説明する断面図である。
【００１２】
まず、絶縁性基板１１上に、スパッタなどの手法を用いて第１の金属層を形成する。第１の金属層は、Ｃｒ、Ａｌ、Ｍｏなどの金属あるいはこれら金属を主成分とする合金、もしくはこれらの積層からなる。ついで、フォトレジストなどを用いて写真製版を行ない、エッチング法などにより第１の金属層から不要部分を除去して、ゲート電極１２、ゲート配線１３、共通配線１４、下部パッド１５を形成する。この状態が図３（ａ）である。
【００１３】
つぎに、ＳｉＮｘ、ＳｉＯ2などからなる絶縁膜（ゲート絶縁膜）１６を、プラズマＣＶＤなどの各種ＣＶＤ法やスパッタ、蒸着、塗布法などにより形成し、さらにａ−Ｓｉ：Ｈ層（第１の半導体層）１７、リン、アンチモン、ボロンなどの不純物をドーピングしたたとえばｎ＋ａ−Ｓｉ：Ｈ膜やマイクロクリスタルｎ＋Ｓｉ層などの半導体層（不純物半導体層、第２の半導体層）１８を、プラズマＣＶＤ法やスパッタなどにより形成する。さらに、スパッタなどの手法を用いて第２の金属層１９を形成する。第２の金属層は、Ｃｒ、Ａｌ、Ｍｏなどの金属あるいはこれら金属を主成分とする合金、もしくはこれらの積層からなる。
【００１４】
ついで、フォトレジストＲを塗布し、写真製版法などにより、フォトレジストＲの厚さが厚い領域Ａ、フォトレジストＲの厚さが薄い領域Ｂ、フォトレジストＲを除去した領域Ｃからなるレジストパターンを形成する。この状態が図３（ｂ）である。
【００１５】
つぎに、このレジストパターンを用いて、第２の金属層１９のエッチングを行なう。フォトレジストＲのない領域Ｃの第２の金属層１９が、選択的に除去される。この状態が図３（ｃ）である。
【００１６】
その後、領域ＢのフォトレジストＲの除去を行なう。このとき、領域ＡのフォトレジストＲは厚さが厚いため、除去されずに残される。この状態が図３（ｄ）である。
【００１７】
つぎに、領域Ａに残ったフォトレジストＲを使用して、まず、半導体層１８、１７のエッチングを行なって領域Ｃの半導体層１８、１７を除去し、その後第２の金属層１９のエッチングを行なって領域Ｂの第２の金属層１９を除去する。この状態が図３（ｅ）および図４（ａ）である。
【００１８】
さらに、領域Ｂの半導体層１８をエッチングにより除去し、その後、フォトレジストＲをすべて取り除く。この状態が図４（ｂ）である。基板上に、ソース配線２０、ソース電極２１、ドレイン電極２２、下部パッド２３が形成されている。
【００１９】
続いて、保護膜３５を全面に成膜したのち、フォトレジストなどを用いて写真製版を行ない、エッチング法などによりコンタクトホール２４、２５、２６を形成する。この状態が図４（ｃ）である。
【００２０】
最後に、ＩＴＯ（Indium Tin Oxide）を全面に成膜し、フォトレジストなどを用いて写真製版を行ない、エッチング法などによって不要部分を除去してＩＴＯ画素電極２７、上部パッド２８、２９を形成する。この状態が図４（ｄ）である。
【００２１】
【発明が解決しようとする課題】
以上説明した製造方法によれば、合計４回の写真製版、つまり４枚のフォトマスクによってＴＦＴアレイ基板を製作することができるため、工程の短縮、コストの低減が可能である。
【００２２】
しかしこの製造法では、ソース配線２０、ソース電極２１、ドレイン電極２２および下部パッド２３と、これらの下部に位置する半導体層１８および半導体層１７を、同一のフォトレジストＲを用いて形成しており、また、エッチング手法やエッチング条件の相違により、第２の金属層１９のエッチング時の配線の細り量（サイドエッチ量）が半導体層１８および半導体層１７のサイドエッチ量よりも大きいことから、図４（ａ）〜（ｄ）に見られるように、ソース配線２０の横に半導体層１８および半導体層１７がはみ出した形状になる。
【００２３】
一般に、ソース配線２０（第２の金属層１９）の材料がＣｒ、Ａｌ、Ｍｏなどの場合、サイドエッチ量は片側で０．５〜１．０μｍ程度である。一方、半導体層１８および半導体層１７のサイドエッチ量はほぼ０μｍである。したがって、写真製版に使用するフォトマスクでのソース配線幅を１０μｍとした場合、実際に形成されるソース配線の幅は８〜９μｍとなり、半導体層１８および半導体層１７が１〜２μｍ程度はみだして形成されることになる。
【００２４】
高輝度の表示を可能とし、表示品位にすぐれた液晶表示装置を得るためには、ＴＦＴアレイ基板の開口率を極力大きくすることが望ましい。またソース配線２０に印加される信号の遅延を防止し、輝度ムラなどの表示品位の低下を防ぐためには、ソース配線２０の抵抗は極力小さくすることが望ましい。
【００２５】
もし、半導体層１８および半導体層１７のはみ出しを除去することができれば、ソース配線２０の幅を小さくすることなく、つまりソース配線２０の抵抗を増大させることなく、開口率の向上をはかることができる。また、同一の開口率であれば、ソース配線２０の幅をより大きくすることができ、ソース配線２０の低抵抗化をはかることができる。
【００２６】
さらに、はみ出した半導体層１８および半導体層１７が、対向基板のコモン電極とのあいだに容量を形成し、ソース−コモン間容量が増大するといった問題もある。
【００２７】
特に、前述した４枚のフォトマスクによるＴＦＴアレイ基板の製造方法においては、第２の金属層１９（ソース配線２０）は、複数回のエッチングにさらされることになる（図３（ｃ）および図４（ａ）を参照）。
【００２８】
このため、ソース配線２０のサイドエッチ量と半導体層１８および半導体層１７のサイドエッチ量との差はさらに大きいものとなり、たとえば、フォトマスクでのソース配線幅が１０μｍである場合、実際に形成されるソース配線の幅は６〜７μｍ程度となり、半導体層１８および半導体層１７が３〜４μｍ程度はみだして形成されることになる。
【００２９】
したがって、開口率の低下、ソース配線の抵抗増大、あるいはソース−コモン間容量の増大といった問題はますます大きくなり、はみ出した半導体層１８および半導体層１７を除去することのできる製造方法が強く望まれていた。
【００３０】
そこで本発明は、アクティブマトリックス型液晶表示装置のＴＦＴアレイの製造工程において、ソース配線横にはみだした半導体層を除去することを目的とする。
【００３１】
【課題を解決するための手段】
本発明は、ゲート配線、ソース配線およびＴＦＴ素子などを形成後、保護膜を成膜し、該保護膜の一部を除去してコンタクトホールを形成する際に、ソース配線上の保護膜、ソース配線横の保護膜およびソース配線横のゲート絶縁膜を同時に除去し、ソース配線およびソース配線下の半導体層を露出させる。
【００３２】
さらに、露出した半導体層のうちソース配線横にはみ出している部分を、保護膜の一部を除去するためのレジストパターンおよび／またはソース配線をマスクとして除去する。
【００３３】
または、露出した半導体層のうちソース配線横にはみ出している部分を、一部を除去した後の保護膜および／またはソース配線をマスクとして除去する。
【００３４】
本発明の別の実施の形態では、ゲート配線、ソース配線およびＴＦＴ素子などを形成後、保護膜は成膜せず、露出しているソース配線下の半導体のうちソース配線横にはみ出している部分を、ソース配線をマスクとして除去する。
【００３５】
本発明のさらに別の実施の形態では、ソース配線形成時にソース配線横に半導体層を残すことにより、保護膜の一部を除去してコンタクトホールを形成する際に、ソース配線上およびソース配線横の保護膜だけが除去され、ソース配線横のゲート絶縁膜は除去されないようにした。
【００３６】
さらに、保護膜が除去されて露出した半導体層のうちソース配線横にはみ出している部分を、保護膜の一部を除去するためのレジストパターンおよび／またはソース配線をマスクとして除去する。
【００３７】
または、保護膜が除去されて露出した半導体層のうちソース配線横にはみ出している部分を、一部を除去した後の保護膜および／またはソース配線をマスクとして除去する。
【００３８】
本発明では、ＩＴＯ膜の一部を選択的に除去する際に、ソース配線上のＩＴＯ膜を除去せずに残すことにより、ＩＴＯ膜でソース配線を覆うようにしてもよい。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態を、図を用いて説明する。
【００４０】
実施の形態１
本発明の第１の実施の形態を、図５、図６および図７を用いて説明する。図５、図６および図７は、逆スタガ型のＴＦＴが設けられたＴＦＴアレイ基板を例示して、その製造方法を説明した断面図である。
【００４１】
本発明の第１の実施の形態によるＴＦＴアレイ基板の製造方法は、以下の工程からなる。
【００４２】
（１）まず、絶縁性基板１１上に第１の金属層を成膜し、ついで、フォトレジストなどを用いて写真製版を行ない、エッチング法などにより第１の金属層から不要部分を除去し、ゲート電極１２、ゲート配線１３、共通配線１４および下部パッド１５を形成する（図５（ａ））。
【００４３】
（２）つぎに、これらゲート電極１２、ゲート配線１３、共通配線１４およびパッド層１５を覆うように、ＳｉＮｘ、ＳｉＯ2などからなるゲート絶縁膜１６、ａ−Ｓｉ層（非晶質半導体膜、第１の半導体層）１７、ｎ＋ａ−Ｓｉ層（非晶質不純物半導体膜、第２の半導体層）１８、第2の金属層１９の４層を基板上に成膜する。
【００４４】
（３）フォトレジストＲを塗布後、フォトマスクを用いて、フォトレジストＲの厚さが厚い領域Ａ、薄い領域Ｂ、フォトレジストＲを除去した領域Ｃからなるレジストパターンを形成する。
【００４５】
フォトレジストＲの厚い領域Ａは、第２の金属層１９をソース電極やドレイン電極、ソース配線やドレイン配線として残すための領域、フォトレジストＲを除去した領域Ｃは、少なくとも第２の金属層１９、第２の半導体層１８および第１の半導体層１７をエッチングして除去するための領域、フォトレジストＲの薄い領域Ｂは第２の金属層１９および第２の半導体層１８が除去され、ＴＦＴのチャネル部３８となる領域に、それぞれ対応している（図５（ｂ））。
【００４６】
本実施の形態では、ＴＦＴのチャネル部３８のみを領域Ｂとしている。ＴＦＴチャネル部３８のみが領域Ｂである必要はないが、本実施の形態においては、少なくとものちにソース配線２０となる部分およびその近傍だけは、領域Ｂとしないことを特徴とする。
【００４７】
（４）つぎに、エッチングなどにより、まずＣ領域の第２の金属層１９を除去する（図５（ｃ））。
【００４８】
（５）その後、領域ＢのフォトレジストＲの除去を行なう。このとき、領域ＡのフォトレジストＲは厚さが厚いため、除去されずに残される（図５（ｄ））。
【００４９】
（６）その後領域Ｃの半導体層１８、１７を、エッチングなどにより除去する（図５（ｅ））。
【００５０】
（７）さらに、領域Ｂの第２の金属層１９を除去する（図６（ａ））。
【００５１】
（８）つぎに、領域Ｂの第２の半導体層１８を除去し、その後、フォトレジストＲをすべて除去する（図６（ｂ））。
【００５２】
ここまでの工程は従来の技術によるものと同一であり、すでに述べたように、第２の金属層１９からなるソース配線２０は、半導体層１８および半導体層１７にくらべてサイドエッチ量が大きいため、ソース配線２０の横に半導体層１８および半導体層１７がはみ出した状態となっている。
【００５３】
（９）この状態のＴＦＴアレイ基板の表面上全面に保護膜３５を成膜したのち、フォトレジストを塗布、フォトマスクを使用してレジストパターン３６を形成する（図６（ｃ））。
【００５４】
このレジストパターン３６は、つぎの工程で保護膜３５の一部を除去してコンタクトホール２４、２５、２６を形成するためのものであるが、同時にソース配線２０上およびその近傍の領域３０の保護膜３５も除去するようなパターンとされている。
【００５５】
（１０）このレジストパターン３６を利用して、保護膜３５のエッチングを行ない、ドレイン電極２２とＩＴＯ画素電極２７を電気的に接続するためのコンタクトホール２４、下部パッド１５と上部パッド２８を電気的に接続するためのコンタクトホール２５、下部パッド２３と上部パッド２９を電気的に接続するためのコンタクトホール２６を形成する。このとき、すでに述べたように、ソース配線２０上およびその近傍の領域３０の保護膜３５も除去されるが、同時に領域３０のゲート絶縁膜１６も除去される（図６（ｄ））。
【００５６】
（１１）つぎに、レジストパターン３６およびソース配線２０をマスクとして利用したエッチングを行ない、ソース配線２０の横にはみ出している半導体層１８、１７を除去し、その後レジストパターン３６を取り除く（図７（ａ））。
【００５７】
このとき、先にレジストパターンを取り除き、保護膜３５およびソース配線２０をマスクとして、はみ出している半導体層１８、１７をエッチングしてもよい。
【００５８】
またソース配線２０を形成する第２の金属層１９は、はみ出している半導体層１８、１７をエッチングする際に同時にエッチングされてしまうことがない材料、たとえばＣｒなど、である必要がある。
【００５９】
（１２）その後、ＩＴＯ膜を全面に成膜したのち、フォトレジストなどを用いて写真製版を行ない、エッチング法などによって該ＩＴＯ膜の不要部分を除去するパターニングを行なうことにより、ＩＴＯ画素電極２７、上部パッド２８、２９を形成する（図７（ｂ））。
【００６０】
以上説明したとおり、本実施の形態によれば、従来の製造方法と同一の合計４回の写真製版、つまり４枚のフォトマスクによってＴＦＴアレイ基板を製作することができ、かつソース配線の横にはみ出した半導体層１８および半導体層１７を除去することができる。
【００６１】
したがって、製造に要する時間やコストの増大を招くことなく、ＴＦＴアレイ基板の開口率の向上およびソース配線の低抵抗化をはかることができ、またソース−コモン間容量の増大といった問題も解決することができる。
【００６２】
実施の形態２
本発明の第２の実施の形態を、図８を用いて説明する。
【００６３】
本実施の形態は、ソース配線２０をＩＴＯ膜３７で被覆したことを特徴とする。
【００６４】
実施の形態１においては、図７（ｂ）を見れば明らかなように、ソース配線２０が露出している。したがって、ソース配線２０つまり第２の金属層１９の材料として、液晶と反応性のない材料を選択する必要があった。
【００６５】
そこで本実施の形態では、ＩＴＯ膜のパターニングを行なう際に、ソース配線２０上のＩＴＯ膜を残すことにより、ソース配線２０およびソース配線２０の下層に位置する半導体層１７、１８を覆うＩＴＯ膜３７を形成した。
【００６６】
ＩＴＯ膜３７がソース電極２０を覆っているため、ソース配線２０（第２の金属層１９）の材料選択の自由度が増す。さらに、ソース配線２０およびＩＴＯ膜３７がともに、ソース配線として機能するため、ソース配線の抵抗を低減することができる。また、万一ソース配線２０が断線した場合にも、ＩＴＯ膜３７が冗長の役割を果たすため、信頼性も向上する。
【００６７】
実施の形態３
本発明の第３の実施の形態を、図９、図１０および図１１を用いて説明する。図９、図１０および図１１は、逆スタガ型のＴＦＴが設けられたＴＦＴアレイ基板を例示して、その製造方法を説明した断面図である。
【００６８】
実施の形態１では、図７（ｂ）を見れば明らかなように、ソース配線２０の近傍の領域３０において、ゲート絶縁膜１６も除去されている。したがって、ソース配線２０と共通配線１４が隣接して設けられる場合には、両配線のあいだのショートが発生するおそれがある。そこで、本実施の形態では、ソース配線２０近傍の領域３０において、ゲート絶縁膜１６を除去せずに残すようにした。
【００６９】
その工程を以下に説明する。
【００７０】
（１）まず、絶縁性基板１１上に第１の金属層を成膜し、この第1の金属層を写真製版技術を用いてパターニングし、ゲート電極１２、ゲート配線１３、共通配線１４および下部パッド１５を形成する（図９（ａ））。
【００７１】
（２）つぎに、これらゲート電極１２、ゲート配線１３、共通配線１４およびパッド層１５を覆うように、ゲート絶縁膜１６、第１の半導体層１７、第２の半導体層１８、第2の金属層１９の４層を基板上に成膜する。
【００７２】
（３）フォトレジストＲを塗布後、フォトマスクを用いて、フォトレジストＲの厚さが厚い領域Ａ（Ａ1）、薄い領域Ｂ（Ｂ1）、フォトレジストＲを除去した領域Ｃからなるレジストパターンを形成する。
【００７３】
実施の形態１においては、領域ＢはＴＦＴのチャンネル部のみであったが、本実施の形態においては、のちにソース配線となる領域Ａ1の近傍にもフォトレジストＲの薄い領域Ｂ1を設ける（図９（ｂ））。
【００７４】
（４）つぎに、エッチングなどにより、まずＣ領域の第２の金属層１９を除去する（図９（ｃ））。
【００７５】
（５）つぎに領域Ａ（Ａ1）のフォトレジストＲは残しつつ、領域Ｂ（Ｂ1）のフォトレジストＲを取り除く（図９（ｄ））。
【００７６】
（６）その後、領域Ｃの半導体層１８、１７をエッチングなどにより除去する（図９（ｅ））。
【００７７】
（７）さらに、領域Ｂ（Ｂ1）の第２の金属層１９を除去する（図１０（ａ））。
【００７８】
（８）つぎに、領域Ｂ（Ｂ1）の第２の半導体層１８を除去し、その後、フォトレジストＲをすべて除去する（図１０（ｂ））。
【００７９】
すでに述べたように、第２の金属層１９からなるソース配線２０は、第２の半導体層１８にくらべてサイドエッチ量が大きいため、ソース配線２０の横に第２の半導体層１８がはみ出した状態となっている。
【００８０】
（９）この状態のＴＦＴアレイ基板の表面上全面に保護膜３５を成膜したのち、フォトレジストを塗布、フォトマスクを使用して写真製版を行ないレジストパターン３６を形成する（図１０（ｃ））。
【００８１】
このレジストパターン３６は、つぎの工程で保護膜３５の一部を除去してコンタクトホール２４、２５、２６を形成するためのものであるが、同時にソース配線２０上およびその近傍の領域３０の保護膜３５も除去するようなパターンとされている。
【００８２】
（１０）このレジストパターン３６を利用して、保護膜３５のエッチングを行ない、コンタクトホール２４、２５、２６を形成するが、すでに述べたように、ソース配線２０上および近傍の領域３０の保護膜３５も除去される（図１０（ｄ））。
【００８３】
（１１）つぎに、レジストパターン３６およびソース配線２０をマスクとして利用してエッチングを行ない、ソース配線２０の下層にはみ出している半導体層１８、およびソース配線２０近傍の半導体層１７を除去し、その後レジストパターンを取り除く（図１１（ａ））。
【００８４】
このとき、先にレジストパターンを取り除き、保護膜３５およびソース配線２０をマスクとして、はみ出している半導体層１８、および半導体層１７をエッチングしてもよい。
【００８５】
またソース配線２０を形成する第２の金属層１９は、半導体層１８および半導体層１７をエッチングする際に同時にエッチングされてしまうことがない材料、たとえばＣｒなど、である必要がある。
【００８６】
（１２）その後、ＩＴＯ膜を全面に成膜したのち、写真製版技術を用いてパターニングをすることにより、ＩＴＯ画素電極２７、上部パッド２８、２９を形成する（図１１（ｂ））。
【００８７】
以上説明したとおり、本実施の形態によれば、ソース配線２０近傍のゲート絶縁膜１６が除去されずに残るため、ソース配線２０と共通配線１４とのあいだのショートが発生するおそれはなくなる。
【００８８】
本実施の形態では、ソース配線２０が露出しているが、実施の形態２と同様にして、ソース配線２０をＩＴＯ膜で被覆することももちろん可能である。
【００８９】
実施の形態４
本発明の第４の実施の形態を、図１２および図１３を用いて説明する。図１２および図１３は、逆スタガ型のＴＦＴが設けられたＴＦＴアレイ基板を例示して、その製造方法を説明した断面図である。
【００９０】
本実施の形態は、保護膜３５を省略した点で実施の形態１と異なっている。
【００９１】
その工程を以下に説明する。
【００９２】
（１）まず、絶縁性基板１１上に第１の金属層を成膜し、この第1の金属層を写真製版技術を用いてパターニングし、ゲート電極１２、ゲート配線１３、共通配線１４および下部パッド１５を形成する（図１２（ａ））。
【００９３】
（２）つぎに、これらゲート電極１２、ゲート配線１３、共通配線１４およびパッド層１５を覆うように、ゲート絶縁膜１６、第１の半導体層１７、第２の半導体層１８、第2の金属層１９の４層を基板上に成膜する。
【００９４】
（３）フォトレジストＲを塗布後、フォトマスクを用いて、フォトレジストＲの厚さが厚い領域Ａ、薄い領域Ｂ、フォトレジストＲを除去した領域Ｃからなるレジストパターンを形成する（図１２（ｂ））。
【００９５】
（４）つぎに、エッチングなどにより、まずＣ領域の第２の金属層１９を除去する（図１２（ｃ））。
【００９６】
（５）つぎに領域ＡのフォトレジストＲは残しつつ、領域ＢのフォトレジストＲを取り除く（図１２（ｄ））。
【００９７】
（６）その後、領域Ｃの半導体層１８、１７をエッチングなどにより除去する（図１２（ｅ））。
【００９８】
（７）さらに、領域Ｂの第２の金属層１９を除去する（図１３（ａ））。
【００９９】
（８）つぎに、領域Ｂの第２の半導体層１８を除去し、その後、フォトレジストＲをすべて除去する（図１３（ｂ））。
【０１００】
ここまでの製造工程は、実施の形態１と同一であり、すでに述べたように、ソース配線２０の横に半導体層１８および半導体層１７がはみ出した状態となっている。
【０１０１】
（９）この状態のＴＦＴアレイ基板の表面にフォトレジストを塗布、フォトマスクを使用してレジストパターンを形成し、下部パッド１５上のゲート絶縁膜１６にコンタクトホールを形成する。さらに、ソース配線２０をマスクとしたエッチングにより、ソース配線２０の下層にはみ出している半導体層１８および半導体層層１７を除去する（図１３（ｃ））。
【０１０２】
（１０）その後、ＩＴＯ膜を全面に成膜したのち、写真製版技術を用いてパターニングをすることにより、ＩＴＯ画素電極２７、上部パッド２８、２９を形成する。本実施の形態では、ＩＴＯ画素電極２７とドレイン電極２２、上部パッド層２９と下部パッド２３はコンタクトホールを介さず、直接にコンタクトしている（図１３（ｄ））。
【０１０３】
実施の形態１においては、ソース配線２０の横にはみ出した半導体層１８および半導体層１７を除去するために、ソース配線２０近傍の保護膜３５を除去しており、このとき同時にソース配線２０近傍のゲート絶縁膜１６も除去されている（図６（ｄ））。したがって、ソース配線２０と共通配線１４が隣接して設けられる場合には、両配線のあいだのショートが発生するおそれがある。
【０１０４】
本実施の形態によれば、保護膜３５を除去する必要がないため、ソース配線２０近傍のゲート絶縁膜１６が除去されることもない。したがって、ソース配線２０と共通配線１４が隣接して設けられる場合でも、両配線のあいだのショートが発生するおそれはない。
【０１０５】
本実施の形態では、ソース配線２０が露出しているが、実施の形態２と同様にして、ソース配線２０をＩＴＯ膜で被覆することももちろん可能である。
【０１０６】
本実施の形態によれば、保護膜３５を省略したため、より低コストかつ短時間でＴＦＴアレイ基板を作製することができ、かつ、ソース配線２０の横にはみ出した半導体層１８および半導体層１７を除去できるため、開口率の向上およびソース配線の低抵抗化をはかることができ、またソース−コモン間容量の増大といった問題も解決することができる。
【０１０７】
実施の形態５
本発明の第５の実施の形態を図１４を用いて説明する。図１４は、逆スタガ型のＴＦＴが設けられたＴＦＴアレイ基板を例示して、その製造方法を説明する断面図である。
【０１０８】
前述した実施の形態４では、合計４枚のフォトマスク、つまり４回の写真製版工程によりＴＦＴアレイ基板を製造している。本実施の形態によれば、３枚のフォトマスク、つまり３回の写真製版工程によりＴＦＴアレイ基板を製造することが可能である。
【０１０９】
実施の形態４においては、図１３（ｃ）に示した工程において、ＴＦＴアレイ基板の表面にフォトレジストを塗布、フォトマスクを使用してレジストパターンを形成し、下部パッド１５上のゲート絶縁膜１６にコンタクトホールを形成した。
【０１１０】
その後、ＩＴＯ膜を全面に成膜し、写真製版技術を用いてパターニングをすることにより、ＩＴＯ画素電極２７、上部パッド２８、２９を形成する。したがって、下部パッド１５と上部パッド２８とはコンタクトホールを介して電気的に接続されている。
【０１１１】
本実施の形態では、ＩＴＯ膜を成膜する前に、フォトマスクを使用せずに下部パッド１５上のゲート絶縁膜１６を除去する（図１４（ａ））。除去は、ＴＦＴアレイ基板の周辺部分のフォトレジストをマスクなしで露光する周辺露光工程において、下部パッド１５上のフォトレジストも露光させて除去し、露出した下部パッド１５上のゲート絶縁膜１６を続くエッチング工程によって除去することにより行なわれる。その後、ＩＴＯ膜を全面に成膜し、写真製版技術を用いてパターニングをすることにより、ＩＴＯ画素電極２７、上部パッド２８、２９を形成する（図１４（ｂ））。この場合、下部パッド１５と上部パッド２８とが直接接触し、電気的に接続されている。
【０１１２】
ゲート絶縁膜１６にコンタクトホールを形成するための写真製版工程が不要になるため、３回の写真製版工程、つまり３枚のフォトマスクでＴＦＴアレイ基板を作製することが可能となり、さらなるコストの低減が可能である。
【０１１３】
もちろん、他の実施の形態と同様、ソース配線２０の横にはみ出した半導体層１８および半導体層１７を除去できるため、開口率の向上およびソース配線の低抵抗化をはかることができ、またソース−コモン間容量の増大といった問題も解決することができる。
【０１１４】
本実施の形態では、ソース配線２０が露出しているが、実施の形態２と同様にして、ソース配線２０をＩＴＯ膜で被覆することももちろん可能である。
【０１１５】
【発明の効果】
本発明の製造方法を適用することにより、従来の技術と同数の４枚のフォトマスク、あるいは従来の技術よりも少ない３枚のフォトマスクを使用した製造工程で、ソース配線の横にはみ出した半導体層を除去することが可能となり、開口率の低下、ソース配線抵抗の増大、ソース−コモン電極間容量の増大を防止することができ、高品質の液晶表示装置を安価かつ短時間に製造することが可能となる。
【０１１６】
さらに、ソース配線をＩＴＯ膜で覆うことにより、ソース配線と液晶との反応を防止でき、ソース配線の材料選択の自由度を高めることができる。また、本来のソース配線にくわえＩＴＯ膜もソース配線として機能するため、ソース配線の一層の低抵抗化がはかれ高品質の液晶表示装置が得られるとともに、ソース配線の断線の可能性が減少し、信頼性が向上する。
【図面の簡単な説明】
【図１】アクティブマトリックス型液晶表示装置の動作を説明するための図である。
【図２】ＴＦＴアレイ基板の要部を拡大した平面図である。
【図３】従来の技術による、図２のＴＦＴアレイ基板の製造方法を説明する断面図である。
【図４】従来の技術による、図２のＴＦＴアレイ基板の製造方法を説明する断面図であり、図３に引き続く工程を表わした図である。
【図５】本発明の実施の形態１による、ＴＦＴアレイ基板の製造方法を説明する断面図である。
【図６】本発明の実施の形態１による、ＴＦＴアレイ基板の製造方法を説明する断面図であり、図５に引き続く工程を表わした図である。
【図７】本発明の実施の形態１による、ＴＦＴアレイ基板の製造方法を説明する断面図であり、図６に引き続く工程を表わした図である。
【図８】本発明の実施の形態２による、ＴＦＴアレイ基板の製造方法を説明する断面図である。
【図９】本発明の実施の形態３による、ＴＦＴアレイ基板の製造方法を説明する断面図である。
【図１０】本発明の実施の形態３による、ＴＦＴアレイ基板の製造方法を説明する断面図であり、図９に引き続く工程を表わした図である。
【図１１】本発明の実施の形態３による、ＴＦＴアレイ基板の製造方法を説明する断面図であり、図１０に引き続く工程を表わした図である。
【図１２】本発明の実施の形態４による、ＴＦＴアレイ基板の製造方法を説明する断面図である。
【図１３】本発明の実施の形態４による、ＴＦＴアレイ基板の製造方法を説明する断面図であり、図１２に引き続く工程を表わした図である。
【図１４】本発明の実施の形態５による、ＴＦＴアレイ基板の製造方法を説明する断面図である。
【符号の説明】
１ ゲート配線
２ ソース配線
７ スイッチング素子
８ 液晶容量
９ 補助容量
１２ ゲート電極
１３ ゲート配線
１４ 共通配線
１５ 下部パッド
１６ ゲート絶縁膜
１７ 第１の半導体層
１８ 第２の半導体層（不純物半導体層）
１９ 第２の金属層
２０ ソース配線
２１ ソース電極
２２ ドレイン電極
２３ 下部パッド
２４、２５、２６ コンタクトホール
２７ 画素電極
２８、２９ 上部パッド
３５ 保護膜
３６ レジストパターン
３７ ＩＴＯ膜
Claims (14)
- 基板上に、少なくともゲート絶縁膜、半導体層および金属層をこの順に形成し、
写真製版によって形成した１枚のレジストパターンを使用して、金属層の一部を選択的に除去してソース配線を形成するとともにソース配線横の半導体層も除去するＴＦＴアレイ基板の製造方法であって、
前記ソース配線の形成およびソース配線横の半導体層の除去後に、保護膜を成膜し、
該保護膜上に、該保護膜の一部を選択的に除去するための１枚のレジストパターンを形成し、該レジストパターンを使用して、前記ソース配線上の保護膜、前記ソース配線横の保護膜および前記ソース配線横のゲート絶縁膜を除去することにより、
前記ソース配線下の半導体層を露出させる
ＴＦＴアレイ基板の製造方法。 - 前記露出したソース配線下の半導体層のうち、ソース配線からはみ出している部分を、
前記保護膜の一部を選択的に除去するための１枚のレジストパターンおよび／または前記ソース配線をマスクとしたエッチングによって除去する請求項１記載のＴＦＴアレイ基板の製造方法。 - 前記露出したソース配線下の半導体層のうち、ソース配線からはみ出している部分を、
一部が選択的に除去された後の前記保護膜および／または前記ソース配線をマスクとしたエッチングによって除去する請求項１記載のＴＦＴアレイ基板の製造方法。 - 基板上に、少なくともゲート絶縁膜、半導体層および金属層をこの順に形成し、
写真製版によって形成した１枚のレジストパターンを使用して、金属層の一部を選択的に除去してソース配線を形成するとともにソース配線横の半導体層も除去するＴＦＴアレイ基板の製造方法であって、
前記ソース配線の形成およびソース配線横の半導体層の除去後に、保護膜を成膜しないＴＦＴアレイ基板の製造方法。 - 基板上に、少なくともゲート絶縁膜、半導体層および金属層をこの順に形成し、写真製版によって形成した１枚のレジストパターンを使用して、金属層の一部を選択的に除去してソース配線を形成するとともにソース配線横の半導体層も除去するＴＦＴアレイ基板の製造方法であって、
前記ソース配線の形成およびソース配線横の半導体層の除去後に、保護膜を成膜せずに、
露出している前記ソース配線下の半導体層のうちソース配線からはみ出している部分を、前記ソース配線をマスクとしたエッチングによって除去するＴＦＴアレイ基板の製造方法。 - さらにＩＴＯ膜を成膜し、該ＩＴＯ膜の一部を選択的に除去するパターニングにおいて、前記ソース配線上のＩＴＯ膜を除去せずに残すことにより、前記ソース配線を覆うＩＴＯ膜を形成する請求項１、２、３、４または５記載のＴＦＴアレイ基板の製造方法。
- 基板上に、少なくともゲート絶縁膜、第１の半導体層、第２の半導体層および金属層をこの順に形成し、さらに写真製版によってフォトレジストを除去した領域、フォトレジストの薄い領域およびフォトレジストの厚い領域からなる１枚のレジストパターンを形成し、
フォトレジストを除去した領域では、前記金属層、前記第２の半導体層および前記第１の半導体層が除去され、
フォトレジストの薄い領域では、前記金属層および前記第２の半導体層が除去され、
フォトレジストの厚い領域では、前記金属層、前記第２の半導体層および前記第１の半導体層が除去されずに残り、
フォトレジストの厚い領域に残る金属層によってソース配線が形成されるＴＦＴアレイ基板の製造方法であって、
前記ソース配線の近傍が、フォトレジストの薄い領域とされており、前記金属層および前記第２の半導体層が除去され、第１の半導体層が残されるＴＦＴアレイ基板の製造方法。 - 基板上に、少なくともゲート絶縁膜、第１の半導体層、第２の半導体層および金属層をこの順に形成し、さらに写真製版によってフォトレジストを除去した領域、フォトレジストの薄い領域およびフォトレジストの厚い領域からなる１枚のレジストパターンを形成し、
フォトレジストを除去した領域では、前記金属層、前記第２の半導体層および前記第１の半導体層が除去され、
フォトレジストの薄い領域では、前記金属層および前記第２の半導体層が除去され、
フォトレジストの厚い領域では、前記金属層、前記第２の半導体層および前記第１の半導体層が除去されずに残り、
フォトレジストの厚い領域に残る金属層によってソース配線が形成されるＴＦＴアレイ基板の製造方法であって、
前記ソース配線横が、フォトレジストの薄い領域とされており、前記金属層および前記第２の半導体層が除去され、第１の半導体層が残され、
その後前記レジストパターンを除去して保護膜が成膜され、
該保護膜上に、該保護膜の一部を選択的に除去するための１枚のレジストパターンを形成し、該レジストパターンを使用して、前記ソース配線上の保護膜および前記ソース配線横の保護膜を除去することにより、
前記ソース配線近傍の第２および第１の半導体層を露出させる
ＴＦＴアレイ基板の製造方法。 - 前記露出したソース配線近傍の第２および第１の半導体層のうち、ソース配線からはみ出している部分を、
前記保護膜の一部を選択的に除去するための１枚のレジストパターンおよび／または前記ソース配線をマスクとしたエッチングによって除去する請求項８記載のＴＦＴアレイ基板の製造方法。 - 前記露出したソース配線近傍の第２および第１の半導体層のうち、ソース配線からはみ出している部分を、
一部が選択的に除去された後の前記保護膜および／または前記ソース配線をマスクとしたエッチングによって除去する請求項８記載のＴＦＴアレイ基板の製造方法。 - 基板上に、少なくともゲート絶縁膜、第１の半導体層、第２の半導体層および金属層をこの順に形成し、さらに写真製版によってフォトレジストを除去した領域、フォトレジストの薄い領域およびフォトレジストの厚い領域からなる１枚のレジストパターンを形成し、
フォトレジストを除去した領域では、前記金属層、前記第２の半導体層および前記第１の半導体層が除去され、
フォトレジストの薄い領域では、前記金属層および前記第２の半導体層が除去され、
フォトレジストの厚い領域では、前記金属層、前記第２の半導体層および前記第１の半導体層が除去されずに残り、
フォトレジストの厚い領域に残る金属層によってソース配線が形成されるＴＦＴアレイ基板の製造方法であって、
前記ソース配線横が、フォトレジストの薄い領域とされており、前記金属層および前記第２の半導体層が除去され、第１の半導体層が残され、
その後前記レジストパターンの除去後に、保護膜を成膜しないＴＦＴアレイ基板の製造方法。 - ゲート配線およびゲート配線端部の下部パッドが形成された基板上に、少なくともゲート絶縁膜、第１の半導体層、第２の半導体層および金属層をこの順に形成し、さらに写真製版によってフォトレジストを除去した領域、フォトレジストの薄い領域およびフォトレジストの厚い領域からなる１枚のレジストパターンを形成し、
フォトレジストを除去した領域では、前記金属層、前記第２の半導体層および前記第１の半導体層が除去され、
フォトレジストの薄い領域では、前記金属層および前記第２の半導体層が除去され、
フォトレジストの厚い領域では、前記金属層、前記第２の半導体層および前記第１の半導体層が除去されずに残り、
フォトレジストの厚い領域に残る金属層によってソース配線が形成されるＴＦＴアレイ基板の製造方法であって、
前記ソース配線横が、フォトレジストの薄い領域とされており、前記金属層および前記第２の半導体層が除去され、第１の半導体層が残され、
その後前記レジストパターンを除去した後に、保護膜を成膜せずに、ソース配線近傍の第２および第１の半導体層のうちソース配線からはみ出している部分を、ソース配線をマスクとしたエッチングによって除去するＴＦＴアレイ基板の製造方法。 - さらにＩＴＯ膜を成膜し、該ＩＴＯ膜の一部を選択的に除去するパターニングにおいて前記ソース配線上のＩＴＯ膜を除去せずに残すことにより、前記ソース配線を覆うＩＴＯ膜を形成する請求項７、８、９、１０、１１または１２記載のＴＦＴアレイ基板の製造方法。
- フォトマスクを用いない周辺露光工程において、ゲート配線端部の下部パッド上のフォトレジストを除去し、エッチングにより前記ゲート絶縁膜の一部が除去され前記ゲート配線端部の下部パッドが露出することを特徴とする請求項１２記載のＴＦＴアレイ基板の製造方法。
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