JP2002040479A - 液晶表示装置のｔｆｔアレイ基板製造方法 - Google Patents
液晶表示装置のｔｆｔアレイ基板製造方法Info
- Publication number
- JP2002040479A JP2002040479A JP2000221858A JP2000221858A JP2002040479A JP 2002040479 A JP2002040479 A JP 2002040479A JP 2000221858 A JP2000221858 A JP 2000221858A JP 2000221858 A JP2000221858 A JP 2000221858A JP 2002040479 A JP2002040479 A JP 2002040479A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- source wiring
- region
- photoresist
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
- G02F1/13629—Multilayer wirings
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
- G02F1/136295—Materials; Compositions; Manufacture processes
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
Abstract
(57)【要約】
【課題】 ソース配線の横にはみ出した半導体層を除去
し、開口率の増大とソース配線抵抗の低減をはかるとと
もに、ソース−コモン間容量の増大を防止する。 【解決手段】 保護膜の一部を除去してコンタクトホー
ルを形成する際に、ソース配線上の保護膜、ソース配線
横の保護膜およびソース配線横のゲート絶縁膜を同時に
除去し、露出した半導体層のうちソース配線横にはみ出
している部分を、保護膜の一部を除去するためのレジス
トパターンおよび／またはソース配線をマスクとして除
去する。
し、開口率の増大とソース配線抵抗の低減をはかるとと
もに、ソース−コモン間容量の増大を防止する。 【解決手段】 保護膜の一部を除去してコンタクトホー
ルを形成する際に、ソース配線上の保護膜、ソース配線
横の保護膜およびソース配線横のゲート絶縁膜を同時に
除去し、露出した半導体層のうちソース配線横にはみ出
している部分を、保護膜の一部を除去するためのレジス
トパターンおよび／またはソース配線をマスクとして除
去する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置の製
造方法に関し、とくにアクティブマトリックス型の液晶
表示装置のＴＦＴアレイ基板の製造方法に関する。
造方法に関し、とくにアクティブマトリックス型の液晶
表示装置のＴＦＴアレイ基板の製造方法に関する。
【０００２】
【従来の技術】液晶表示装置は、液晶の電気光学特性を
利用し偏光板と組み合わせ、液晶に印加する電圧を制御
することにより表示をおこなうものであり、ＣＲＴに比
べ重量が小さく携帯性に優れ、近年、モバイルコンピュ
ータの表示装置などに応用されている。
利用し偏光板と組み合わせ、液晶に印加する電圧を制御
することにより表示をおこなうものであり、ＣＲＴに比
べ重量が小さく携帯性に優れ、近年、モバイルコンピュ
ータの表示装置などに応用されている。
【０００３】なかでも、個々の画素に薄膜トランジスタ
（ＴＦＴ）などのスイッチング素子を設けて液晶に印加
する電圧の制御をおこなうアクティブマトリックス型液
晶表示装置は、単純マトリックス型液晶表示装置と比較
して、表示品位に優れているといった特徴を有してお
り、その開発、応用が盛んにおこなわれている。
（ＴＦＴ）などのスイッチング素子を設けて液晶に印加
する電圧の制御をおこなうアクティブマトリックス型液
晶表示装置は、単純マトリックス型液晶表示装置と比較
して、表示品位に優れているといった特徴を有してお
り、その開発、応用が盛んにおこなわれている。
【０００４】図１に基本的なアクティブマトリックス型
液晶表示装置の等価回路を示し、その動作について説明
する。図１（ｂ）は、図１（ａ）のＰ部を部分拡大した
図である。
液晶表示装置の等価回路を示し、その動作について説明
する。図１（ｂ）は、図１（ａ）のＰ部を部分拡大した
図である。
【０００５】ゲート配線１およびソース配線２の交差部
に、ＴＦＴなどのスイッチング素子７、液晶容量８、補
助容量９が形成され画素を構成している。画素をマトリ
ックス状に配置してＴＦＴアレイ基板を形成する。
に、ＴＦＴなどのスイッチング素子７、液晶容量８、補
助容量９が形成され画素を構成している。画素をマトリ
ックス状に配置してＴＦＴアレイ基板を形成する。
【０００６】ゲート配線に選択パルスが印加されると、
該ゲート配線に接続されたすべてのスイッチング素子が
オン状態となり、それぞれのスイッチング素子に接続さ
れたソース配線に印加されている信号が、スイッチング
素子を介して液晶容量および補助容量に書き込まれる。
選択パルスの印加が終了しゲート配線が非選択状態とな
ると、スイッチング素子はオフ状態となり、前記液晶容
量および補助容量に書き込まれた電荷は、一垂直走査期
間が経過して前記ゲート配線に再度選択パルスが印加さ
れるまで保持される。
該ゲート配線に接続されたすべてのスイッチング素子が
オン状態となり、それぞれのスイッチング素子に接続さ
れたソース配線に印加されている信号が、スイッチング
素子を介して液晶容量および補助容量に書き込まれる。
選択パルスの印加が終了しゲート配線が非選択状態とな
ると、スイッチング素子はオフ状態となり、前記液晶容
量および補助容量に書き込まれた電荷は、一垂直走査期
間が経過して前記ゲート配線に再度選択パルスが印加さ
れるまで保持される。
【０００７】通常、アクティブマトリックス型の液晶表
示装置は、液晶の層を挟持して対向する２枚の基板の一
方に、ＴＦＴなどのスイッチング素子を設けてＴＦＴア
レイ基板とし、他方にコモン電極を設けて対向基板とす
る。
示装置は、液晶の層を挟持して対向する２枚の基板の一
方に、ＴＦＴなどのスイッチング素子を設けてＴＦＴア
レイ基板とし、他方にコモン電極を設けて対向基板とす
る。
【０００８】従来の技術によるＴＦＴアレイ基板の製造
方法について、図２および図３、図４を用いて説明す
る。
方法について、図２および図３、図４を用いて説明す
る。
【０００９】図２は、ＴＦＴアレイ基板の要部を拡大し
た平面図である。図２において、ゲート配線１３および
ソース配線２０の交差部に、ゲート電極１２、ソース電
極２１、ドレイン電極２２からなるＴＦＴが形成されて
おり、ＴＦＴのドレイン電極２２は画素電極２７に接続
されている。外部から選択パルスを印加するために、ゲ
ート配線１３の端部は液晶表示装置の表示領域の外まで
延伸され、下部パッド１５を形成している。下部パッド
１５は、コンタクトホール２５を介して上部パッド２８
と接続されており、ここから選択パルスが入力される。
た平面図である。図２において、ゲート配線１３および
ソース配線２０の交差部に、ゲート電極１２、ソース電
極２１、ドレイン電極２２からなるＴＦＴが形成されて
おり、ＴＦＴのドレイン電極２２は画素電極２７に接続
されている。外部から選択パルスを印加するために、ゲ
ート配線１３の端部は液晶表示装置の表示領域の外まで
延伸され、下部パッド１５を形成している。下部パッド
１５は、コンタクトホール２５を介して上部パッド２８
と接続されており、ここから選択パルスが入力される。
【００１０】図２には示されていないが、ソース配線２
０の端部も同様に、液晶表示装置の表示領域の外まで延
伸され、下部パッド２３を形成している。下部パッド２
３は、コンタクトホール２６を介して上部パッド２９と
接続されており、ここから信号が入力される。
０の端部も同様に、液晶表示装置の表示領域の外まで延
伸され、下部パッド２３を形成している。下部パッド２
３は、コンタクトホール２６を介して上部パッド２９と
接続されており、ここから信号が入力される。
【００１１】図３および図４は、図２のＴＦＴアレイ基
板の製造方法を説明する断面図である。
板の製造方法を説明する断面図である。
【００１２】まず、絶縁性基板１１上に、スパッタなど
の手法を用いて第１の金属層を形成する。第１の金属層
は、Ｃｒ、Ａｌ、Ｍｏなどの金属あるいはこれら金属を
主成分とする合金、もしくはこれらの積層からなる。つ
いで、フォトレジストなどを用いて写真製版を行ない、
エッチング法などにより第１の金属層から不要部分を除
去して、ゲート電極１２、ゲート配線１３、共通配線１
４、下部パッド１５を形成する。この状態が図３（ａ）
である。
の手法を用いて第１の金属層を形成する。第１の金属層
は、Ｃｒ、Ａｌ、Ｍｏなどの金属あるいはこれら金属を
主成分とする合金、もしくはこれらの積層からなる。つ
いで、フォトレジストなどを用いて写真製版を行ない、
エッチング法などにより第１の金属層から不要部分を除
去して、ゲート電極１２、ゲート配線１３、共通配線１
４、下部パッド１５を形成する。この状態が図３（ａ）
である。
【００１３】つぎに、ＳｉＮｘ、ＳｉＯ2などからなる
絶縁膜（ゲート絶縁膜）１６を、プラズマＣＶＤなどの
各種ＣＶＤ法やスパッタ、蒸着、塗布法などにより形成
し、さらにａ−Ｓｉ：Ｈ層（第１の半導体層）１７、リ
ン、アンチモン、ボロンなどの不純物をドーピングした
たとえばｎ＋ａ−Ｓｉ：Ｈ膜やマイクロクリスタルｎ＋
Ｓｉ層などの半導体層（不純物半導体層、第２の半導体
層）１８を、プラズマＣＶＤ法やスパッタなどにより形
成する。さらに、スパッタなどの手法を用いて第２の金
属層１９を形成する。第２の金属層は、Ｃｒ、Ａｌ、Ｍ
ｏなどの金属あるいはこれら金属を主成分とする合金、
もしくはこれらの積層からなる。
絶縁膜（ゲート絶縁膜）１６を、プラズマＣＶＤなどの
各種ＣＶＤ法やスパッタ、蒸着、塗布法などにより形成
し、さらにａ−Ｓｉ：Ｈ層（第１の半導体層）１７、リ
ン、アンチモン、ボロンなどの不純物をドーピングした
たとえばｎ＋ａ−Ｓｉ：Ｈ膜やマイクロクリスタルｎ＋
Ｓｉ層などの半導体層（不純物半導体層、第２の半導体
層）１８を、プラズマＣＶＤ法やスパッタなどにより形
成する。さらに、スパッタなどの手法を用いて第２の金
属層１９を形成する。第２の金属層は、Ｃｒ、Ａｌ、Ｍ
ｏなどの金属あるいはこれら金属を主成分とする合金、
もしくはこれらの積層からなる。
【００１４】ついで、フォトレジストＲを塗布し、写真
製版法などにより、フォトレジストＲの厚さが厚い領域
Ａ、フォトレジストＲの厚さが薄い領域Ｂ、フォトレジ
ストＲを除去した領域Ｃからなるレジストパターンを形
成する。この状態が図３（ｂ）である。
製版法などにより、フォトレジストＲの厚さが厚い領域
Ａ、フォトレジストＲの厚さが薄い領域Ｂ、フォトレジ
ストＲを除去した領域Ｃからなるレジストパターンを形
成する。この状態が図３（ｂ）である。
【００１５】つぎに、このレジストパターンを用いて、
第２の金属層１９のエッチングを行なう。フォトレジス
トＲのない領域Ｃの第２の金属層１９が、選択的に除去
される。この状態が図３（ｃ）である。
第２の金属層１９のエッチングを行なう。フォトレジス
トＲのない領域Ｃの第２の金属層１９が、選択的に除去
される。この状態が図３（ｃ）である。
【００１６】その後、領域ＢのフォトレジストＲの除去
を行なう。このとき、領域ＡのフォトレジストＲは厚さ
が厚いため、除去されずに残される。この状態が図３
（ｄ）である。
を行なう。このとき、領域ＡのフォトレジストＲは厚さ
が厚いため、除去されずに残される。この状態が図３
（ｄ）である。
【００１７】つぎに、領域Ａに残ったフォトレジストＲ
を使用して、まず、半導体層１８、１７のエッチングを
行なって領域Ｃの半導体層１８、１７を除去し、その後
第２の金属層１９のエッチングを行なって領域Ｂの第２
の金属層１９を除去する。この状態が図３（ｅ）および
図４（ａ）である。
を使用して、まず、半導体層１８、１７のエッチングを
行なって領域Ｃの半導体層１８、１７を除去し、その後
第２の金属層１９のエッチングを行なって領域Ｂの第２
の金属層１９を除去する。この状態が図３（ｅ）および
図４（ａ）である。
【００１８】さらに、領域Ｂの半導体層１８をエッチン
グにより除去し、その後、フォトレジストＲをすべて取
り除く。この状態が図４（ｂ）である。基板上に、ソー
ス配線２０、ソース電極２１、ドレイン電極２２、下部
パッド２３が形成されている。
グにより除去し、その後、フォトレジストＲをすべて取
り除く。この状態が図４（ｂ）である。基板上に、ソー
ス配線２０、ソース電極２１、ドレイン電極２２、下部
パッド２３が形成されている。
【００１９】続いて、保護膜３５を全面に成膜したの
ち、フォトレジストなどを用いて写真製版を行ない、エ
ッチング法などによりコンタクトホール２４、２５、２
６を形成する。この状態が図４（ｃ）である。
ち、フォトレジストなどを用いて写真製版を行ない、エ
ッチング法などによりコンタクトホール２４、２５、２
６を形成する。この状態が図４（ｃ）である。
【００２０】最後に、ＩＴＯ（Indium Tin Oxide）を全
面に成膜し、フォトレジストなどを用いて写真製版を行
ない、エッチング法などによって不要部分を除去してＩ
ＴＯ画素電極２７、上部パッド２８、２９を形成する。
この状態が図４（ｄ）である。
面に成膜し、フォトレジストなどを用いて写真製版を行
ない、エッチング法などによって不要部分を除去してＩ
ＴＯ画素電極２７、上部パッド２８、２９を形成する。
この状態が図４（ｄ）である。
【００２１】
【発明が解決しようとする課題】以上説明した製造方法
によれば、合計４回の写真製版、つまり４枚のフォトマ
スクによってＴＦＴアレイ基板を製作することができる
ため、工程の短縮、コストの低減が可能である。
によれば、合計４回の写真製版、つまり４枚のフォトマ
スクによってＴＦＴアレイ基板を製作することができる
ため、工程の短縮、コストの低減が可能である。
【００２２】しかしこの製造法では、ソース配線２０、
ソース電極２１、ドレイン電極２２および下部パッド２
３と、これらの下部に位置する半導体層１８および半導
体層１７を、同一のフォトレジストＲを用いて形成して
おり、また、エッチング手法やエッチング条件の相違に
より、第２の金属層１９のエッチング時の配線の細り量
（サイドエッチ量）が半導体層１８および半導体層１７
のサイドエッチ量よりも大きいことから、図４（ａ）〜
（ｄ）に見られるように、ソース配線２０の横に半導体
層１８および半導体層１７がはみ出した形状になる。
ソース電極２１、ドレイン電極２２および下部パッド２
３と、これらの下部に位置する半導体層１８および半導
体層１７を、同一のフォトレジストＲを用いて形成して
おり、また、エッチング手法やエッチング条件の相違に
より、第２の金属層１９のエッチング時の配線の細り量
（サイドエッチ量）が半導体層１８および半導体層１７
のサイドエッチ量よりも大きいことから、図４（ａ）〜
（ｄ）に見られるように、ソース配線２０の横に半導体
層１８および半導体層１７がはみ出した形状になる。
【００２３】一般に、ソース配線２０（第２の金属層１
９）の材料がＣｒ、Ａｌ、Ｍｏなどの場合、サイドエッ
チ量は片側で０．５〜１．０μｍ程度である。一方、半
導体層１８および半導体層１７のサイドエッチ量はほぼ
０μｍである。したがって、写真製版に使用するフォト
マスクでのソース配線幅を１０μｍとした場合、実際に
形成されるソース配線の幅は８〜９μｍとなり、半導体
層１８および半導体層１７が１〜２μｍ程度はみだして
形成されることになる。
９）の材料がＣｒ、Ａｌ、Ｍｏなどの場合、サイドエッ
チ量は片側で０．５〜１．０μｍ程度である。一方、半
導体層１８および半導体層１７のサイドエッチ量はほぼ
０μｍである。したがって、写真製版に使用するフォト
マスクでのソース配線幅を１０μｍとした場合、実際に
形成されるソース配線の幅は８〜９μｍとなり、半導体
層１８および半導体層１７が１〜２μｍ程度はみだして
形成されることになる。
【００２４】高輝度の表示を可能とし、表示品位にすぐ
れた液晶表示装置を得るためには、ＴＦＴアレイ基板の
開口率を極力大きくすることが望ましい。またソース配
線２０に印加される信号の遅延を防止し、輝度ムラなど
の表示品位の低下を防ぐためには、ソース配線２０の抵
抗は極力小さくすることが望ましい。
れた液晶表示装置を得るためには、ＴＦＴアレイ基板の
開口率を極力大きくすることが望ましい。またソース配
線２０に印加される信号の遅延を防止し、輝度ムラなど
の表示品位の低下を防ぐためには、ソース配線２０の抵
抗は極力小さくすることが望ましい。
【００２５】もし、半導体層１８および半導体層１７の
はみ出しを除去することができれば、ソース配線２０の
幅を小さくすることなく、つまりソース配線２０の抵抗
を増大させることなく、開口率の向上をはかることがで
きる。また、同一の開口率であれば、ソース配線２０の
幅をより大きくすることができ、ソース配線２０の低抵
抗化をはかることができる。
はみ出しを除去することができれば、ソース配線２０の
幅を小さくすることなく、つまりソース配線２０の抵抗
を増大させることなく、開口率の向上をはかることがで
きる。また、同一の開口率であれば、ソース配線２０の
幅をより大きくすることができ、ソース配線２０の低抵
抗化をはかることができる。
【００２６】さらに、はみ出した半導体層１８および半
導体層１７が、対向基板のコモン電極とのあいだに容量
を形成し、ソース−コモン間容量が増大するといった問
題もある。
導体層１７が、対向基板のコモン電極とのあいだに容量
を形成し、ソース−コモン間容量が増大するといった問
題もある。
【００２７】特に、前述した４枚のフォトマスクによる
ＴＦＴアレイ基板の製造方法においては、第２の金属層
１９（ソース配線２０）は、複数回のエッチングにさら
されることになる（図３（ｃ）および図４（ａ）を参
照）。
ＴＦＴアレイ基板の製造方法においては、第２の金属層
１９（ソース配線２０）は、複数回のエッチングにさら
されることになる（図３（ｃ）および図４（ａ）を参
照）。
【００２８】このため、ソース配線２０のサイドエッチ
量と半導体層１８および半導体層１７のサイドエッチ量
との差はさらに大きいものとなり、たとえば、フォトマ
スクでのソース配線幅が１０μｍである場合、実際に形
成されるソース配線の幅は６〜７μｍ程度となり、半導
体層１８および半導体層１７が３〜４μｍ程度はみだし
て形成されることになる。
量と半導体層１８および半導体層１７のサイドエッチ量
との差はさらに大きいものとなり、たとえば、フォトマ
スクでのソース配線幅が１０μｍである場合、実際に形
成されるソース配線の幅は６〜７μｍ程度となり、半導
体層１８および半導体層１７が３〜４μｍ程度はみだし
て形成されることになる。
【００２９】したがって、開口率の低下、ソース配線の
抵抗増大、あるいはソース−コモン間容量の増大といっ
た問題はますます大きくなり、はみ出した半導体層１８
および半導体層１７を除去することのできる製造方法が
強く望まれていた。
抵抗増大、あるいはソース−コモン間容量の増大といっ
た問題はますます大きくなり、はみ出した半導体層１８
および半導体層１７を除去することのできる製造方法が
強く望まれていた。
【００３０】そこで本発明は、アクティブマトリックス
型液晶表示装置のＴＦＴアレイの製造工程において、ソ
ース配線横にはみだした半導体層を除去することを目的
とする。
型液晶表示装置のＴＦＴアレイの製造工程において、ソ
ース配線横にはみだした半導体層を除去することを目的
とする。
【００３１】
【課題を解決するための手段】本発明は、ゲート配線、
ソース配線およびＴＦＴ素子などを形成後、保護膜を成
膜し、該保護膜の一部を除去してコンタクトホールを形
成する際に、ソース配線上の保護膜、ソース配線横の保
護膜およびソース配線横のゲート絶縁膜を同時に除去
し、ソース配線およびソース配線下の半導体層を露出さ
せる。
ソース配線およびＴＦＴ素子などを形成後、保護膜を成
膜し、該保護膜の一部を除去してコンタクトホールを形
成する際に、ソース配線上の保護膜、ソース配線横の保
護膜およびソース配線横のゲート絶縁膜を同時に除去
し、ソース配線およびソース配線下の半導体層を露出さ
せる。
【００３２】さらに、露出した半導体層のうちソース配
線横にはみ出している部分を、保護膜の一部を除去する
ためのレジストパターンおよび／またはソース配線をマ
スクとして除去する。
線横にはみ出している部分を、保護膜の一部を除去する
ためのレジストパターンおよび／またはソース配線をマ
スクとして除去する。
【００３３】または、露出した半導体層のうちソース配
線横にはみ出している部分を、一部を除去した後の保護
膜および／またはソース配線をマスクとして除去する。
線横にはみ出している部分を、一部を除去した後の保護
膜および／またはソース配線をマスクとして除去する。
【００３４】本発明の別の実施の形態では、ゲート配
線、ソース配線およびＴＦＴ素子などを形成後、保護膜
は成膜せず、露出しているソース配線下の半導体のうち
ソース配線横にはみ出している部分を、ソース配線をマ
スクとして除去する。
線、ソース配線およびＴＦＴ素子などを形成後、保護膜
は成膜せず、露出しているソース配線下の半導体のうち
ソース配線横にはみ出している部分を、ソース配線をマ
スクとして除去する。
【００３５】本発明のさらに別の実施の形態では、ソー
ス配線形成時にソース配線横に半導体層を残すことによ
り、保護膜の一部を除去してコンタクトホールを形成す
る際に、ソース配線上およびソース配線横の保護膜だけ
が除去され、ソース配線横のゲート絶縁膜は除去されな
いようにした。
ス配線形成時にソース配線横に半導体層を残すことによ
り、保護膜の一部を除去してコンタクトホールを形成す
る際に、ソース配線上およびソース配線横の保護膜だけ
が除去され、ソース配線横のゲート絶縁膜は除去されな
いようにした。
【００３６】さらに、保護膜が除去されて露出した半導
体層のうちソース配線横にはみ出している部分を、保護
膜の一部を除去するためのレジストパターンおよび／ま
たはソース配線をマスクとして除去する。
体層のうちソース配線横にはみ出している部分を、保護
膜の一部を除去するためのレジストパターンおよび／ま
たはソース配線をマスクとして除去する。
【００３７】または、保護膜が除去されて露出した半導
体層のうちソース配線横にはみ出している部分を、一部
を除去した後の保護膜および／またはソース配線をマス
クとして除去する。
体層のうちソース配線横にはみ出している部分を、一部
を除去した後の保護膜および／またはソース配線をマス
クとして除去する。
【００３８】本発明では、ＩＴＯ膜の一部を選択的に除
去する際に、ソース配線上のＩＴＯ膜を除去せずに残す
ことにより、ＩＴＯ膜でソース配線を覆うようにしても
よい。
去する際に、ソース配線上のＩＴＯ膜を除去せずに残す
ことにより、ＩＴＯ膜でソース配線を覆うようにしても
よい。
【００３９】
【発明の実施の形態】以下、本発明の実施の形態を、図
を用いて説明する。
を用いて説明する。
【００４０】実施の形態１ 本発明の第１の実施の形態を、図５、図６および図７を
用いて説明する。図５、図６および図７は、逆スタガ型
のＴＦＴが設けられたＴＦＴアレイ基板を例示して、そ
の製造方法を説明した断面図である。
用いて説明する。図５、図６および図７は、逆スタガ型
のＴＦＴが設けられたＴＦＴアレイ基板を例示して、そ
の製造方法を説明した断面図である。
【００４１】本発明の第１の実施の形態によるＴＦＴア
レイ基板の製造方法は、以下の工程からなる。
レイ基板の製造方法は、以下の工程からなる。
【００４２】（１）まず、絶縁性基板１１上に第１の金
属層を成膜し、ついで、フォトレジストなどを用いて写
真製版を行ない、エッチング法などにより第１の金属層
から不要部分を除去し、ゲート電極１２、ゲート配線１
３、共通配線１４および下部パッド１５を形成する（図
５（ａ））。
属層を成膜し、ついで、フォトレジストなどを用いて写
真製版を行ない、エッチング法などにより第１の金属層
から不要部分を除去し、ゲート電極１２、ゲート配線１
３、共通配線１４および下部パッド１５を形成する（図
５（ａ））。
【００４３】（２）つぎに、これらゲート電極１２、ゲ
ート配線１３、共通配線１４およびパッド層１５を覆う
ように、ＳｉＮｘ、ＳｉＯ2などからなるゲート絶縁膜
１６、ａ−Ｓｉ層（非晶質半導体膜、第１の半導体層）
１７、ｎ＋ａ−Ｓｉ層（非晶質不純物半導体膜、第２の
半導体層）１８、第2の金属層１９の４層を基板上に成
膜する。
ート配線１３、共通配線１４およびパッド層１５を覆う
ように、ＳｉＮｘ、ＳｉＯ2などからなるゲート絶縁膜
１６、ａ−Ｓｉ層（非晶質半導体膜、第１の半導体層）
１７、ｎ＋ａ−Ｓｉ層（非晶質不純物半導体膜、第２の
半導体層）１８、第2の金属層１９の４層を基板上に成
膜する。
【００４４】（３）フォトレジストＲを塗布後、フォト
マスクを用いて、フォトレジストＲの厚さが厚い領域
Ａ、薄い領域Ｂ、フォトレジストＲを除去した領域Ｃか
らなるレジストパターンを形成する。
マスクを用いて、フォトレジストＲの厚さが厚い領域
Ａ、薄い領域Ｂ、フォトレジストＲを除去した領域Ｃか
らなるレジストパターンを形成する。
【００４５】フォトレジストＲの厚い領域Ａは、第２の
金属層１９をソース電極やドレイン電極、ソース配線や
ドレイン配線として残すための領域、フォトレジストＲ
を除去した領域Ｃは、少なくとも第２の金属層１９、第
２の半導体層１８および第１の半導体層１７をエッチン
グして除去するための領域、フォトレジストＲの薄い領
域Ｂは第２の金属層１９および第２の半導体層１８が除
去され、ＴＦＴのチャネル部３８となる領域に、それぞ
れ対応している（図５（ｂ））。
金属層１９をソース電極やドレイン電極、ソース配線や
ドレイン配線として残すための領域、フォトレジストＲ
を除去した領域Ｃは、少なくとも第２の金属層１９、第
２の半導体層１８および第１の半導体層１７をエッチン
グして除去するための領域、フォトレジストＲの薄い領
域Ｂは第２の金属層１９および第２の半導体層１８が除
去され、ＴＦＴのチャネル部３８となる領域に、それぞ
れ対応している（図５（ｂ））。
【００４６】本実施の形態では、ＴＦＴのチャネル部３
８のみを領域Ｂとしている。ＴＦＴチャネル部３８のみ
が領域Ｂである必要はないが、本実施の形態において
は、少なくとものちにソース配線２０となる部分および
その近傍だけは、領域Ｂとしないことを特徴とする。
８のみを領域Ｂとしている。ＴＦＴチャネル部３８のみ
が領域Ｂである必要はないが、本実施の形態において
は、少なくとものちにソース配線２０となる部分および
その近傍だけは、領域Ｂとしないことを特徴とする。
【００４７】（４）つぎに、エッチングなどにより、ま
ずＣ領域の第２の金属層１９を除去する（図５
（ｃ））。
ずＣ領域の第２の金属層１９を除去する（図５
（ｃ））。
【００４８】（５）その後、領域ＢのフォトレジストＲ
の除去を行なう。このとき、領域ＡのフォトレジストＲ
は厚さが厚いため、除去されずに残される（図５
（ｄ））。
の除去を行なう。このとき、領域ＡのフォトレジストＲ
は厚さが厚いため、除去されずに残される（図５
（ｄ））。
【００４９】（６）その後領域Ｃの半導体層１８、１７
を、エッチングなどにより除去する（図５（ｅ））。
を、エッチングなどにより除去する（図５（ｅ））。
【００５０】（７）さらに、領域Ｂの第２の金属層１９
を除去する（図６（ａ））。
を除去する（図６（ａ））。
【００５１】（８）つぎに、領域Ｂの第２の半導体層１
８を除去し、その後、フォトレジストＲをすべて除去す
る（図６（ｂ））。
８を除去し、その後、フォトレジストＲをすべて除去す
る（図６（ｂ））。
【００５２】ここまでの工程は従来の技術によるものと
同一であり、すでに述べたように、第２の金属層１９か
らなるソース配線２０は、半導体層１８および半導体層
１７にくらべてサイドエッチ量が大きいため、ソース配
線２０の横に半導体層１８および半導体層１７がはみ出
した状態となっている。
同一であり、すでに述べたように、第２の金属層１９か
らなるソース配線２０は、半導体層１８および半導体層
１７にくらべてサイドエッチ量が大きいため、ソース配
線２０の横に半導体層１８および半導体層１７がはみ出
した状態となっている。
【００５３】（９）この状態のＴＦＴアレイ基板の表面
上全面に保護膜３５を成膜したのち、フォトレジストを
塗布、フォトマスクを使用してレジストパターン３６を
形成する（図６（ｃ））。
上全面に保護膜３５を成膜したのち、フォトレジストを
塗布、フォトマスクを使用してレジストパターン３６を
形成する（図６（ｃ））。
【００５４】このレジストパターン３６は、つぎの工程
で保護膜３５の一部を除去してコンタクトホール２４、
２５、２６を形成するためのものであるが、同時にソー
ス配線２０上およびその近傍の領域３０の保護膜３５も
除去するようなパターンとされている。
で保護膜３５の一部を除去してコンタクトホール２４、
２５、２６を形成するためのものであるが、同時にソー
ス配線２０上およびその近傍の領域３０の保護膜３５も
除去するようなパターンとされている。
【００５５】（１０）このレジストパターン３６を利用
して、保護膜３５のエッチングを行ない、ドレイン電極
２２とＩＴＯ画素電極２７を電気的に接続するためのコ
ンタクトホール２４、下部パッド１５と上部パッド２８
を電気的に接続するためのコンタクトホール２５、下部
パッド２３と上部パッド２９を電気的に接続するための
コンタクトホール２６を形成する。このとき、すでに述
べたように、ソース配線２０上およびその近傍の領域３
０の保護膜３５も除去されるが、同時に領域３０のゲー
ト絶縁膜１６も除去される（図６（ｄ））。
して、保護膜３５のエッチングを行ない、ドレイン電極
２２とＩＴＯ画素電極２７を電気的に接続するためのコ
ンタクトホール２４、下部パッド１５と上部パッド２８
を電気的に接続するためのコンタクトホール２５、下部
パッド２３と上部パッド２９を電気的に接続するための
コンタクトホール２６を形成する。このとき、すでに述
べたように、ソース配線２０上およびその近傍の領域３
０の保護膜３５も除去されるが、同時に領域３０のゲー
ト絶縁膜１６も除去される（図６（ｄ））。
【００５６】（１１）つぎに、レジストパターン３６お
よびソース配線２０をマスクとして利用したエッチング
を行ない、ソース配線２０の横にはみ出している半導体
層１８、１７を除去し、その後レジストパターン３６を
取り除く（図７（ａ））。
よびソース配線２０をマスクとして利用したエッチング
を行ない、ソース配線２０の横にはみ出している半導体
層１８、１７を除去し、その後レジストパターン３６を
取り除く（図７（ａ））。
【００５７】このとき、先にレジストパターンを取り除
き、保護膜３５およびソース配線２０をマスクとして、
はみ出している半導体層１８、１７をエッチングしても
よい。
き、保護膜３５およびソース配線２０をマスクとして、
はみ出している半導体層１８、１７をエッチングしても
よい。
【００５８】またソース配線２０を形成する第２の金属
層１９は、はみ出している半導体層１８、１７をエッチ
ングする際に同時にエッチングされてしまうことがない
材料、たとえばＣｒなど、である必要がある。
層１９は、はみ出している半導体層１８、１７をエッチ
ングする際に同時にエッチングされてしまうことがない
材料、たとえばＣｒなど、である必要がある。
【００５９】（１２）その後、ＩＴＯ膜を全面に成膜し
たのち、フォトレジストなどを用いて写真製版を行な
い、エッチング法などによって該ＩＴＯ膜の不要部分を
除去するパターニングを行なうことにより、ＩＴＯ画素
電極２７、上部パッド２８、２９を形成する（図７
（ｂ））。
たのち、フォトレジストなどを用いて写真製版を行な
い、エッチング法などによって該ＩＴＯ膜の不要部分を
除去するパターニングを行なうことにより、ＩＴＯ画素
電極２７、上部パッド２８、２９を形成する（図７
（ｂ））。
【００６０】以上説明したとおり、本実施の形態によれ
ば、従来の製造方法と同一の合計４回の写真製版、つま
り４枚のフォトマスクによってＴＦＴアレイ基板を製作
することができ、かつソース配線の横にはみ出した半導
体層１８および半導体層１７を除去することができる。
ば、従来の製造方法と同一の合計４回の写真製版、つま
り４枚のフォトマスクによってＴＦＴアレイ基板を製作
することができ、かつソース配線の横にはみ出した半導
体層１８および半導体層１７を除去することができる。
【００６１】したがって、製造に要する時間やコストの
増大を招くことなく、ＴＦＴアレイ基板の開口率の向上
およびソース配線の低抵抗化をはかることができ、また
ソース−コモン間容量の増大といった問題も解決するこ
とができる。
増大を招くことなく、ＴＦＴアレイ基板の開口率の向上
およびソース配線の低抵抗化をはかることができ、また
ソース−コモン間容量の増大といった問題も解決するこ
とができる。
【００６２】実施の形態２ 本発明の第２の実施の形態を、図８を用いて説明する。
【００６３】本実施の形態は、ソース配線２０をＩＴＯ
膜３７で被覆したことを特徴とする。
膜３７で被覆したことを特徴とする。
【００６４】実施の形態１においては、図７（ｂ）を見
れば明らかなように、ソース配線２０が露出している。
したがって、ソース配線２０つまり第２の金属層１９の
材料として、液晶と反応性のない材料を選択する必要が
あった。
れば明らかなように、ソース配線２０が露出している。
したがって、ソース配線２０つまり第２の金属層１９の
材料として、液晶と反応性のない材料を選択する必要が
あった。
【００６５】そこで本実施の形態では、ＩＴＯ膜のパタ
ーニングを行なう際に、ソース配線２０上のＩＴＯ膜を
残すことにより、ソース配線２０およびソース配線２０
の下層に位置する半導体層１７、１８を覆うＩＴＯ膜３
７を形成した。
ーニングを行なう際に、ソース配線２０上のＩＴＯ膜を
残すことにより、ソース配線２０およびソース配線２０
の下層に位置する半導体層１７、１８を覆うＩＴＯ膜３
７を形成した。
【００６６】ＩＴＯ膜３７がソース電極２０を覆ってい
るため、ソース配線２０（第２の金属層１９）の材料選
択の自由度が増す。さらに、ソース配線２０およびＩＴ
Ｏ膜３７がともに、ソース配線として機能するため、ソ
ース配線の抵抗を低減することができる。また、万一ソ
ース配線２０が断線した場合にも、ＩＴＯ膜３７が冗長
の役割を果たすため、信頼性も向上する。
るため、ソース配線２０（第２の金属層１９）の材料選
択の自由度が増す。さらに、ソース配線２０およびＩＴ
Ｏ膜３７がともに、ソース配線として機能するため、ソ
ース配線の抵抗を低減することができる。また、万一ソ
ース配線２０が断線した場合にも、ＩＴＯ膜３７が冗長
の役割を果たすため、信頼性も向上する。
【００６７】実施の形態３ 本発明の第３の実施の形態を、図９、図１０および図１
１を用いて説明する。図９、図１０および図１１は、逆
スタガ型のＴＦＴが設けられたＴＦＴアレイ基板を例示
して、その製造方法を説明した断面図である。
１を用いて説明する。図９、図１０および図１１は、逆
スタガ型のＴＦＴが設けられたＴＦＴアレイ基板を例示
して、その製造方法を説明した断面図である。
【００６８】実施の形態１では、図７（ｂ）を見れば明
らかなように、ソース配線２０の近傍の領域３０におい
て、ゲート絶縁膜１６も除去されている。したがって、
ソース配線２０と共通配線１４が隣接して設けられる場
合には、両配線のあいだのショートが発生するおそれが
ある。そこで、本実施の形態では、ソース配線２０近傍
の領域３０において、ゲート絶縁膜１６を除去せずに残
すようにした。
らかなように、ソース配線２０の近傍の領域３０におい
て、ゲート絶縁膜１６も除去されている。したがって、
ソース配線２０と共通配線１４が隣接して設けられる場
合には、両配線のあいだのショートが発生するおそれが
ある。そこで、本実施の形態では、ソース配線２０近傍
の領域３０において、ゲート絶縁膜１６を除去せずに残
すようにした。
【００６９】その工程を以下に説明する。
【００７０】（１）まず、絶縁性基板１１上に第１の金
属層を成膜し、この第1の金属層を写真製版技術を用い
てパターニングし、ゲート電極１２、ゲート配線１３、
共通配線１４および下部パッド１５を形成する（図９
（ａ））。
属層を成膜し、この第1の金属層を写真製版技術を用い
てパターニングし、ゲート電極１２、ゲート配線１３、
共通配線１４および下部パッド１５を形成する（図９
（ａ））。
【００７１】（２）つぎに、これらゲート電極１２、ゲ
ート配線１３、共通配線１４およびパッド層１５を覆う
ように、ゲート絶縁膜１６、第１の半導体層１７、第２
の半導体層１８、第2の金属層１９の４層を基板上に成
膜する。
ート配線１３、共通配線１４およびパッド層１５を覆う
ように、ゲート絶縁膜１６、第１の半導体層１７、第２
の半導体層１８、第2の金属層１９の４層を基板上に成
膜する。
【００７２】（３）フォトレジストＲを塗布後、フォト
マスクを用いて、フォトレジストＲの厚さが厚い領域Ａ
（Ａ1）、薄い領域Ｂ（Ｂ1）、フォトレジストＲを除去
した領域Ｃからなるレジストパターンを形成する。
マスクを用いて、フォトレジストＲの厚さが厚い領域Ａ
（Ａ1）、薄い領域Ｂ（Ｂ1）、フォトレジストＲを除去
した領域Ｃからなるレジストパターンを形成する。
【００７３】実施の形態１においては、領域ＢはＴＦＴ
のチャンネル部のみであったが、本実施の形態において
は、のちにソース配線となる領域Ａ1の近傍にもフォト
レジストＲの薄い領域Ｂ1を設ける（図９（ｂ））。
のチャンネル部のみであったが、本実施の形態において
は、のちにソース配線となる領域Ａ1の近傍にもフォト
レジストＲの薄い領域Ｂ1を設ける（図９（ｂ））。
【００７４】（４）つぎに、エッチングなどにより、ま
ずＣ領域の第２の金属層１９を除去する（図９
（ｃ））。
ずＣ領域の第２の金属層１９を除去する（図９
（ｃ））。
【００７５】（５）つぎに領域Ａ（Ａ1）のフォトレジ
ストＲは残しつつ、領域Ｂ（Ｂ1）のフォトレジストＲ
を取り除く（図９（ｄ））。
ストＲは残しつつ、領域Ｂ（Ｂ1）のフォトレジストＲ
を取り除く（図９（ｄ））。
【００７６】（６）その後、領域Ｃの半導体層１８、１
７をエッチングなどにより除去する（図９（ｅ））。
７をエッチングなどにより除去する（図９（ｅ））。
【００７７】（７）さらに、領域Ｂ（Ｂ1）の第２の金
属層１９を除去する（図１０（ａ））。
属層１９を除去する（図１０（ａ））。
【００７８】（８）つぎに、領域Ｂ（Ｂ1）の第２の半
導体層１８を除去し、その後、フォトレジストＲをすべ
て除去する（図１０（ｂ））。
導体層１８を除去し、その後、フォトレジストＲをすべ
て除去する（図１０（ｂ））。
【００７９】すでに述べたように、第２の金属層１９か
らなるソース配線２０は、第２の半導体層１８にくらべ
てサイドエッチ量が大きいため、ソース配線２０の横に
第２の半導体層１８がはみ出した状態となっている。
らなるソース配線２０は、第２の半導体層１８にくらべ
てサイドエッチ量が大きいため、ソース配線２０の横に
第２の半導体層１８がはみ出した状態となっている。
【００８０】（９）この状態のＴＦＴアレイ基板の表面
上全面に保護膜３５を成膜したのち、フォトレジストを
塗布、フォトマスクを使用して写真製版を行ないレジス
トパターン３６を形成する（図１０（ｃ））。
上全面に保護膜３５を成膜したのち、フォトレジストを
塗布、フォトマスクを使用して写真製版を行ないレジス
トパターン３６を形成する（図１０（ｃ））。
【００８１】このレジストパターン３６は、つぎの工程
で保護膜３５の一部を除去してコンタクトホール２４、
２５、２６を形成するためのものであるが、同時にソー
ス配線２０上およびその近傍の領域３０の保護膜３５も
除去するようなパターンとされている。
で保護膜３５の一部を除去してコンタクトホール２４、
２５、２６を形成するためのものであるが、同時にソー
ス配線２０上およびその近傍の領域３０の保護膜３５も
除去するようなパターンとされている。
【００８２】（１０）このレジストパターン３６を利用
して、保護膜３５のエッチングを行ない、コンタクトホ
ール２４、２５、２６を形成するが、すでに述べたよう
に、ソース配線２０上および近傍の領域３０の保護膜３
５も除去される（図１０（ｄ））。
して、保護膜３５のエッチングを行ない、コンタクトホ
ール２４、２５、２６を形成するが、すでに述べたよう
に、ソース配線２０上および近傍の領域３０の保護膜３
５も除去される（図１０（ｄ））。
【００８３】（１１）つぎに、レジストパターン３６お
よびソース配線２０をマスクとして利用してエッチング
を行ない、ソース配線２０の下層にはみ出している半導
体層１８、およびソース配線２０近傍の半導体層１７を
除去し、その後レジストパターンを取り除く（図１１
（ａ））。
よびソース配線２０をマスクとして利用してエッチング
を行ない、ソース配線２０の下層にはみ出している半導
体層１８、およびソース配線２０近傍の半導体層１７を
除去し、その後レジストパターンを取り除く（図１１
（ａ））。
【００８４】このとき、先にレジストパターンを取り除
き、保護膜３５およびソース配線２０をマスクとして、
はみ出している半導体層１８、および半導体層１７をエ
ッチングしてもよい。
き、保護膜３５およびソース配線２０をマスクとして、
はみ出している半導体層１８、および半導体層１７をエ
ッチングしてもよい。
【００８５】またソース配線２０を形成する第２の金属
層１９は、半導体層１８および半導体層１７をエッチン
グする際に同時にエッチングされてしまうことがない材
料、たとえばＣｒなど、である必要がある。
層１９は、半導体層１８および半導体層１７をエッチン
グする際に同時にエッチングされてしまうことがない材
料、たとえばＣｒなど、である必要がある。
【００８６】（１２）その後、ＩＴＯ膜を全面に成膜し
たのち、写真製版技術を用いてパターニングをすること
により、ＩＴＯ画素電極２７、上部パッド２８、２９を
形成する（図１１（ｂ））。
たのち、写真製版技術を用いてパターニングをすること
により、ＩＴＯ画素電極２７、上部パッド２８、２９を
形成する（図１１（ｂ））。
【００８７】以上説明したとおり、本実施の形態によれ
ば、ソース配線２０近傍のゲート絶縁膜１６が除去され
ずに残るため、ソース配線２０と共通配線１４とのあい
だのショートが発生するおそれはなくなる。
ば、ソース配線２０近傍のゲート絶縁膜１６が除去され
ずに残るため、ソース配線２０と共通配線１４とのあい
だのショートが発生するおそれはなくなる。
【００８８】本実施の形態では、ソース配線２０が露出
しているが、実施の形態２と同様にして、ソース配線２
０をＩＴＯ膜で被覆することももちろん可能である。
しているが、実施の形態２と同様にして、ソース配線２
０をＩＴＯ膜で被覆することももちろん可能である。
【００８９】実施の形態４ 本発明の第４の実施の形態を、図１２および図１３を用
いて説明する。図１２および図１３は、逆スタガ型のＴ
ＦＴが設けられたＴＦＴアレイ基板を例示して、その製
造方法を説明した断面図である。
いて説明する。図１２および図１３は、逆スタガ型のＴ
ＦＴが設けられたＴＦＴアレイ基板を例示して、その製
造方法を説明した断面図である。
【００９０】本実施の形態は、保護膜３５を省略した点
で実施の形態１と異なっている。
で実施の形態１と異なっている。
【００９１】その工程を以下に説明する。
【００９２】（１）まず、絶縁性基板１１上に第１の金
属層を成膜し、この第1の金属層を写真製版技術を用い
てパターニングし、ゲート電極１２、ゲート配線１３、
共通配線１４および下部パッド１５を形成する（図１２
（ａ））。
属層を成膜し、この第1の金属層を写真製版技術を用い
てパターニングし、ゲート電極１２、ゲート配線１３、
共通配線１４および下部パッド１５を形成する（図１２
（ａ））。
【００９３】（２）つぎに、これらゲート電極１２、ゲ
ート配線１３、共通配線１４およびパッド層１５を覆う
ように、ゲート絶縁膜１６、第１の半導体層１７、第２
の半導体層１８、第2の金属層１９の４層を基板上に成
膜する。
ート配線１３、共通配線１４およびパッド層１５を覆う
ように、ゲート絶縁膜１６、第１の半導体層１７、第２
の半導体層１８、第2の金属層１９の４層を基板上に成
膜する。
【００９４】（３）フォトレジストＲを塗布後、フォト
マスクを用いて、フォトレジストＲの厚さが厚い領域
Ａ、薄い領域Ｂ、フォトレジストＲを除去した領域Ｃか
らなるレジストパターンを形成する（図１２（ｂ））。
マスクを用いて、フォトレジストＲの厚さが厚い領域
Ａ、薄い領域Ｂ、フォトレジストＲを除去した領域Ｃか
らなるレジストパターンを形成する（図１２（ｂ））。
【００９５】（４）つぎに、エッチングなどにより、ま
ずＣ領域の第２の金属層１９を除去する（図１２
（ｃ））。
ずＣ領域の第２の金属層１９を除去する（図１２
（ｃ））。
【００９６】（５）つぎに領域ＡのフォトレジストＲは
残しつつ、領域ＢのフォトレジストＲを取り除く（図１
２（ｄ））。
残しつつ、領域ＢのフォトレジストＲを取り除く（図１
２（ｄ））。
【００９７】（６）その後、領域Ｃの半導体層１８、１
７をエッチングなどにより除去する（図１２（ｅ））。
７をエッチングなどにより除去する（図１２（ｅ））。
【００９８】（７）さらに、領域Ｂの第２の金属層１９
を除去する（図１３（ａ））。
を除去する（図１３（ａ））。
【００９９】（８）つぎに、領域Ｂの第２の半導体層１
８を除去し、その後、フォトレジストＲをすべて除去す
る（図１３（ｂ））。
８を除去し、その後、フォトレジストＲをすべて除去す
る（図１３（ｂ））。
【０１００】ここまでの製造工程は、実施の形態１と同
一であり、すでに述べたように、ソース配線２０の横に
半導体層１８および半導体層１７がはみ出した状態とな
っている。
一であり、すでに述べたように、ソース配線２０の横に
半導体層１８および半導体層１７がはみ出した状態とな
っている。
【０１０１】（９）この状態のＴＦＴアレイ基板の表面
にフォトレジストを塗布、フォトマスクを使用してレジ
ストパターンを形成し、下部パッド１５上のゲート絶縁
膜１６にコンタクトホールを形成する。さらに、ソース
配線２０をマスクとしたエッチングにより、ソース配線
２０の下層にはみ出している半導体層１８および半導体
層層１７を除去する（図１３（ｃ））。
にフォトレジストを塗布、フォトマスクを使用してレジ
ストパターンを形成し、下部パッド１５上のゲート絶縁
膜１６にコンタクトホールを形成する。さらに、ソース
配線２０をマスクとしたエッチングにより、ソース配線
２０の下層にはみ出している半導体層１８および半導体
層層１７を除去する（図１３（ｃ））。
【０１０２】（１０）その後、ＩＴＯ膜を全面に成膜し
たのち、写真製版技術を用いてパターニングをすること
により、ＩＴＯ画素電極２７、上部パッド２８、２９を
形成する。本実施の形態では、ＩＴＯ画素電極２７とド
レイン電極２２、上部パッド層２９と下部パッド２３は
コンタクトホールを介さず、直接にコンタクトしている
（図１３（ｄ））。
たのち、写真製版技術を用いてパターニングをすること
により、ＩＴＯ画素電極２７、上部パッド２８、２９を
形成する。本実施の形態では、ＩＴＯ画素電極２７とド
レイン電極２２、上部パッド層２９と下部パッド２３は
コンタクトホールを介さず、直接にコンタクトしている
（図１３（ｄ））。
【０１０３】実施の形態１においては、ソース配線２０
の横にはみ出した半導体層１８および半導体層１７を除
去するために、ソース配線２０近傍の保護膜３５を除去
しており、このとき同時にソース配線２０近傍のゲート
絶縁膜１６も除去されている（図６（ｄ））。したがっ
て、ソース配線２０と共通配線１４が隣接して設けられ
る場合には、両配線のあいだのショートが発生するおそ
れがある。
の横にはみ出した半導体層１８および半導体層１７を除
去するために、ソース配線２０近傍の保護膜３５を除去
しており、このとき同時にソース配線２０近傍のゲート
絶縁膜１６も除去されている（図６（ｄ））。したがっ
て、ソース配線２０と共通配線１４が隣接して設けられ
る場合には、両配線のあいだのショートが発生するおそ
れがある。
【０１０４】本実施の形態によれば、保護膜３５を除去
する必要がないため、ソース配線２０近傍のゲート絶縁
膜１６が除去されることもない。したがって、ソース配
線２０と共通配線１４が隣接して設けられる場合でも、
両配線のあいだのショートが発生するおそれはない。
する必要がないため、ソース配線２０近傍のゲート絶縁
膜１６が除去されることもない。したがって、ソース配
線２０と共通配線１４が隣接して設けられる場合でも、
両配線のあいだのショートが発生するおそれはない。
【０１０５】本実施の形態では、ソース配線２０が露出
しているが、実施の形態２と同様にして、ソース配線２
０をＩＴＯ膜で被覆することももちろん可能である。
しているが、実施の形態２と同様にして、ソース配線２
０をＩＴＯ膜で被覆することももちろん可能である。
【０１０６】本実施の形態によれば、保護膜３５を省略
したため、より低コストかつ短時間でＴＦＴアレイ基板
を作製することができ、かつ、ソース配線２０の横には
み出した半導体層１８および半導体層１７を除去できる
ため、開口率の向上およびソース配線の低抵抗化をはか
ることができ、またソース−コモン間容量の増大といっ
た問題も解決することができる。
したため、より低コストかつ短時間でＴＦＴアレイ基板
を作製することができ、かつ、ソース配線２０の横には
み出した半導体層１８および半導体層１７を除去できる
ため、開口率の向上およびソース配線の低抵抗化をはか
ることができ、またソース−コモン間容量の増大といっ
た問題も解決することができる。
【０１０７】実施の形態５ 本発明の第５の実施の形態を図１４を用いて説明する。
図１４は、逆スタガ型のＴＦＴが設けられたＴＦＴアレ
イ基板を例示して、その製造方法を説明する断面図であ
る。
図１４は、逆スタガ型のＴＦＴが設けられたＴＦＴアレ
イ基板を例示して、その製造方法を説明する断面図であ
る。
【０１０８】前述した実施の形態４では、合計４枚のフ
ォトマスク、つまり４回の写真製版工程によりＴＦＴア
レイ基板を製造している。本実施の形態によれば、３枚
のフォトマスク、つまり３回の写真製版工程によりＴＦ
Ｔアレイ基板を製造することが可能である。
ォトマスク、つまり４回の写真製版工程によりＴＦＴア
レイ基板を製造している。本実施の形態によれば、３枚
のフォトマスク、つまり３回の写真製版工程によりＴＦ
Ｔアレイ基板を製造することが可能である。
【０１０９】実施の形態４においては、図１３（ｃ）に
示した工程において、ＴＦＴアレイ基板の表面にフォト
レジストを塗布、フォトマスクを使用してレジストパタ
ーンを形成し、下部パッド１５上のゲート絶縁膜１６に
コンタクトホールを形成した。
示した工程において、ＴＦＴアレイ基板の表面にフォト
レジストを塗布、フォトマスクを使用してレジストパタ
ーンを形成し、下部パッド１５上のゲート絶縁膜１６に
コンタクトホールを形成した。
【０１１０】その後、ＩＴＯ膜を全面に成膜し、写真製
版技術を用いてパターニングをすることにより、ＩＴＯ
画素電極２７、上部パッド２８、２９を形成する。した
がって、下部パッド１５と上部パッド２８とはコンタク
トホールを介して電気的に接続されている。
版技術を用いてパターニングをすることにより、ＩＴＯ
画素電極２７、上部パッド２８、２９を形成する。した
がって、下部パッド１５と上部パッド２８とはコンタク
トホールを介して電気的に接続されている。
【０１１１】本実施の形態では、ＩＴＯ膜を成膜する前
に、フォトマスクを使用せずに下部パッド１５上のゲー
ト絶縁膜１６を除去する（図１４（ａ））。除去は、Ｔ
ＦＴアレイ基板の周辺部分のフォトレジストをマスクな
しで露光する周辺露光工程において、下部パッド１５上
のフォトレジストも露光させて除去し、露出した下部パ
ッド１５上のゲート絶縁膜１６を続くエッチング工程に
よって除去することにより行なわれる。その後、ＩＴＯ
膜を全面に成膜し、写真製版技術を用いてパターニング
をすることにより、ＩＴＯ画素電極２７、上部パッド２
８、２９を形成する（図１４（ｂ））。この場合、下部
パッド１５と上部パッド２８とが直接接触し、電気的に
接続されている。
に、フォトマスクを使用せずに下部パッド１５上のゲー
ト絶縁膜１６を除去する（図１４（ａ））。除去は、Ｔ
ＦＴアレイ基板の周辺部分のフォトレジストをマスクな
しで露光する周辺露光工程において、下部パッド１５上
のフォトレジストも露光させて除去し、露出した下部パ
ッド１５上のゲート絶縁膜１６を続くエッチング工程に
よって除去することにより行なわれる。その後、ＩＴＯ
膜を全面に成膜し、写真製版技術を用いてパターニング
をすることにより、ＩＴＯ画素電極２７、上部パッド２
８、２９を形成する（図１４（ｂ））。この場合、下部
パッド１５と上部パッド２８とが直接接触し、電気的に
接続されている。
【０１１２】ゲート絶縁膜１６にコンタクトホールを形
成するための写真製版工程が不要になるため、３回の写
真製版工程、つまり３枚のフォトマスクでＴＦＴアレイ
基板を作製することが可能となり、さらなるコストの低
減が可能である。
成するための写真製版工程が不要になるため、３回の写
真製版工程、つまり３枚のフォトマスクでＴＦＴアレイ
基板を作製することが可能となり、さらなるコストの低
減が可能である。
【０１１３】もちろん、他の実施の形態と同様、ソース
配線２０の横にはみ出した半導体層１８および半導体層
１７を除去できるため、開口率の向上およびソース配線
の低抵抗化をはかることができ、またソース−コモン間
容量の増大といった問題も解決することができる。
配線２０の横にはみ出した半導体層１８および半導体層
１７を除去できるため、開口率の向上およびソース配線
の低抵抗化をはかることができ、またソース−コモン間
容量の増大といった問題も解決することができる。
【０１１４】本実施の形態では、ソース配線２０が露出
しているが、実施の形態２と同様にして、ソース配線２
０をＩＴＯ膜で被覆することももちろん可能である。
しているが、実施の形態２と同様にして、ソース配線２
０をＩＴＯ膜で被覆することももちろん可能である。
【０１１５】
【発明の効果】本発明の製造方法を適用することによ
り、従来の技術と同数の４枚のフォトマスク、あるいは
従来の技術よりも少ない３枚のフォトマスクを使用した
製造工程で、ソース配線の横にはみ出した半導体層を除
去することが可能となり、開口率の低下、ソース配線抵
抗の増大、ソース−コモン電極間容量の増大を防止する
ことができ、高品質の液晶表示装置を安価かつ短時間に
製造することが可能となる。
り、従来の技術と同数の４枚のフォトマスク、あるいは
従来の技術よりも少ない３枚のフォトマスクを使用した
製造工程で、ソース配線の横にはみ出した半導体層を除
去することが可能となり、開口率の低下、ソース配線抵
抗の増大、ソース−コモン電極間容量の増大を防止する
ことができ、高品質の液晶表示装置を安価かつ短時間に
製造することが可能となる。
【０１１６】さらに、ソース配線をＩＴＯ膜で覆うこと
により、ソース配線と液晶との反応を防止でき、ソース
配線の材料選択の自由度を高めることができる。また、
本来のソース配線にくわえＩＴＯ膜もソース配線として
機能するため、ソース配線の一層の低抵抗化がはかれ高
品質の液晶表示装置が得られるとともに、ソース配線の
断線の可能性が減少し、信頼性が向上する。
により、ソース配線と液晶との反応を防止でき、ソース
配線の材料選択の自由度を高めることができる。また、
本来のソース配線にくわえＩＴＯ膜もソース配線として
機能するため、ソース配線の一層の低抵抗化がはかれ高
品質の液晶表示装置が得られるとともに、ソース配線の
断線の可能性が減少し、信頼性が向上する。
【図１】アクティブマトリックス型液晶表示装置の動作
を説明するための図である。
を説明するための図である。
【図２】ＴＦＴアレイ基板の要部を拡大した平面図であ
る。
る。
【図３】従来の技術による、図２のＴＦＴアレイ基板の
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図４】従来の技術による、図２のＴＦＴアレイ基板の
製造方法を説明する断面図であり、図３に引き続く工程
を表わした図である。
製造方法を説明する断面図であり、図３に引き続く工程
を表わした図である。
【図５】本発明の実施の形態１による、ＴＦＴアレイ基
板の製造方法を説明する断面図である。
板の製造方法を説明する断面図である。
【図６】本発明の実施の形態１による、ＴＦＴアレイ基
板の製造方法を説明する断面図であり、図５に引き続く
工程を表わした図である。
板の製造方法を説明する断面図であり、図５に引き続く
工程を表わした図である。
【図７】本発明の実施の形態１による、ＴＦＴアレイ基
板の製造方法を説明する断面図であり、図６に引き続く
工程を表わした図である。
板の製造方法を説明する断面図であり、図６に引き続く
工程を表わした図である。
【図８】本発明の実施の形態２による、ＴＦＴアレイ基
板の製造方法を説明する断面図である。
板の製造方法を説明する断面図である。
【図９】本発明の実施の形態３による、ＴＦＴアレイ基
板の製造方法を説明する断面図である。
板の製造方法を説明する断面図である。
【図１０】本発明の実施の形態３による、ＴＦＴアレイ
基板の製造方法を説明する断面図であり、図９に引き続
く工程を表わした図である。
基板の製造方法を説明する断面図であり、図９に引き続
く工程を表わした図である。
【図１１】本発明の実施の形態３による、ＴＦＴアレイ
基板の製造方法を説明する断面図であり、図１０に引き
続く工程を表わした図である。
基板の製造方法を説明する断面図であり、図１０に引き
続く工程を表わした図である。
【図１２】本発明の実施の形態４による、ＴＦＴアレイ
基板の製造方法を説明する断面図である。
基板の製造方法を説明する断面図である。
【図１３】本発明の実施の形態４による、ＴＦＴアレイ
基板の製造方法を説明する断面図であり、図１２に引き
続く工程を表わした図である。
基板の製造方法を説明する断面図であり、図１２に引き
続く工程を表わした図である。
【図１４】本発明の実施の形態５による、ＴＦＴアレイ
基板の製造方法を説明する断面図である。
基板の製造方法を説明する断面図である。
１ ゲート配線 ２ ソース配線 ７ スイッチング素子 ８ 液晶容量 ９ 補助容量 １２ ゲート電極 １３ ゲート配線 １４ 共通配線 １５ 下部パッド １６ ゲート絶縁膜 １７ 第１の半導体層 １８ 第２の半導体層（不純物半導体層） １９ 第２の金属層 ２０ ソース配線 ２１ ソース電極 ２２ ドレイン電極 ２３ 下部パッド ２４、２５、２６ コンタクトホール ２７ 画素電極 ２８、２９ 上部パッド ３５ 保護膜 ３６ レジストパターン ３７ ＩＴＯ膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JA47 JB13 JB23 JB32 JB33 JB51 JB57 JB63 JB69 KA05 KA07 KB14 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA35 MA37 MA41 NA25 NA27 PA06 5C094 AA21 BA03 BA43 CA19 DA13 EA04 EA05 EA07 EB02 5F110 AA16 CC07 FF02 FF03 GG02 GG15 HK04 HK07 HK09 HK16 HK21 HK22 HL07 HM19 NN02 NN73 QQ01 5G435 BB12 EE34 EE40
Claims (14)
- 【請求項１】 基板上に、少なくともゲート絶縁膜、半
導体層および金属層をこの順に形成し、 写真製版によって形成した１枚のレジストパターンを使
用して、金属層の一部を選択的に除去してソース配線を
形成するとともにソース配線横の半導体層も除去するＴ
ＦＴアレイ基板の製造方法であって、 前記ソース配線の形成およびソース配線横の半導体層の
除去後に、保護膜を成膜し、 該保護膜上に、該保護膜の一部を選択的に除去するため
の１枚のレジストパターンを形成し、該レジストパター
ンを使用して、前記ソース配線上の保護膜、前記ソース
配線横の保護膜および前記ソース配線横のゲート絶縁膜
を除去することにより、 前記ソース配線下の半導体層を露出させるＴＦＴアレイ
基板の製造方法。 - 【請求項２】 前記露出したソース配線下の半導体層の
うち、ソース配線からはみ出している部分を、 前記保護膜の一部を選択的に除去するための１枚のレジ
ストパターンおよび／または前記ソース配線をマスクと
したエッチングによって除去する請求項１記載のＴＦＴ
アレイ基板の製造方法。 - 【請求項３】 前記露出したソース配線下の半導体層の
うち、ソース配線からはみ出している部分を、 一部が選択的に除去された後の前記保護膜および／また
は前記ソース配線をマスクとしたエッチングによって除
去する請求項１記載のＴＦＴアレイ基板の製造方法。 - 【請求項４】 基板上に、少なくともゲート絶縁膜、半
導体層および金属層をこの順に形成し、 写真製版によって形成した１枚のレジストパターンを使
用して、金属層の一部を選択的に除去してソース配線を
形成するとともにソース配線横の半導体層も除去するＴ
ＦＴアレイ基板の製造方法であって、 前記ソース配線の形成およびソース配線横の半導体層の
除去後に、保護膜を成膜しないＴＦＴアレイ基板の製造
方法。 - 【請求項５】 基板上に、少なくともゲート絶縁膜、半
導体層および金属層をこの順に形成し、写真製版によっ
て形成した１枚のレジストパターンを使用して、金属層
の一部を選択的に除去してソース配線を形成するととも
にソース配線横の半導体層も除去するＴＦＴアレイ基板
の製造方法であって、 前記ソース配線の形成およびソース配線横の半導体層の
除去後に、保護膜を成膜せずに、 露出している前記ソース配線下の半導体層のうちソース
配線からはみ出している部分を、前記ソース配線をマス
クとしたエッチングによって除去するＴＦＴアレイ基板
の製造方法。 - 【請求項６】 さらにＩＴＯ膜を成膜し、該ＩＴＯ膜の
一部を選択的に除去するパターニングにおいて、前記ソ
ース配線上のＩＴＯ膜を除去せずに残すことにより、前
記ソース配線を覆うＩＴＯ膜を形成する請求項１、２、
３、４または５記載のＴＦＴアレイ基板の製造方法。 - 【請求項７】 基板上に、少なくともゲート絶縁膜、第
１の半導体層、第２の半導体層および金属層をこの順に
形成し、さらに写真製版によってフォトレジストを除去
した領域、フォトレジストの薄い領域およびフォトレジ
ストの厚い領域からなる１枚のレジストパターンを形成
し、 フォトレジストを除去した領域では、前記金属層、前記
第２の半導体層および前記第１の半導体層が除去され、 フォトレジストの薄い領域では、前記金属層および前記
第２の半導体層が除去され、 フォトレジストの厚い領域では、前記金属層、前記第２
の半導体層および前記第１の半導体層が除去されずに残
り、 フォトレジストの厚い領域に残る金属層によってソース
配線が形成されるＴＦＴアレイ基板の製造方法であっ
て、 前記ソース配線の近傍が、フォトレジストの薄い領域と
されており、前記金属層および前記第２の半導体層が除
去され、第１の半導体層が残されるＴＦＴアレイ基板の
製造方法。 - 【請求項８】 基板上に、少なくともゲート絶縁膜、第
１の半導体層、第２の半導体層および金属層をこの順に
形成し、さらに写真製版によってフォトレジストを除去
した領域、フォトレジストの薄い領域およびフォトレジ
ストの厚い領域からなる１枚のレジストパターンを形成
し、 フォトレジストを除去した領域では、前記金属層、前記
第２の半導体層および前記第１の半導体層が除去され、 フォトレジストの薄い領域では、前記金属層および前記
第２の半導体層が除去され、 フォトレジストの厚い領域では、前記金属層、前記第２
の半導体層および前記第１の半導体層が除去されずに残
り、 フォトレジストの厚い領域に残る金属層によってソース
配線が形成されるＴＦＴアレイ基板の製造方法であっ
て、 前記ソース配線横が、フォトレジストの薄い領域とされ
ており、前記金属層および前記第２の半導体層が除去さ
れ、第１の半導体層が残され、 その後前記レジストパターンを除去して保護膜が成膜さ
れ、 該保護膜上に、該保護膜の一部を選択的に除去するため
の１枚のレジストパターンを形成し、該レジストパター
ンを使用して、前記ソース配線上の保護膜および前記ソ
ース配線横の保護膜を除去することにより、 前記ソース配線近傍の第２および第１の半導体層を露出
させるＴＦＴアレイ基板の製造方法。 - 【請求項９】 前記露出したソース配線近傍の第２およ
び第１の半導体層のうち、ソース配線からはみ出してい
る部分を、 前記保護膜の一部を選択的に除去するための１枚のレジ
ストパターンおよび／または前記ソース配線をマスクと
したエッチングによって除去する請求項８記載のＴＦＴ
アレイ基板の製造方法。 - 【請求項１０】 前記露出したソース配線近傍の第２お
よび第１の半導体層のうち、ソース配線からはみ出して
いる部分を、 一部が選択的に除去された後の前記保護膜および／また
は前記ソース配線をマスクとしたエッチングによって除
去する請求項８記載のＴＦＴアレイ基板の製造方法。 - 【請求項１１】 基板上に、少なくともゲート絶縁膜、
第１の半導体層、第２の半導体層および金属層をこの順
に形成し、さらに写真製版によってフォトレジストを除
去した領域、フォトレジストの薄い領域およびフォトレ
ジストの厚い領域からなる１枚のレジストパターンを形
成し、 フォトレジストを除去した領域では、前記金属層、前記
第２の半導体層および前記第１の半導体層が除去され、 フォトレジストの薄い領域では、前記金属層および前記
第２の半導体層が除去され、 フォトレジストの厚い領域では、前記金属層、前記第２
の半導体層および前記第１の半導体層が除去されずに残
り、 フォトレジストの厚い領域に残る金属層によってソース
配線が形成されるＴＦＴアレイ基板の製造方法であっ
て、 前記ソース配線横が、フォトレジストの薄い領域とされ
ており、前記金属層および前記第２の半導体層が除去さ
れ、第１の半導体層が残され、 その後前記レジストパターンの除去後に、保護膜を成膜
しないＴＦＴアレイ基板の製造方法。 - 【請求項１２】 ゲート配線およびゲート配線端部の下
部パッドが形成された基板上に、少なくともゲート絶縁
膜、第１の半導体層、第２の半導体層および金属層をこ
の順に形成し、さらに写真製版によってフォトレジスト
を除去した領域、フォトレジストの薄い領域およびフォ
トレジストの厚い領域からなる１枚のレジストパターン
を形成し、 フォトレジストを除去した領域では、前記金属層、前記
第２の半導体層および前記第１の半導体層が除去され、 フォトレジストの薄い領域では、前記金属層および前記
第２の半導体層が除去され、 フォトレジストの厚い領域では、前記金属層、前記第２
の半導体層および前記第１の半導体層が除去されずに残
り、 フォトレジストの厚い領域に残る金属層によってソース
配線が形成されるＴＦＴアレイ基板の製造方法であっ
て、 前記ソース配線横が、フォトレジストの薄い領域とされ
ており、前記金属層および前記第２の半導体層が除去さ
れ、第１の半導体層が残され、 その後前記レジストパターンを除去した後に、保護膜を
成膜せずに、ソース配線近傍の第２および第１の半導体
層のうちソース配線からはみ出している部分を、ソース
配線をマスクとしたエッチングによって除去するＴＦＴ
アレイ基板の製造方法。 - 【請求項１３】 さらにＩＴＯ膜を成膜し、該ＩＴＯ膜
の一部を選択的に除去するパターニングにおいて前記ソ
ース配線上のＩＴＯ膜を除去せずに残すことにより、前
記ソース配線を覆うＩＴＯ膜を形成する請求項７、８、
９、１０、１１または１２記載のＴＦＴアレイ基板の製
造方法。 - 【請求項１４】 フォトマスクを用いない周辺露光工程
において、ゲート配線端部の下部パッド上のフォトレジ
ストを除去し、エッチングにより前記ゲート絶縁膜の一
部が除去され前記ゲート配線端部の下部パッドが露出す
ることを特徴とする請求項１２記載のＴＦＴアレイ基板
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000221858A JP4414568B2 (ja) | 2000-07-24 | 2000-07-24 | 液晶表示装置のｔｆｔアレイ基板製造方法 |
| KR1020027003817A KR100661200B1 (ko) | 2000-07-24 | 2001-07-19 | 액정표시장치의 티에프티 어레이 기판 제조방법 |
| PCT/JP2001/006285 WO2002008824A1 (fr) | 2000-07-24 | 2001-07-19 | Procede de fabrication de substrat a matrice active d'afficheur a cristaux liquides |
| US10/088,943 US6720199B2 (en) | 2000-07-24 | 2001-07-19 | Method for manufacturing TFT array substrate of liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000221858A JP4414568B2 (ja) | 2000-07-24 | 2000-07-24 | 液晶表示装置のｔｆｔアレイ基板製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002040479A true JP2002040479A (ja) | 2002-02-06 |
| JP4414568B2 JP4414568B2 (ja) | 2010-02-10 |
Family
ID=18716189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000221858A Expired - Fee Related JP4414568B2 (ja) | 2000-07-24 | 2000-07-24 | 液晶表示装置のｔｆｔアレイ基板製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6720199B2 (ja) |
| JP (1) | JP4414568B2 (ja) |
| KR (1) | KR100661200B1 (ja) |
| WO (1) | WO2002008824A1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248323B2 (en) | 2003-03-29 | 2007-07-24 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display of horizontal electric field applying type and fabricating method thereof |
| JP2008152231A (ja) * | 2006-12-15 | 2008-07-03 | Lg Phillips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| JP2011107323A (ja) * | 2009-11-16 | 2011-06-02 | Panasonic Liquid Crystal Display Co Ltd | 液晶表示装置及びその製造方法 |
| KR101107981B1 (ko) * | 2004-09-03 | 2012-01-25 | 삼성전자주식회사 | 표시 장치용 기판, 액정 표시 장치 및 그 제조방법 |
| JP2015004981A (ja) * | 2014-08-07 | 2015-01-08 | パナソニック液晶ディスプレイ株式会社 | 液晶表示装置 |
| JP2019522225A (ja) * | 2016-05-16 | 2019-08-08 | 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． | 画素ユニット、アレイ基板、表示装置、およびその製造方法 |
| JP2019216259A (ja) * | 2009-08-07 | 2019-12-19 | 株式会社半導体エネルギー研究所 | 表示装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7583863B2 (en) * | 2004-05-10 | 2009-09-01 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and system for wavelength-dependent imaging and detection using a hybrid filter |
| CN100343749C (zh) * | 2005-01-27 | 2007-10-17 | 广辉电子股份有限公司 | 薄膜晶体管液晶显示器的阵列基底及其制造方法 |
| KR100836472B1 (ko) | 2007-03-22 | 2008-06-09 | 삼성에스디아이 주식회사 | 반도체장치 및 그 제조방법 |
| US8797487B2 (en) * | 2010-09-10 | 2014-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Transistor, liquid crystal display device, and manufacturing method thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3071964B2 (ja) | 1992-10-09 | 2000-07-31 | 富士通株式会社 | 液晶表示装置の製造方法 |
| JPH0990421A (ja) * | 1995-09-27 | 1997-04-04 | Sharp Corp | 液晶表示装置およびその製造方法 |
| JPH09244065A (ja) | 1996-03-08 | 1997-09-19 | Toshiba Electron Eng Corp | アクティブマトリクス型液晶表示装置 |
| US6088070A (en) * | 1997-01-17 | 2000-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix liquid crystal with capacitor between light blocking film and pixel connecting electrode |
| KR100289510B1 (ko) * | 1997-05-26 | 2001-05-02 | 다니구찌 이찌로오, 기타오카 다카시 | 티에프티어레이기판및그것을이용한액정표시장치 |
| KR100303446B1 (ko) * | 1998-10-29 | 2002-10-04 | 삼성전자 주식회사 | 액정표시장치용박막트랜지스터기판의제조방법 |
| JP4493744B2 (ja) | 1998-12-28 | 2010-06-30 | シャープ株式会社 | 液晶表示装置用基板及びその製造方法 |
-
2000
- 2000-07-24 JP JP2000221858A patent/JP4414568B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-19 US US10/088,943 patent/US6720199B2/en not_active Expired - Lifetime
- 2001-07-19 WO PCT/JP2001/006285 patent/WO2002008824A1/ja active Application Filing
- 2001-07-19 KR KR1020027003817A patent/KR100661200B1/ko not_active IP Right Cessation
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248323B2 (en) | 2003-03-29 | 2007-07-24 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display of horizontal electric field applying type and fabricating method thereof |
| US7986380B2 (en) | 2003-03-29 | 2011-07-26 | Lg Display Co., Ltd. | Liquid crystal display of horizontal electric field applying type and fabricating method thereof |
| KR101107981B1 (ko) * | 2004-09-03 | 2012-01-25 | 삼성전자주식회사 | 표시 장치용 기판, 액정 표시 장치 및 그 제조방법 |
| JP2008152231A (ja) * | 2006-12-15 | 2008-07-03 | Lg Phillips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| US8018564B2 (en) | 2006-12-15 | 2011-09-13 | Lg Display Co., Ltd. | Liquid crystal display device having a composite data line with a line opening exposing the top surface and sidewalls |
| US8237903B2 (en) | 2006-12-15 | 2012-08-07 | Lg Display Co., Ltd. | Method for manufacturing a liquid crystal display device having a composite data line with a line opening exposing the top surface and sidewalls |
| JP2019216259A (ja) * | 2009-08-07 | 2019-12-19 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2011107323A (ja) * | 2009-11-16 | 2011-06-02 | Panasonic Liquid Crystal Display Co Ltd | 液晶表示装置及びその製造方法 |
| US8743328B2 (en) | 2009-11-16 | 2014-06-03 | Panasonic Liquid Crystal Display Co., Ltd. | Manufacturing method for a liquid crystal display device wherein each side of a metal pattern and a semiconductor pattern facing an etched space is contacted by an insulating layer |
| JP2015004981A (ja) * | 2014-08-07 | 2015-01-08 | パナソニック液晶ディスプレイ株式会社 | 液晶表示装置 |
| JP2019522225A (ja) * | 2016-05-16 | 2019-08-08 | 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． | 画素ユニット、アレイ基板、表示装置、およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4414568B2 (ja) | 2010-02-10 |
| US20020151116A1 (en) | 2002-10-17 |
| KR100661200B1 (ko) | 2006-12-22 |
| KR20020064785A (ko) | 2002-08-09 |
| US6720199B2 (en) | 2004-04-13 |
| WO2002008824A1 (fr) | 2002-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6818923B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| US6927105B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| EP0338766B1 (en) | Method of fabricating an active matrix substrate | |
| US7537977B2 (en) | Method for manufacturing a thin film transistor array panel for a liquid crystal display and a photolithography method for fabricating thin films | |
| CN100576550C (zh) | 薄膜晶体管阵列基板及其制造方法 | |
| JP2004341550A (ja) | 液晶表示装置および液晶表示装置の製造方法 | |
| US7737445B2 (en) | Contact portion of semiconductor device, and thin film transistor array panel for display device including the contact portion | |
| US8278157B2 (en) | Methods for fabricating array substrates | |
| JPH0338065A (ja) | 薄膜トランジスタアレイ | |
| US7335538B2 (en) | Method for manufacturing bottom substrate of liquid crystal display device | |
| JP4475578B2 (ja) | 薄膜トランジスタアレイ基板の製造方法 | |
| JPH11133455A (ja) | 液晶表示装置の製造方法 | |
| JP4166300B2 (ja) | 液晶表示装置の製造方法 | |
| JP4414568B2 (ja) | 液晶表示装置のｔｆｔアレイ基板製造方法 | |
| JP2000002886A (ja) | 液晶表示装置の製造方法 | |
| JPH11352515A (ja) | 液晶表示装置およびその製造方法 | |
| JP3514997B2 (ja) | 液晶表示装置の製造方法およびアクティブマトリクス基板の製造方法 | |
| KR100897720B1 (ko) | 액정표시장치의 제조방법 | |
| KR100471765B1 (ko) | 단일막게이트라인을갖는박막트랜지스터기판및그제조방법 | |
| KR100601177B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법 | |
| JPH04253031A (ja) | 液晶表示装置の製造方法 | |
| KR20020043860A (ko) | 액정 표시 장치용 어레이 기판 및 그 제조 방법 | |
| JP2000180890A (ja) | Ｔｆｔアレイ基板及びこれを用いた液晶表示装置並びにｔｆｔアレイ基板の製造方法 | |
| KR20020056705A (ko) | 박막트랜지스터 액정표시장치의 제조방법 | |
| JPH11153808A (ja) | アクティブ素子アレイ基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070112 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20071106 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091110 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091120 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131127 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |